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KR100718049B1 - 반도체 메모리의 온 다이 터미네이션 장치 및 그 제어방법 - Google Patents

반도체 메모리의 온 다이 터미네이션 장치 및 그 제어방법 Download PDF

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KR100718049B1
KR100718049B1 KR1020060051377A KR20060051377A KR100718049B1 KR 100718049 B1 KR100718049 B1 KR 100718049B1 KR 1020060051377 A KR1020060051377 A KR 1020060051377A KR 20060051377 A KR20060051377 A KR 20060051377A KR 100718049 B1 KR100718049 B1 KR 100718049B1
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Abstract

본 발명은 제 1 코드에 상응하는 제 1 전압을 출력하는 제 1 D/A 변환부, 상기 제 1 D/A 변환부와 소정 시차를 두고 동작하여 상기 제 1 전압과 기준전압을 비교 및 보정하여 제 1 비교신호를 출력하는 제 1 비교부, 상기 제 1 비교신호에 상응하도록 상기 제 1 코드를 업 또는 다운 카운트하는 제 1 카운터, 제 2 코드에 상응하는 제 2 전압을 출력하는 제 2 D/A 변환부, 상기 제 2 D/A 변환부와 소정 시차를 두고 동작하여 상기 제 2 전압과 기준전압을 비교 및 보정하여 제 2 비교신호를 출력하는 제 2 비교부, 상기 제 2 비교신호에 상응하도록 상기 제 2 코드를 업 또는 다운 카운트하는 제 2 카운터, 및 상기 제 1 D/A 변환부, 제 1 비교부, 제 1 카운터, 제 2 D/A 변환부, 제 2 비교부 및 제 2 카운터의 동작개시 타이밍을 제어하는 타이밍 제어부를 포함한다.
비교부, 펄스, 출력레벨 보정

Description

반도체 메모리의 온 다이 터미네이션 장치 및 그 제어방법{On Die Termination Apparatus of Semiconductor Memory and Control Method of the Same}
도 1은 종래의 기술에 따른 반도체 메모리의 온 다이 터미네이션 장치의 구성을 나타낸 블록도,
도 2는 도 1의 제 1 비교부의 구성을 나타낸 회로도,
도 3은 종래의 기술에 따른 반도체 메모리의 온 다이 터미네이션 장치의 동작 타이밍도,
도 4는 본 발명에 따른 반도체 메모리의 온 다이 터미네이션 장치의 구성을 나타낸 블록도,
도 5는 도 4의 제 1 D/A 변환부의 구성을 나타낸 회로도,
도 6은 도 4의 제 2 D/A 변환부의 구성을 나타낸 회로도,
도 7은 도 4의 제 1 비교부의 구성을 나타낸 회로도,
도 8은 본 발명에 따른 반도체 메모리의 온 다이 터미네이션 장치의 동작 타이밍도이다.
< 도면의 주요 부분에 대한 부호의 설명 >
100: 제 1 D/A 변환부 200: 제 1 비교부
210: 1차 비교기 220: 출력 제어부
230: 출력 레벨 보정부 240: 2차 비교기
250: 드라이버 300: 제 1 카운터
400: 제 2 D/A 변환부 500: 제 2 비교부
600: 제 2 카운터 700: 타이밍 제어부
본 발명은 반도체 메모리에 관한 것으로서, 특히 반도체 메모리의 온 다이 터미네이션 장치 및 그 제어방법에 관한 것이다.
일반적으로 소정의 임피던스를 갖는 버스 라인을 통해 전달되는 신호가 임피던스가 다른 버스라인과 만나는 경우 신호의 일부가 손실된다. 따라서 상기 두 버스 라인의 임피던스를 매칭시킴으로써 상기 신호 손실을 감소시키는 것을 온 다이 터미네이션(On Die Termination: 이하, ODT라 칭함) 이라 한다.
이하, 종래의 기술에 따른 반도체 메모리의 온 다이 터미네이션 장치를 설명하면 다음과 같다.
종래의 기술에 따른 온 다이 터미네이션 장치는 도 1에 도시된 바와 같이, 제 1 펄스(이하, ENABLE)에 따라 제 1 코드(이하, PCODE<0:4>)에 상응하는 제 1 전압(이하, ZQP)을 출력하는 제 1 D/A 변환부(10), 상기 ENABLE 및 제 2 펄스(이하, CPOUTP)에 따라 상기 ZQP와 기준전압(이하, VREF)을 비교하여 그 결과신호(이하, COMP_OUTP)를 출력하는 제 1 비교부(20), 제 3 펄스(이하, PCOUNT)에 따라 상기 COMP_OUTP에 상응하도록 상기 PCODE<0:4>를 업 또는 다운 카운트하는 제 1 카운터(30), 상기 ENABLE에 따라 제 2 코드(이하, NCODE<0:4>)에 상응하는 제 2 전압(이하, ZQN)을 출력하는 제 2 D/A 변환부(40), 상기 ENABLE 및 제 4 펄스(이하, CPOUTN)에 따라 상기 ZQN과 VREF를 비교하여 그 결과신호(이하, COMP_OUTN)를 출력하는 제 2 비교부(50), 제 5 펄스(이하, NCOUNT)에 따라 상기 COMP_OUTN에 상응하도록 상기 NCODE<0:4>를 업 또는 다운 카운트하는 제 2 카운터(60), 및 상기 제 1 내지 제 5 펄스를 생성하는 펄스 생성부(70)를 포함한다.
상기 제 1 비교부(20)는 도 2에 도시된 바와 같이, 상기 ENABLE에 따라 상기 ZQP와 VREF를 비교하여 그 결과신호(이하, V1, V1B)를 출력하는 1차 비교기(21), 상기 ENABLE에 따라 상기 V1과 V1B를 동일한 레벨로 만드는 트랜지스터(M13), 상기 CPOUTP에 따라 상기 V1과 V1B를 비교하여 그 결과신호(이하, V2, V2B)를 출력하는 2차 비교기(22), 상기 V2와 V2B를 드라이빙하고 그 결과레벨(이하, COMP_OUTP)을 출력하는 드라이버(23)를 포함한다. 상기 제 2 비교부(50)는 상기 제 1 비교부(20)와 동일하게 구성된다.
이와 같이 구성된 종래의 기술에 따른 반도체 메모리의 온 다이 터미네이션 장치의 동작을 도 3을 참조하여 설명하면 다음과 같다.
상기 ENABLE이 하이로 천이되는 A1 타이밍에 제 1 D/A 변환부(10)가 동작을 개시하여 ZQP를 출력한다. 또한 상기 A1 타이밍에 제 1 비교부(20)의 1차 비교기(21)가 상기 ZQP와 VREF를 비교하여 V1과 V1B를 출력한다.
그리고 CPOUTP가 하이로 천이되는 A2 타이밍에 제 1 비교부(20)의 2차 비교 기(22)가 상기 V1과 V1B를 비교하여 V2와 V2B를 출력하고 드라이버(23)를 통해 COMP_OUTP가 출력된다.
이어서 PCOUNT가 하이로 천이되는 A3 타이밍에 상기 제 1 카운터(30)가 상기 COMP_OUT에 따라 상기 PCODE<0:4>를 업 또는 다운 카운팅하여 상기 제 1 D/A 변환부(10)로 출력함으로서 PCODE<0:4> 조정이 이루어진다.
그리고 제 2 D/A 변환부(40), 제 2 비교부(50) 및 제 2 카운터(60)가 상기 ENABLE, CPOUTN, 및 NCOUNT에 따라 상기 제 1 D/A 변환부(10), 제 1 비교부(20) 및 제 1 카운터(30)와 같은 방식으로 동작하여 NCODE<0:4> 조정이 이루어진다.
이와 같이 PCODE<0:4> 조정과 NCODE<0:4> 조정으로 이루어진 싸이클이 소정 횟수 만큼 반복되어 온 다이 터미네이션 동작이 완료된다.
그러나 종래의 기술에 따른 반도체 메모리의 온 다이 터미네이션 장치는 다음과 같은 문제가 있다.
첫째, 코드에 따라 전압을 생성함과 동시에 비교동작을 개시하는데, 상기 비교동작이 개시되는 타이밍은 상기 코드에 따른 전압 레벨이 아직 정확한 논리 값을 갖지 못한 상태이다. 따라서 비교결과의 오류가 발생하여 온 다이 터미네이션이 정확하게 이루어지지 못한다.
둘째, 반도체 메모리의 전원이 저전압(Low VDD)인 경우, 비교 타이밍에 상관없이 비교부 내부의 1차 비교 결과 레벨이 너무 낮아 2차 비교가 정상적으로 이루어지지 못하고 결국, 비교결과의 오류를 유발하여 온 다이 터미네이션이 정확하게 이루어지지 못한다.
본 발명은 상술한 종래의 문제점을 해결하기 위하여 안출한 것으로서, 온 다이 터미네이션 성능을 향상시킬 수 있도록 한 반도체 메모리의 온 다이 터미네이션 장치 및 그 제어방법을 제공함에 그 목적이 있다.
본 발명은 온 다이 터미네이션 동작의 전압 특성을 개선할 수 있도록 한 반도체 메모리의 온 다이 터미네이션 장치 및 그 제어방법을 제공함에 또 다른 목적이 있다.
본 발명에 따른 반도체 메모리의 온 다이 터미네이션 장치는 제 1 코드에 상응하는 제 1 전압을 출력하는 제 1 D/A 변환부; 상기 제 1 D/A 변환부와 소정 시차를 두고 동작하여 상기 제 1 전압과 기준전압을 비교 및 보정하여 제 1 비교신호를 출력하는 제 1 비교부; 상기 제 1 비교신호에 상응하도록 상기 제 1 코드를 업 또는 다운 카운트하는 제 1 카운터; 제 2 코드에 상응하는 제 2 전압을 출력하는 제 2 D/A 변환부; 상기 제 2 D/A 변환부와 소정 시차를 두고 동작하여 상기 제 2 전압과 기준전압을 비교 및 보정하여 제 2 비교신호를 출력하는 제 2 비교부; 상기 제 2 비교신호에 상응하도록 상기 제 2 코드를 업 또는 다운 카운트하는 제 2 카운터; 및 상기 제 1 D/A 변환부, 제 1 비교부, 제 1 카운터, 제 2 D/A 변환부, 제 2 비교부 및 제 2 카운터의 동작개시 타이밍을 제어하는 타이밍 제어부를 포함함을 특징으로 한다.
본 발명에 따른 반도체 메모리의 온 다이 터미네이션 장치는 입력 코드에 상 응하는 전압을 출력하는 D/A 변환부; 상기 D/A 변환부와 소정 시차를 두고 동작하여 상기 전압과 기준전압을 비교 및 보정하고 그에 따른 비교신호를 출력하는 비교부; 상기 비교신호에 상응하도록 상기 입력 코드를 업 또는 다운 카운트하는 카운터; 및 상기 D/A 변환부, 비교부, 및 카운터의 동작개시 타이밍을 제어하기 위한 제어신호를 출력하는 타이밍 제어부를 포함함을 또 다른 특징으로 한다.
본 발명에 따른 반도체 메모리의 온 다이 터미네이션 장치 제어방법은 D/A 변환부, 비교부, 및 카운터를 갖는 반도체 메모리의 온 다이 터미네이션 장치의 제어방법으로서, 제 1 제어신호에 따라 상기 D/A 변환부를 동작시켜 소정 코드에 상응하는 소정 전압을 발생시키는 단계; 제 2 제어신호에 따라 상기 비교부를 동작시켜 상기 발생된 전압과 기준전압을 비교하는 단계; 및 상기 비교결과에 따라 상기 카운터를 동작시켜 상기 소정 코드를 카운트하는 단계를 포함함을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 반도체 메모리의 온 다이 터미네이션 장치 및 그 제어방법의 바람직한 실시예를 설명하면 다음과 같다.
도 4는 본 발명에 따른 반도체 메모리의 온 다이 터미네이션 장치의 구성을 나타낸 블록도, 도 5는 도 4의 제 1 D/A 변환부의 구성을 나타낸 회로도, 도 6은 도 4의 제 2 D/A 변환부의 구성을 나타낸 회로도, 도 7은 도 4의 제 1 비교부의 구성을 나타낸 회로도, 도 8은 본 발명에 따른 반도체 메모리의 온 다이 터미네이션 장치의 동작 타이밍도이다.
본 발명에 따른 반도체 메모리의 온 다이 터미네이션 장치는 도 4에 도시된 바와 같이, 제 1 펄스(이하, ENABLE)에 따라 제 1 코드(이하, PCODE<0:4>)에 상응 하는 제 1 전압(이하, ZQP)을 출력하는 제 1 D/A 변환부(100), 상기 ENABLE과 소정 시차를 두고 인에이블되는 제 2 펄스(이하, CPOUTP1) 및 제 3 펄스(이하, CPOUTP2)에 따라 상기 ZQP와 기준전압(이하, VREF)을 비교 및 보정하여 제 1 비교신호(이하, COMP_OUTP)를 출력하는 제 1 비교부(200), 제 4 펄스(이하, PCOUNT)에 따라 상기 COMP_OUTP에 상응하도록 상기 PCODE<0:4>를 업 또는 다운 카운트하는 제 1 카운터(300), 상기 ENABLE에 따라 제 2 코드(이하, NCODE<0:4>)에 상응하는 제 2 전압(이하, ZQN)을 출력하는 제 2 D/A 변환부(400), 제 5 펄스(이하, CPOUTN1) 및 제 6 펄스(이하, CPOUTN2)에 따라 상기 ZQN과 VREF를 비교 및 보정하여 제 2 비교신호(이하, COMP_OUTN)를 출력하는 제 2 비교부(500), 제 7 펄스(이하, NCOUNT)에 따라 상기 COMP_OUTN에 상응하도록 상기 NCODE<0:4>를 업 또는 다운 카운트하는 제 2 카운터(600), 및 상기 제 1 D/A 변환부(100), 제 1 비교부(200), 제 1 카운터(300), 제 2 D/A 변환부(400), 제 2 비교부(500) 및 제 2 카운터(600)의 동작개시 타이밍을 제어하기 위한 상기 제 1 내지 제 7 펄스를 생성하는 타이밍 제어부(700)를 포함한다.
상기 제 1 D/A 변환부(100)는 도 5에 도시된 바와 같이, 소오스가 전원단에 연결되고 게이트에 상기 PCODE<0:4>를 입력받는 복수개의 트랜지스터(M0 ~ M4), 및 상기 복수개의 트랜지스터(M0 ~ M4)의 드레인과 외부 저항(이하, R_ZQ) 사이에 연결된 복수개의 저항(R0 ~ R4)을 포함한다. 또한 상기 ENABLE에 따라 상기 복수개의 트랜지스터(M0 ~ M4)의 게이트에 상기 PCODE<0:4>를 입력시키기 위해 인버터(IV1), 패스 게이트(PG1) 및 트랜지스터(M11)로 이루어진 구성이 상기 PCODE<0:4>의 비트 수 만큼 구비된다.
상기 제 2 D/A 변환부(400)는 도 6에 도시된 바와 같이, 소오스가 전원단에 연결되고 게이트에 상기 PCODE<0:4>를 입력받는 복수개의 트랜지스터(M0 ~ M4), 상기 복수개의 트랜지스터(M0 ~ M4)의 드레인과 상기 R_ZQ 사이에 연결된 복수개의 저항(R0 ~ R4), 상기 복수개의 저항(R0 ~ R4)과 연결된 복수개의 저항(R5 ~ R9), 상기 복수개의 저항(R5 ~ R9)과 접지단 사이에 연결된 복수개의 트랜지스터(M5 ~ M9)를 포함한다. 또한 상기 ENABLE에 따라 상기 복수개의 트랜지스터(M5 ~ M9)의 게이트에 상기 NCODE<0:4>를 입력시키기 위해 인버터(IV2), 패스 게이트(PG2) 및 트랜지스터(M12)로 이루어진 구성이 상기 NCODE<0:4>의 비트 수 만큼 구비된다.
상기 제 1 비교부(200)는 도 7에 도시된 바와 같이, 상기 CPOUTP1에 따라 상기 ZQP와 VREF를 비교하여 제 1 및 제 2 출력라인을 통해 1차 비교신호(V1, V1B)를 출력하는 1차 비교기(210), 상기 CPOUTP1에 따라 상기 1차 비교기(210)의 제 1 및 제 2 출력라인을 연결하여 두 출력라인의 레벨이 동일하게 되도록 하는 출력 제어부(220), 상기 1차 비교기(210)에서 출력된 1차 비교신호(V1, V1B)가 정확한 논리값(1 또는 0) 즉, 전원(VDD) 레벨 또는 접지 레벨을 갖도록 보정하는 출력레벨 보정부(230), 상기 CPOUTP2에 따라 상기 보정된 1차 비교신호(V1, V1B)를 비교하여 2차 비교신호(V2, V2B)를 출력하는 2차 비교기(240), 상기 2차 비교신호(V2와 V2B)에 따라 풀업 또는 풀다운 드라이빙 동작을 수행하여 상기 제 1 비교신호(COMP_OUTP)를 출력하는 드라이버(250)를 포함한다.
상기 출력 제어부(220)는 소오스와 드레인이 상기 1차 비교기(210)의 제 1 출력라인과 제 2 출력라인에 연결되고 게이트에 상기 CPOUTP1를 입력받는 트랜지스터(M21)로 구성된다.
상기 출력 레벨 보정부(230)는 소오스에 전원(VDD)이 인가되고 드레인이 상기 1차 비교기(210)의 제 1 출력라인과 연결되며, 게이트가 상기 1차 비교기(210)의 제 2 출력라인에 연결된 제 1 트랜지스터(M22), 및 소오스에 전원(VDD)이 인가되고 드레인이 상기 1차 비교기(210)의 제 2 출력라인과 연결되며, 게이트가 상기 1차 비교기(210)의 제 1 출력라인에 연결된 제 2 트랜지스터(M23)로 구성된다.
상기 제 2 비교부(500)는 상기 제 1 비교부(200)와 동일하게 구성되므로 구성설명은 생략하기로 한다.
이와 같이 구성된 본 발명에 따른 반도체 메모리의 온 다이 터미네이션 장치의 제어방법을 도 8의 타이밍도를 참조하여 설명하면 다음과 같다.
타이밍 제어부(700)가 도 8과 같이, 인에이블 타이밍이 차이가 나는 펄스들(ENABLE, CPOUTP1, CPOUTP2, PCOUNT, CPOUTN1, CPOUTN2, NCOUNT)을 생성하여 출력한다.
상기 ENABLE이 하이로 천이되는 B1 타이밍에 제 1 D/A 변환부(100)가 동작을 개시하여 ZQP를 출력한다.
이어서 상기 B1에 비해 소정 시차를 갖고 CPOUTP1이 하이로 천이되는 B2 타이밍에 제 1 비교부(200)의 1차 비교기(210)가 상기 ZQP와 VREF를 비교하여 V1과 V1B를 출력한다. 이때 출력 제어부(220)의 트랜지스터(M21)는 상기 CPOUTP1이 하이로 천이되므로 오프되고 그에 따라 상기 1차 비교기(210)의 제 1 출력라인과 제 2 출력라인을 분리시켜 두 출력라인의 레벨 차이가 발생할 수 있도록 한다.
상기 B1 타이밍은 상기 제 1 D/A 변환부(100)가 동작을 개시한 시점이므로 ZQP의 레벨이 아직 안정적인 레벨에 도달하지 못한 시점이다. 그러나 B2 타이밍은 상기 ZQP가 안정적인 레벨에 도달한 시점이다. 따라서 B2 시점에 상기 1차 비교기(210)가 동작을 개시하여 정확한 비교동작이 이루어지도록 한 것이다.
이때 상술한 바와 같이, 제 1 비교부(200)를 제 1 D/A 변환부(100)와 다른 타이밍에 동작시키더라도 반도체 메모리 전원이 Low VDD인 경우 즉, 낮은 레벨인 경우 1차 비교기(210)의 출력이 너무 낮아 2차 비교기(240)의 트랜지스터 문턱전압 이상이 되기 힘들다. 즉, 2차 비교기(240)가 비교 동작을 정상적으로 수행할 수 없다.
따라서 출력레벨 보정부(230)가 상기 1차 비교기(210)에서 출력된 V1과 V1B의 레벨을 2차 비교기(240)에서 정확하게 비교할 수 있도록 보정하는 역할을 수행한다.
예를 들어, 상기 V1이 V1B에 비해 높다고 가정하면, 제 1 트랜지스터(M22)의 온 저항(on Resistance)이 제 2 트랜지스터(M23)의 온 저항보다 낮아지게 된다. 이에 따라 V1은 제 1 트랜지스터(M22)의 소오스를 통해 VDD 레벨에 근접하게 되어 상기 V1B와의 차이가 커지게 되고, 제 1 트랜지스터(M22)와 제 2 트랜지스터(M23)의 온 저항 차이가 더욱 커지게 되는 포지티브 피드백(Positive Feedback) 현상이 발생하게 된다. 이로 인해 결국, V1은 VDD레벨과 같아지고 V1B 레벨과의 차이가 커 2차 비교기(240)가 상기 V1과 V1B를 정확하게 비교할 수 있으므로 반도체 메모리 전 원레벨이 낮더라도 정상적인 비교 동작이 가능해진다.
그리고 CPOUTP2가 하이로 천이되는 B3 타이밍에 제 1 비교부(200)의 2차 비교기(220)가 상기 V1과 V1B를 비교하여 V2와 V2B를 출력하고 드라이버(250)를 통해 COMP_OUTP가 출력된다.
이어서 PCOUNT가 하이로 천이되는 B4 타이밍에 상기 제 1 카운터(300)가 상기 COMP_OUTP에 따라 상기 PCODE<0:4>를 업 또는 다운 카운팅하여 상기 제 1 D/A 변환부(100)로 출력함으로서 PCODE<0:4> 조정이 이루어진다.
마찬가지로 제 2 D/A 변환부(400), 제 2 비교부(500) 및 제 2 카운터(600)가 상기 ENABLE, CPOUTN1, CPOUTN2, 및 NCOUNT에 따라 상기 제 1 D/A 변환부(100), 제 1 비교부(200) 및 제 1 카운터(300)와 같은 방식으로 동작하여 NCODE<0:4> 조정이 이루어진다.
이와 같이 PCODE<0:4> 조정과 NCODE<0:4> 조정으로 이루어진 싸이클이 소정 횟수 만큼 반복되어 온 다이 터미네이션 동작이 완료된다.
한편, 본 발명의 NCODE<0:4> 조정이 완료되는 시점은 종래의 기술과 동일하다. 즉, 도 8의 ENABLE의 하이 구간은 도 5의 ENABLE의 하이 구간과 동일하고, 도 8의 NCOUNT가 하이에서 로우로 천이되는 타이밍 또한 도 5의 NCOUNT가 하이에서 로우로 천이되는 타이밍과 동일하게 설계된다. 결국, 종래와 동일한 시간에 보다 정확한 온 다이 터미네이션 동작이 가능한 것이다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
본 발명에 따른 반도체 메모리의 온 다이 터미네이션 장치 및 그 제어방법은 다음과 같은 효과가 있다.
첫째, 코드에 따라 생성되는 전압이 정확한 논리값을 갖은 이후에 비교 동작이 개시되므로 정확한 온 다이 터미네이션이 이루어진다.
둘째, 코드에 따라 생성된 전압을 비교하는 동작에서 자체적인 레벨 보정이 이루어지므로 반도체 메모리의 전원 레벨에 상관없이 즉, 저전압(Low VDD)인 경우에도 정확한 비교가 이루어져 결국, 온 다이 터미네이션의 신뢰성을 향상시킬 수 있다.

Claims (21)

  1. 제 1 코드에 상응하는 제 1 전압을 출력하는 제 1 D/A 변환부;
    상기 제 1 D/A 변환부와 소정 시차를 두고 동작하여 상기 제 1 전압과 기준전압을 비교 및 보정하여 제 1 비교신호를 출력하는 제 1 비교부;
    상기 제 1 비교신호에 상응하도록 상기 제 1 코드를 업 또는 다운 카운트하는 제 1 카운터;
    제 2 코드에 상응하는 제 2 전압을 출력하는 제 2 D/A 변환부;
    상기 제 2 D/A 변환부와 소정 시차를 두고 동작하여 상기 제 2 전압과 기준전압을 비교 및 보정하여 제 2 비교신호를 출력하는 제 2 비교부;
    상기 제 2 비교신호에 상응하도록 상기 제 2 코드를 업 또는 다운 카운트하는 제 2 카운터; 및
    상기 제 1 D/A 변환부, 제 1 비교부, 제 1 카운터, 제 2 D/A 변환부, 제 2 비교부 및 제 2 카운터의 동작개시 타이밍을 제어하는 타이밍 제어부를 포함하는 반도체 메모리의 온 다이 터미네이션 장치.
  2. 제 1 항에 있어서,
    상기 제 1 D/A 변환부는
    소오스가 전원단에 연결되고 게이트에 상기 제 1 코드를 입력받는 복수개의 트랜지스터,
    상기 복수개의 트랜지스터의 드레인과 외부 저항 사이에 연결된 복수개의 저항, 및
    상기 제 1 코드의 비트 수 만큼 구비되어 상기 제 1 코드를 상기 복수개의 트랜지스터의 게이트에 입력시키는 스위칭 소자를 포함하는 것을 특징으로 하는 반도체 메모리의 온 다이 터미네이션 장치.
  3. 제 1 항에 있어서,
    상기 제 2 D/A 변환부는
    소오스가 전원단에 연결되고 게이트에 상기 제 1 코드를 입력받는 복수개의 제 1 트랜지스터,
    상기 복수개의 제 1 트랜지스터의 드레인과 외부 저항 사이에 연결된 복수개의 제 1 저항,
    상기 복수개의 제 1 저항과 연결된 복수개의 제 2 저항,
    상기 복수개의 제 2 저항과 접지단 사이에 연결된 복수개의 제 2 트랜지스터, 및
    상기 제 2 코드의 비트 수 만큼 구비되어 상기 제 2 코드를 상기 복수개의 제 2 트랜지스터의 게이트에 입력시키는 스위칭 소자를 포함하는 것을 특징으로 하는 반도체 메모리의 온 다이 터미네이션 장치.
  4. 제 1 항에 있어서,
    상기 제 1 비교부는
    상기 제 1 D/A 변환부에 비해 소정 시차를 두고 상기 제 1 전압과 상기 기준전압을 비교하여 제 1 및 제 2 출력라인을 통해 비교신호를 출력하는 비교기,
    상기 비교신호의 레벨을 정확한 논리값 레벨로 보정하는 출력레벨 보정부, 및
    상기 보정된 비교신호를 드라이빙하여 상기 제 1 비교신호를 출력하는 드라이버를 포함하는 것을 특징으로 하는 반도체 메모리의 온 다이 터미네이션 장치.
  5. 제 1 항에 있어서,
    상기 제 2 비교부는
    상기 제 2 D/A 변환부에 비해 소정 시차를 두고 상기 제 2 전압과 상기 기준전압을 비교하여 제 1 및 제 2 출력라인을 통해 비교신호를 출력하는 비교기,
    상기 비교신호의 레벨을 정확한 논리값 레벨로 보정하는 출력레벨 보정부, 및
    상기 보정된 비교신호를 드라이빙하여 상기 제 2 비교신호를 출력하는 드라이버를 포함하는 것을 특징으로 하는 반도체 메모리의 온 다이 터미네이션 장치.
  6. 제 1 항에 있어서,
    상기 타이밍 제어부는
    상기 제 1 D/A 변환부, 제 1 비교부, 제 1 카운터, 제 2 D/A 변환부, 제 2 비교부 및 제 2 카운터의 동작개시 타이밍을 제어하기 위한 적어도 하나 이상의 펄스를 생성하는 펄스 발생기로 구성되는 것을 특징으로 하는 반도체 메모리의 온 다이 터미네이션 장치.
  7. D/A 변환부, 비교부, 및 카운터를 갖는 반도체 메모리의 온 다이 터미네이션 장치의 제어방법으로서,
    제 1 제어신호에 따라 상기 D/A 변환부를 동작시켜 소정 코드에 상응하는 소정 전압을 발생시키는 단계;
    제 2 제어신호에 따라 상기 비교부를 동작시켜 상기 발생된 전압과 기준전압을 비교하는 단계; 및
    상기 비교결과에 따라 상기 카운터를 동작시켜 상기 소정 코드를 카운트하는 단계를 포함하는 반도체 메모리의 온 다이 터미네이션 장치 제어방법.
  8. 제 7 항에 있어서,
    상기 제 2 제어신호는 상기 제 1 제어신호에 비해 늦게 인에이블되는 것을 특징으로 하는 반도체 메모리의 온 다이 터미네이션 장치 제어방법.
  9. 입력 코드에 상응하는 전압을 출력하는 D/A 변환부;
    상기 D/A 변환부와 소정 시차를 두고 동작하여 상기 전압과 기준전압을 비교 및 보정하고 그에 따른 비교신호를 출력하는 비교부;
    상기 비교신호에 상응하도록 상기 입력 코드를 업 또는 다운 카운트하는 카운터; 및
    상기 D/A 변환부, 비교부, 및 카운터의 동작개시 타이밍을 제어하기 위한 제어신호를 출력하는 타이밍 제어부를 포함하는 반도체 메모리의 온 다이 터미네이션 장치.
  10. 제 9 항에 있어서,
    상기 D/A 변환부는
    제 1 코드에 상응하는 제 1 전압을 출력하는 제 1 D/A 변환부, 및
    제 2 코드에 상응하는 제 2 전압을 출력하는 제 2 D/A 변환부를 포함하는 것을 특징으로 하는 반도체 메모리의 온 다이 터미네이션 장치.
  11. 제 10 항에 있어서,
    상기 제 1 D/A 변환부는
    소오스가 전원단에 연결되고 게이트에 상기 제 1 코드를 입력받는 복수개의 트랜지스터,
    상기 복수개의 트랜지스터의 드레인과 외부 저항 사이에 연결된 복수개의 저항, 및
    상기 제 1 코드의 비트 수 만큼 구비되어 상기 제 1 코드를 상기 복수개의 트랜지스터의 게이트에 입력시키는 스위칭 소자를 포함하는 것을 특징으로 하는 반 도체 메모리의 온 다이 터미네이션 장치.
  12. 제 10 항에 있어서,
    상기 제 2 D/A 변환부는
    소오스가 전원단에 연결되고 게이트에 상기 제 1 코드를 입력받는 복수개의 제 1 트랜지스터,
    상기 복수개의 제 1 트랜지스터의 드레인과 외부 저항 사이에 연결된 복수개의 제 1 저항,
    상기 복수개의 제 1 저항과 연결된 복수개의 제 2 저항,
    상기 복수개의 제 2 저항과 접지단 사이에 연결된 복수개의 제 2 트랜지스터, 및
    상기 제 2 코드의 비트 수 만큼 구비되어 상기 제 2 코드를 상기 복수개의 제 2 트랜지스터의 게이트에 입력시키는 스위칭 소자를 포함하는 것을 특징으로 하는 반도체 메모리의 온 다이 터미네이션 장치.
  13. 제 9 항에 있어서,
    상기 비교부는
    상기 D/A 변환부와 소정 시차를 두고 동작하여 상기 D/A 변환부에서 출력된 제 1 전압과 기준전압을 비교 및 보정하여 제 1 비교신호를 출력하는 제 1 비교부, 및
    상기 D/A 변환부와 소정 시차를 두고 동작하여 상기 D/A 변환부에서 출력된 제 2 전압과 기준전압을 비교 및 보정하여 제 2 비교신호를 출력하는 제 2 비교부를 포함하는 것을 특징으로 하는 반도체 메모리의 온 다이 터미네이션 장치.
  14. 제 13 항에 있어서,
    상기 제 1 비교부는
    상기 제 1 전압과 상기 기준전압을 비교하여 제 1 및 제 2 출력라인을 통해 비교신호를 출력하는 비교기,
    상기 비교신호의 레벨을 정확한 논리값 레벨로 보정하는 출력레벨 보정부, 및
    상기 보정된 비교신호를 드라이빙하여 상기 제 1 비교신호를 출력하는 드라이버를 포함하는 것을 특징으로 하는 반도체 메모리의 온 다이 터미네이션 장치.
  15. 제 13 항에 있어서,
    상기 제 2 비교부는
    상기 제 2 전압과 상기 기준전압을 비교하여 제 1 및 제 2 출력라인을 통해 비교신호를 출력하는 비교기,
    상기 비교신호의 레벨을 정확한 논리값 레벨로 보정하는 출력레벨 보정부, 및
    상기 보정된 비교신호를 드라이빙하여 상기 제 2 비교신호를 출력하는 드라 이버를 포함하는 것을 특징으로 하는 반도체 메모리의 온 다이 터미네이션 장치.
  16. 제 4 항, 제 5 항, 제 14 항 및 제 15 항 중 어느 한 항에 있어서,
    상기 출력레벨 보정부는
    소오스에 전원이 인가되고 드레인이 상기 비교기의 제 1 출력라인과 연결되며, 게이트가 상기 비교기의 제 2 출력라인에 연결된 제 1 트랜지스터, 및
    소오스에 상기 전원이 인가되고 드레인이 상기 비교기의 제 2 출력라인과 연결되며, 게이트가 상기 비교기의 제 1 출력라인에 연결된 제 2 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리의 온 다이 터미네이션 장치.
  17. 제 4 항, 제 5 항, 제 14 항 및 제 15 항 중 어느 한 항에 있어서,
    상기 비교기의 제 1 및 제 2 출력라인을 연결하여 두 출력라인의 레벨이 동일하게 되도록 하는 출력 제어부를 더 포함하는 것을 특징으로 하는 반도체 메모리의 온 다이 터미네이션 장치.
  18. 제 17 항에 있어서,
    상기 출력 제어부는 소오스와 드레인이 상기 비교기의 제 1 출력라인과 제 2 출력라인에 연결된 트랜지스터로 구성됨을 특징으로 하는 반도체 메모리의 온 다이 터미네이션 장치.
  19. 제 4 항, 제 5 항, 제 14 항 및 제 15 항 중 어느 한 항에 있어서,
    상기 비교기의 제 1 및 제 2 출력라인을 통해 출력된 비교신호를 비교하여 그에 따른 2차 비교신호를 상기 드라이버로 출력하는 2차 비교기를 더 포함하는 것을 특징으로 하는 반도체 메모리의 온 다이 터미네이션 장치.
  20. 제 9 항에 있어서,
    상기 카운터는
    제 1 비교신호에 상응하도록 제 1 입력 코드를 업 또는 다운 카운트하는 제 1 카운터, 및
    제 2 비교신호에 상응하도록 제 2 입력 코드를 업 또는 다운 카운트하는 제 2 카운터를 포함하는 것을 특징으로 하는 반도체 메모리의 온 다이 터미네이션 장치.
  21. 제 9 항에 있어서,
    상기 타이밍 제어부는
    상기 D/A 변환부, 비교부, 및 카운터의 동작개시 타이밍을 제어하기 위한 적어도 하나 이상의 펄스를 생성하는 펄스 발생기로 구성되는 것을 특징으로 하는 반도체 메모리의 온 다이 터미네이션 장치.
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