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KR100422451B1 - 온-다이 터미네이션 제어방법 및 그에 따른 제어회로 - Google Patents

온-다이 터미네이션 제어방법 및 그에 따른 제어회로 Download PDF

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KR100422451B1
KR100422451B1 KR10-2002-0028845A KR20020028845A KR100422451B1 KR 100422451 B1 KR100422451 B1 KR 100422451B1 KR 20020028845 A KR20020028845 A KR 20020028845A KR 100422451 B1 KR100422451 B1 KR 100422451B1
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장성진
곽진석
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삼성전자주식회사
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Abstract

온-다이 터미네이션 제어방법 및 그에 따른 제어회로가 개시된다. 그러한 온-다이 터미네이션 제어방법은, 집적회로 칩내의 패드에 연결된 패드 터미네이션 회로 멤버와, 외부 입력신호들에 응답된 내부 제어코드를 발생하는 제어신호 발생부와, 상기 내부 제어코드에 응답하여 복수의 터미네이션 동작 모드들 중 하나의 선택된 모드가 활성화되도록 하는 멀티플렉싱 제어신호를 생성하는 멀티플렉싱부를 상기 집적회로 칩내에 준비하는 단계와; 상기 패드 터미네이션 회로 멤버가 상기 멀티플렉싱 제어신호에 응답하여 선택된 모드에 따른 터미네이션 동작을 행하도록 상기 외부 입력신호들을 상기 제어신호 발생부에 인가하는 단계를 구비함을 특징으로 한다. 상기한 본 발명에 따르면, 수신 환경에 따라 최적화된 터미네이션 동작이 적응적으로 수행될 수 있는 효과가 있다. 또한, 셀프 터미네이션 조절 모드와 다양한 종류의 디폴트 모드가 선택적으로 제공될 수 있으므로, 시스템 설계에 대한 운용 확장성이 폭넓게 제공된다.

Description

온-다이 터미네이션 제어방법 및 그에 따른 제어회로 {method for controlling on-die termination and control circuit therefore}
본 발명은 집적회로에 관한 것으로, 특히 반도체 장치내의 임피던스 제어를 위한 온-다이 터미네이션(on-die termination, 또는 온-칩 터미네이션:on-chip termination) 제어방법 및 그에 따른 제어회로에 관한 것이다.
CPU들, 메모리들, 및 게이트 어레이들 등과 같이 집적회로 칩으로 구현되는 다양한 반도체 장치들(devices)은 퍼스널 컴퓨터들, 서버들, 또는 워크스테이션들과 같은 다양한 전기적 제품(electrical products)내로 합체되어진다. 대부분의 경우에, 상기 반도체 장치들은 외부(outside world)에서 전송되는 각종 신호들을 입력 패드들을 통해 수신하기 위한 수신회로와, 내부의 신호들을 출력 패드들을 통해 외부로 제공하기 위한 출력회로를 가지고 있다.
한편, 전기적 제품의 동작스피드가 고속화됨에 따라 상기 반도체 장치들간에 인터페이스되는 신호의 스윙 폭은 점차로 줄어들고 있다. 그 이유는 신호전달에 걸리는 지연시간을 최소화하기 위해서이다. 그러나 신호의 스윙 폭이 줄어들수록 외부 노이즈에 대한 영향은 증가되고, 인터페이스단에서 임피던스 미스매칭(mismatching, 부정합)에 따른 신호의 반사도 크리티컬(critical)해진다. 상기 임피던스 미스매칭은 외부 노이즈나 전원전압의 변동, 동작 온도의 변화, 제조공정의 변화등에 기인하여 발생된다. 임피던스 미스매칭이 발생되면 데이터의 고속전송이 어렵게 되고 반도체 장치의 데이터 출력단으로부터 출력되는 출력 데이터가 왜곡될 수 있다. 따라서, 수신측의 반도체 장치가 상기 왜곡된 출력신호를 입력단으로 수신할 경우 셋업/홀드 페일 또는 입력 레벨의 판단미스등의 문제들이 빈번히 야기될 수 있다.
따라서, 동작스피드의 고속화가 요구되는 수신측의 반도체 장치는 온-칩 터미네이션(On-Chip Termination) 또는 온-다이 터미네이션 이라고 불리우는 임피던스 매칭회로를 상기 집적회로 칩내의 패드 근방에 채용하게 된다. 통상적으로 온-다이 터미네이션 스킴에 있어서, 전송측에서는 출력회로에 의한 소오스 터미네이션(Source Termination)이 행해지고, 수신측에서는 상기 입력 패드에 연결된 수신회로에 대하여 병렬로 연결되어진 터미네이션 회로에 의해 병렬 터미네이션이 행해진다.
반도체 장치중 DDR(Double Data Rate) SDRAM 등과 같은 반도체 메모리 장치들 중의 일부는 임피던스 매칭을 수행하기 위해, 도 1에 도시된 바와 같이, 고정된(fixed) 저항값을 가지는 저항소자로 구현된 터미네이션 회로를 채용하여 왔다.
도 1을 참조하면, 집적회로 칩(IC Chip)내에 통상적인 터미네이션 회로들이 배치된 구조의 예가 도시된다. 도면에서, 반도체 소자를 이루는 집적회로 칩(40)의 주변회로 영역에는 입출력핀들을 통해 전송측의 전송라인과 연결되어 있는 복수의 입력 패드들(PD1,PD2,PD3)이 배치되어 있고, 상기 입력 패드들(PD1,PD2,PD3)은 터미네이션 회로들(10,20,30)과 각기 대응적으로 연결되어 있다. 상기 도 1중 일점쇄선으로 둘러쌓인 블록영역(BA1)의 구체회로는 도 2에 보여진다.
도 2를 참조하면, 도 1중 블록영역(BA1)내의 터미네이션 회로(10)의 구체 예가 보여진다. 상기 입력 패드(PD1)에 연결된 저항소자들(R1,R2)은 수신측에서의 상기 터미네이션 회로(10)를 구성한다. 상기 저항소자(R1)의 일단은 전원전압(VDD)에 연결되고, 타단은 상기 입력 패드(PD1)에 연결된다. 또한 상기 저항소자(R2)의 일단은 상기 입력 패드(PD1)에 연결되고 타단은 접지와 연결된다. 상기 입력 패드(PD1)에서 연장된 수신노드(RD1)에는 통상적으로 입력회로 예컨대 입력버퍼가 상기 터미네이션 회로(10)와는 병렬로 연결될 수 있다. 예를 들어, 상기 터미네이션 회로(10)가 60오옴의 터미네이션 동작을 행하도록 설계된 경우에 상기 저항소자들(R11,R22)의 저항 값은 각기 120오옴으로 주어질 수 있다.
이와 같이, 종래의 터미네이션 회로는 세팅된 저항 값 만을 가지게 되어 수신 환경의 변화에 따른 다양한 터미네이션 동작을 행해기 어렵다. 즉, 터미네이션이 디폴트 값으로 미리 설정되는 경우에는 적응적인 터미네이션 동작이 불가능한 것이다. 또한, 온-다이 터미네이션이 자체적으로 조절되는 셀프 터미네이션 회로를 내부에 구현한 경우라 하더라도 이를 필요로 하지 않는 반도체 소자에서는 불 필요하게 되는 문제점이 있으며, 더욱이 외부에서 인가되는 신호에 의해 터미네이션 저항을 다양한 모드의 변경 가능한 값들로 조절하기가 어려웠다.
따라서, 수신 환경에 따라 최적화된 터미네이션 동작을 적응적으로 수행할 수 있도록 하기 위해, 외부 선택에 따라 입력 임피던스가 다양하게 가변될 수 있는온-다이 터미네이션 테크닉이 고속의 반도체 장치에서 더욱 더 필요해지는 실정이다.
따라서, 본 발명의 목적은 상기한 종래의 문제점을 해결할 수 있는 터미네이션 제어방법 및 회로를 제공함에 있다.
본 발명의 다른 목적은 입력 임피던스를 가변적으로 제어할 수 있는 온-다이 터미네이션 제어방법 및 그에 따른 제어회로를 제공함에 있다.
본 발명의 또 다른 목적은 외부 신호의 인가에 응답하여 입력 임피던스가 다양하게 가변될 수 있는 온-다이 터미네이션 제어 방법 및 온-다이 터미네이션 제어회로를 제공함에 있다.
본 발명의 또 다른 목적은 모드 레지스터 세트 명령을 이용하여 터미네이션 회로를 제어함에 의해 수신환경에 따라 최적화된 임피던스 매칭을 수행토록 할 수 있는 방법 및 그를 채용한 반도체 장치를 제공함에 있다.
본 발명의 또 다른 목적은 모드 레지스터 세트명령을 이용하여 셀프 터미네이션 조절 모드와 다양한 종류의 디폴트 모드가 선택적으로 구현될 수 있도록 하는 방법 및 온-다이 터미네이션 제어회로를 제공함에 있다.
상기한 목적들 가운데 일부의 목적들을 달성하기 위한 본 발명의 일 양상(aspect)에 따라, 온-다이 터미네이션 제어방법은, 집적회로 칩내의 패드에 연결된 패드 터미네이션 회로 멤버와, 외부 입력신호들에 응답된 내부 제어코드를 발생하는 제어신호 발생부와, 상기 내부 제어코드에 응답하여 복수의 터미네이션 동작 모드들 중 하나의 선택된 모드가 활성화되도록 하는 멀티플렉싱 제어신호를 생성하는 멀티플렉싱부를 상기 집적회로 칩내에 준비하는 단계와, 상기 패드 터미네이션 회로 멤버가 상기 멀티플렉싱 제어신호에 응답하여 선택된 모드에 따른 터미네이션 동작을 행하도록 상기 외부 입력신호들을 상기 제어신호 발생부에 인가하는 단계를 구비함을 특징으로 한다.
본 발명의 다른 양상에 따라, 온-다이 터미네이션 제어방법은, 집적회로 칩내의 복수의 패드들에 대응 연결된 패드 터미네이션 회로 멤버들과, 외부 입력신호들에 응답된 내부 제어코드를 발생하는 모드 레지스터와, 상기 내부 제어코드에 응답하여 복수의 터미네이션 동작 모드들 중 하나의 선택된 모드가 활성화되도록 하는 멀티플렉싱 제어신호들을 생성하는 멀티플렉싱부를 상기 집적회로 칩내에 준비하는 단계와; 상기 패드 터미네이션 회로 멤버들이 상기 멀티플렉싱 제어신호들에 대응적으로 응답하여 선택된 모드에 따른 터미네이션 동작을 행하도록 상기 외부 입력신호들을 상기 칩의 외부에서 상기 모드 레지스터로 제공하는 단계를 가짐을 특징으로 한다.
본 발명의 또 다른 양상에 따라, 온-다이 터미네이션 제어방법은, 집적회로 칩내의 복수의 패드들에 대응 연결된 패드 터미네이션 회로 멤버들과, 외부 입력신호들에 응답된 제1,2 그룹 내부 제어코드를 발생하는 모드 레지스터와, 상기 제1,2 그룹 내부 제어코드에 응답하여 제1,2 그룹의 패드들에서 복수의 터미네이션 동작 모드들 중 하나의 선택된 모드가 활성화되도록 하는 제1,2 그룹 멀티플렉싱 제어신호들을 생성하는 제1,2 그룹 멀티플렉싱부를 상기 집적회로 칩내에 준비하는 단계와; 상기 제1,2 그룹의 패드들에 연결된 상기 패드 터미네이션 회로 멤버들이, 상기 제1,2 그룹 멀티플렉싱 제어신호들에 대응적으로 응답하여 선택된 모드에 따른 터미네이션 동작을 행하면서 상기 제1,2 그룹의 패드들에 나타나는 터미네이션 값들이 상호 관련성을 가지고 있도록 하기 위해, 상기 외부 입력신호들을 상기 칩의 외부에서 상기 모드 레지스터로 제공하는 단계를 구비함을 특징으로 한다.
본 발명의 또 다른 양상에 따라, 온-다이 터미네이션 제어회로는, 집적회로 칩내의 패드에 연결된 패드 터미네이션 회로 멤버와; 외부 입력신호들에 응답된 내부 제어코드를 발생하는 제어신호 발생부와; 상기 내부 제어코드에 응답하여 복수의 터미네이션 동작 모드들 중 하나의 선택된 모드가 활성화되도록 하는 멀티플렉싱 제어신호를 생성하는 멀티플렉싱부를 상기 집적회로 칩내에 구비하여, 상기 패드 터미네이션 회로 멤버가 상기 멀티플렉싱 제어신호에 응답하여 선택된 모드에 따른 터미네이션 동작을 행하도록 하는 것을 특징으로 한다.
본 발명의 또 다른 양상에 따라, 온-다이 터미네이션 제어회로는, 집적회로 칩내의 복수의 패드들에 대응 연결된 패드 터미네이션 회로 멤버들과; 외부 입력신호들에 응답된 내부 제어코드를 발생하는 모드 레지스터와; 상기 내부 제어코드에 응답하여 복수의 터미네이션 동작 모드들 중 하나의 선택된 모드가 활성화되도록 하는 멀티플렉싱 제어신호들을 생성하는 멀티플렉싱부를 상기 집적회로 칩내에 구비하고, 상기 패드 터미네이션 회로 멤버들이 상기 멀티플렉싱 제어신호들에 대응적으로 응답하여 선택된 모드에 따른 터미네이션 동작을 행하도록 하는 것을 특징으로 한다.
본 발명의 또 다른 양상에 따라, 온-다이 터미네이션 제어회로는, 집적회로 칩내의 복수의 패드들에 대응 연결된 패드 터미네이션 회로 멤버들과; 외부 입력신호들에 응답된 제1,2 그룹 내부 제어코드를 발생하는 모드 레지스터와; 상기 제1,2 그룹 내부 제어코드에 응답하여 제1,2 그룹의 패드들에서 복수의 터미네이션 동작 모드들 중 하나의 선택된 모드가 활성화되도록 하는 제1,2 그룹 멀티플렉싱 제어신호들을 생성하는 제1,2 그룹 멀티플렉싱부를 구비하고, 상기 제1,2 그룹의 패드들에 연결된 상기 패드 터미네이션 회로 멤버들이, 상기 제1,2 그룹 멀티플렉싱 제어신호들에 대응적으로 응답하여 선택된 모드에 따른 터미네이션 동작을 행하면서 상기 제1,2 그룹의 패드들에 나타나는 터미네이션 값들이 상호 관련성을 가지고 있도록 하는 것을 특징으로 한다.
상기한 장치 및 방법적 구성에 따르면, 수신 환경에 따라 최적화된 터미네이션 동작이 적응적으로 수행될 수 있으므로 임피던스 매칭이 최적으로 이루어져 신호 반사의 문제를 줄이거나 제거할 수 있는 이점이 있다. 또한, 셀프 터미네이션 조절 모드와 다양한 종류의 디폴트 모드가 선택적으로 제공될 수 있으므로, 고속동작을 행하는 전자적 시스템 설계에 대한 운용 확장성이 폭넓게 제공되는 장점이 있다.
도 1은 집적회로 칩내에 통상적인 터미네이션 회로들이 배치된 구조의 예를 보여 주는 블록도
도 2는 도 1의 터미네이션 회로의 구현 예를 보인 회로도
도 3은 본 발명의 일 실시예에 따라 집적회로 칩내에 배치된 온-다이 터미네이션 제어회로의 블록도
도 4는 본 발명의 다른 실시예에 따른 온-다이 터미네이션 제어회로의 블록도
도 5는 도 3 또는 도 4에 보여지는 자기조정부(100)의 구체적 일 예도
도 6은 도 3 또는 도 4에 보여지는 멀티플렉싱부(300)의 구체적 일예도
도 7은 도 6중 옵션 스위치부의 일예도
도 8은 도 3 또는 도 4에 보여지는 패드 터미네이션 회로 멤버의 구체적 일예도
도 9는 도 4에 보여지는 제2 멀티플렉싱부(500)의 개략적 블록도
도 10은 도 9중 제2 멀티플렉싱부(500)의 구체적 연결블록도
도 11은 도 10중 유닛 멀티플렉싱부의 일예도
이하에서는 본 발명의 실시 예에 따른 온-다이 터미네이션(on dietermination) 제어방법 및 그에 따른 제어회로에 대한 바람직한 실시 예들이 첨부된 도면들을 참조하여 설명된다. 비록 다른 도면에 표시되어 있더라도 동일 내지 유사한 기능을 가지는 구성요소들은 동일 내지 유사한 참조부호로서 나타나 있다.
도 3은 본 발명의 일 실시예에 따라 집적회로 칩내에 배치된 온-다이 터미네이션 제어회로의 블록도이다. 도면을 참조하면, 집적회로 칩내의 패드에 연결된 패드 터미네이션 회로 멤버(400)와, 입력단(IN)을 통해 인가되는 외부 입력신호들에 응답하여 내부 제어코드(MRSi)를 발생하는 제어신호 발생부(200)와, 상기 내부 제어코드(MRSi)에 응답하여 복수의 터미네이션 동작 모드들 중 하나의 선택된 모드가 활성화되도록 하는 멀티플렉싱 제어신호(ICONPi,ICONNi)를 생성하는 멀티플렉싱부(300)는 본 발명에 따른 온-다이 터미네이션 제어회로를 기본적으로 구성한다. 도면에서 자기조정부(100)는 셀프 터미네이션 조절 모드의 구현을 위해 상기 멀티플렉싱부(300)와 연결된다.
여기서, 상기 제어신호 발생부(200)는 다수의 논리 게이트로 이루어진 모드 레지스터나 래치회로로써 구현될 수 있다. 상기 모드 레지스터는 동기 타입의 DRAM(SDRAM)등과 같은 반도체 메모리 소자에 흔히 채용되어 있다. 모드 레지스터 세트신호에 응답하여 버스트 길이(burst length) 신호를 발생하는 모드 레지스터의 예는 1999년 7월 13일자로 발행된 미국특허 제 5,923,595호에 개시되어 있으며, 다양한 동작 모드들을 세팅하기 위한 모드 레지스터의 예는 1999년 12월 7일자로 발행된 미국특허 제5,999,483호에 개시되어 있다. 본 실시 예의 경우에, 입력단(IN)을 통해 인가하는 외부 입력신호들은 모드 레지스터 세트 명령으로서 주어질 수 있다.
한편, 상기 복수의 터미네이션 동작 모드들은 셀프 터미네이션 조절 모드와 디폴트 모드로 크게 나뉘어질 수 있으며, 상기 디폴트 모드는 제1,2,3,..n 저항값 설정 모드와 터미네이션 동작을 하지 않는 터미네이션 차단 모드로 나뉘어질 수 있다. 상기 셀프 터미네이션 조절 모드는 수신환경에 따라 임피던스 값이 자동으로 조절되는 것이므로 가변 임피던스 제어모드로도 칭해질 수 있다. 도면에서, 상기 멀티플렉싱부(300)는 상기 복수의 터미네이션 모드들 중에서 하나의 모드가 상기 패드 터미네이션 회로 멤버(400)내에서 활성화되도록 하는 멀티플렉싱 제어신호(ICONPi,ICONNi)를 상기 내부 제어코드(MRSi)에 따라 생성한다. 결국, 상기 패드 터미네이션 회로 멤버(400)는 상기 멀티플렉싱 제어신호(ICONPi,ICONNi)에 응답하여 선택된 모드에 따른 터미네이션 동작을 행하는 것이다.
도 4는 본 발명의 다른 실시예에 따른 온-다이 터미네이션 제어회로의 블록도이다. 도 4의 제어회로는 도 3에서 확장되어, 제2 패드 터미네이션 회로 멤버(600) 및 제2 멀티플렉싱부(500)를 더 갖는다. 이에 따라, 모드 레지스터를 활용하여 구현될 수 있는 제어신호 발생부(200)는 외부 입력신호들에 응답된 제1,2 그룹 내부 제어코드(MRS_DQi, MRS_ADDRi)를 발생한다. 제1,2 멀티플렉싱부(300,500)는 상기 제1,2 그룹 내부 제어코드(MRS_DQi, MRS_ADDRi)에 응답하여 제1,2 그룹의 패드들에서 복수의 터미네이션 동작 모드들 중 하나의 선택된 모드가 활성화되도록 하는 제1,2 그룹 멀티플렉싱 제어신호들(ICONPi,ICONNi : ICONPAi, ICONNAi)을 생성한다. 상기 제1 그룹의 패드들이 상기 제1 패드 터미네이션 회로 멤버(400)내에 설치되는 경우에, 상기 제2 그룹의 패드들은 제2 패드 터미네이션 회로 멤버(600)내에 설치된다.
도 4에서, 상기 제1,2 그룹의 패드들에 연결된 상기 패드 터미네이션 회로 멤버들(400,600)이, 상기 제1,2 그룹 멀티플렉싱 제어신호들(ICONPi,ICONNi : ICONPAi, ICONNAi)에 각기 응답하여 선택된 모드에 따른 온-다이 터미네이션 동작을 행하는 경우에, 상기 제1,2 그룹의 패드들에 나타나는 터미네이션 값들은 상호 관련성을 갖는다. 여기서, 상기 제1 그룹의 패드들이 출력 패드(DQ)들인 경우에 상기 제2 그룹의 패드들은 코멘드(CMD)나 어드레스 패드들(A0-A11)일 수 있다. 터미네이션 값들이 상호 관련성을 갖는다는 것은 상기 어드레스 또는 코멘드(CMD) 패드에 대한 온-다이 터미네이션 값이 상기 출력 패드(DQ)에 대한 온-다이 터미네이션 값의 2배, 4배, 6배로 설정될 수 있다는 것을 의미한다. 여기서, 상기 코멘드 패드는 디램의 경우에 예를 들어 CLOCK,/RAS,/CAS,/WE,/CS 패드 등을 포함한다.
도 5는 도 3 또는 도 4에 보여지는 자기조정부(100)의 구체적 일 예도로서, 셀프 터미네이션 조절이 구현되어지도록 하기 위해, 제1 셀프조정부(110), 제2 셀프조정부(120), 기준전압 생성부(130), 제1 비교부(140), 셀프 터미네이션 조절을 위한 제1 셀프 가변제어신호(CONPi)를 생성하는 제1 업/다운 카운터(150), 제2 비교부(142), 및 제2 셀프 가변제어신호(CONNi)를 생성하는 제2 업/다운 카운터(152)로 구성된다. 먼저, 제2 셀프조정부(120)에 대한 임피던스 제어가 수행되고 나서, 제1 셀프 조정부(110)에 대한 임피던스 제어가 수행된다. 예를 들어, 임피던스 매칭용 패드(ZQPAD)에 연결되는 외부 저항(Rext)의 저항값을 140오옴으로 설정하고,제2 셀프 조정부(120)에 대하여 70오옴을 목표로 임피던스 매칭을 행하는 경우라고 하면, 제1 비교부(140)는 상기 패드(ZQPAD)에 나타나는 전압과 기준전압 생성부(130)로부터 인가되는 기준전압(Vhal)을 비교하여 비교신호(UP1/DOWN1)를 출력한다. 이 경우에 상기 패드(ZQPAD)에 나타나는 전압이 70오옴보다 낮은 저항 값에 의해 생성된 전압이라면, 상기 비교신호(UP1/DOWN1)는 업(UP)신호로서 출력되어 제1 업/다운 카운터(150)에 제공된다. 상기 제1 업/다운 카운터(150)는 상기 업신호에 따라 업 카운팅 동작을 행하여 피형 모오스 트랜지스터 어레이를 제어하기 위한 제1 셀프 가변제어신호(CONPi)를 생성한다. 이에 따라, 제1,2 셀프 조정부(110,120)내의 피형 모오스 트랜지스터들(PM1,PM2,PMn : PM11,PM12,PM1n)중에서 선택된 트랜지스터가 턴온된다. 예컨대, 제1 셀프 가변제어신호(CONPi)중 신호(CONP1)만이 로우 레벨로 인가되었다면, 피형 모오스 트랜지스터들(PM1,PM11)이 턴온되어 저항(RP11)이 전원전압(VDDQ)에 동작적으로 연결된다. 결국, 상기 패드(ZQPAD)에 나타나는 전압이 70오옴의 저항 값을 가리키는 전압이 되면, 상기 비교신호(UP1/DOWN1)는 업(UP1)신호와 다운(DOWN1)신호 사이에서 진동하고, 제1 업/다운 카운터(150)는 제2 셀프조정부(120)에 대한 임피던스 제어가 완료되었음을 나타내는 엔드(END)신호를 출력한다. 상기 제2 비교부(142)는 상기 엔드신호에 응답하여 비교동작을 개시한다. 유사하게, 상기 제2 비교부(142)는 비반전단(+)과 반전단(-)의 전압을 서로 비교하여 비교신호(UP2/DOWN2)를 출력한다. 제2 업/다운 카운터(152)는 상기 비교신호에 따라 업/다운 카운팅 동작을 행하여 엔형 모오스 트랜지스터 어레이를 제어하기 위한 제2 셀프 가변제어신호(CONNi)를 생성한다. 이에따라, 제1 셀프 조정부(110)내의 엔형 모오스 트랜지스터들(NM1,NM2,NMn)중에서 선택된 트랜지스터가 턴온된다. 상기 트랜지스터들의 턴온 또는 턴 오프 동작에 의해 전원전압(VDDQ)과 접지전압(VSS)간에 연결된 저항소자들의 병렬 합성값이 가변되므로, 전원전압 및 온도의 변화에 따라 매칭되는 임피던스의 값도 가변된다. 상기 제1 셀프 가변제어신호(CONPi)와 제2 셀프 가변제어신호(CONNi)는, 도 6에서 보여지는 바와 같이, 셀프 터미네이션 조절 모드가 구현될 수 있도록 하기 위해 제1,2서브 멀티플렉싱부(310-1,310-2)내의 제3 스위치(PG3)의 입력으로서 각기 제공된다.
도 6은 도 3 또는 도 4에 보여지는 멀티플렉싱부(300)의 구체적 일예도로서, 제1 서브 멀티플렉싱부(310-1)와 제2 서브 멀티플렉싱부(310-2)로 구성된 복수의 서브멀티플렉싱부(310)로 구성된다. 상기 제1,2 서브 멀티플렉싱부(310-1,310-2)는 각기 제1 내지 제4 스위치들(PG1-PG4)을 가진다. 상기 제1 내지 제4 스위치들(PG1-PG4)의 출력단은 공통으로 연결되어 있으며, 상기 제1 그룹 내부 제어코드들(MRS_DQi)에 응답하여 상기 제1 그룹 멀티플렉싱 제어신호(ICONPi,ICONNi)를 생성한다. 상기 제1 그룹 내부 제어코드들(MRS_DQi)중에서 상기 제어코드(MRS_DQ4)가 활성화되어 제4 스위치(PG4)가 동작되면, 디폴트 모드중에서 터미네이션 차단모드가 동작모드로서 결정된다. 또한, 제1 그룹 내부 제어코드들(MRS_DQi)중에서 상기 제어코드(MRS_DQ1)가 활성화되면, 제1 스위치(PG1)가 인에이블되므로, 디폴트 모드중 제1저항값 설정 모드로 결정된다.
도 7은 도 6중 옵션 스위치부의 일예도로서, 퓨즈 옵션에 의한 신호의 발생을 보여준다. 복수의 옵션 스위치부(312,313,314,315)중에서 하나의 옵션 스위치부(312)는 피형 모오스 트랜지스터들(PQ1-PQ3)과, 커팅 가능한 퓨즈(F1), 인버터 래치(L1), 및 인버터(IN3)로 구성된다. 퓨즈(F1)가 커팅되지 아니한 경우에 파워업 신호(POWERUP)를 게이트로 수신하는 피형 모오스 트랜지스터(PQ1)의 드레인 노드는 로우 레벨로 되므로, 피형 모오스 트랜지스터(PQ3)만이 턴온되어 출력신호(OUT)는 논리 레벨 "로우"로서 출력된다. 한편, 퓨즈(F1)를 커팅하면 상기 피형 모오스 트랜지스터(PQ1)의 드레인 노드가 하이 레벨로 되므로, 피형 모오스 트랜지스터(PQ2)만이 턴온되어 출력신호(OUT)는 논리 레벨 "하이"로서 출력된다. 따라서, 도 6에서 옵션 스위치부(312,314)내의 퓨즈가 각기 커팅된 경우에 생성된 하이레벨의 신호는 제1 그룹 내부 제어코드(MRS_DQ1)가 "1"로서 인가될 시, 제1 서브 멀티플렉싱부(310)와 제2 서브 멀티플렉싱부(320)내의 각각의 전송 스위치(PG1)를 통해 제1 그룹 멀티플렉싱 제어신호(ICONP1,ICONN1)로서 출력된다. 상기 도 7에서는 퓨즈 옵션만을 예로 들었으나, 이외에도 다양한 옵션으로 상기 디폴트 모드들 중 제1,2,3,..n 저항값 설정 모드를 정할 수 있음은 물론이다.
도 8은 도 3 또는 도 4에 보여지는 패드 터미네이션 회로 멤버(400)의 구체적 일예도로서, 노드들(Nod1-Nodn)을 통하여 입력 패드(PD1)와 접속된 복수의 단위 터미네이션부(401,402,403,..,404)의 연결구성이 도시된다. 도 8 내에서, 임의의 하나의 단위 터미네이션부(401)는 상기 입력 패드(PD1)에 병렬로 연결된 저항소자들(DRP1,DRN1)과, 상기 저항소자들(DRP1,DRN1)의 일단과 타단에 각기 연결된 피형 및 엔형 모오스 트랜지스터들(PM1,NM1)로 구성된다. 상기 피형 모오스트랜지스터(PM1)의 소오스에는 전원공급전압(VDDQ)이 인가되고, 상기 엔형 모오스 트랜지스터(NM1)의 소오스는 접지전압(VSS)와 연결된다. 본 실시 예에서, 단위 터미네이션부(402)내의 저항소자들(DRP2,DRN2)의 저항값은 상기 단위 터미네이션부(401)내의 저항소자들(DRP1,DRN1)의 저항값의 2배로 설정되어질 수 있다. 또한, 단위 터미네이션부(403)내의 저항소자들(DRP3,DRN3)의 저항값은 상기 단위 터미네이션부(402)내의 저항소자들(DRP2,DRN2)의 저항값의 2배로 설정되어질 수 있다. 그러한 경우에, 상기 저항소자들(DRP1,DRN1)의 저항값을 예를 들어 각기 60오옴으로 설정하였다면, 저항소자들(DRP2,DRN2)의 저항값은 각기 120오옴으로 설정될 것이다.
따라서, 피형 모오스 트랜지스터 어레이의 제어를 위한 멀티플렉싱 제어신호들(ICONP1-ICONPn)중에서 제어신호(ICONP1)의 논리레벨 만이 오직 "LOW"로서 인가되고, 엔형 모오스 트랜지스터 어레이의 제어를 위한 멀티플렉싱 제어신호(ICONN1-ICONNn)중에서 상기 제어신호(ICONN1)의 논리레벨 만이 오직 "HIGH"로서 인가되는 경우에, 상기 단위 터미네이션부(401)내의 피형 및 엔형 모오스 트랜지스터들(PM1,NM1)만이 턴온 되므로, 상기 패드(PD1)에는 상기 저항소자들(DRP1,DRN1)이 갖는 저항 값들의 병렬 합성 값이 나타나게 된다. 따라서, 이 경우에 상기 패드(PD1)는 30오옴의 저항값으로 터미네이션된다. 한편, 제어신호(ICONP2)의 논리레벨 만이 오직 "LOW"로서 인가되고, 제어신호(ICONN2)의 논리레벨 만이 오직 "HIGH"로서 인가되는 경우에, 상기 단위 터미네이션부(402)내의 피형 및 엔형 모오스 트랜지스터들(PM2,NM2)만이 턴온 되므로, 상기 패드(PD1)의저항값은 60오옴으로 설정된다.
상기 단위 터미네이션부(401,402,403,..,404)를 터미네이션 제어가 필요한 패드(PD1)에 연결하여 두고, 피형 및 엔형 모오스 트랜지스터 어레이의 트랜지스터들을 상기 멀티플렉싱 제어신호를 사용하여 선택적으로 턴온시키면, 턴온된 단위 터미네이션부들의 병렬 합성 저항값이 제어된 임피던스 값으로서 나타나므로, 수신측에서 원하는 임피던스 콘트롤이 다양하게 행하여진다.
한편, 도 4내의 제2 패드 터미네이션 회로 멤버(600)의 세부 구성도 상기 도 8과 같이 구성할 수 있다.
도 9는 도 4에 보여지는 제2 멀티플렉싱부(500)의 블록도로서, 제1 슬레이브 멀티플렉서(510)와, 제2 슬레이브 멀티플렉서(520)로 구성된다. 제1 슬레이브 멀티플렉서(510)는 제2 그룹 내부 제어코드(MRS_ADDRi)에 응답하여 제2 그룹의 패드들에서 복수의 터미네이션 동작 모드들 중 하나의 선택된 모드가 활성화되도록 하는 제2 그룹 멀티플렉싱 제어신호들(ICONPAi, ICONNAi)을 생성한다. 여기서, 상기 제1 슬레이브 멀티플렉서(510)와, 제2 슬레이브 멀티플렉서(520)에는 각기 상기 제1 그룹 멀티플렉싱 제어신호들(ICONPi,ICONNi)이 인가되는데, 이는 상기 제1,2 그룹의 패드들에 나타나는 터미네이션 값들이 상호 관련성을 갖도록 하기 위해서이다.
도 10은 도 9중 제2 멀티플렉싱부(500)의 구체적 연결 블록도로서, 제2 패드 터미네이션 회로 멤버(600)내의 피형 모오스 트랜지스터 어레이를 제어하기 위한 복수의 유닛 멀티플렉서들(510a-510e)과, 엔형 모오스 트랜지스터 어레이를 제어하기 위한 복수의 유닛 멀티플렉서들(520a-520e)이 보여진다. 여기서, 상기 유닛 멀티플렉서들(510a-510e)은 상기 제1 슬레이브 멀티플렉서(510)에 포함되며, 상기 유닛 멀티플렉서들(520a-520e)은 상기 제2 슬레이브 멀티플렉서(520)에 포함된다.
상기 제1 그룹 멀티플렉싱 제어신호들(ICONP1-ICONP5)은 신호라인들(L1-L5)상에 제공되며, 상기 신호라인들(L1-L5)은 상기 유닛 멀티플렉서들(510a-510e)의 입력단들(Q,P,O)에 유닛 멀티플렉서 단위로 시프팅 연결된다. 즉, 유닛 멀티플렉서(510a)의 입력단(O)은 상기 신호라인(L1)에 연결되지만, 유닛 멀티플렉서(510b)의 입력단(O)은 신호라인(L2)과 연결되고, 유닛 멀티플렉서(510c)의 입력단(O)은 신호라인(L3)과 연결되는 것이다. 도 10내의 제1 슬레이브 멀티플렉서(510)는 피형 모오스 트랜지스터 어레이를 제어하기 위한 것이므로, 유닛 멀티플렉서(510b)의 입력단(Q)과 유닛 멀티플렉서(510a)의 입력단(Q,P)은 전원전압(VDDQ)에 연결된다.
한편, 상기 제1 그룹 멀티플렉싱 제어신호들(ICONN1-ICONN5)은 신호라인들(L11-L55)에 제공되며, 상기 신호라인들(L11-L55)은 상기 유닛 멀티플렉서들(520a-520e)의 입력단들(Q,P,O)에 유닛 멀티플렉서 단위로 시프팅 연결된다. 즉, 유닛 멀티플렉서(520a)의 입력단(O)은 상기 신호라인(L11)에 연결되지만, 유닛 멀티플렉서(520b)의 입력단(O)은 신호라인(L22)과 연결되고, 유닛 멀티플렉서(520c)의 입력단(O)은 신호라인(L33)과 연결되는 것이다. 상기 제2 슬레이브 멀티플렉서(520)는 엔형 모오스 트랜지스터 어레이를 제어하기 위한 것이므로, 유닛 멀티플렉서(520a, 520b)의 경우에 그들의 입력단(Q,P) 및 입력단(Q)는 접지전압(VSS)에 연결된다.
도 10에서 상기 제1 슬레이브 멀티플렉서(510)에서 보여지는 바와 같은 회로결선의 경우에, 도 4의 제2 패드 터미네이션 회로 멤버(600)내에서 이루어지는 터미네이션 동작은 다음과 같다.
먼저, 상기 제2 패드 터미네이션 회로 멤버(600)의 세부적 구성이 상기 도 8과 같이 되어 있다고 하자. 즉, 단위 터미네이션부(402)내의 저항소자들(DRP2,DRN2)의 저항값은 상기 단위 터미네이션부(401)내의 저항소자들(DRP1,DRN1)의 저항값의 2배로 설정되고, 단위 터미네이션부(403)내의 저항소자들(DRP3,DRN3)의 저항값은 상기 단위 터미네이션부(402)내의 저항소자들(DRP2,DRN2)의 저항값의 2배로 설정되어 있으며, 그러한 형태로 연속적으로 구성된 단위 터미네이션부가 5개인 경우라고 가정한다.
만약, 예를 들어, 상기 제1 그룹 멀티플렉싱 제어신호들(ICONP1-ICONP5)이 2진 논리 "01111"로서 주어지고, 입력단(O)으로 인가된 논리 신호가 제2 그룹 멀티플렉싱 제어신호들(ICONPA1-ICONPA5)로서 선택출력되도록 하는 제2 그룹 내부 제어코드(MRS_ADDR1)가 활성화된 경우라면, 제2 그룹 멀티플렉싱 제어신호들(ICONPA1-ICONPA5)은 "01111"로서 제공된다. 따라서, 이 경우에는 제2 그룹 멀티플렉싱 제어신호들(ICONNA1-ICONNA5)이 "10000"으로 인가될 시, 상기 제1 패드 터미네이션 회로 멤버(400)에서 설정된 저항값과 동일한 저항값이 상기 제2 패드 터미네이션 회로 멤버(600)내의 패드에 설정된다.
만약, 상기 제1 그룹 멀티플렉싱 제어신호들(ICONP1-ICONP5)이 2진 논리 "01111"로서 주어지고, 입력단(P)으로 인가된 논리 신호가 제2 그룹 멀티플렉싱 제어신호들(ICONPA1-ICONPA5)로서 선택출력되도록 하는 제2 그룹 내부 제어코드(MRS_ADDR2)가 활성화된 경우라면, 제2 그룹 멀티플렉싱 제어신호들(ICONPA1-ICONPA5)은 "10111"로서 제공된다. 이에 따라, 어드레스 패드 또는 코멘드(CMD) 패드에 대한 온-다이 터미네이션 값은, 상기 제2 그룹 멀티플렉싱 제어신호들(ICONNA1-ICONNA5)이 "01000"으로 인가될 시, 상기 출력 패드(DQ)에 대한 온-다이 터미네이션 값의 2배로 설정된다. 따라서, 출력 패드(DQ)에 나타나는 저항 값이 30오옴인 경우에 어드레스 패드(ADDR)에는 60 오옴의 저항 값으로 세팅된다. 이러한 것은 1뱅크 시스템에서 2 뱅크 시스템으로의 설계전환 시에 취해지는 온-다이 터미네이션으로도 유용하게 확장 적용될 수 있을 것이다. 여기서, 상기 뱅크는 하나의 칩내에서 독립적인 행/열 디코더 및 메모리 셀을 가지며, 독립적으로 라이트 및 리드동작이 가능한 메모리 블록을 의미한다. 상기한 바와 같은 1:2 터미네이션 설정은 1칩 시스템에서 2칩 시스템으로의 설계전환시에도 유용하게 적용될 수 있다.
한편, 상기 제1 그룹 멀티플렉싱 제어신호들(ICONP1-ICONP5)이 2진 논리 "01111"로서 주어지고, 입력단(Q)으로 인가된 논리 신호가 제2 그룹 멀티플렉싱 제어신호들(ICONPA1-ICONPA5)로서 선택출력되도록 하는 제2 그룹 내부 제어코드(MRS_ADDR3)가 활성화된 경우라면, 제2 그룹 멀티플렉싱 제어신호들(ICONPA1-ICONPA5)은 "11011"로서 제공된다. 이에 따라, 어드레스 패드 또는 코멘드(CMD) 패드에 대한 온-다이 터미네이션 값은, 상기 제2 그룹 멀티플렉싱 제어신호들(ICONNA1-ICONNA5)이 "00100"으로 인가될 시, 이 상기 출력 패드(DQ)에 대한 온-다이 터미네이션 값의 4배로 설정된다.
상기 제1 그룹 멀티플렉싱 제어신호들(ICONP1-ICONP5)이 2진 논리 "01111"로서 주어지고, 입력단(VDDQ)에 설정된 논리 신호가 제2 그룹 멀티플렉싱 제어신호들(ICONPA1-ICONPA5)로서 선택출력되도록 하는 제2 그룹 내부 제어코드(MRS_ADDR4)가 활성화된 경우라면, 제2 그룹 멀티플렉싱 제어신호들(ICONPA1-ICONPA5)은 "11111"로서 제공된다. 이에 따라, 상기 제2 그룹 멀티플렉싱 제어신호들(ICONNA1-ICONNA5)이 "00000"으로 인가될 시, 어드레스 패드 또는 코멘드(CMD) 패드에 대한 온-다이 터미네이션 동작은 활성화되지 않는다. 즉, 이 경우에는 디폴트 모드중 터미네이션 차단 모드가 수행된다.
상기 제1 슬레이브 멀티플렉서(510)의 상기한 동작을 정리하면 다음의 표-1과 같이 된다.
표-1
입력 ICONP1 ICONP2 ICONP3 ICONP4 ICONP5 비고
입력 값 0 1 1 1 1
출력 ICONPA1 ICONPA2 ICONPA3 ICONPA4 ICONPA5
MRS_ADDR1 0 1 1 1 1 동일
MRS_ADDR2 1 0 1 1 1 2배
MRS_ADDR3 1 1 0 1 1 4배
MRS_ADDR4 1 1 1 1 1 차단모드
이제, 상기 제2 슬레이브 멀티플렉서(520)경우에, 예를 들어, 상기 제1 그룹 멀티플렉싱 제어신호들(ICONN1-ICONN5)이 2진 논리 "10000"로서 주어지고, 입력단(O)으로 인가된 논리 신호가 제2 그룹 멀티플렉싱 제어신호들(ICONNA1-ICONNA5)로서 선택출력되도록 하는 제2 그룹 내부 제어코드(MRS_ADDR1)가 활성화된 경우라면, 제2 그룹 멀티플렉싱 제어신호들(ICONNA1-ICONNA5)은 "10000"로서 제공된다.만약, 상기 제1 그룹 멀티플렉싱 제어신호들(ICONN1-ICONN5)이 2진 논리 "10000"로서 주어지고, 입력단(P)으로 인가된 논리 신호가 제2 그룹 멀티플렉싱 제어신호들(ICONNA1-ICONNA5)로서 선택출력되도록 하는 제2 그룹 내부 제어코드(MRS_ADDR2)가 활성화된 경우라면, 제2 그룹 멀티플렉싱 제어신호들(ICONNA1-ICONNA5)은 "01000"로서 제공된다.
한편, 상기 제1 그룹 멀티플렉싱 제어신호들(ICONN1-ICONN5)이 2진 논리 "10000"로서 주어지고, 입력단(Q)으로 인가된 논리 신호가 제2 그룹 멀티플렉싱 제어신호들(ICONNA1-ICONNA5)로서 선택출력되도록 하는 제2 그룹 내부 제어코드(MRS_ADDR3)가 활성화된 경우라면, 제2 그룹 멀티플렉싱 제어신호들(ICONNA1-ICONNA5)은 "00100"로서 제공된다.
상기 제1 그룹 멀티플렉싱 제어신호들(ICONN1-ICONN5)이 2진 논리 "10000"로서 주어지고, 입력단(VDDQ)에 설정된 논리 신호가 제2 그룹 멀티플렉싱 제어신호들(ICONNA1-ICONNA5)로서 선택출력되도록 하는 제2 그룹 내부 제어코드(MRS_ADDR4)가 활성화된 경우라면, 제2 그룹 멀티플렉싱 제어신호들(ICONNA1-ICONNA5)은 "00000"로서 제공된다.
상기 제2 슬레이브 멀티플렉서(520)의 상기한 동작을 정리하면 다음의 표-2와 같이 된다.
표-2
입력 ICONN1 ICONN2 ICONN3 ICONN4 ICONN5 비고
입력 값 1 0 0 0 0
출력 ICONNA1 ICONNA2 ICONNA3 ICONNA4 ICONNA5
MRS_ADDR1 1 0 0 0 0 동일
MRS_ADDR2 0 1 0 0 0 2배
MRS_ADDR3 0 0 1 0 0 4배
MRS_ADDR4 0 0 0 0 0 차단모드
상기한 설명에서는 피형 모오스 트랜지스터 어레이를 제어하기 위한 상기 제1 그룹 멀티플렉싱 제어신호들(ICONP1-ICONP5)과, 엔형 모오스 트랜지스터 어레이를 제어하기 위한 상기 제1 그룹 멀티플렉싱 제어신호들(ICONN1-ICONN5)이 독립적으로 제공되고, 그에 따라 제2 그룹 멀티플렉싱 제어신호들(ICONPA1-ICONPA5)과 제2 그룹 멀티플렉싱 제어신호들(ICONNA1-ICONNA5)이 각각의 대응되는 멀티플렉싱 경로를 통해 독립적으로 출력되는 것으로 설명되었지만, 어느 하나의 제1 그룹 멀티플렉싱 제어신호들을 받아 인버팅을 하여도 무방하다. 또한, 어느 하나의 제2 그룹 멀티플렉싱 제어신호들과 이를 인버팅한 신호로써, 제2 패드 터미네이션 회로 멤버(600)내의 피형 모오스 트랜지스터 어레이와 엔형 모오스 트랜지스터 어레이를 제어할 수도 있을 것이다.
도 11은 도 10중 유닛 멀티플렉싱부(510a) 및 유닛 멀티플렉싱부(520a)의 구체적 구현 예를 보인 것이다. 유닛 멀티플렉싱부(510a)는 입력단들(O,P,Q,VDDQ)에 각기 연결된 제1 내지 제4 스위치들(PG1-PG4)로 구성된다. 상기 제1 내지 제4 스위치들(PG1-PG4)의 출력단은 공통으로 연결되어 있으며, 상기 제2 그룹 내부 제어코드들(MRS_ADDR1-MRS_ADDR4)에 응답하여 상기 제2 그룹 멀티플렉싱 제어신호(ICONPA1)를 생성한다. 또한, 상기 유닛 멀티플렉싱부(520a)는 제4 스위치(PG4)의 입력단(VDDQ)을 입력단(VSS)으로 변경하는 것을 제외하고서, 상기제1 내지 제4 스위치들(PG1-PG4)의 구성과 동일하게 되어있으며, 상기 제2 그룹 내부 제어코드들(MRS_ADDR1-MRS_ADDR4)에 응답하여 상기 제2 그룹 멀티플렉싱 제어신호(ICONNA1)를 생성한다.
다시 도 4로 돌아가서, 전체적인 동작을 설명한다. 제어신호 발생부(200)를 모드 레지스터 세트(MRS) 명령을 수신하는 모드 레지스터로 구현하고 원하는 터미네이션 동작을 제어할 경우에, 모드 레지스터 세트 명령의 어드레스 코드 A3,A2,A1,A0를 사용하여 하기와 같은 터미네이션 동작이 실행되도록 할 수 있다. 모드 레지스터 세트 명령은 사용하는 어드레스 코드의 값에 따라 다양한 동작모드를 설정할 수 있게 해준다. 본 실시 예의 경우에 어드레스 코드 A3,A2는 제1 그룹 내부 제어코드들(MRS_DQi)의 값을 결정하는데 사용되고, A1,A0는 제2 그룹 내부 제어코드들(MRS_ADDRi)의 값을 결정하는데 사용된 것으로 정하였다.
먼저, 모드 레지스터 세트 명령의 어드레스 코드 A3,A2를 모두 0으로 인가한 경우에 모든 핀들에 대한 온-다이 터미네이션은 비활성화될 수 있다. 이 경우에 제1 그룹 내부 제어코드(MRS_DQ4)만이 활성화되어, 도 6내의 제4 스위치(PG4)만이 각기 스위칭되어, 상기 제1 그룹 멀티플렉싱 제어신호들(ICONPi,ICONNi)이 각기 하이,로우로서 모두 출력된다. 따라서, 제1 패드 터미네이션 회로 멤버(400)내의 피형 및 엔형 모오스 트랜지스터 어레이들은 모두 턴오프 상태로 되는 것이다. 본 실시 예에서는 이를 디폴트 모드중의 터미네이션 차단 모드라고 명명하였다.
A3,A2가 각기 0과 1인 경우에는 온-다이 터미네이션은 셀프 조절모드로 결정될 수 있다. 이 경우에 제1 그룹 내부 제어코드(MRS_DQ3)만이 활성화되어, 도 6내의 제4 스위치(PG3)만이 각기 스위칭되어, 상기 제1 그룹 멀티플렉싱 제어신호들(ICONPi,ICONNi)이 상기 도 5의 제1,2 업/다운 카운터(150,152)에서 출력되는 제1,2 셀프 가변제어신호(CONP,CONN)의 논리 상태와 동일하게 된다. 따라서, 제1 패드 터미네이션 회로 멤버(400)내의 피형 및 엔형 모오스 트랜지스터 어레이들은 도 5내의 트랜지스터 어레이들과 동일하게 턴온 또는 턴오프된다.
또한, A3,A2가 각기 1과 0인 경우에는 클럭(CLOCK), 데이터 스트로브 신호(DQS), 데이터 핀들과 같은 핀들의 온-다이 터미네이션은 60오옴으로 고정될 수 있다. 상기 데이터 스트로브 신호는 데이터를 입력하거나 출력할 때 동기신호로서 사용되는 클럭이다. 그리고, A3,A2가 모두 1인 경우에는 상기 클럭, 데이터 스트로브 클럭, 데이터 핀의 온-다이 터미네이션은 120오옴 으로서 고정될 수 있다.
상기 코멘드(CMD)나 어드레스 핀들에 대한 온-다이 터미네이션 값은 모드 레지스터 세트 명령의 어드레스 코드 A1,A0에 의존한다. A1,A0가 모두 0이면 상기 코멘드(CMD)나 어드레스 핀들에 대한 온-다이 터미네이션은 비활성화 될 수 있다. 이 경우에 제2 그룹 내부 제어코드(MRS_ADDR)만이 활성화되어, 도 11내의 제4 스위치(PG4) 및 도 12의 설명에 따라 미도시된 제4 스위치(PG4)만이 각기 스위칭되어, 상기 제2 그룹 멀티플렉싱 제어신호들(ICONPAi,ICONNAi)이 각기 하이,로우로서 모두 출력된다. 따라서, 제2 패드 터미네이션 회로 멤버(600)내의 피형 및 엔형 모오스 트랜지스터 어레이들은 모두 턴오프 상태로 되는 것이다.
도 10의 설명을 통해 알 수 있듯이, 또한, A1,A0가 0,1이면 상기 코멘드(CMD)나 어드레스 핀들에 대한 온-다이 터미네이션 값은 데이터 핀(DQ)들의온-다이 터미네이션 값과 동일할 수 있으며, A1,A0가 1,0이면 상기 코멘드(CMD)나 어드레스 핀들에 대한 온-다이 터미네이션 값은 데이터 핀들의 온-다이 터미네이션 값의 2배로 설정될 수 있으며, A1,A0가 모두 1이면 상기 코멘드(CMD)나 어드레스 핀들에 대한 온-다이 터미네이션 값은 데이터 핀들의 온-다이 터미네이션 값의 4배로 설정될 수 있다.
상기한 설명에서, 상기 A3,A2는 클럭, 데이터 스트로브 클럭, 데이터 핀들의 온-다이 터미네이션 제어에 관련된 모드 레지스터 세트의 어드레스 코드로서 사용되고, 상기 A1,A0는 상기 코멘드나 어드레스 핀들의 온-다이 터미네이션 제어에 관련된 모드 레지스터 세트의 어드레스 코드로서 비록 사용되었지만, 사안이 다른 경우에 코드의 비트 수는 가감될 수 있으며, 코드의 변경이 가능함은 명백하다.
상술한 바와 같이, 시스템 설계자가 원하는 모드에 따른 임피던스 값이 수신측의 반도체 소자의 패드에 다양하게 세팅된다.
상기한 설명에서는 본 발명의 실시 예를 위주로 도면을 따라 예를 들어 설명하였지만, 본 발명의 기술적 사상의 범위 내에서 본 발명을 다양하게 변형 또는 변경할 수 있음은 본 발명이 속하는 분야의 당업자에게는 명백한 것이다. 예를 들어, 사안이 다른 경우에 제어신호 발생부, 멀티플렉싱부, 또는 패드 터미네이션 회로의 세부 회로구조를 다양한 형태로 변경할 수 있음은 물론이다.
상기한 바와 같이, 본 발명의 온-다이 터미네이션 제어방법 및 그에 따른 제어회로에 따르면, 수신 환경에 따라 최적으로 선택된 다양한 터미네이션 동작을 적응적으로 수행할 수 있는 효과가 있다. 또한, 셀프 터미네이션 조절 모드와 다양한 종류의 디폴트 모드를 선택적으로 가질 수 있게 하여 시스템 설계에 대한 운용 확장성을 폭넓게 제공하는 이점이 있다.

Claims (9)

  1. 집적회로 칩내의 패드에 연결된 패드 터미네이션 회로 멤버와, 외부 입력신호들에 응답된 내부 제어코드를 발생하는 제어신호 발생부와, 상기 내부 제어코드에 응답하여 복수의 터미네이션 동작 모드들 중 하나의 선택된 모드가 활성화되도록 하는 멀티플렉싱 제어신호를 생성하는 멀티플렉싱부를 상기 집적회로 칩내에 준비하는 단계와;
    상기 패드 터미네이션 회로 멤버가 상기 멀티플렉싱 제어신호에 응답하여 선택된 모드에 따른 터미네이션 동작을 행하도록 상기 외부 입력신호들을 상기 제어신호 발생부에 인가하는 단계를 구비함을 특징으로 하는 온-다이 터미네이션 제어방법.
  2. 집적회로 칩내의 복수의 패드들에 대응 연결된 패드 터미네이션 회로 멤버들과, 외부 입력신호들에 응답된 내부 제어코드를 발생하는 모드 레지스터와, 상기 내부 제어코드에 응답하여 복수의 터미네이션 동작 모드들 중 하나의 선택된 모드가 활성화되도록 하는 멀티플렉싱 제어신호들을 생성하는 멀티플렉싱부를 상기 집적회로 칩내에 준비하는 단계와;
    상기 패드 터미네이션 회로 멤버들이 상기 멀티플렉싱 제어신호들에 대응적으로 응답하여 선택된 모드에 따른 터미네이션 동작을 행하도록 상기 외부 입력신호들을 상기 칩의 외부에서 상기 모드 레지스터로 제공하는 단계를 가짐을 특징으로 하는 온-다이 터미네이션 제어방법.
  3. 집적회로 칩내의 복수의 패드들에 대응 연결된 패드 터미네이션 회로 멤버들과, 외부 입력신호들에 응답된 제1,2 그룹 내부 제어코드를 발생하는 모드 레지스터와, 상기 제1,2 그룹 내부 제어코드에 응답하여 제1,2 그룹의 패드들에서 복수의 터미네이션 동작 모드들 중 하나의 선택된 모드가 활성화되도록 하는 제1,2 그룹 멀티플렉싱 제어신호들을 생성하는 제1,2 그룹 멀티플렉싱부를 상기 집적회로 칩내에 준비하는 단계와;
    상기 제1,2 그룹의 패드들에 연결된 상기 패드 터미네이션 회로 멤버들이, 상기 제1,2 그룹 멀티플렉싱 제어신호들에 대응적으로 응답하여 선택된 모드에 따른 터미네이션 동작을 행하면서 상기 제1,2 그룹의 패드들에 나타나는 터미네이션 값들이 상호 관련성을 가지고 있도록 하기 위해, 상기 외부 입력신호들을 상기 칩의 외부에서 상기 모드 레지스터로 제공하는 단계를 구비함을 특징으로 하는 온-다이 터미네이션 제어방법.
  4. 집적회로 칩내의 패드에 연결된 패드 터미네이션 회로 멤버와;
    외부 입력신호들에 응답된 내부 제어코드를 발생하는 제어신호 발생부와;
    상기 내부 제어코드에 응답하여 복수의 터미네이션 동작 모드들 중 하나의 선택된 모드가 활성화되도록 하는 멀티플렉싱 제어신호를 생성하는 멀티플렉싱부를 상기 집적회로 칩내에 구비하여,
    상기 패드 터미네이션 회로 멤버가 상기 멀티플렉싱 제어신호에 응답하여 선택된 모드에 따른 터미네이션 동작을 행하도록 하는 것을 특징으로 하는 온-다이 터미네이션 제어회로.
  5. 집적회로 칩내의 복수의 패드들에 대응 연결된 패드 터미네이션 회로 멤버들과;
    외부 입력신호들에 응답된 내부 제어코드를 발생하는 모드 레지스터와;
    상기 내부 제어코드에 응답하여 복수의 터미네이션 동작 모드들 중 하나의 선택된 모드가 활성화되도록 하는 멀티플렉싱 제어신호들을 생성하는 멀티플렉싱부를 상기 집적회로 칩내에 구비하고,
    상기 패드 터미네이션 회로 멤버들이 상기 멀티플렉싱 제어신호들에 대응적으로 응답하여 선택된 모드에 따른 터미네이션 동작을 행하도록 하는 것을 특징으로 하는 온-다이 터미네이션 제어회로.
  6. 집적회로 칩내의 복수의 패드들에 대응 연결된 패드 터미네이션 회로 멤버들과;
    외부 입력신호들에 응답된 제1,2 그룹 내부 제어코드를 발생하는 모드 레지스터와;
    상기 제1,2 그룹 내부 제어코드에 응답하여 제1,2 그룹의 패드들에서 복수의 터미네이션 동작 모드들 중 하나의 선택된 모드가 활성화되도록 하는 제1,2 그룹 멀티플렉싱 제어신호들을 생성하는 제1,2 그룹 멀티플렉싱부를 구비하고,
    상기 제1,2 그룹의 패드들에 연결된 상기 패드 터미네이션 회로 멤버들이, 상기 제1,2 그룹 멀티플렉싱 제어신호들에 대응적으로 응답하여 선택된 모드에 따른 터미네이션 동작을 행하면서 상기 제1,2 그룹의 패드들에 나타나는 터미네이션 값들이 상호 관련성을 가지고 있도록 하는 것을 특징으로 하는 온-다이 터미네이션 제어회로.
  7. 제6항에 있어서, 상기 패드 터미네이션 회로 멤버는, 각기 입력 패드에 연결된 저항소자들과, 상기 저항소자들의 일단과 타단에 각기 연결된 피형 및 엔형 모오스 트랜지스터들로 구성되는 단위 터미네이션부를 적어도 포함하는 것을 특징으로 하는 온-다이 터미네이션 제어회로.
  8. 제7항에 있어서, 상기 외부 입력신호들은 모우드 레지스터 세트 코드임을 특징으로 하는 온-다이 터미네이션 제어회로.
  9. 제8항에 있어서, 상기 복수의 터미네이션 동작 모드들은,
    셀프 터미네이션 조절 모드와 디폴트 모드로 구별되며, 상기 디폴트 모드는 복수의 저항값 설정 모드와 터미네이션 동작을 하지 않는 터미네이션 차단 모드로 나뉘어짐을 특징으로 하는 온-다이 터미네이션 제어회로.
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