JP2002197896A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】 【課題】 動作テストの目的に応じて、任意に内部電源
電圧を調整することによって、効率的な不良検出が可能
な半導体集積回路装置の構成を提供する。 【解決手段】 内部電圧発生回路１００は、電源ノード
１０１および内部ノードＮ１の間の抵抗値Ｒｕと、接地
ノード１０２および内部ノードＮ２の間の抵抗値Ｒｄと
の比に応じて、内部電圧ＶＩＮを設定する。内部電圧切
換制御回路１１０は、動作テスト時において、アクティ
ブ状態およびスタンドバイ状態のそれぞれにおいて独立
に設定されるテストモード信号／ＴＡＣＵ，／ＴＡＣＤ
および／ＴＳＢＵ，／ＴＳＢＤに応じて、制御信号ＶＵ
ＰおよびＶＤＷを生成する。内部電圧発生回路１００
は、制御信号ＶＵＰおよびＶＤＷの活性化にそれそれ応
答して、内部電圧ＶＩＮを所定量上昇および下降させ
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体集積回路
装置に関し、より特定的には、動作テスト時において、
内部電圧の設定を動作テストの目的に応じて調整するこ
とが可能な半導体集積回路装置に関する。

【０００２】

【従来の技術】近年、半導体集積回路装置においては、
大容量化および高集積化のために微細化技術が進展して
いる。これに伴って、トランジスタ耐圧が低下するた
め、低動作電圧化が進められている。また、電池駆動を
前提とした携帯機器に搭載される場合に強く要求される
低消費電力化の側面からも、半導体集積回路装置の低動
作電圧化は強力に進められている。

【０００３】半導体集積回路装置の低動作電圧化が進む
一方で、ウェハプロセス工程において発生し得る、微小
異物やパターン欠陥に起因する不良を検出することが困
難になりつつある。これは、回路素子の微細化に伴っ
て、トランジスタや酸化膜の信頼性を確保するために、
印加可能な電圧ストレスが低くなってしまい、この結
果、配線間短絡等の不良の検出感度が低下してしまうた
めである。

【０００４】このような問題点に対応するために、各配
線間の電圧関係が逆転する頻度を高くするようなテスト
モード等を採用し、低めの電圧を印加した場合でも、で
きるだけ短時間で効果的な電圧ストレスがかけられるよ
うな動作テストを実行する工夫がなされている。

【０００５】

【発明が解決しようとする課題】しかしながら、半導体
集積回路装置における動作テストを効率的に検出するに
は、現状のテストモードでは不十分な点がある。

【０００６】以下においては、半導体集積回路装置の代
表例である半導体記憶装置におけるメモリセルの動作マ
ージンをテストすることを目的とした動作テストについ
て説明する。

【０００７】図１０は、一般的な半導体記憶装置のメモ
リセルに対するデータ読出およびデータ書込動作を説明
するための図である。

【０００８】図１０を参照して、半導体記憶装置におい
ては、メモリセルＭＣが行列状に配置される。メモリセ
ルＭＣの各行に対応してワード線ＷＬが配置され、メモ
リセルＭＣの各行に対応して、ビット線対ＢＬＰを形成
するビット線ＢＬおよび／ＢＬが配置される。ワードド
ライバＷＤＶは、ロウアドレスのデコード結果に基づい
て、ワード線ＷＬを選択的に活性化する。

【０００９】メモリセルＭＣは、ビット線ＢＬとデータ
保持ノードＮｓとの間に電気的に結合されるアクセスト
ランジスタＡＴＲと、データ保持ノードＮｓとセルプレ
ートＣＰとの間に結合されるデータ保持キャパシタＳＣ
Ｐとを有する。アクセストランジスタＡＴＲのゲート
は、対応するワード線ＷＬに結合される。これにより、
活性化されたワード線ＷＬに対応するメモリセル行にお
いて、ビット線ＢＬとデータ保持ノードＮｓとが電気的
に結合されて、データ保持ノードＮｓに蓄積されたデー
タがビット線ＢＬに読出される。

【００１０】センスアンプＳＡは、制御信号ＳＥＡＣＴ
の活性化に応答して、ビット線対ＢＬＰを形成するビッ
ト線ＢＬおよび／ＢＬの間の電圧差を増幅する。この結
果、センスアンプＳＡは、ビット線ＢＬに読出されたデ
ータレベルに応じて、センスアンプ読出データＳＤｏｕ
ｔのデータレベルをハイレベル（メモリアレイ電源電圧
Ｖｃｃｓ）およびローレベル（接地電圧Ｖｓｓ）の一方
に設定する。

【００１１】なお、以下本明細書においては、データお
よび信号のレベルについて、ハイレベルおよびローレベ
ルのそれぞれを、「Ｈレベル」および「Ｌレベル」と表
記するものとする。

【００１２】各メモリセルのセルプレートＣＰの電圧レ
ベル（以下、「セルプレート電圧Ｖｃｐ」とも称する）
は、一般に、接地電圧Ｖｓｓとメモリアレイ電源電圧Ｖ
ｃｃｓとの中央値（平均値）に相当する、（１／２）・
Ｖｃｃｓ（以下、「Ｖｃｃｓ／２」とも表記する）設定
される。これは、データ保持キャパシタＳＣＰの絶縁膜
に加わるストレス電圧を低下させて、単位面積当りの容
量値を増加させるためである。

【００１３】各ビット線対ＢＬＰに対応して、ビット線
ＢＬ，／ＢＬを所定電圧（以下、「ビット線プリチャー
ジ電圧ＶＢＬ」とも称する）にプリチャージするための
プリチャージトランジスタＱｐｒ１，Ｑｐｒ２およびイ
コライズトランジスタＱｅｑが配置される。プリチャー
ジトランジスタＱｐｒ１，Ｑｐｒ２およびイコライズト
ランジスタＱｅｑは、ビット線プリチャージ信号ＢＬＰ
Ｒの活性化に応答してオンし、ビット線ＢＬおよび／Ｂ
Ｌの各々を、ビット線プリチャージ電圧ＶＢＬと結合す
る。

【００１４】一般的に、ビット線プリチャージ電圧ＶＢ
Ｌは、雑音耐性やデータ読出マージンの確保等を考慮し
て、セルプレート電圧Ｖｃｐと同様に、Ｖｃｃｓ／２に
設定される。

【００１５】一般的に、ビット線プリチャージ電圧ＶＢ
Ｌおよびセルプレート電圧Ｖｃｐは、メモリアレイ電源
電圧Ｖｃｃｓを受けて内部電圧Ｖｃｃｓ／２を生成す
る、半導体記憶装置の内部に配置される内部電圧発生回
路によって供給される。

【００１６】図１１は、従来の内部電圧発生回路の構成
を示す回路図である。図１１を参照して、内部電圧発生
回路４００は、メモリアレイ電源電圧Ｖｃｃｓと内部ノ
ードＮ１との間に電気的に結合される抵抗Ｒｕと、内部
ノードＮ１およびＮ０の間に電気的に結合されるＮ型Ｍ
ＯＳトランジスタＱＮ１と、内部ノードＮ０およびＮ２
の間に電気的に結合されるＰ型ＭＯＳトランジスタＱＰ
１と、内部ノードＮ２と接地電圧ＶＳＳとの間に電気的
に結合される抵抗Ｒｄとを含む。

【００１７】内部電圧発生回路４００は、さらに、電圧
供給ノードＮｖとメモリアレイ電源電圧Ｖｃｃｓとの間
に電気的結合されるＮ型ＭＯＳトランジスタＱＮ２と、
電圧供給ノードＮｖと接地電圧Ｖｓｓとの間に電気的に
結合されるＰ型ＭＯＳトランジスタＱＰ２とを含む。ト
ランジスタＱＮ１およびＱＮ２のゲートは内部ノードＮ
１と結合され、トランジスタＱＰ１およびＱＰ２のゲー
トは、内部ノードＮ２と結合される。

【００１８】さらに、抵抗ＲｕおよびＲｄの抵抗値を同
一の値に設計することにより、内部電圧回路４００は、
電圧供給ノードＮｖに内部電圧Ｖｃｃｓ／２を出力す
る。特に、トランジスタＱＮ１およびＱＮ２の間、およ
びＱＮ２およびＱＰ２の間のそれぞれにおいて、トラン
ジスタ特性を同様に設計することによって、内部電圧発
生回路４００は、プロセス条件に変動の影響による回路
素子の製造ばらつきを補償して、安定的にＶｃｃｓ／２
を生成することができる。

【００１９】再び図１０を参照して、このような構成の
メモリセルが配置された半導体記憶装置において、たと
えば、ワード線ＷＬとビット線ＢＬ（／ＢＬ）の間の短
絡欠陥（以下、「ワード線−ビット線間短絡欠陥」とも
称する）が発生した場合における問題点について説明す
る。

【００２０】半導体記憶装置の動作状態には、データ読
出やデータ書込が特に指示されていない場合において、
各メモリセルが記憶データを保持するための「スタンド
バイ状態」と、データ読出およびデータ書込指示に対応
して、ワード線ＷＬを選択的に選択状態（Ｈレベル）に
活性化する「アクティブ状態」とが一般的に含まれる。

【００２１】スタンドバイ状態においては、各ワード線
ＷＬは非選択状態（Ｌレベル：接地電圧Ｖｓｓ）に維持
され、かつ、ビット線ＢＬおよび／ＢＬの各々の電圧
が、ビット線プリチャージ電圧ＶＢＬ（＝Ｖｃｃｓ／
２）にそれぞれ設定される。一方，アクティブ状態にお
いては、ワード線ＷＬを長期間選択状態（Ｈレベル）に
保持することが必要とされるケースも存在する。

【００２２】ワード線−ビット線間短絡欠陥に対応する
メモリセルＭＣそのものは、図示しないスペアメモリセ
ルによって置換救済することができる。しかし、このよ
うな欠陥が多数発生した場合には、スタンドバイ状態期
間中に、ビット線ＢＬ（Ｖｃｃｓ／２）とワード線ＷＬ
（接地電圧Ｖｓｓ）との間に短絡電流が流れ、ビット線
電圧の低下を招いてしまう。これにより、メモリセルＭ
ＣからのＬレベルデータの読出マージン低下が発生して
しまう。

【００２３】また、ワード線−ビット線間短絡欠陥の大
半は、動作テストにおいてビット線不良と判定されて、
図示しないスペアコラムによって置換救済される。しか
し、アクティブ状態においては、選択状態に活性化され
たワード線ＷＬに対しては、ワードドライバＷＤＶから
駆動電流が供給されるので、ワード線の活性化期間が比
較的短期間である場合には、欠陥部からのリーク電流に
よってワード線ＷＬのドライブ能力を低下させるまでに
は至らないことが多い。したがって、動作テスト時にお
いて、このようなワード線−ビット線間短絡欠陥を十分
に検出できない可能性がある。

【００２４】この結果、ワード線ＷＬ不良として検出す
ることができなかった欠陥部が発見されずに残っている
場合には、通常動作時のアクティブ状態期間において、
ワード線ＷＬを長期間選択状態（Ｈレベル）に保持する
必要が生じたケースにおいて、ワード線電圧が始めて低
下してしまう。ワード線電圧が低下すると、アクセスト
ランジスタＡＴＲを十分にオンさせることができなくな
り、ビット線ＢＬからデータ保持ノードＮｓへのＨレベ
ルデータの伝達を十分に実行できなくなってしまう。こ
れにより、メモリセルＭＣに対する、Ｈレベルデータの
書込マージン低下が発生してしまう。

【００２５】このようなワード線−ビット線間短絡欠陥
を効果的に検出するために、ビット線電圧フォースモー
ドと呼ばれる、ビット線電圧を規格値よりも強制的に上
昇させて、動作テストを実行するテストモードも存在す
る。

【００２６】しかしながら、このようなテストモードに
おいては、スタンドバイ状態およびアクティブ状態の両
方とも、同一の電圧レベルにしかビット線電圧を設定す
ることができない。このため、ワード線ＷＬの選択／比
選択状態が繰返される実使用時、すなわち通常動作時に
近い動作状態を再現することはできず、必要以上に厳し
い条件で欠陥をリジェクトしてしまう。

【００２７】またその他にも、メモリセル間リークを加
速するために、所定のテストパターンデータを各メモリ
セルに書込んだ後に、メモリアレイ電源電圧Ｖｃｃｓを
上昇して、メモリセル間リークを加速して不良検出を行
なうテストモードも存在する。

【００２８】しかしながら、このようにテストモードに
おいては、メモリアレイ電源電圧Ｖｃｃｓの上昇に伴っ
て、センスアンプの電源電圧も同様に上昇するため、メ
モリセル間リークが発生しても、欠陥を効率的に検出す
ることはできない。また、メモリアレイ電源電圧Ｖｃｃ
ｓの上昇に伴って、セルプレート電圧Ｖｃｐ（＝Ｖｃｃ
ｓ／２）も上昇するため、データ保持キャパシタのリー
クを必要以上に厳しい条件でテストしてしまい、リジェ
クトしたい注目メモリセル以外の正常メモリセルを不良
と判定してしまうこともある。

【００２９】また、メモリアレイ電源電圧Ｖｃｃｓの上
昇に伴って、ビット線プリチャージ電圧ＶＢＬ（＝Ｖｃ
ｃｓ／２）も高くなってしまう。また、同様に周辺回路
の電源電圧も上昇してしまうため、読出データの増幅タ
イミングも早くなりすぎたりして、読出マージンの低下
を引起こしてしまう。このため、必要以上に厳しい条件
で動作テストを実行する結果となってしまい、ワード線
−ビット線間短絡に起因する不良を検出したい場合にお
いても、これと異なるセルを不良にしてしまうという問
題が生じる。

【００３０】したがって、このような配線間短絡に起因
する不良を検出するためには、歩留りの低下を招いてし
まうという問題点が生じていた。

【００３１】この発明は、このような問題点を解決する
ためになされたものであって、この発明の目的は、動作
テストの目的に応じて、任意に内部電源電圧を調整する
ことによって、効率的な欠陥検出が可能な半導体集積回
路装置の構成を提供することである。

【００３２】

【課題を解決するための手段】請求項１記載の半導体集
積回路装置は、複数の動作状態を有する半導体集積回路
装置であって、第１の電圧を受けて、第１の電圧に応じ
た電圧レベルを有する第２の電圧を生成するための電圧
発生回路と、動作テスト時において、複数の動作状態の
それぞれに対応して独立に与えられる外部指示に応じ
て、第２の電圧を通常動作時における電圧レベルから変
化させるための電圧切換制御回路とを備える。

【００３３】請求項２記載の半導体集積回路装置は、請
求項１記載の半導体集積回路装置であって、行列状に配
置された複数のメモリセルと、複数のメモリセルの行に
対応してそれぞれ設けられる複数のワード線と、複数の
メモリセルの列に対応してそれぞれ設けられる複数のビ
ット線と、複数のビット線を第１の所定電圧にプリチャ
ージするためのプリチャージ回路とをさらに備える。各
メモリセルは、記憶データのデータレベルに応じた電荷
を保持するための記憶ノードと、第２の所定電圧に設定
されたノードと記憶ノードとの間に結合されるデータ保
持キャパシタと、複数のビット線のうちの対応する１本
と記憶ノードとの間に電気的に結合され、複数のワード
線のうちの対応する１本の電圧に応じた電流経路を形成
する、アクセストランジスタとを含む。第１および第２
の所定電圧の少なくとも一方は、第２の電圧に相当す
る。

【００３４】請求項３記載の半導体集積回路装置は、請
求項２記載の半導体集積回路装置であって、複数の動作
状態は、アクティブ状態と、スタンドバイ状態とを含
み、スタンドバイ状態においては、各ワード線は、非選
択状態に維持され、かつ、各ビット線は、第２の電圧に
設定され、アクティブ状態においては、複数のワードの
うちの少なくとも１つは、選択状態に活性化され、か
つ、各ビット線は、第２の電圧と切離される。

【００３５】請求項４記載の半導体集積回路装置は、請
求項１記載の半導体集積回路装置であって、電圧発生回
路は、第１の電圧を供給する第１の電源ノードと第１の
内部ノードとの間に直列に結合される複数の第１の抵抗
素子と、第３の電圧を供給する第２の電源ノードと第２
の内部ノードとの間に直列に結合される複数の第２の抵
抗素子と、複数の第１の抵抗素子のうちの少なくとも１
つに対応してそれぞれ設けられ、各々が対応する第１の
抵抗素子の両端を短絡するための第１のスイッチ回路
と、複数の第２の抵抗素子のうちの少なくとも１つに対
応してそれぞれ設けられ、各々が対応する第２の抵抗素
子の両端を短絡するための第２のスイッチ回路と、第１
の電源ノードと第１の内部ノードとの間に形成される電
流経路の抵抗値と、第２の内部ノードと第２の電源ノー
ドとの間に形成される電流経路の抵抗値との比率に応じ
て、第２の電圧のレベルを設定するための電圧調整部と
を含み、電圧切換制御回路は、複数の状態のそれぞれに
おいて、第１および第２のスイッチ回路の各々のオンお
よびオフを、外部指示に応じて制御する。

【００３６】請求項５記載の半導体集積回路装置は、請
求項４記載の半導体集積回路装置であって、外部指示
は、複数の第１および第２のスイッチ回路のそれぞれに
対応して、複数の動作状態の各々ごとに設定される複数
の制御信号を含み、第１および第２のスイッチ回路の各
々は、対応する制御信号の活性化に応じてオンする。

【００３７】請求項６記載の半導体集積回路装置は、請
求項４記載の半導体集積回路装置であって、外部指示
は、通常動作時および動作テスト時において共通に使用
される外部制御信号を含む。電圧切換制御回路は、動作
テスト時において、外部制御信号の信号レベル推移に関
する情報を得るための検出回路と、検出回路によって得
られた情報に基づいて、第１および第２のスイッチ回路
のそれぞれに対応して、複数の動作状態の各々ごとに設
定される複数の内部制御信号を生成するための内部制御
信号生成部とを含む。第１および第２のスイッチ回路の
各々は、対応する内部制御信号の活性化に応じてオンす
る。

【００３８】請求項７記載の半導体集積回路装置は、請
求項４記載の半導体集積回路装置であって、複数の第１
の抵抗の抵抗値の和と，複数の第２の抵抗の抵抗値の和
とは、同様の値に設計され、通常動作時において、第１
および第２のスイッチ回路の各々はオフされ、電圧発生
回路は、通常動作時において、第１および第３の電圧の
平均値に第２の電圧を設定する。

【００３９】

【発明の実施の形態】以下において、本発明の実施の形
態について、図面を参照して詳細に説明する。なお、以
下においては、同一符号、同一または相当部分を示すも
のとする。

【００４０】［実施の形態１］図１は、本発明の実施の
形態１に従う半導体集積回路装置の一例である半導体記
憶装置１の全体構成を示す概略ブロック図である。

【００４１】図１を参照して、半導体記憶装置１は、コ
ラムアドレスストローブ信号／ＣＡＳ，ロウアドレスス
トローブ信号／ＲＡＳおよびライトイネーブル信号／Ｗ
Ｅを受ける制御信号入力端子１０と、アドレス信号Ａ１
〜Ａｎ（ｎ：自然数）を受けるアドレス入力端子１２
と、入出力データＤＱ１〜ＤＱｉ（ｉ：自然数）および
アウトプットイネーブル信号／ＯＥとを授受するための
データ入出力端子１４と、外部電源電圧ＥＸＴ．Ｖｄｄ
および接地電圧Ｖｓｓの入力を受ける電源入力端子１６
とを備える。

【００４２】半導体記憶装置１は、さらに、制御信号入
力端子１０に入力された制御信号に応じて、半導体記憶
装置１の全体動作を制御するコントロール回路２０と、
行列状に配置された複数のメモリセルを有するメモリセ
ルアレイ３０と、メモリセルアレイ中のアドレス信号に
応答したメモリセルを特定するためのアドレスバッファ
３５と、行デコーダ４０および列デコーダ４５をさらに
備える。

【００４３】メモリセルアレイ３０においては、ワード
線がメモリセルの各行ごとに配置され、ビット線対がメ
モリセルの各列ごとに配置される。各メモリセルは、ワ
ード線とビット線との交点のそれぞれに配置される。

【００４４】アドレスバッファ３５は、外部から供給さ
れたアドレス信号を行デコーダおよび列デコーダに選択
的に供給する。行デコーダ４０は、アドレスバッファ３
５から供給される行アドレス信号に応答して、複数のワ
ード線のうちの少なくとも１つを選択的に駆動する。列
デコーダ４５は、アドレスバッファから供給される列ア
ドレス信号に応答して、複数のビット線対のうちの１つ
を選択する。

【００４５】センスアンプ回路５０は、各ビット線対に
対応して設けられる複数のセンスアンプを含む。各セン
スアンプは、対応するビット線対間に生じる電圧差を増
幅する。

【００４６】入出力回路６０は、列デコーダによって選
択されたビット線対の電圧レベルを出力バッファ７５に
供給する。出力バッファ７５は、供給された電圧レベル
を増幅して、出力データＤＱ１〜ＤＱｉとして外部に出
力する。入力バッファ７０は、外部から書込データが供
給された場合に、入力データＤＱ１〜ＤＱｉを増幅す
る。入出力回路６０は、入力バッファ７０によって増幅
された入力データを列デコーダ４５によって選択された
ビット線対に供給する。

【００４７】制御信号入力端子１０に入力された制御信
号／ＣＡＳ，／ＲＡＳおよび／ＷＥは、コントロール回
路２０に与えられ、コントロール回路２０は、半導体記
憶装置１全体の読出動作および書込動作における各回路
の動作タイミングを決定する。

【００４８】一般的に、メモリセルアレイ３０、センス
アンプ回路５０および入出力回路６０を除く他の周辺回
路で消費される負荷電力は、連続的かつ小振幅なものと
なる。一方、図中に斜線で示した、メモリセルアレイ３
０、センスアンプ回路５０および入出力回路６０（以
下、これらを合せて「メモリアレイ」とも称する）で使
用される負荷電流は、一般的に断続的かつ大振幅なもの
となる。したがって、周辺回路用電源と、メモリアレイ
用電源とは独立に設けらることが多い。本発明の実施の
形態においても、周辺回路用とメモリアレイ用とに独立
の内部電源回路が配置されるものとする。

【００４９】半導体記憶装置１は、さらに、電源入力端
子１６に入力された外部電源電圧ＥＸＴ．Ｖｄｄおよび
接地電圧Ｖｓｓを受けて、メモリアレイ電源電圧Ｖｃｃ
ｓを生成する内部電源回路（ＶＤＣ：Voltage Down Con
verter）９０を備える。図１においては、周辺回路用の
内部電源回路についての図示は省略されている。

【００５０】半導体記憶装置１は、さらに、メモリアレ
イ電源電圧Ｖｃｃｓを受けて、内部電圧ＶＩＮを生成す
るための内部電圧発生回路１００をさらに備える。内部
電圧ＶＩＮは、ビット線プリチャージ電圧ＶＢＬおよび
セルプレート電圧Ｖｃｐに使用される。以下、本発明の
実施の形態においては、内部電圧発生回路１００によっ
て生成される内部電圧ＶＩＮを、ビット線プリチャージ
電圧ＶＢＬおよびセルプレート電圧Ｖｃｐに共通に使用
することとするが、これらの電圧をそれぞれ生成するた
めの複数の内部電圧発生回路を独立に設けることも可能
である。

【００５１】コントロール回路２０は、動作テスト時に
おいて、内部電圧ＶＩＮの電圧レベルを調整するための
制御信号ＶＵＰおよびＶＤＷを生成する内部電圧切換制
御回路１１０を含む。

【００５２】内部電圧発生回路１００は、動作テスト時
において、制御信号ＶＵＰおよびＶＤＷに応じて、内部
電圧ＶＩＮを通常動作時の電圧レベルから、上昇あるい
は下降する。後ほど詳細に説明するが、制御信号ＶＵＰ
およびＶＤＷの各々は、半導体記憶装置１の動作状態で
ある、スタンドバイ状態およびアクティブ状態のそれぞ
れにおいて、独立に設定することができる。メモリアレ
イ電源電圧Ｖｃｃｓおよび内部電圧ＶＩＮは、メモリア
レイに伝達される。

【００５３】図２は、メモリセルアレイ３０およびセン
スアンプ回路５０の構成を説明するブロック図である。

【００５４】図２を参照して、メモリセルアレイ３０
は、行列状に配置された複数のメモリセルＭＣを有す
る。メモリセルＭＣは、アクセストランジスタＡＴＲお
よびデータ保持キャパシタＳＣＰとを含む。アクセスト
ランジスタＡＴＲは、各メモリセル列ごとに配置される
ビット線対ＢＬＰの一方であるビット線ＢＬとデータ保
持ノードＮｓとの間に電気的に結合される。アクセスト
ランジスタＡＴＲのゲートは、メモリセルの各行ごとに
設けられるワード線ＷＬと結合される。

【００５５】デコード回路４０は、ロウアドレスのデコ
ード結果に対応したワード線ＷＬを選択的に活性化（Ｈ
レベル）する。活性状態（Ｈレベル）のワード線と対応
するメモリセルの各々において、ビット線ＢＬもしくは
／ＢＬとデータ保持ノードＮｓとが結合されて、メモリ
セルに対するデータ読出・書込が実行される。

【００５６】非活性状態（Ｌレベル）のワード線ＷＬと
対応するメモリセルの各々においては、データ保持ノー
ドＮｓに伝達された電荷が、データ保持キャパシタＳＣ
Ｐによって保持される。データ保持キャパシタＳＣＰ
は、データ保持ノードＮｓとセルプレートＣＰとの間に
結合される。

【００５７】ビット線対ＢＬＰの他方のビット線／ＢＬ
は、ビット線ＢＬとの相補データを伝達するために設け
られる。センスアンプ回路５０は、各ビット線対ＢＬＰ
ごとに配置されるセンスアンプＳＡを有する。センスア
ンプＳＡは、センスアンプ活性化信号ＳＥＡＣＴの活性
化に応答して、対応するビット線対ＢＬＰを形成する、
ビット線ＢＬおよび／ＢＬの間に生じた電圧差を増幅す
る。この結果、センスアンプＳＡは、メモリセルＭＣか
らビット線ＢＬに読出されたデータレベルに応じて、セ
ンスアンプ読出データＳＤｏｕｔのデータレベルをＨレ
ベル（メモリアレイ電源電圧Ｖｃｃｓ）およびＬレベル
（接地電圧Ｖｓｓ）の一方に設定する。

【００５８】各ビット線対ＢＬＰに対応して、ビット線
ＢＬおよび／ＢＬの各々をビット線プリチャージ電圧に
プリチャージするためのプリチャージ回路５５が配置さ
れる。プリチャージ回路５５は、ビット線プリチャージ
信号ＢＬＰＲの活性化に応答してオンするプリチャージ
トランジスタＱｐｒ１，Ｑｐｒ２およびイコライズトラ
ンジスタＱｅｑを含む。

【００５９】プリチャージトランジスタＱｐｒ１は、ビ
ット線プリチャージ電圧ＶＢＬとビット線ＢＬとの間に
電気的に結合される。プリチャージトランジスタＱｐｒ
２は、ビット線プリチャージ電圧ＶＢＬとビット線／Ｂ
Ｌとの間に電気的に結合される。イコライズトランジス
タＱｅｑは、ビット線ＢＬと／ＢＬとの間に電気的に結
合される。プリチャージトランジスタＱｐｒ１，Ｑｐｒ
２よびイコライズトランジスタＱｅｑの各々のゲートに
は、ビット線プリチャージ信号ＢＬＰＲが入力される。

【００６０】すでに説明したように、ビット線プリチャ
ージ電圧ＶＢＬおよびセルプレート電圧Ｖｃｐには、内
部電圧発生回路１００によって生成される内部電圧ＶＩ
Ｎが適用される。

【００６１】図３は、内部電圧発生回路１００および内
部電圧切換制御回路１１０の構成を示す回路図である。

【００６２】図３を参照して、内部電圧発生回路１００
は、メモリアレイ電源電圧Ｖｃｃｓを供給する電源ノー
ド１０１および内部ノードＮ１の間に直列に結合される
抵抗Ｒｕ１およびＲｕ２と、接地電圧Ｖｓｓを供給する
接地ノード１０２および内部ノードＮ２との間に直列に
結合される抵抗Ｒｄ１およびＲｄ２と、内部ノードＮ０
と内部ノードＮ１およびＮ２との間にそれぞれ電気的に
結合される、Ｎ型ＭＯＳトランジスタＱＮ１およびＰ型
ＭＯＳトランジスタＱＰ１とを含む。

【００６３】内部電圧発生回路１００は、さらに、ビッ
ト線プリチャージ電圧ＶＢＬおよびセルプレート電圧Ｖ
ｃｐを生成するための電圧供給ノードＮｖと、電圧供給
ノードＮｖと電源ノード１０１および接地ノード１０２
との間にそれぞれ電気的に結合されるＮ型ＭＯＳトラン
ジスタＱＮ２およびＰ型ＭＯＳトランジスタＱＰ２を含
む。トランジスタＱＮ１およびＱＮ２のゲートは内部ノ
ードＮ１と結合され、トランジスタＱＰ１およびＱＰ２
のゲートは内部ノードＮ２と結合される。

【００６４】内部電圧発生回路１００は、さらに、抵抗
Ｒｕ１と並列に配置され、制御信号ＶＵＰに応じて抵抗
Ｒｕ１の両端を短絡するためのトランジスタスイッチＴ
ＳＷｕと、抵抗Ｒｗ１と並列に配置され、制御信号ＶＤ
Ｗに応じて抵抗Ｒｄ１の両端を短絡するためのトランジ
スタスイッチＴＳＷｄとを含む。

【００６５】内部電圧発生回路１００は、図１１に示し
た従来の内部電圧発生回路４００と比較して、電源ノー
ド１０１と内部ノードＮ１との間および、接地ノード１
０２と内部ノードＮ２の間にそれぞれ接続される抵抗を
それぞれ分割配置し、さらにトランジスタスイッチＴＳ
ＷｕおよびＴＳＷｄを配置する点が異なる。

【００６６】この結果、制御信号ＶＵＰおよびＶＤＷに
応じて、電源ノード１０１と内部ノードＮ１との間に形
成される電流経路の抵抗値Ｒｕおよび、接地ノード１０
２と内部ノードＮ２との間に形成される電流経路の抵抗
値Ｒｄのそれぞれを調整することが可能となる。

【００６７】ダイオード接続されたトランジスタＱＮ１
およびＱＰ１を通過する電流によって、抵抗値ＲｕとＲ
ｄとの比率に応じた電圧が内部ノードＮ１およびＮ２に
現れる。トランジスタＱＮ２およびＱＰ２のトランジス
タ特性、とりわけ電流駆動力を同様に設計することによ
り、電圧供給ノードＮｖの電圧は、抵抗値ＲｕとＲｄと
の比率に対応して定められる一定レベルに維持される。

【００６８】すなわち、トランジスタＱＮ１、ＱＰ１、
ＱＮ２およびＱＰ２で形成される電圧調整部１０４は、
抵抗値ＲｕとＲｄとの比率に応じて、電圧供給ノードＮ
ｖに生成される内部電圧ＶＩＮの電圧レベルを設定す
る。

【００６９】ただし、抵抗Ｒｕ１およびＲｕ２の和と、
抵抗Ｒｄ１およびＲｄ２の和とは、同様の値となるよう
に設計される。したがって、制御信号ＶＵＰおよびＶＤ
Ｗの両方がＬレベルに非活性化される場合においては、
内部電圧発生回路１００は、図１１に示した従来の内部
電圧発生回路４００と同様に、Ｖｃｃｓ／２を電圧供給
ノードＮｖに出力する。

【００７０】このような構成とすることによって、制御
信号ＶＵＰがＨレベルに活性化された場合には、抵抗値
Ｒｕ＞Ｒｄに設定されるので、電圧供給ノードＮｖの電
圧レベルは、Ｖｃｃｓ／２から上昇する。一方、制御信
号ＶＤＷがＨレベルに活性化された場合には、抵抗値Ｒ
ｄ＞Ｒｕに設定されるので、電圧供給ノードＮｖの電圧
レベルは、Ｖｃｃｓ／２から下降する。

【００７１】制御信号ＶＵＰおよびＶＤＷに応答する電
圧変化量は、抵抗Ｒｕ１とＲｕ２との比率および、抵抗
Ｒｄ１とＲｄ２との比率によって設定される。

【００７２】内部電圧切換制御回路１１０は、半導体装
置１に入力される制御信号／ＲＡＳに同期して内部で生
成されるｉｎｔ．／ＲＡＳと、テストモード信号／ＴＡ
ＣＵ、／ＴＳＢＵ、／ＴＡＣＥＤおよび／ＴＳＢＤとに
応じて、制御信号ＶＵＰおよびＶＤＷを生成する。

【００７３】これらのテストモード信号は、テストモー
ド時において、たとえばアドレス入力端子１２を用いて
外部から入力することが可能である。

【００７４】すでに説明したように、半導体記憶装置の
動作状態には、スタンドバイ状態とアクティブ状態とが
存在する。本願発明においては、動作テスト時におい
て、これらの動作状態のそれぞれに対応して内部電圧Ｖ
ＩＮを独立に設定して、効率的な動作テストを実行す
る。半導体記憶装置１においては、制御信号ｉｎｔ．／
ＲＡＳのＬレベル期間およびＨレベル期間が、アクティ
ブ状態およびスタンドバイ状態にそれぞれ対応する。

【００７５】テストモード信号／ＴＡＣＵおよび／ＴＡ
ＣＤは、動作テスト時のアクティブ状態において、内部
電圧ＶＩＮを通常動作時の設定値（Ｖｃｃ／２）から変
化させるための制御信号である。同様に、テストモード
信号／ＴＳＢＵおよび／ＴＳＢＤは、動作テスト時のス
タンドバイ状態において、内部電圧ＶＩＮを通常動作時
の設定値（Ｖｃｃ／２）から変化させるための信号であ
る。

【００７６】テストモード信号／ＴＡＣＵおよび／ＴＳ
ＢＵは、それぞれの動作状態において、内部電圧ＶＩＮ
を上昇させる場合にＬレベルに活性化される。一方、テ
ストモード信号／ＴＡＣＤおよび／ＴＳＢＤは、それぞ
れの動作状態において、内部電圧ＶＩＮを下降させる場
合にＬレベルに活性化される。

【００７７】内部電圧切換制御回路１１０は、テストモ
ード信号／ＴＡＣＵおよび／ＴＳＢＵのＮＡＮＤ論理演
算結果を出力する論理ゲートＬＧ１０と、制御信号ｉｎ
ｔ．／ＲＡＳを反転するためのインバータＩＶ１０とを
有する。

【００７８】内部電圧切換制御回路１１０は、さらに、
テストモード信号／ＴＳＢＵの非活性状態（Ｈレベル）
に応答して、インバータＩＶ１０の出力するｉｎｔ．／
ＲＡＳの反転信号を内部ノードＮ３に伝達するトランジ
スタスイッチＴＳＷ１と、テストモード信号／ＴＡＣＵ
の非活性状態（Ｈレベル）に応答して、制御信号ｉｎ
ｔ．／ＲＡＳを内部ノードＮ３に伝達するためのトラン
ジスタスイッチＴＳＷ２と、論理ゲートＬＧ１０の出力
レベルと内部ノードＮ３の電圧レベルとの間のＡＮＤ論
理演算結果を制御信号ＶＵＰとして出力する論理ゲート
ＬＧ１５とを有する。

【００７９】これにより、内部電圧切換制御回路１１０
は、動作テスト時における、制御信号ｉｎｔ．／ＲＡＳ
がＬレベルに設定されたアクティブ状態において、テス
トモード信号／ＴＡＣＵの活性化（Ｌレベル）に応答し
て、制御信号ＶＵＰをＨレベルに活性化する。さらに、
内部電圧切換制御回路１１０は、動作テスト時におけ
る、制御信号ｉｎｔ．／ＲＡＳがＨレベルに設定された
スタンドバイ状態において、テストモード信号／ＴＳＢ
Ｕの活性化（Ｌレベル）に応答して、制御信号ＶＵＰを
Ｈレベルに活性化する。

【００８０】内部電圧切換制御回路１１０は、さらに、
テストモード信号／ＴＡＣＤおよび／ＴＳＢＤのＮＡＮ
Ｄ論理演算結果を出力する論理ゲートＬＧ２０と、制御
信号ｉｎｔ．／ＲＡＳを反転するためのインバータＩＶ
２０とを有する。

【００８１】内部電圧切換制御回路１１０は、さらに、
テストモード信号／ＴＡＣＤの非活性状態（Ｈレベル）
に応答して、インバータＩＶ２０の出力するｉｎｔ．／
ＲＡＳの反転信号を内部ノードＮ４に伝達するトランジ
スタスイッチＴＳＷ３と、テストモード信号／ＴＳＢＤ
の非活性状態（Ｈレベル）に応答して、制御信号ｉｎ
ｔ．／ＲＡＳを内部ノードＮ４に伝達するためのトラン
ジスタスイッチＴＳＷ４と、論理ゲートＬＧ２０の出力
レベルと内部ノードＮ４の電圧レベルとの間のＡＮＤ論
理演算結果を制御信号ＶＵＰとして出力する論理ゲート
ＬＧ２５とを有する。

【００８２】これにより、内部電圧切換制御回路１１０
は、動作テスト時における、制御信号ｉｎｔ．／ＲＡＳ
がＬレベルに設定されたアクティブ状態において、テス
トモード信号／ＴＡＣＤの活性化（Ｌレベル）に応答し
て、制御信号ＶＤＷをＨレベルに活性化する。さらに、
内部電圧切換制御回路１１０は、動作テスト時におけ
る、制御信号ｉｎｔ．／ＲＡＳがＨレベルに設定された
スタンドバイ状態において、テストモード信号／ＴＳＢ
Ｄの活性化（Ｌレベル）に応答して、制御信号ＶＤＷを
Ｈレベルに活性化する。

【００８３】一方、通常動作時においては、テストモー
ド信号／ＴＡＣＵ、／ＴＳＢＵ、／ＴＡＣＤおよび／Ｔ
ＳＢＤの各々は非活性化（Ｈレベル）されるので、制御
信号ＶＵＰおよびＶＤＷは、Ｌレベルに非活性化され
る。したがって、内部電圧発生回路１００は、通常動作
時においては、図１１に示した従来の内部電圧発生回路
４００と同様に、Ｖｃｃｓ／２を電圧供給ノードＮｖに
出力することができる。

【００８４】図４は、内部電圧切換制御回路１１０によ
る内部電圧ＶＩＮの電圧レベル切換を説明するタイミン
グチャートである。

【００８５】図４を参照して、制御信号ｉｎｔ．／ＲＡ
ＳがＬレベルに設定されるアクティブ状態の期間Ｔ１に
おいては、テストモード信号／ＴＡＣＵがＬレベルに活
性化されていることから、制御信号ＶＵＰがＨレベルに
活性化される。

【００８６】制御信号ＶＵＰの活性化（Ｈレベル）に応
答して、内部電圧発生回路１００においては、トランジ
スタスイッチＴＳＷｕがオンするため、抵抗Ｒｕ１が短
絡されて、電源ノード１０１および内部ノードＮ１間の
抵抗値Ｒｕが、接地ノード１０２および内部ノードＮ２
間の抵抗値Ｒｓに比較して小さくなる。この結果、内部
ノードＮ１の電圧が上昇して、内部電圧ＶＩＮはΔＶｕ
だけ上昇する。

【００８７】制御信号ｉｎｔ．／ＲＡＳがＨレベルに設
定されるスタンドバイ状態の期間Ｔ２においては、テス
トモード信号／ＴＳＢＵおよび／ＴＳＢＤの両方が、Ｈ
レベルに非活性化されているため、制御信号ＶＵＰおよ
びＶＤＷもＬレベルに非活性化される。この結果、内部
電圧ＶＩＮは、Ｖｃｃｓ／２に設定される。

【００８８】次に、制御信号ｉｎｔ．／ＲＡＳがＬレベ
ルに設定されるアクティブ状態の期間Ｔ３においては、
テストモード信号／ＴＡＣＤがＬレベルに活性化されて
いることから、制御信号ＶＤＷがＨレベルに活性化され
る。

【００８９】制御信号ＶＤＷの活性化（Ｈレベル）に応
答して、内部電圧発生回路１００においては、トランジ
スタスイッチＴＳＷｄがオンするため、抵抗Ｒｄ１が短
絡されて、電源ノード１０１および内部ノードＮ１間の
抵抗値Ｒｕが、接地ノード１０２および内部ノードＮ２
間の抵抗値Ｒｓに比較して大きくなる。この結果、内部
ノードＮ２の電圧が上昇して、内部電圧ＶＩＮはΔＶｄ
だけ下降する。

【００９０】制御信号ｉｎｔ．／ＲＡＳがＨレベルに設
定されるスタンドバイ状態の期間Ｔ４においては、テス
トモード信号／ＴＳＢＵおよび／ＴＳＢＤの両方が、Ｈ
レベルに非活性化されているため、制御信号ＶＵＰおよ
びＶＤＷもＬレベルに非活性化される。この結果、内部
電圧ＶＩＮは、Ｖｃｃｓ／２に設定される。

【００９１】期間Ｔ５においては、制御信号ｉｎｔ．／
ＲＡＳがＬレベルに設定されるためアクティブ状態とな
る。しかし、テストモード信号／ＴＡＣＵおよび／ＴＡ
ＣＤの両方が、Ｈレベルに非活性化されているため、制
御信号ＶＵＰおよびＶＤＷはＬレベルに非活性化され
る。この結果、内部電圧ＶＩＮは、Ｖｃｃｓ／２に維持
される。

【００９２】期間Ｔ６においては、制御信号ｉｎｔ．／
ＲＡＳがＨレベルに設定されるためスタンドバイ状態と
なる。したがって、テストモード信号／ＴＳＢＵの活性
化（Ｌレベル）に応答して制御信号ＶＵＰがＨレベルに
活性化されて、内部電圧ＶＩＮはΔＶｕだけ上昇する。

【００９３】期間Ｔ７においては、制御信号ｉｎｔ．／
ＲＡＳがＬレベルに設定されるためアクティブ状態とな
る。しかし、テストモード信号／ＴＡＣＵおよび／ＴＡ
ＣＤの両方が、Ｈレベルに非活性化されているため、制
御信号ＶＵＰおよびＶＤＷもＬレベルに非活性化され
る。この結果、内部電圧ＶＩＮは、Ｖｃｃｓ／２に設定
される。

【００９４】期間Ｔ８においては、制御信号ｉｎｔ．／
ＲＡＳがＨレベルに設定されるためスタンドバイ状態と
なる。したがって、テストモード信号／ＴＳＢＤの活性
化（Ｌレベル）に応答して制御信号ＶＤＷがＨレベルに
活性化されて、内部電圧ＶＩＮはΔＶｄだけ下降する。

【００９５】このように、実施の形態１に従う半導体集
積回路装置においては、動作テスト時において、ビット
線プリチャージ電圧ＶＢＬおよびセルプレート電圧Ｖｃ
ｐに適用される内部電圧ＶＩＮを、アクティブ状態とス
タンドバイ状態とのそれぞれにおいて独立に、任意に上
昇あるいは下降させることができる。この結果、通常動
作時における動作パターンを反映した動作テストを実行
して、半導体記憶装置におけるワード線−ビット線間短
絡等の従来発見が困難であった欠陥を効率的に検出する
ことが可能となる。

【００９６】［実施の形態２］図５は、本発明の実施の
形態２に従う内部電圧発生回路２００の構成を示す回路
図である。

【００９７】図５を参照して、実施の形態２に従う内部
電圧発生回路２００は、図３に示される内部電圧発生回
路１００と比較して、電源ノード１０１および内部ノー
ドＮ１の間に接続される抵抗数および、接地ノード１０
２および内部ノードＮ２の間に接続される抵抗数が、ｎ
個（ｎ：３以上の自然数）に増加される点で異なる。

【００９８】抵抗Ｒｕ１〜Ｒｕｎのそれぞれと並列に、
トランジスタスイッチＴＳＷｕ１〜ＴＳＷｕｎが設けら
れる。トランジスタスイッチＴＳＷｕ１〜ＴＳＷｕｎ
は、制御信号ＶＵＰ１〜ＶＵＰｎの活性化（Ｈレベル）
にそれぞれ応答してオンする。

【００９９】同様に、抵抗Ｒｄ１〜Ｒｄｎのそれぞれと
並列に、トランジスタスイッチＴＳＷｄ１〜ＴＳＷｄｎ
が設けられる。トランジスタスイッチＴＳＷｄ１〜ＴＳ
Ｗｄｎは、制御信号ＶＤＷ１〜ＶＤＷｎの活性化（Ｈレ
ベル）にそれぞれ応答してオンする。

【０１００】図６は、実施の形態２に従う内部電圧切換
制御回路２１０の構成を示すブロック図である。

【０１０１】図６を参照して、内部電圧切換制御回路２
１０は、トランジスタスイッチＴＳＷｕ１〜ＴＳＷｕｎ
およびＴＳＷｄ１〜ＴＳＷｄｎのオン／オフをそれぞれ
制御するための制御信号ＶＵＰ１〜ＶＵＰｎおよびＶＤ
Ｗ１〜ＶＤＷｎを生成するための制御信号生成回路２１
５−１〜２１５−ｎを有する。

【０１０２】制御信号生成回路２１５−１〜２１５−ｎ
の各々は、図２に示した内部電圧切換制御回路１１０と
同様の構成を有する。たとえば、制御電圧生成回路２１
５−１は、内部電圧切換制御回路１１０と同様の４種類
のテストモード信号／ＴＡＣＵ１，／ＴＳＢＵ１，／Ｔ
ＡＣＤ１，／ＴＳＢＤ１を受けて、制御信号ＶＵＰ１お
よびＶＢＷ１を生成する。

【０１０３】制御信号生成回路２１５−１は、制御信号
ｉｎｔ．ＲＡＳのＬレベル期間に対応するアクティブ状
態において、テストモード信号／ＴＡＣＵ１および／Ｔ
ＡＣＤ１の活性化（Ｌレベル）にそれぞれ応答して、制
御信号ＶＵＰ１およびＶＢＷ１をそれぞれ活性化（Ｈレ
ベル）する。また、制御信号生成回路２１５−１は、制
御信号ｉｎｔ．／ＲＡＳのＨレベル期間に対応するスタ
ンドバイ状態において、テストモード信号／ＴＳＢＵ１
および／ＴＳＢＤの活性化（Ｌレベル）にそれぞれ対応
して、制御信号ＶＵＰ１およびＶＤＷ１をそれぞれＨレ
ベルに活性化する。

【０１０４】その他の制御信号生成回路２１５−２〜２
１５−ｎも、対応するテストモード信号に応答して、制
御信号ＶＵＰ２，ＶＤＷ２〜ＶＵＰｎ，ＶＤＷｎをそれ
ぞれ生成する。

【０１０５】再び図５を参照して、制御信号ＶＵＰ１〜
ＶＵＰｎの活性化（Ｈレベル）に応答して、トランジス
タスイッチＴＳＷｕ１〜ＴＳＷｕｎのうちのオン個数が
増加するに従って、内部ノードＮ１の電圧レベルは段階
的に上昇する。これに応じて、図４に示される内部電圧
ＶＩＮの上昇量ΔＶｕを段階的かつ細密に設定すること
ができる。

【０１０６】一方、制御信号ＶＤＷ１〜ＶＤＷｎの活性
化（Ｈレベル）に応答して、トランジスタスイッチＴＳ
Ｗｄ１〜ＴＳＷｄｎのうちのオン個数が増加するに従っ
て、内部ノードＮ２の電圧レベルは段階的に下降する。
これに応じて、図４に示される内部電圧ＶＩＮの下降量
ΔＶｄを段階的かつ細密にに設定することができる。

【０１０７】このような構成とすることによって、動作
テスト時における内部電圧ＶＩＮの上昇量および下降量
を細密に調整することができるので、より最適な条件に
従う動作テストを実行することが可能となる。

【０１０８】なお、この場合において、抵抗Ｒｕ１〜Ｒ
ｕｎの抵抗値を、それぞれ異なるものとすれば、同一個
数の抵抗を用いて、設定可能な内部電圧の上昇量ΔＶｕ
の段階数を増加することができる。これは、抵抗Ｒｄ１
〜Ｒｄｗについても同様である。

【０１０９】［実施の形態３］実施の形態２に示した構
成においては、動作テスト時における内部電圧の上昇も
しくは下降量を細密に調整することができる一方で、そ
の調整に必要なテストモード信号の数が増大してしま
う。すなわち、これらのテストモード信号を動作テスト
モード時において外部から入力するために、多数の入力
端子が必要となってしまう。

【０１１０】実施の形態３においては、動作テスト時に
必要な入力端子数を抑制しつつ、かつ動作テスト時にお
ける内部電圧ＶＩＮの上昇量および下降量を細密に設定
することが可能な構成について示す。

【０１１１】図７は、実施の形態３に従う内部電圧切換
制御回路３１０の構成を示すブロック図である。

【０１１２】図７を参照して、実施の形態３に従う内部
電圧切換制御回路３１０は、実施の形態２に従う内部電
圧切換制御回路２１０の構成に加えて、タイマ３１２お
よびデコード回路３１５とを有する。

【０１１３】タイマ３１２は、たとえばテストモード移
行時に活性化されるテストモードエントリ信号ＴＥに応
じて、制御信号ｉｎｔ．／ＲＡＳのＬレベル期間もしく
はＨレベル期間を測定する。

【０１１４】図８は、制御信号ｉｎｔ．／ＲＡＳの信号
レベル推移を説明する概念図である。

【０１１５】図８を参照して、制御信号ｉｎｔ．／ＲＡ
Ｓは、Ｌレベル期間およびＨレベル期間を繰返す。既に
説明したように、制御信号ｉｎｔ．／ＲＡＳのＬレベル
期間はアクティブ状態に対応し、Ｈレベル期間はスタン
ドバイ状態に対応する。一般的に、制御信号ｉｎｔ．／
ＲＡＳのＬレベル期間およびＨレベル期間は、サイクル
タイムｔＲＡＳおよびｔＲＰとしてそれぞれ表わされ
る。

【０１１６】タイマ３１０は、動作テスト時および通常
動作時の両方で共通に使用される制御信号ｉｎｔ．／Ｒ
ＡＳの信号レベル推移に関する情報として、動作テスト
移行時において、サイクルタイムｔＲＡＳおよびｔＲＰ
を測定する。

【０１１７】デコード回路３１５は、タイマ３１２によ
って測定された、動作テスト移行時におけるサイクルタ
イムｔＲＡＳもしくはｔＲＰに応じて、テストモード信
号／ＴＡＣＵ１〜ＴＡＣＵｎ，／ＴＳＢＵ１〜ＴＳＢＵ
ｎ、ＴＡＣＤ１〜／ＴＡＣＤｎ，／ＴＳＢＤ１〜ＴＳＢ
Ｄｎの信号レべルを設定する。

【０１１８】デコード回路３１５には、サイクルタイム
ｔＲＡＳおよびｔＲＰとこれらのテストモード信号の信
号レベルとの間における所定の対応関係が予め記憶され
ている。動作テスト移行時においては、当該所定の対応
関係に基づいて、所望の内部電圧ＶＩＮを得るためのテ
ストモード信号の組合せを実現するために、これに適合
したサイクルタイムを有する制御信号ｉｎｔ．／ＲＡＳ
を外部テスタ等によって発生させて、半導体装置１に対
して入力すればよい。

【０１１９】このような構成とすることによって、動作
テスト時において必要な入力端子数を増大させることな
く、実施の形態２の場合と同様に、動作モード時におい
て内部電圧ＶＩＮを細密に設定することが可能である。

【０１２０】［実施の形態３の変形例］図９は、実施の
形態３の変形例に従う内部電圧切換制御回路３２０の構
成を示すブロック図である。

【０１２１】図９においては、半導体記憶装置１が、た
とえば外部クロックＣＬＫに応答して同期動作する同期
型半導体記憶装置であるような場合に適用可能な構成が
示される。この場合には、図１に示した構成において、
外部クロックＣＬＫは、制御信号入力端子１０から入力
される。コントロール回路２０は、外部クロックＣＬＫ
に基づいて同期動作するためのタイミングに従って、各
回路の動作タイミングを決定する。

【０１２２】図９を参照して、内部電圧切換制御回路３
２０は、実施の形態２に従う内部電圧切換制御回路２１
０の構成に加えて、カウンタ３２２およびデコード回路
３２５を有する。

【０１２３】カウンタ３１２は、動作テスト移行時に活
性化されるテストモードエントリ信号ＴＥに応答して、
外部クロックＣＬＫのサイクル数、すなわち動作テスト
移行時のダミーサイクル数をカウントする。

【０１２４】デコード回路３２５は、、カウンタ３２２
から出力されるカウント値に応じて、テストモード信号
／ＴＡＣＵ１〜ＴＡＣＵｎ，／ＴＳＢＵ１〜ＴＳＢＵ
ｎ、ＴＡＣＤ１〜／ＴＡＣＤｎ，／ＴＳＢＤ１〜ＴＳＢ
Ｄｎの信号レべルを設定する。

【０１２５】デコード回路３２５には、カウント値に対
応するダミーサイクル数とこれらのテストモード信号の
信号レベルとの間における所定の対応関係が予め記憶さ
れている。動作テスト移行時においては、当該所定の対
応関係に基づいて、所望の内部電圧ＶＩＮを得るための
テストモード信号の組合せを実現するために、これに適
合したダミーサイクル数を外部クロックＣＬＫによって
入力すればよい。

【０１２６】外部クロックＣＬＫは、制御信号ｉｎｔ．
／ＲＡＳと同様に、動作テスト時および通常動作時の両
方で共通に使用されるので、実施の形態３と同様に、動
作テスト時に必要な入力端子数を増大させることなく、
動作テスト時において内部電圧ＶＩＮを細密に設定する
ことが可能である。

【０１２７】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。

【０１２８】

【発明の効果】請求項１記載の半導体集積回路装置は、
テスト動作時において、複数の動作状態ごとに独立して
第２の電圧を設定することができるため、テスト動作時
における欠陥部の検出を通常動作時の動作状態に即して
効率的に行なうことができる。

【０１２９】請求項２および３に記載の半導体集積回路
装置は、請求項１記載の半導体集積回路装置が奏する効
果に加えて、ワード線とビット線との間における短絡欠
陥を、動作テスト時において効率的に検出することがで
きる。

【０１３０】請求項４、５および７に記載の半導体集積
回路装置は、第１および第２のスイッチ回路のオン／オ
フ制御に基づく簡易な構成によって、動作テスト時にお
いて第２の電圧を変化させて、効率的な動作テストを実
行することができる。

【０１３１】請求項６記載の半導体集積回路装置は、動
作テスト時および通常動作時において共用される外部制
御信号の信号レベルの推移に応じて第２の電圧を変化さ
せることができるので、動作テスト時に必要となる外部
からの信号入力端子数を削減できる。

【図面の簡単な説明】

【図１】 本発明の実施の形態１に従う半導体集積回路
装置の一例である半導体記憶装置１の全体構成を示す概
略ブロック図である。

【図２】 図１に示される、メモリセルアレイおよびセ
ンスアンプ回路の構成を説明するブロック図である。

【図３】 図１に示される、内部電圧発生回路１００お
よび内部電圧切換制御回路１１０の構成を示す回路図で
ある。

【図４】 内部電圧切換制御回路１１０による内部電圧
ＶＩＮの電圧レベル切換を説明するタイミングチャート
である。

【図５】 本発明の実施の形態２に従う内部電圧発生回
路２００の構成を示す回路図である。

【図６】 本発明の実施の形態２に従う内部電圧切換制
御回路２１０の構成を示すブロック図である。

【図７】 本発明の実施の形態３に従う内部電圧切換制
御回路３１０の構成を示すブロック図である。

【図８】 制御信号ｉｎｔ．／ＲＡＳの信号レベル推移
を説明する概念図である。

【図９】 実施の形態３の変形例に従う内部電圧切換制
御回路３２０の構成を示すブロック図である。

【図１０】 一般的な半導体記憶装置のメモリセルに対
するデータ読出およびデータ書込動作を説明するための
図である。

【図１１】 従来の内部電圧発生回路の構成を示す回路
図である。

【符号の説明】

１００，２００ 内部電圧発生回路、１１０，２１０，
３１０，３２０ 内部電圧切換制御回路、３１２ タイ
マ、３１５，３２５ デコード回路、３２２カウンタ、
ＶＵＰ１，ＶＵＰ２〜ＶＵＰｎ，ＶＤＷ１，ＶＤＷ２〜
ＶＤＷｎ 制御信号、／ＴＡＣＵ，／ＴＡＣＵ１〜ＴＡ
ＣＵｎ，／ＴＳＢＵ，／ＴＳＢＵ１〜ＴＳＢＵｎ，／Ｔ
ＡＣＤ，／ＴＡＣＤ１〜／ＴＡＣＤｎ，／ＴＳＢＤ，／
ＴＳＢＤ１〜／ＴＳＢＤｎ テストモード信号、Ｖｃｃ
ｓ 内部電源電圧、ＶＢＬ ビット線プリチャージ電
圧、ＶＩＮ 内部電圧、Ｖｃｐ セルプレート電圧。

フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｇ１１Ｃ 11/34 ３５４Ｆ ３７１Ａ

Claims (7)

【特許請求の範囲】
1. 【請求項１】 複数の動作状態を有する半導体集積回路
   装置であって、 第１の電圧を受けて、前記第１の電圧に応じた電圧レベ
   ルを有する第２の電圧を生成するための電圧発生回路
   と、 動作テスト時において、前記複数の動作状態のそれぞれ
   に対応して独立に与えられる外部指示に応じて、前記第
   ２の電圧を通常動作時における電圧レベルから変化させ
   るための電圧切換制御回路とを備える、半導体集積回路
   装置。
2. 【請求項２】 前記半導体集積回路装置は、 行列状に配置された複数のメモリセルと、 前記複数のメモリセルの行に対応してそれぞれ設けられ
   る複数のワード線と、 前記複数のメモリセルの列に対応してそれぞれ設けられ
   る複数のビット線と、 前記複数のビット線を第１の所定電圧にプリチャージす
   るためのプリチャージ回路とをさらに備え、 各前記メモリセルは、 記憶データのデータレベルに応じた電荷を保持するため
   の記憶ノードと、 第２の所定電圧に設定されたノードと前記記憶ノードと
   の間に結合されるデータ保持キャパシタと、 前記複数のビット線のうちの対応する１本と前記記憶ノ
   ードとの間に電気的に結合され、前記複数のワード線の
   うちの対応する１本の電圧に応じた電流経路を形成す
   る、アクセストランジスタとを含み、 前記第１および第２の所定電圧の少なくとも一方は、前
   記第２の電圧に相当する、請求項１記載の半導体集積回
   路装置。
3. 【請求項３】 前記複数の動作状態は、アクティブ状態
   と、スタンドバイ状態とを含み、 前記スタンドバイ状態においては、各前記ワード線は、
   非選択状態に維持され、かつ、各前記ビット線は、前記
   第２の電圧に設定され、 前記アクティブ状態においては、前記複数のワードのう
   ちの少なくとも１つは、選択状態に活性化され、かつ、
   各前記ビット線は、前記第２の電圧と切離される、請求
   項２記載の半導体集積回路装置。
4. 【請求項４】 前記電圧発生回路は、 前記第１の電圧を供給する第１の電源ノードと第１の内
   部ノードとの間に直列に結合される複数の第１の抵抗素
   子と、 第３の電圧を供給する第２の電源ノードと第２の内部ノ
   ードとの間に直列に結合される複数の第２の抵抗素子
   と、 前記複数の第１の抵抗素子のうちの少なくとも１つに対
   応してそれぞれ設けられ、各々が対応する前記第１の抵
   抗素子の両端を短絡するための第１のスイッチ回路と、 前記複数の第２の抵抗素子のうちの少なくとも１つに対
   応してそれぞれ設けられ、各々が対応する前記第２の抵
   抗素子の両端を短絡するための第２のスイッチ回路と、 前記第１の電源ノードと前記第１の内部ノードとの間に
   形成される電流経路の抵抗値と、前記第２の内部ノード
   と前記第２の電源ノードとの間に形成される電流経路の
   抵抗値との比率に応じて、前記第２の電圧のレベルを設
   定するための電圧調整部とを含み、 前記電圧切換制御回路は、前記複数の状態のそれぞれに
   おいて、前記第１および第２のスイッチ回路の各々のオ
   ンおよびオフを、前記外部指示に応じて制御する、請求
   項１記載の半導体集積回路装置。
5. 【請求項５】 前記外部指示は、前記複数の第１および
   第２のスイッチ回路のそれぞれに対応して、前記複数の
   動作状態の各々ごとに設定される複数の制御信号を含
   み、 前記第１および第２のスイッチ回路の各々は、対応する
   前記制御信号の活性化に応じてオンする、請求項４記載
   の半導体集積回路装置。
6. 【請求項６】 前記外部指示は、前記通常動作時および
   前記動作テスト時において共通に使用される外部制御信
   号を含み、 前記電圧切換制御回路は、 前記動作テスト時において、前記外部制御信号の信号レ
   ベル推移に関する情報を得るための検出回路と、 前記検出回路によって得られた前記情報に基づいて、前
   記第１および第２のスイッチ回路のそれぞれに対応し
   て、前記複数の動作状態の各々ごとに設定される複数の
   内部制御信号を生成するための内部制御信号生成部とを
   含み、 前記第１および第２のスイッチ回路の各々は、対応する
   前記内部制御信号の活性化に応じてオンする、請求項４
   記載の半導体集積回路装置。
7. 【請求項７】 前記複数の第１の抵抗の抵抗値の和と，
   前記複数の第２の抵抗の抵抗値の和とは、同様の値に設
   計され、 前記通常動作時において、前記第１および第２のスイッ
   チ回路の各々はオフされ、 前記電圧発生回路は、前記通常動作時において、前記第
   １および第３の電圧の平均値に前記第２の電圧を設定す
   る、請求項４記載の半導体集積回路装置。