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KR100465265B1 - 클럭 제어 방법 및 회로 - Google Patents

클럭 제어 방법 및 회로 Download PDF

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KR100465265B1
KR100465265B1 KR10-2001-0043661A KR20010043661A KR100465265B1 KR 100465265 B1 KR100465265 B1 KR 100465265B1 KR 20010043661 A KR20010043661 A KR 20010043661A KR 100465265 B1 KR100465265 B1 KR 100465265B1
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KR
South Korea
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clock
circuit
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output
signal
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사에끼다까노리
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엔이씨 일렉트로닉스 가부시키가이샤
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Abstract

본 발명에 따르면, 간단하고 용이한 구성에 의해, 고정밀도로 비정수 주파수 변환을 행할 수 있는 클럭 제어 회로 및 방법을 제공한다. 입력 클럭 또는 상기 입력 클럭으로부터 생성되는 클럭을 기준 클럭으로 하여, 상기 기준 클럭의 주기마다 상기 기준 클럭에 대한 위상을 미리 소정의 단위위상차만큼 가산 또는 감산하기 위한 제어 신호를 출력하는 제어 회로(102)와, 상기 입력 클럭을 입력받아 상기 제어 신호에 기초하여 상기 기준 클럭에 대하여 가산된 위상을 갖는 클럭을 출력하는 위상 조정 회로(101)를 구비한다.

Description

클럭 제어 방법 및 회로{CLOCK CONTROLLING METHOD AND CIRCUIT}
본 발명은 클럭 제어 회로 및 방법에 관한 것이다.
클럭 주기를 조정하는 회로는 위상 동기 루프(Phase Locked Loop: PLL) 회로를 구비하여 구성되어 있다. 도 27은 종래의 PLL 회로의 구성을 나타내는 도면이다. 도 27을 참조하면, 외부 클럭(324)과, 전압 제어 발진기(322)의 출력을 분주 회로(323)에서 분주한 신호가 위상 주파수 검출 회로(Phase Frequency Detector: PFD)(319)에 입력되고, 위상차에 따른 전압을 차지 펌프(320)가 출력하고, 루프 필터(321)에서 평활화된 전압이 전압 제어 발진기(Voltage Controlled Oscillator: VCO)(322)에 제어 전압으로서 공급되며, 그 제어 전압에 따른 주파수의 출력 클럭이 전압 제어 발진기(322)로부터 분주 회로(323)에 공급된다.
예를 들면 특개평11-284497호 공보에는, 지연 시간을 결정하기 위한 램프파 전압 및 임계치 전압을 동일 구성의 회로에서 발생시킬 수 있고, 램프파 전압과 임계치 전압을 각각 독립적으로 설정할 수 있기 때문에, 분자 및 분모 양자가 설정 가능한 분수의 지연 시간을 발생시킬 수 있는 프로그래머블 지연 발생기, 상기 프로그래머블 지연 발생기를 사용하여 누산기의 출력 펄스의 위상 보간을 행함으로써 조정없이 저스퓨리어스 출력 신호를 발생할 수 있는 주파수 합성기, 상기 프로그래머블 지연 발생기를 이용한 체배 회로, 프로그래머블 지연 발생기를 출력 펄스폭을 결정하는 지연 발생기에 이용한 듀티비 변환 회로, 그 프로그래머블 지연 발생기를 분주기와 위상 비교기 간에 삽입한 PLL 주파수 합성기 등이 제안되어 있다.
그러나, 도 27에 도시한 종래의 회로는 PLL 회로를 구비하고, 귀환계 회로를 이용하고 있기 때문에, 위상 조정에 시간을 필요로 하는 것 외에, 귀환계 특유의지터가 존재하는 문제점이 있다.
또한, 상술한 종래의 프로그래머블 지연 발생기는 임계치 전압 발생 회로 등의 전원 전압 발생 회로를 필요로 한다. 이 때문에, 회로 규모가 증대되는 문제점이 있다.
따라서, 상술한 종래의 문제점을 해결하기 위해 안출된 것으로, 본 발명은 간단하고 용이한 구성에 의해, 고정밀도로 비정수 주파수 변환을 행할 수 있는 클럭 제어 회로 및 방법을 제공하는데 그 목적이 있다.
도 1은 본 발명의 제1 실시예의 구성을 나타내는 도면.
도 2는 본 발명의 제1 실시예의 동작을 설명하기 위한 타이밍도.
도 3은 본 발명의 제2 실시예의 구성을 나타내는 도면.
도 4는 본 발명의 제3 실시예의 구성을 나타내는 도면.
도 5는 본 발명의 제3 실시예의 다상 클럭 생성 회로의 구성의 일례를 나타내는 도면.
도 6은 도 5의 4상 클럭 체배 회로의 구성의 일례를 나타내는 도면.
도 7은 도 6의 4상 클럭 체배 회로의 동작을 설명하기 위한 타이밍도.
도 8은 도 6의 타이밍차 분할 회로(인터폴레이터)의 회로 구성의 일례를 나타내는 도면.
도 9는 도 8의 타이밍차 분할 회로(인터폴레이터)의 동작을 설명하기 위한 타이밍도.
도 10은 타이밍차 분할 회로(인터폴레이터)의 회로 구성의 다른 예를 나타내는 도면.
도 11은 타이밍차 분할 회로(인터폴레이터)의 동작 원리를 설명하기 위한 도면.
도 12는 본 발명의 실시예에서 이용되는 내분비(internal division ratio) 가변형의 인터폴레이터의 회로 구성의 제1 예를 나타내는 도면.
도 13은 본 발명의 실시예에서 이용되는 내분비 가변형의 인터폴레이터의 회로 구성의 제2 예를 나타내는 도면.
도 14는 본 발명의 실시예에서 이용되는 내분비 가변형의 인터폴레이터의 회로 구성의 제3 예를 나타내는 도면.
도 15는 본 발명의 실시예에서 이용되는 내분비 가변형의 인터폴레이터의 회로 구성의 제4 예를 나타내는 도면.
도 16은 본 발명의 제4 실시예의 구성을 나타내는 도면.
도 17은 본 발명의 제4 실시예의 동작을 설명하기 위한 타이밍도.
도 18은 본 발명의 제5 실시예의 구성을 나타내는 도면.
도 19는 본 발명의 제5 실시예의 동작을 설명하기 위한 타이밍도.
도 20은 본 발명의 제6 실시예의 구성을 나타내는 도면.
도 21은 본 발명의 제6 실시예의 동작을 설명하기 위한 타이밍도.
도 22는 본 발명의 제7 실시예의 구성을 나타내는 도면.
도 23은 본 발명의 제8 실시예의 구성을 나타내는 도면.
도 24는 본 발명의 제9 실시예의 구성을 나타내는 도면.
도 25는 본 발명의 실시예에서 이용되는 16등분 인터폴레이터의 레이아웃을 나타내는 도면.
도 26은 본 발명의 실시예에 있어서 16등분 인터폴레이터를 이용한 위상 조정 회로의 출력 시뮬레이션 결과를 나타내는 파형도.
도 27은 종래의 클럭 제어 회로의 일례를 나타내는 도면.
<도면의 주요 부분에 대한 부호의 설명>
1 : 클럭
2 : 1/4 분주 회로
4a : 타이밍차 분할 회로
4b : 다중화 회로
4c : 펄스폭 보정 회로
5 : 4상 클럭 체배 회로
6 : 주기 검지 회로
7 : 제어 신호(용량 선택 주파수 조정 신호)
10 : 체배용 인터폴레이터
20 : 로터리 스위치
30 : 인터폴레이터(미세 조절용 인터폴레이터)
40 : 제어 회로
50 : 합성기
60 : 분주 회로
101 : 위상 조정 회로
102, 202 : 제어 회로
103 : 분주 회로
110 : 인터폴레이터
111 : 디코더
112 : 가산 회로
113, 114 : D형 플립플롭
201 : 다상 클럭 생성 회로
203 : 셀렉터
211∼216 : D형 플립플롭
217∼211 : 인터폴레이터
319 : 위상 비교 회로
320 : 차지 펌프
321 : 루프 필터
322 : 전압 제어 발진기
323 : 분주 회로
324 : 외부 클럭
325 : UP 신호
326 : DOWN 신호
상기 목적을 달성하기 위한 본 발명은, 클럭을 입력받아 일정 주기마다 상기 클럭에 대한 위상차를 미리 정해진 소정의 단위위상차만큼 가산 또는 감산하여 이루어지는 위상차를 갖는 출력 클럭을 출력하는데 있다.
본 발명은 입력 클럭 또는 상기 입력 클럭으로부터 생성되는 클럭을 기준 클럭으로 하여, 상기 기준 클럭의 주기마다 상기 기준 클럭에 대한 위상을 소정의 단위위상차만큼 가산 또는 감산하기 위한 제어 신호를 출력하는 제어 수단과, 상기 입력 클럭을 입력받아 상기 제어 신호에 기초하여, 상기 기준 클럭에 대하여 미리 정해진 소정의 단위위상차만큼 가산 또는 감산하여 이루어지는 위상을 갖는 출력 클럭을 생성 출력하는 위상 조정 수단을 구비하고, 상기 기준 클럭의 주파수에 대하여 비정수 관계에 있는 주파수의 출력 클럭을 출력 가능하게 하고 있다.
본 발명에 있어서는, 입력 클럭을 분주하여 이루어지는 분주 클럭을 출력하는 분주 회로와, 상기 분주 회로로부터 출력되는 분주 클럭에 기초하여, 상기 분주클럭에 대한 위상차를 단위위상차만큼 가산 또는 감산하기 위한 제어 신호를 생성하는 제어 회로와, 상기 입력 클럭을 입력받아 상기 제어 회로로부터의 제어 신호로 설정되는 위상 신호를 생성 출력하는 위상 조정 회로를 구비한 구성으로 하여도 된다.
본 발명에 있어서는, 입력 클럭으로부터 서로 위상이 다른 제1 내지 제N 클럭(하기에서, "다상 클럭"이라 함)을 생성 출력하는 다상 클럭 생성 회로와, 상기 제1 내지 제N 클럭을 입력받아 그 중 하나를 선택 출력하는 셀렉터와, 상기 입력 클럭을 입력받아 상기 제1 내지 제N 클럭을 순차적으로 선택하는 선택 신호를 생성하여 상기 셀렉터에 공급하는 제어 회로를 구비한 구성으로 하여도 된다. 상기 목적은, 특허 청구 범위의 각 청구항의 발명에 의해 달성되는 것은 하기의 실시 형태, 실시예 등의 설명으로부터 당업자에게는 분명해질 것이다.
본 발명의 실시 형태에 대하여 이하에 설명한다. 본 발명의 일 실시 형태는, 입력 클럭 또는 상기 입력 클럭으로부터 생성되는 클럭을 기준 클럭으로 하여, 상기 기준 클럭의 클럭 주기마다, 상기 기준 클럭에 대한 위상을 미리 소정의 단위위상차만큼 가산 또는 감산하기 위한 선택 신호를 출력하는 제어 회로(도 1의 참조 부호 "102")와, 상기 입력 클럭을 입력받아 상기 선택 신호에 기초하여, 상기 기준 클럭에 대하여 상기 가산되어 이루어지는 위상을 갖는 클럭을 출력하는 위상 조정 회로(도 1의 참조 부호 "101")를 구비한다.
본 발명은, 다른 실시 형태에 있어서, 입력 클럭을 분주하는 분주 회로(도 3의 참조 부호 "103")와, 상기 분주 회로에서 분주된 클럭에 기초하여, 상기 분주클럭에 대한 위상차를 단위위상차만큼 가산 또는 감산하기 위한 제어 신호를 생성하는 제어 회로(도 3의 참조 부호 "102")와, 입력 클럭을 입력받아 상기 입력 클럭 신호에 대하여, 상기 제어 회로로부터의 제어 신호로 설정되는 위상 신호를 생성하는 위상 조정 회로(도 3의 참조 부호 "101")를 구비한다.
본 발명은, 다른 실시 형태에 있어서, 입력 클럭으로부터 서로 위상이 다른 제1 내지 제N 클럭(하기에서, "다상 클럭"이라 함)을 생성하는 다상 클럭 생성 회로(도 4의 참조 부호 "201")와, 상기 제1 내지 제N 클럭을 입력하여 그 중 하나를 선택 출력하는 셀렉터(도 4의 참조 부호 "203")와, 상기 입력 클럭을 입력받아 상기 제1 내지 제N 클럭을 순차적으로 선택하는 선택 신호를 공급하는 제어 회로(도 4의 참조 부호 "202")를 구비한다.
본 발명에 있어서는, 위상 조정 회로를 입력되는 2개의 신호의 타이밍차를 분할하여 신호를 출력하는 인터폴레이터로 구성하고, 클럭 신호를 분주 회로에서 분주한 신호와 그 분주 신호를 소정 클럭 주기만큼 지연시킨 신호를 인터폴레이터에 입력하고, 상기 클럭 신호에 기초하여, 상기 인터폴레이터에 있어서의 타이밍차의 분할치를 가변시키는 제어 회로를 구비한다.
2개의 입력 신호의 타이밍차를 분할한 신호를 출력하는 인터폴레이터를 복수 구비하고, 상기 복수의 인터폴레이터에 있어서의 타이밍차의 분할치는 서로 다른 값으로 설정되며, 서로 위상이 다른 복수(N개)의 클럭에 대하여 복수조의 2개의 클럭이 각각 상기 복수의 인터폴레이터에 입력되고, 하나의 인터폴레이터에 있어서, 양단의 제1과 제N 클럭을 입력으로 하는 구성으로 하여도 된다.
본 발명은, 다른 실시 형태에 있어서, 입력 클럭에 기초하여 상기 입력 클럭의 주파수를 체배한 서로 위상이 다른 제1 내지 제N 클럭(하기에서, "다상 체배 클럭"이라 함)을 생성하는 다상 체배 클럭 생성 회로(도 20의 참조 부호 "10")와, 상기 제1 내지 제N 클럭 중 2개의 클럭 신호를 선택하는 스위치(도 20의 참조 부호 "20")와, 상기 스위치로부터 선택 출력되는 2개 클럭 신호를 입력받아 상기 2개의 클럭 신호의 타이밍차를 분할한 신호를 출력하는 인터폴레이터(도 20의 참조 부호 "30")와, 상기 스위치 전환 및 인터폴레이터의 타이밍 분할치를 설정하는 제어 신호를 출력하는 제어 회로(도 20의 참조 부호 "40")를 구비한다.
본 발명은, 또 다른 실시 형태에 있어서, 입력 클럭에 기초하여 상기 입력 클럭을 일단 분주하여 다상 클럭을 생성하고, 그 다상 클럭의 주파수를 체배한 서로 위상이 다른 제1 내지 제N 클럭(하기에서, "다상 체배 클럭"이라 함)을 생성하는 다상 체배 클럭 생성 회로(도 22의 참조 부호 "10")와, 상기 제1 내지 제N 클럭이 인접하는 2개의 클럭 신호를 2조 선택하는 스위치(도 22의 참조 부호 "20")와, 상기 스위치로부터 출력되는 제1조의 2개의 클럭 신호를 입력받아 상기 2개의 클럭 신호의 타이밍차를 분할한 신호를 출력하는 제1 인터폴레이터(도 22의 참조 부호 "301")와, 상기 스위치로부터 출력되는 제2조의 2개의 클럭 신호를 입력받아 상기 2개의 클럭 신호의 타이밍차를 분할한 신호를 출력하는 제2 인터폴레이터(도 22의 참조 부호 "302")와, 상기 제1 및 제2 인터폴레이터의 출력을 입력받아 상기 2개의 출력 타이밍차를 분할한 신호를 출력하는 제3 인터폴레이터(도 22의 참조 부호"302")와, 상기 스위치의 전환 및 상기 인터폴레이터의 타이밍차 분할치를 설정하는 제어 신호를 출력하는 제어 회로(도 22의 참조 부호 "40")를 구비한다.
다상 체배 클럭 생성 회로는 입력 클럭을 분주하여 서로 위상이 다른 복수의 클럭(하기에서, "다상 클럭"이라 함)을 생성 출력하는 분주 회로(도 5의 참조 부호 "2")와, 입력 클럭의 주기를 검지하는 주기 검지 회로(도 5의 참조 부호 "6")와, 상기 분주 회로로부터 출력되는 다상 클럭을 입력으로 하고, 상기 클럭을 체배한 다상 클럭을 생성하는 다상 클럭 체배 회로(도 5의 참조 부호 "5")를 구비하며, 상기 다상 클럭 체배 회로(5)는 2개의 입력 타이밍차를 분할한 신호를 출력하는 복수의 타이밍차 분할 회로(도 6의 참조 부호 "4a1∼4a8")와, 2개의 상기 타이밍차 분할 회로의 출력을 각각 다중화하여 출력하는 복수의 다중화 회로(도 6의 참조 부호 "4b1∼4b4")를 구비하고, 상기 복수의 타이밍차 분할 회로는 동일 위상의 클럭을 입력으로 하는 타이밍차 분할 회로(도 6의 참조 부호 "4a1, 4a3, 4a5및 4a7")와, 위상이 서로 인접하는 2개의 클럭을 입력으로 하는 타이밍차 분할 회로(도 6의 참조 부호 "4a2, 4a4, 4a6및 4a8")를 구비하고 있다.
다상 클럭 체배 회로(5)는 n상의 클럭(제1 내지 제n 클럭)을 입력받아 2개의 입력 타이밍차를 분할한 신호를 출력하는 2n개의 타이밍차 분할 회로(도 6의 참조 부호 "4a1∼4a8")를 구비하고, 2I - 1번째(단, 1 ≤I ≤n)의 타이밍차 분할 회로(도 6의 참조 부호 "4a1, 4a3, 4a5및 4a7")는 상기 2개의 입력으로서 I번째의 동일 클럭을 입력으로 하고, 2I번째(단, 1 ≤I ≤n)의 타이밍차 분할 회로(도 6의 참조 부호 "4a2, 4a4, 4a6, 4a8")는 I번째의 클럭과, (I + 1 mod n)번째(단, mod는 잉여 연산을 나타내고, I + 1 mod n은 I + 1을 m으로 나눈 나머지)의 클럭을 입력으로 하고, J번째(단, 1 ≤J ≤2n)의 타이밍차 분할 회로의 출력과 (J + 2 mod n)번째(단, J + 2 mod n은 J + 2를 n으로 나눈 나머지)의 타이밍차 분할 회로의 출력을 입력으로 하는 2n개의 펄스폭 보정 회로(도 6의 참조 부호 "4c1∼4c8")와, K번째(단, 1 ≤K ≤n)의 펄스폭 보정 회로의 출력과 (K + n)번째의 펄스폭 보정 회로의 출력을 입력으로 하는 n개의 다중화 회로(도 6의 참조 부호 "4b1∼4b4")를 구비하고 있다.
본 발명은, 또 다른 실시 형태에 있어서, 입력 클럭을 입력받아 상기 입력 클럭의 분주된 서로 위상이 다른 클럭을 생성하는 분주 회로(도 23의 참조 부호 "60")와, 상기 분주 회로로부터 출력되는 제1조의 2개의 클럭 신호를 입력받아 상기 2개의 클럭 신호의 타이밍차를 분할한 신호를 출력하는 제1 인터폴레이터(도 23의 참조 부호 "301")와, 상기 스위치로부터 출력되는 제2조의 2개의 클럭 신호를 입력받아 상기 2개의 클럭 신호의 타이밍차를 분할한 신호를 출력하는 제2 인터폴레이터(도 23의 참조 부호 "302")와, 상기 제1 및 제2 인터폴레이터의 출력을 입력받아 상기 2개의 출력의 타이밍차를 분할한 신호를 출력하는 제3 인터폴레이터(도 23의 참조 부호 "303")와, 상기 스위치의 전환 및 상기 인터폴레이터의 타이밍 분할치를 설정하는 제어 신호를 출력하는 제어 회로(도 23의 참조 부로 "40")를 구비한다.
본 발명은, 또 다른 실시 형태에 있어서, 입력 클럭에 기초하여, 그 입력 클럭을 체배하여 이루어지는 서로 위상이 다른 복수의 클럭을 생성하는 다상 체배 클럭 생성 회로(도 24의 참조 부호 "10")와, 다상 체배 클럭 생성 회로로부터 출력되는 복수의 클럭 중, 위상이 서로 인접하는 2개의 클럭을 입력받아 그 2개의 클럭 타이밍차를 각각 서로 다른 소정의 내분비로 분할한 신호를 각각 출력하는 복수 인터폴레이터(도 24의 참조 부호 "301∼30n")와, 복수의 인터폴레이터의 출력을 입력하여 이들을 다중화하고 하나의 출력 신호를 출력하는 합성기(도 24의 참조 부호 "50")를 구비하여 구성된다.
이 실시 형태에 있어서, 다상 체배 클럭 생성 회로가 N상(단, N은 소정의 양의 정수)의 클럭을 생성하고, 인터폴레이터(30)를 M개(단, M은 M ≤N이 되는 양의 정수) 구비하고, i번째의 상기 인터폴레이터에는 i번째와 i + 1번째의 클럭(단, i는 1∼M의 정수이고, n + 1번째의 클럭은 1번째의 클럭으로 함)이 입력되고, 각 인터폴레이터에 있어서의 2개의 입력 신호의 타이밍차를 분할하는 내분비는 i번째(단, i는 1∼M의 정수)의 인터폴레이터보다도 i + 1번째의 인터폴레이터가 소정 단위 스텝만큼 크거나 작은 값으로 설정되어 있고, M개의 인터폴레이터로부터 M상의 클럭이 출력되며, 상기 합성기로부터 M체배의 클럭이 출력되는 구성으로 하여도 된다. 이 경우, 각 인터폴레이터에 있어서의 2개의 입력 신호의 타이밍차를 분할하는 내분비는 고정치가 된다.
상기한 본 발명의 실시 형태에 있어서, 인터폴레이터는, 예를 들면, 도 12 내지 도 15를 참조하면, 제1 및 제2 입력 신호를 입력으로 하여 상기 제1 및 제2 입력 신호의 소정의 논리 연산 결과를 출력하는 논리 회로(NAND01)와, 제1 전원과 내부 노드(N31) 간에 접속되며, 상기 논리 회로의 출력 신호를 제어 단자에 입력으로 하고, 상기 제1 및 제2 입력 신호가 제1 값일 때, 온 상태가 되는 제1 스위치 소자(MP1)와, 상기 내부 노드가 입력단에 접속되며, 상기 내부 노드의 용량 단자 전압과 임계치와의 대소 관계가 반전된 경우에 출력 논리치를 변화시키는 버퍼 회로(INV3)와, 상기 내부 노드와 제2 전원 간에 직렬로 접속되며, 상기 제1 입력 신호(IN1)가 제2 값일 때 공통으로 온 상태가 되는 제2 스위치 소자(MN11)와, 제어 회로(도 20의 참조 부호 "40" 등)로부터의 제어 신호(PH)에 기초하여 각각 온·오프 제어되는 제3 스위치 소자(MN21)와, 정전류원(IO)을 포함하는 직렬 회로를 복수개 병렬로 구비하고, 상기 내부 노드와 제2 전원 간에 직렬로 접속되며, 상기 제2 입력 신호가 제2 값일 때 공통으로 온 상태가 되는 제4 스위치 소자(MN12)와, 상기 제어 회로로부터의 제어 신호에 기초하여 각각 온·오프 제어되는 상기 제5 스위치 소자(MN22)와, 정전류원(IO)을 포함하는 직렬 회로를 복수개 병렬로 구비하고 있다. 또, 제3 스위치 소자(MN21)를 내부 노드(N31)측에 접속하고, 제2 스위치 소자(MN11)를 정전류원(IO)측에 접속하도록 그 배치를 교체해도 되는 것은 물론이며, 제4 스위치 소자(MN12)와, 제5 스위치 소자(MN22)의 배치를 교체해도 되는 것은 물론이다.
내부 노드(N31)와 상기 제2 전원 간에는 직렬 접속된 제6 스위치 소자와 용량이 복수개 서로 병렬 접속되고(MN31∼MN34 및 CAP11∼CAP14), 상기 제6 스위치 소자군(MN31∼MN34)의 제어 단자에 공급되는 주기 제어 신호(7)로 상기 내부 노드에 부가되는 상기 용량의 값이 선택적으로 정해진다.
<실시예>
상기한 본 발명의 실시 형태에 대하여 더욱 상세하게 설명하기 위해, 본 발명의 실시예에 대하여 도면을 참조하여 이하에 설명한다.
도 1은 본 발명의 제1 실시예의 구성을 나타내는 도면이다. 도 1을 참조하면, 본 발명의 제1 실시예는 입력 클럭을 입력받아 그 입력 클럭 또는 그 입력 클럭으로부터 생성되는 신호를 기준 클럭으로 하여, 그 기준 클럭에 대하여 위상을 조정하여 출력 클럭을 출력하는 위상 조정 회로(101)와, 입력 클럭과 코드 정보를 입력받아 선택 신호를 위상 조정 회로(101)로 출력하는 제어 회로(102)를 구비하고 있다. 이 위상 조정 회로(101)는 후술하는 바와 같이, 바람직하게는, 타이밍차를 분할하는 내분비가 가변적으로 설정되는 인터폴레이터로 구성된다.
제어 회로(102)는, 예를 들면, 초기치 0으로부터, 소정의 단위 m(m = 1, 2, 3, …)을, 입력 클럭을 입력할 때마다 증가(0, m, 2 m, 3 m, …)시키는 가산 회로와, 가산 결과를 디코딩하고, 그 가산 결과에 대응하는 선택 신호(제어 신호)를 위상 조정 회로(101)로 출력하는 구성으로 하여도 된다. 소정의 단위 m의 값은 외부로부터 제어 회로(102)에 입력되는 코드 신호에 의해 설정된다.
또, 제어 회로(102)는 초기치 N으로부터, 소정의 단위 m(m = 1, 2, 3, …)을 입력 클럭을 입력할 때마다 감소(N, N - m, N - 2m, N - 3m, …)시키는 감산 회로와, 감산 회로의 감산 결과를 디코딩하고, 그 감산 결과에 대응하는 선택 신호(제어 신호)를 위상 조정 회로(101)로 출력하는 구성으로 하여도 된다.
위상 조정 회로(101)는 제어 회로(102)로부터의 선택 신호에 기초하여, 클럭 주기 tCK의 입력 클럭의 에지(예를 들면, 상승 에지)에 대하여, 제어 회로(102)로부터의 선택 신호로 결정되는 단위위상차를 Δφ로 했을 때, 그 에지에 대하여, 0, Δφ, 2Δφ, 3Δφ, …, (n - 1)Δφ, nΔφ, …의 위상차의 신호를 출력한다. 단, nΔφ는 위상차 "0"과 등가이다.
제어 회로(102)로부터의 선택 신호 m이 "1"일 때의 단위위상차를 Δφ로 한 경우, 선택 신호가 "m"일 때는 위상 조정 회로(101)에 있어서의 단위위상차는 mΔφ가 되고, 클럭 주기 tCK의 입력 클럭의 에지에 대하여, 입력 클럭마다 0, mΔφ, 2mΔφ, 3mΔφ, …, (n - 1)mΔφ, nmΔφ, …의 위상 신호를 출력한다. 단, 단위위상차 Δφ가 tCK/n일 때, nmΔφ는 위상차 "0"과 등가이다.
도 2는 본 발명의 제1 실시예의 동작 원리를 설명하기 위한 타이밍도이다. 도 2를 참조하면,
클럭 사이클 1의 입력 클럭의 상승 에지에 대한 출력 클럭의 위상차는 0,
클럭 사이클 2의 입력 클럭의 상승 에지에 대한 출력 클럭의 위상차는 Δφ,
클럭 사이클 3의 입력 클럭의 상승 에지에 대한 출력 클럭의 위상차는 2Δφ,
…가 된다.
출력 클럭의 주기는 tCK + Δφ가 되고, 주기 tCK의 입력 클럭 주파수 f=1/tCK를 주파수 f' = 1/(tCK + Δφ)로 주파수 변환하며, 클럭 주기를 입력 클럭 주파수의 정수비 이외(비정수)의 값(= 1 + Δφ/tCK)으로 주파수 변환하고 있다.
도 2에 있어서, 출력 클럭과 입력 클럭을 교체한 것이 제어 회로(102)를 감산 회로와 디코더로 구성한 경우의 타이밍 동작이 된다. 제어 회로(102)를 감산 회로로 구성한 경우, 클럭 사이클마다 입력 클럭의 상승 에지에 대한 출력 클럭의 위상차는 -Δφ, -2Δφ, …가 된다.
다음에 본 발명의 제2 실시예에 대하여 설명한다. 도 3은 본 발명의 제2 실시예의 구성을 나타내는 도면이다. 도 3을 참조하면, 본 발명의 제2 실시예는 입력 클럭을 분주하는 분주 회로(103), 제어 회로(102) 및 위상 조정 회로(101)를 구비하고 있다. 분주 회로(103)는 입력 클럭을 입력하여 분주한다.
제어 회로(102)는 초기치 0으로부터 코드 신호 m(m=1, 2, 3, …)을 입력 클럭을 입력할 때마다 증가(0, m, 2 m, 3 m, …)시키는 가산 회로와, 그 값을 디코딩하고, 그 값에 대응하는 선택 신호를 위상 조정 회로(101)로 출력하는 디코더를 구비하고 있다.
위상 조정 회로(101)는 단위위상차를 Δφ로 했을 때, 입력 클럭마다 입력 클럭의 에지에 대하여, 제어 회로(102)로부터의 선택 신호에 기초하여 0, mΔφ, 2mΔφ, 3mΔφ, …, (n - 1)mΔφ, nmΔφ, …의 위상차의 신호를 출력한다. 단, 단위위상차 Δφ가 tCK/n일 때, nmΔφ는 위상차 "0"과 등가이다.
주기 tCK의 입력 클럭의 주파수 f = 1/tCK를 주파수 f' = 1/(tCK + Δφ)로변환하고, 출력 클럭의 주기를 tCK + Δφ로 하여 클럭 주기를 정수비 이외의 값으로 변경 가능하게 하고 있다.
본 발명의 제2 실시예에 있어서도, 제어 회로(102)를 감산 회로와 디코더로 구성해도 되는 것은 물론이다.
다음에 본 발명의 제3 실시예에 대하여 설명한다. 도 4는 본 발명의 제3 실시예의 구성을 나타내는 도면이다. 도 4를 참조하면, 본 발명의 제3 실시예는 다상 클럭 생성 회로(201), 셀렉터(202) 및 셀렉터(202)로의 선택 신호를 공급하는 제어 회로(203)를 구비하고 있다.
다상 클럭 생성 회로(201)로부터 출력되는, 예를 들면, n상의 제1∼제N 클럭(위상이 인접하는 클럭의 타이밍(위상)차 Δφ= tCK/n)에 대하여, 제어 회로(203)로부터의 제어 하에서, 셀렉터(202)로 제1 클럭으로부터 제n 클럭을 순회적으로 선택함으로써, 예를 들면,
클럭 사이클 1에서는 제1 클럭을 선택하고, 입력 클럭의 상승 에지에 대한 출력 클럭의 위상차는 0,
클럭 사이클 2에서는 제2 클럭을 선택하고, 입력 클럭의 상승 에지에 대한 출력 클럭의 위상차는 Δφ,
클럭 사이클 3에서는 제3 클럭을 선택하고, 입력 클럭의 상승 에지에 대한 출력 클럭의 위상차는 2Δφ,
…가 된다.
출력 클럭의 주기는 tCK + Δφ가 되고, 주기 tCK의 입력 클럭의 주파수 f =1/tCK를 주파수 f' = 1/(tCK + Δφ)로 변환하고, 클럭 주기를 정수비 이외의 값(= 1 + Δφ/tCK)으로 변경 가능하게 하고 있다.
상기한 본 발명의 실시예에 대하여 더욱 상세하게 설명한다. 이하에서는, 본 발명의 특징의 하나를 이루는 타이밍차 분할 회로(인터폴레이터)에 관한 설명의 순서 관계를 고려하여, 도 4의 회로 구성으로부터 그 상세한 설명을 한다.
도 5는 도 4의 다상 클럭 생성 회로(201)의 구성의 일례를 나타내는 도면이다. 도 6은 본 발명의 일 실시예로서, 4상 클럭을 생성하기 위한 다상 클럭 생성 회로(201)로서 체배용 인터폴레이터의 구성의 구체예를 나타내는 도면이다.
도 5에 도시한 바와 같이, 4상 클럭 생성 회로는 입력 클럭 1을 4분주하고, 4상 클럭 Q1∼Q4를 출력하는 1/4 분주 회로(2)와, n단 종속 접속된 4상 클럭 체배 회로(51∼5n)와, 주기 검지 회로(6)를 구비하고 있다. 최종단의 4상 클럭 체배 회로(5n)로부터는 2n 체배된 4상 클럭 Qn1∼Qn4가 출력된다. 또, 4상 클럭 체배 회로단의 갯수 n은 임의의 수이다.
1/4 분주 회로(2)는 입력 클럭(1)을 1/4 분주하여 4상 클럭 Q1, Q2, Q3 및 Q4를 생성하고, 이 클럭 Q1, Q2, Q3 및 Q4를 4상 클럭 체배 회로(51)에서 체배한 4상 클럭 Q11, Q12, Q13 및 Q14를 생성하고, 마찬가지로 4상 클럭 체배 회로(5n)로부터 2n 체배한 4상 클럭 Qn1, Qn2, Qn3 및 Qn4를 얻는다.
주기 검지 회로(6)는 고정 단수의 링 오실레이터 및 카운터로 구성되며, 클럭(1)의 주기 중 링 오실레이터의 발진 횟수를 카운터로 카운트하고, 카운트 수에 따라서 제어 신호(7)를 출력하고, 4상 클럭 체배 회로(5) 내의 부하를 조정한다.이 주기 검지 회로(6)에 의해, 클럭 주기의 동작 범위 및 소자의 특성 변동이 해소된다.
도 6의 (a)는 도 5에 도시한 4상 클럭 체배 회로(5)의 구성의 일례를 나타내는 도면이다. 또, 도 5에 도시한 4상 클럭 체배 회로(51∼5n)는 모두 동일한 구성이 된다. 도 6의 (a)를 참조하면, 이 4상 클럭 체배 회로(5)는 8조의 타이밍차 분할 회로(4a1∼4a8)와, 8개의 펄스폭 보정 회로(4c1∼4c8)와, 4조의 다중화 회로(4b1∼4b4)로 구성되어 있다. 도 6의 (b)는 펄스폭 보정 회로(4c)의 구성을 나타내는 도면이고, 제2 입력을 인버터(17)에서 반전한 신호와, 제1 입력을 입력으로 하는 NAND 회로(16)를 포함한다. 도 6의 (c)는 다중화 회로(4b)의 구성을 나타내는 도면이고, 2-입력 NAND 회로(18)를 포함한다.
도 7은 도 6에 도시한 4상 클럭 체배 회로(5)의 타이밍 동작을 나타내는 신호 파형도이다. 클럭 T21의 상승은 클럭 Q(n - 1)1의 상승으로부터 타이밍차 분할 회로(4a1)의 내부 지연분의 지연으로 결정되고, 클럭 T22의 상승은 클럭 Q(n - 1)1의 상승과 클럭 Q(n - 1)2의 상승 타이밍의 타이밍차 분할 회로(4a2)에서의 타이밍 분할과 내부 지연분의 지연으로 결정되며, 이하 마찬가지로 하여, 클럭 T26의 상승은 클럭 Q(n - 1)3의 상승과 클럭 Q(n - 1)4의 상승 타이밍의 타이밍차 분할 회로(4a6)에서의 타이밍 분할과 내부 지연분의 지연으로 결정되고, 클럭 T27의 상승은 클럭 Q(n - 1)4의 상승 타이밍의 타이밍차 분할 회로(4a7)에서의 내부 지연분의지연으로 결정되며, 클럭 T28의 상승은 클럭 Q(n - 1)4의 상승과 클럭 Q(n - 1)1의 상승 타이밍의 타이밍차 분할 회로(4a8)에서의 타이밍 분할과 내부 지연분의 지연으로 결정된다.
클럭 T21 및 T23은 펄스폭 보정 회로(4c1)에 입력되고, 펄스폭 보정 회로(4c1)에서는 클럭 T21에서 결정되는 하강 에지 및 클럭 T23에서 결정되는 상승 에지를 갖는 펄스 P21을 출력한다. 마찬가지의 수순으로 펄스 P22∼P28이 생성되며, 클럭 P21∼P28은 위상이 45°씩 어긋난 듀티 25%의 8상 펄스군이 된다. 이 클럭 P21과 위상이 180°만큼 어긋난 클럭 P25는 다중화 회로(4b1)에서 다중화 반전되어 듀티 25%의 클럭 Qn1로서 출력된다.
마찬가지로 하여, 클럭 Qn2∼Qn4가 생성된다. 클럭 Qn1∼Qn4는 위상이 90°씩 어긋난 듀티 50%의 4상 펄스군이 되고, 클럭 Qn1∼Qn4의 주기는 클럭 Q(n-1)1∼Q(n-1)4로부터 클럭 Qn1∼Qn4를 생성하는 과정에서 주파수가 2배로 체배된다.
도 8의 (a) 및 도 8의 (b)는 도 7에 도시한 타이밍차 분할 회로(4a1및 4a2)의 구성의 일례를 각각 나타내는 도면이다. 이들 회로는 서로 동일한 구성으로 되어 있고, 2개의 입력이 동일한 신호인지, 인접하는 2개의 신호가 입력되는지가 다르다. 즉, 타이밍차 분할 회로(4a1)에서는 동일 입력 Q(n - 1)1이 2-입력 NOR51에 입력되고, 타이밍차 분할 회로(4a2)에서는 Q(n - 1)1과 Q(n - 1)2가 2-입력 NOR61에입력되어 있는 것 외에, 타이밍차 분할 회로는 동일한 구성이다. 2-입력 NOR51 및 NOR61은 주지와 같이, 전원 VDD와 출력단 간에 직렬로 접속되며, 입력 신호 IN1 및 IN2를 게이트에 각각 입력하는 2개의 P채널 MOS 트랜지스터와, 출력단과 접지 간에 병렬로 접속되며, 입력 신호 IN1 및 IN2를 게이트에 각각 입력하는 2개의 N채널 MOS 트랜지스터를 포함한다.
2-입력 NOR51(NOR61)의 출력 노드인 내부 노드 N51(N61)은 인버터 INV51 (INV61)의 입력단에 접속되고, 내부 노드와 접지 간에는 N채널 MOS 트랜지스터 MN51과 용량 CAP51을 직렬 접속한 회로, N채널 MOS 트랜지스터 MN52와 용량 CAP52를 직렬 접속한 회로, N채널 MOS 트랜지스터 MN53과 용량 CAP53을 직렬 접속한 회로를 병렬로 접속하고, 각 N채널 MOS 트랜지스터 MN51, MN52 및 MN53의 게이트에는 주기 검지 회로(6)로부터의 제어 신호(7)가 각각 접속되어 온·오프 제어된다. N채널 MOS 트랜지스터 MN51, MN52 및 MN53의 게이트 폭과, 용량 CAP51, CAP52 및 CAP53은, 그 사이즈비가, 예를 들면, 1 : 2 : 4로 되어 있고, 주기 검지 회로(6)(도 5 참조)로부터 출력되는 제어 신호(7)에 기초하여, 공통 노드에 접속되는 부하를 8단계로 조정함으로써, 클럭 주기가 설정된다.
도 9는 도 8에 도시한 타이밍차 분할 회로(4a1및 4a2)의 동작을 설명하기 위한 타이밍도이다.
타이밍차 분할 회로(4a1)에 대해서는, 클럭 Q(n - 1)1의 상승 에지에 의해 노드 N51의 전하가 NOR51의 N채널 MOS 트랜지스터를 통해 인출되고, 노드 N51의 전위가 인버터 INV51의 임계치에 도달한 지점에서 인버터 INV51의 출력인 클럭 T21이 상승한다. 인버터 INV51의 임계치에 도달할 때까지 인출할 필요가 있는 노드 N51의 전하를 CV(단, C는 용량치이고, V는 전압임)로 하고, NOR51의 N채널 MOS 트랜지스터에 의한 방전 전류를 I로 하면, 클럭 Q(n - 1)1의 상승으로부터 CV의 전하량을 전류치 2I로 방전하게 되고, 그 결과, 시간 CV/2I가 클럭 Q(n - 1)1의 상승 에지로부터 클럭 T21의 상승까지의 타이밍차(전파 지연 시간)를 나타내고 있다. 클럭 Q(n - 1)1이 로우 레벨일 때, 2-입력 NOR51의 출력측 노드 N51이 하이로 충전되고, 인버터 INV51의 출력 클럭 T21은 로우 레벨이 된다.
타이밍차 분할 회로(4a2)에 대해서는, 클럭 Q(n - 1)1의 상승 에지로부터 시간 tCKn(tCKn = 클럭 주기) 후의 기간에 노드 N61의 전하가 NOR61로 인출되고, 시간 tCKn 후에 클럭 Q(n - 1)2의 상승 에지로부터 노드 N61의 전위가 인버터 INV61의 임계치에 도달한 지점에서 클럭 T22의 에지가 상승한다. 노드 N61의 전하를 CV로 하고, 2-입력 NOR61의 NMOS 트랜지스터의 방전 전류를 I로 하면, 클럭 Q(n - 1)1의 상승으로부터 CV의 전하량을 tCKn 기간 I의 전류로 방전하고, 나머지의 기간을 전류 2I로 인출한 결과, 시간은 (수학식 1)과 같이 클럭 Q(n - 1)1의 상승 에지로부터 클럭 T22의 상승 에지의 타이밍차를 나타내고 있다.
즉, 클럭 T22와 클럭 T21의 상승 타이밍차는 tCKn/2가 된다.
클럭 Q(n - 1)1과 Q(n - 1)2 모두 로우 레벨이 되고, 2-입력 NOR61의 출력측 노드 N61이 NOR61의 PMOS 트랜지스터를 통해 전원으로부터 하이 레벨로 충전된 경우, 클럭 T22가 상승한다.
도 7의 클럭 T22∼T28에 대해서도 마찬가지이며, 클럭 T21∼T28의 상승 타이밍차는 각각 tCKn/2가 된다.
펄스폭 보정 회로(4c1∼4c8)(도 6 참조)는 위상이 45°씩 어긋난 듀티 25%의 8상 펄스군 P21∼P28(도 7 참조)을 생성한다.
다중화 회로(4b1∼4b4)(도 6 참조)는 위상이 90°씩 어긋난 듀티 50%의 4상 펄스군 Qn1∼Qn4(도 7 참조)를 생성한다.
도 7의 클럭 Qn1∼Qn4가 도 4의 4상 클럭 생성 회로(201)로부터 출력되는 것으로 하면, Qn1∼Qn4를 입력하는 셀렉터(203)는 제어 회로(202)로부터의 선택 신호의 제어 하에서, 클럭 Qn1, Qn2, Qn3, Qn4의 순으로 선택되어 출력된다. 클럭 Qn1∼Qn4의 주기를 T로 하면, 주기 T(1 + 1/4)의 클럭이 셀렉터(203)로부터 출력된다.
도 10은 도 6 등의 4상 클럭 체배 회로에 이용되는 타이밍차 분할 회로의 다른 예를 나타내는 도면이다. 도 10을 참조하면, 제1 및 제2 입력 신호 IN1 및 IN2를 입력으로 하는 논리합 회로 OR1과, 전원 Vcc와 내부 노드 N26 간에 접속되며, 논리합 회로 OR1의 출력 신호를 게이트 입력으로 하는 P채널 MOS 트랜지스터 MP1과, 내부 노드 N26의 전위를 반전 출력하는 인버터 INV3과, 내부 노드 N26에 드레인이 접속되며, 제1 입력 신호 IN1 및 제2 입력 신호 IN2를 각각 게이트에 입력으로 하고, 소스가 정전류원 IO에 접속되는 N채널 MOS 트랜지스터 MN1 및 MN2를 구비하고 있다. 내부 노드 N26과 접지 간에는 N채널 MOS 트랜지스터를 포함하는 스위치 소자 MN11∼MN15와, 용량 CAP11∼CAP15가 접속되며, N채널 MOS 트랜지스터를 포함하는 스위치 소자 MN11∼MN15의 제어 단자(게이트 단자)에는, 도 8을 참조하여 설명한 타이밍차 분할 회로와 마찬가지로, 도 5의 주기 검지 회로(6)로부터 출력되는 제어 신호(7)가 접속되고, 제어 신호(7)의 값에 의해 N채널 MOS 트랜지스터 MN11∼MN15가 온·오프 제어되며, 내부 노드 N26에 부가되는 용량치가 결정된다. 용량 CAP11∼CAP15의 용량치의 비는 16 : 8 : 4 : 2 : 1이 되고, N채널 MOS 트랜지스터 MN11∼MN15의 W(게이트 폭)/L(게이트 길이)비는 16 : 8 : 4 : 2 : 1이 된다.
제1 및 제2 입력 신호 IN1 및 IN2가 로우 레벨일 때, 논리합 회로 OR1의 출력은 로우 레벨이 되며, P채널 MOS 트랜지스터 MP1이 온(도통)되고, 이에 따라 내부 노드 N26이 전원 전위로 충전되어 인버터 INV3의 출력은 로우 레벨로 된다.
제1 및 제2 입력 신호 IN1 및 IN2 중 한쪽 또는 양쪽이 하이 레벨로 되면, 논리합 회로 OR1의 출력은 하이 레벨이 되며, P채널 MOS 트랜지스터 MP1이 오프되고, 내부 노드 N26과 전원 Vcc와의 전원 패스가 오프되고, 한편, N채널 MOS 트랜지스터 MN1과 MN2 중 한쪽 또는 양쪽이 온되어 내부 노드 N26이 방전되고, 내부 노드 N26의 전위가 전원 전위로부터 내려가기 시작하여 인버터 INV3의 임계치 이하로 내려 간 경우, 인버터 INV3의 출력은 로우 레벨로부터 상승하여 하이 레벨이 된다.
도 11은 도 8 및 도 10에 도시한 타이밍차 분할 회로(TMD)의 동작을 설명하기 위한 도면이다. 도 11의 (a)를 참조하면, 3개의 타이밍차 분할 회로(TMD)에 있어서, 제1 타이밍차 분할 회로(TMD)는 2-입력으로 동일한 입력 신호 IN1이 입력되어 출력 신호 OUT1을 출력하고, 제2 타이밍차 분할 회로(TMD)에는 입력 신호 IN1 및 IN2가 입력되어 출력 신호 OUT2를 출력하고, 제3 타이밍차 분할 회로(TMD)는 2-입력으로 동일한 입력 신호 IN2가 입력되어 출력 신호 OUT3을 출력한다. 이들 중, 입력 신호 IN1 및 IN2를 입력하여 출력 신호 OUT2를 출력하는 제2 타이밍차 분할 회로(TMD)가 도 8의 (b)의 타이밍차 분할 회로의 구성에 대응하고 있다. 또한, IN1을 공통으로 입력하는 타이밍차 분할 회로(TMD) 및 IN2를 공통으로 입력하는 타이밍차 분할 회로(TMD)는, 도 8의 (a)에 있어서, 동일 신호를 입력하는 구성으로 되고, 도 6의 타이밍차 분할 회로(4a2) 등의 구성에 대응하고 있다.
도 11의 (b)는 타이밍차 T의 입력 신호 IN1 및 IN2를 입력한 제1 내지 제3 타이밍차 분할 회로의 출력 신호 OUT1∼OUT3의 출력과, 제1 내지 제3 타이밍차 분할 회로의 내부 노드의 변화 A1∼A3을 나타내고 있다. 설명을 용이하게 하기 위해서, 내부 노드는 전위 "0"으로부터 충전되어 임계치 Vt를 초과했을 때, 출력 신호가 로우로부터 하이 레벨로 변화(상승)되는 것으로 한다.
도 11의 (b)를 참조하면, 입력 신호 IN1과 입력 신호 IN2 간에는 타이밍차(T)가 있고, 제1 타이밍차 분할 회로(TMD)는 지연 시간 t1의 출력 신호 OUT1을 출력하고, 제3 타이밍차 분할 회로(TMD)는 지연 시간 t3의 출력 신호 OUT3을 출력하고, 제2 타이밍차 분할 회로(TMD)는 지연 시간 t2의 출력 신호 OUT2를 출력하고, 지연 시간 t2는 지연 시간 t1과 t3을 분할(내분)한 값으로 되어 있다.
또한, t3 = T + CV/2I로 된다(도 11의 (c) 참조). 단, 내부 노드가 입력단에 접속되는 버퍼 회로(인버터)의 임계치를 초과할 때까지 방전하는 전하를 CV로 한다.
다음에, 본 발명의 실시예의 위상 조정 회로(101) 등에서 이용되며, 입력하는 2개의 신호의 타이밍차를 분할하는 내분비를 가변적으로 설정할 수 있는 인터폴레이터의 구성에 대하여 설명한다.
도 12는 도 1의 위상 조정 회로(101) 등을 구성하는 타이밍차의 내분비를 가변적으로 설정할 수 있는 인터폴레이터의 회로 구성의 일례를 나타내는 도면이다. 도 12를 참조하면, 이 인터폴레이터는 소스가 전원 Vcc에 접속되고, 드레인이 내부 노드 N31에 접속되며, 제1 및 제2 입력 신호 IN1 및 IN2를 입력으로 하는 부정 논리곱 회로 NAND01의 출력 신호를 게이트에 입력하는 P채널 MOS 트랜지스터 MP1과, 내부 노드 전위와 임계치 전압의 대소 관계가 변화되었을 때, 출력 신호의 논리치를 반전시키는 인버터 회로 INV3과, 입력 신호 IN1 및 IN2에 입력단이 각각 접속되어 있는 인버터 회로 INV1 및 INV2와, 내부 노드 N31에 드레인이 공통 접속되며, 게이트가 인버터 회로 INV1의 출력에 접속되는 16개의 N채널 MOS 트랜지스터 MN111∼MN1116과, 내부 노드 N31에 드레인이 공통 접속되며, 게이트가 인버터 회로 INV2의 출력에 접속되는 16개의 N채널 MOS 트랜지스터 MN121∼MN1216과, N채널 MOS 트랜지스터 MN111∼MN1116의 소스에 드레인 접속되고, 소스가 정전류원 IO에 각각 접속되며, 게이트가 제어 회로(도 1의 제어 회로(102) 등)로부터의 선택 신호(PH)를 입력하여 반전하는 인버터 회로 INV4의 출력에 접속되어 온·오프 제어되는 16개의 N채널 MOS 트랜지스터(스위치 소자) MN211∼MN2116과, N채널 MOS 트랜지스터 MN121∼MN1216의 소스에 드레인이 접속되고, 소스가 정전류원 IO에 각각 접속되며, 게이트가 제어 회로(도 1의 제어 회로(102) 등)로부터의 선택 신호(PH)에 접속되어 온·오프 제어되는 16개의 N채널 MOS 트랜지스터(스위치 소자) MN221∼MN2216을 구비하고 있다.
또한 내부 노드 N31과 접지(GND) 간에는 용량 C가 접속되어 있다.
입력 신호 IN1에서, 16병렬의 N채널 MOS 트랜지스터 중 N개(단, N은 0∼16, N=0은 온되는 경우가 없고, N은 제어 신호 C로 결정됨)가 온되고, 시간 T 후에 입력 신호 IN2에 의해서 (16 - N)개의 병렬의 N채널 MOS 트랜지스터가 온되고, 전체적으로, N + (16 - N) = 16개의 N채널 MOS 트랜지스터가 온되는 경우에 있어서의 타이밍차의 내분 동작에 대하여 설명한다.
병렬의 N채널 MOS 트랜지스터 1개에 흐르는 전류는 I(정전류원 IO의 전류치)이고, 인버터 INV3의 출력이 반전되는 임계치 전압을 V로 하여 임계치 전압 V까지의 전하 변동량을 CV로 한다.
여기서, 입력 신호 IN1 및 IN2 모두 하이 레벨로 되고, NAND01의 출력이 로우 레벨로 되며, P채널 MOS 트랜지스터 MP1을 통해 내부 노드 N31은 전원측으로부터 충전된 상태에 있는 것으로 한다. 이 상태로부터, 입력 신호 IN1 및 IN2가 로우 레벨로 하강하는 경우에 대해 설명한다.
우선 N = 16인 경우, 입력 신호 IN1에서, 16병렬의 N채널 MOS 트랜지스터 MN111∼MN1116중 16개가 온되고, 시간 T 후에 입력 신호 IN2에 의해서 16개 병렬 배치되는 N채널 MOS 트랜지스터 MN121∼MN1216모두 오프된다((16 - N) = 0). 따라서, N = 16인 경우, 정전류원 IO의 전류를 I로서 입력 신호 IN1이 로우 레벨로 되고 나서, 인버터 INV3의 출력이 반전되기까지의 시간 T(16)는 하기의 (수학식 3)과 같다.
N = n(n < 16)인 경우(N은 제어 신호 C로 설정됨), 입력 신호 IN1이 로우 레벨로 되고 나서 시간 T(단, T는 입력 신호 IN1과 IN2의 하강 에지의 타이밍차) 동안 입력 신호 IN1의 반전 신호를 게이트에 입력으로 하는 n개의 N채널 MOS 트랜지스터가 온되고, n·I·T의 전하가 방전되며, 계속해서, 입력 신호 IN2가 로우 레벨로 됨으로써, 입력 신호 IN2의 반전 신호를 게이트에 입력으로 하는 16-n개의 N채널 MOS 트랜지스터가 온되고, 전체적으로, 16개의 N채널 MOS 트랜지스터가 온되며,내부 노드 N31에 잔존하는 전하(CV - n·I·T)를 (16·I)로 방전한 시점(시간 T')에서 인버터 INV3의 출력이 반전된다(하이 레벨로부터 로우 레벨로 됨). 시간 T'는 (CV - n·I·T)/(16·I)로 주어진다.
따라서, 입력 신호 IN1이 로우 레벨로 되고 나서, 인버터 INV3의 출력이 반전되기까지의 시간 T(n)는 하기의 (수학식 4)와 같이 주어진다.
n의 값에 의해서, 입력 신호 IN1과 IN2의 타이밍차 T를 16등분한 위상의 출력 신호가 얻어진다. 즉, 제어 신호의 설정에 의해 n을 가변함으로써, 입력 신호 IN1과 IN2 간의 타이밍차를 분해능 1/16으로 분할한 임의의 위상의 출력 신호가 얻어진다. 이러한 인터폴레이터를 "16등분의 인터폴레이터"라고도 한다. 일반적으로, 인터폴레이터를 M등분(M은 임의의 양의 정수)으로 한 경우, N채널 MOS 트랜지스터 MN11, MN12, MN21 및 MN22가 각각 M개 병렬 배치된다.
이 인터폴레이터의 입력 IN1, IN2에, 예를 들면, 타이밍차가 1클럭 주기 tCK의 2개의 신호를 입력하고, 입력 클럭마다 입력 IN1로부터 타이밍차 0, tCK/16, 2 tCK/16, …를 출력함으로써, tCK(1 + 1/16)의 클럭 주기의 신호를 생성할 수 있다.
도 13은 도 1의 위상 조정 회로(101) 등을 구성하는 인터폴레이터의 회로 구성을 나타내는 도면이고, 도 12에 도시한 구성에 있어서, 내부 노드 N31과 접지 간에 N채널 MOS 트랜지스터로 이루어지는 스위치 소자와 용량을 포함하는 직렬 회로가 복수 병렬 접속되고(스위치 소자 MN21∼MN35 및 용량 CAP11∼CAP15), 스위치 소자 MN11∼MN15의 제어 단자에 접속되는 제어 신호(용량 선택 주파수 조정 신호)(7)로 내부 노드에 부가되는 용량이 결정된다. 용량 CAP11∼CAP15는 용량치가 C, 2C, 4C, 8C 및 16C로 되고, 스위치 소자 MN11∼MN15의 주기 제어 신호(7)의 값에 의해서 내부 노드에 부가되는 용량치가 가변된다. 주기 제어 신호(7)는 외부로부터 설정되며, 예를 들면, 도 5에 도시한 주기 검지 회로(6)로부터 공급되는 제어 신호(7)가 이용된다.
도 12에 도시한 인터폴레이터는 입력 신호 IN1 및 IN2 모두 하이 레벨일 때 내부 노드 N31이 전원 전위로 충전되고, 입력 신호 IN1 및 IN2가 하이 레벨로부터 로우 레벨로의 하강 천이에 대하여 내부 노드 N31이 방전되고, 출력 신호가 로우 레벨로부터 하이 레벨로 상승하는 것이지만, 이 이외에 입력 신호가 로우 레벨로부터 하이 레벨로의 상승 천이에 대하여, 출력 신호가 로우 레벨로부터 하이 레벨로 상승하는 구성으로 하여도 된다. 입력 신호 IN1 및 IN2가 하이 레벨로부터 로우 레벨로의 하강 천이에 대하여, 출력 신호가 하이 레벨로부터 로우 레벨로 하강하는 논리로 하기 위해서는 반전형 버퍼인 인버터 INV3을 역반전 버퍼 회로로 하면 된다.
도 14는 도 1의 위상 조정 회로(101) 등을 구성하는 인터폴레이터의 다른 회로 구성을 나타내는 도면이다. 도 14를 참조하면, 소스가 전원에 접속되고, 드레인이 내부 노드 N31에 접속되며, 제1 및 제2 입력 신호 IN1 및 IN2를 입력으로 하는 논리합 회로 OR1의 출력 신호를 게이트에 입력하는 P채널 MOS 트랜지스터 MP1과, 내부 노드 전위와 임계치 전압의 대소 관계가 변화되었을 때, 출력 신호의 논리치를 반전시키는 인버터 회로 INV3과, 내부 노드 N31에 드레인이 공통 접속되며, 게이트가 입력 신호 IN1에 공통 접속되는 16개의 N채널 MOS 트랜지스터 MN111∼MN1116과, 내부 노드 N31에 드레인이 공통 접속되며, 게이트가 입력 신호 IN2에 공통 접속되는 16개의 N채널 MOS 트랜지스터 MN121∼MN1216과, N채널 MOS 트랜지스터 MN111∼MN1116의 소스에 드레인이 접속되고, 소스가 정전류원 IO에 각각 접속되며, 게이트가 제어 회로(도 1의 제어 회로(102) 등)로부터의 선택 신호(PH)를 입력하여 반전하는 인버터 회로 INV4의 출력에 접속되어 온·오프 제어되는 16개의 N채널 MOS 트랜지스터(스위치 소자) MN211∼MN2116과, N채널 MOS 트랜지스터 MN121∼MN1216의 소스에 드레인이 접속되고, 소스가 정전류원 IO에 각각 접속되며, 게이트가 제어 회로(도 1의 제어 회로(102) 등)로부터의 선택 신호(PH)에 접속되어 온·오프 제어되는 16개의 N채널 MOS 트랜지스터(스위치 소자) MN221∼MN2216을 구비하고 있다.
도 15는 도 14에 도시한 구성에 있어서, 내부 노드 N31과 접지 간에 N채널 MOS 트랜지스터로 이루어지는 스위치 소자와 용량을 포함하는 직렬 회로가 복수 병렬 접속되고(스위치 소자 MN21∼MN35 및 용량 CAP11∼CAP15), 스위치 소자 MN11∼MN15의 제어 단자에 접속되는 제어 신호(용량 선택 주파수 조정 신호)(7)로 내부 노드에 부가되는 용량이 결정된다. 용량 CAP11∼CAP15는 용량치가 C, 2C,4C, 8C 및 16C로 되고, 스위치 소자 MN11∼MN15의 주기 제어 신호(7)의 값에 의해서 내부 노드에 부가되는 용량치가 가변된다. 주기 제어 신호(7)는 외부로부터 설정되고, 예를 들면 도 5에 도시한 주기 검지 회로(6)로부터 공급되는 제어 신호가 이용된다.
다음에 본 발명의 또 다른 실시예에 대하여 설명한다. 도 16은 본 발명의 제4 실시예의 구성을 나타내는 도면이고, 도 3에 도시한 분주 회로(103), 위상 조정 회로(101) 및 제어 회로(102)를 구비한 클럭 제어 회로에 있어서, 위상 조정 회로(101)를 도 12 내지 도 15에 도시한 인터폴레이터로 구성한 것이다.
분주 회로(103)에서 분주한 신호를 데이터 단자에 입력하고, 클럭 신호를 클럭 단자에 입력하는 제1 D형 플립플롭(113)에서 래치한 클럭 신호와, 그 클럭 신호를 제2 D형 플립플롭(114)에서 래치한 클럭 신호를 제1 및 제2 입력 IN1 및 IN2로서 인터폴레이터(110)에 입력하고, 인터폴레이터(110)는 제1 및 제2 입력 IN1 및 IN2의 타이밍차(클럭 CLK의 주기 tCK)를 가산 회로(112)와, 가산 회로(112)의 출력을 디코딩하는 디코더(111)를 포함하는 제어 회로(102)로부터 출력되는 제어 신호(선택 신호)로 설정되는 내분비로 분할한 출력 신호 OUT을 출력한다.
도 17은 도 16에 도시한 회로 동작의 일례를 설명하기 위한 타이밍 파형도이다. 분주 회로(103)는 클럭을 1/4 분주하고, 인터폴레이터(110)는 도 14에 도시한 회로를 포함하며, 입력 신호 IN1 및 IN2 모두 로우 레벨일 때 내부 노드를 충전하고, 입력 신호 IN1 및 IN2가 로우 레벨로부터 하이 레벨로 천이되는 상승에 대하여, 내부 노드 N31이 방전되고, 인버터 회로 INV3을 통해 입력 신호 IN1 및 IN2의타이밍차(클럭 주기 tCK)를 제어 신호 PH로 설정되는 내분비로 분할한 타이밍에서 상승하는 출력 신호 OUT이 출력된다.
도 17을 참조하면, 클럭 사이클 T2의 클럭 상승 에지로부터 시간 Δφ 지연되어 인터폴레이터(110)로부터 신호 OUT이 로우 레벨로부터 하이 레벨로 상승하고, 클럭 사이클 T4에서, 인터폴레이터에 입력되는 입력 신호 IN1 및 IN2 모두 로우 레벨이 되며, 내부 노드 N31이 전원 전위로 충전되어 출력 OUT은 로우 레벨이 되고, 인터폴레이터의 N채널 MOS 트랜지스터 MN21 및 MN22의 게이트에 공급되는 제어 신호 PH의 값이 전환되어 클럭 사이클 T6의 클럭 상승 에지로부터 시간 2Δφ 지연되어 인터폴레이터(110)로부터 신호 OUT이 로우 레벨로부터 하이 레벨로 상승한다. 이 경우, 인터폴레이터(110)로부터 출력되는 출력 클럭의 주기는 4tCK + Δφ가 된다.
이와 같이, 분주 클럭의-클럭 사이클 내의 소정의 타이밍에서, 인터폴레이터(110)(도 12 내지 도 15 참조)의 N채널 MOS 트랜지스터 MN21 및 MN22에 공급하는 제어 신호(도 1의 선택 신호)의 설정치를 가변시킴으로써, 분주 클럭 사이클 베이스에서 출력 클럭의 입력 클럭 에지에 대한 타이밍(위상차)을 가변시켜, 주파수의 변환을 행할 수 있다.
다음에 본 발명의 또 다른 실시예에 대하여 설명한다. 도 18은 본 발명의 제5 실시예의 구성을 나타내는 도면이고, 도 1에 도시한 위상 조정 회로(101)에, 도 12 내지 도 15의 인터폴레이터를 이용하여 구성한 일례를 나타내는 도면이다. 도 18을 참조하면, 2단 직렬로 접속되며, 후단의 출력을 인버터 INV에서 반전한 신호가 전단의 데이터 단자 D로 귀환 입력되는 D형 플립플롭(211 및 212)과, D형 플립플롭(212)의 출력을 입력으로 하고, 직렬로 접속되어 시프트 레지스터를 구성하는 제1 내지 제4 D형 플립플롭(213∼216)과, 제1 및 제2 플립플롭(213 및 214)의 출력 Q1 및 Q2를 입력으로 하여 그 타이밍차 T를 분할한 지연 시간의 신호를 출력하는 제1 인터폴레이터(217)와, 제2 및 제3 플립플롭(214 및 215)의 출력 Q2 및 Q3을 입력으로 하여 그 타이밍차 T를 분할한 지연 시간의 신호를 출력하는 제2 인터폴레이터(218)와, 제3 및 제4 플립플롭(215 및 216)의 출력 Q3 및 Q4를 입력으로 하여 그 타이밍차 T를 분할한 지연 시간의 신호를 출력하는 제3 인터폴레이터(219)와, 제4 및 제1 플립플롭(216 및 213)의 출력 Q4 및 Q1을 입력으로 하여 그 타이밍차 T를 분할한 지연 시간의 신호를 출력하는 제4 인터폴레이터(220)를 구비하고 있다. 제1 내지 제4 인터폴레이터(217∼220)에는 타이밍차의 내분비를 설정하는 제어 신호(222)가 도시되지 않는 제어 회로로부터 공급된다.
제1 내지 제4 인터폴레이터(217∼220)에 공급되는 제어 신호(222)의 값은 클럭마다 전환되지 않고, 고정치로 하여도 된다.
도 19는 도 18에 도시한 회로의 동작의 일례를 설명하기 위한 도면이다. 도 19를 참조하면, 제1 인터폴레이터(217)는 신호 Q1 및 Q2의 타이밍차 tCK를 분할한 출력 신호(클럭 사이클 T2의 클럭 상승 에지로부터 타이밍차 Δφ)의 신호를 출력하고, 제2 인터폴레이터(218)는 신호 Q2 및 Q3의 타이밍차 tCK를 분할한 출력 신호(클럭 사이클 T3의 클럭 상승 에지로부터 타이밍차 2Δφ)의 신호를 출력하고, 제3 인터폴레이터(219)는 신호 Q3 및 Q4의 타이밍차 tCK를 분할한 출력 신호(클럭사이클 T4의 클럭 상승 에지로부터 타이밍차 3Δφ)의 신호를 출력하고, 제4 인터폴레이터(220)는 신호 Q4 및 Q1의 타이밍차 tCK를 분할한 출력 신호(클럭 사이클 T5의 클럭 상승 에지로부터 타이밍차 4Δφ= 클럭 사이클 T6이 시작됨)의 신호를 출력한다. 이 경우, 인터폴레이터로부터는 입력 클럭(클럭 주기 tCK)에 대하여, 주기 tCK (1 + 1/4)의 클럭이 출력된다.
제1 내지 제4 인터폴레이터(217∼220)는 애플리케이션에 따라서 논리 회로에서 연산한 결과를 출력해도 되고, 혹은 셀렉터에서 선택 출력하는 구성으로 하여도 된다. 본 발명은, 예를 들면, mBnB(m비트n비트) 부호화 시스템에 있어서의 속도 변환 회로에 이용하여도 적합하다.
다음에 본 발명의 또 다른 실시예에 대하여 설명한다. 도 20은 본 발명의 제6 실시예의 구성을 나타내는 도면이다. 도 20을 참조하면, 체배용 인터폴레이터(10), 스위치(로터리 스위치)(20), 인터폴레이터(30)(하기에서, "미세 조절용 인터폴레이터"라 함) 및 제어 회로(40)를 구비하고 있다.
체배용 인터폴레이터(10)는 입력 클럭(1)으로부터 다상 체배 클럭 P0∼Pn을 생성한다. 체배용 인터폴레이터(10)는 도 5에 도시한 구성으로 이루어진다.
스위치(20)는 다상 체배 클럭 P0∼Pn 중 2개의 클럭을 선택하고, 미세 조절용 인터폴레이터(30)의 2개의 입력 신호로서 공급한다.
제어 회로(40)는 스위치(20) 및 미세 조절용 인터폴레이터(30)로의 제어 신호 S 및 PH(인터폴레이터(30)의 N채널 MOS 트랜지스터(21 및 22)의 게이트에 공급되는 제어 신호)를 공급한다. 제어 회로(40)는 클럭(1)을 입력으로 하는 가산 회로(도시되지 않음)와, 가산 회로의 출력을 디코딩하여 제어 신호 S 및 PH를 출력하는 디코더(도시되지 않음)를 구비하여 구성되어 있다.
스위치(20)는 다상 클럭 P0∼Pn 중, 제어 회로(40)로부터의 제어 신호 S에 기초하여 서로 인접하는 홀수 위상 신호와 짝수 위상 신호를 선택하고, 선택한 클럭 쌍을 인터폴레이터(30)에 공급하고, 인터폴레이터(30)는 제어 회로(40)로부터 출력되는 제어 신호에 기초하여 2개의 입력 위상차(타이밍차)를 내분한 위상의 신호를 출력한다. 본 실시예에 있어서, 인터폴레이터(30)는 도 12 내지 도 15 등에 도시한 구성이 된다.
도 21은 인터폴레이터(30)를 도 15에 도시한 회로로 구성하고, 체배용 인터폴레이터(10)(도 5 참조)가 4상 체배 클럭 P0∼P3을 생성 출력하는 경우의 동작의 일례를 나타내는 도면이다.
로터리 스위치(20)는 다상 클럭 P0∼P3 중, 예를 들면, (P0, P1), (P1, P2), (P2, P3), (P3, P0), (P0, P1), …로 순회적으로 선택한다. 다상 클럭의 주기를 T로 하면, 클럭 사이클 T1에서 스위치(20)는 P0 및 P1을 선택하고, 인터폴레이터(30)는 P0 및 P1의 상승 신호을 받아 출력 신호 OUT을 출력하고, 사이클 T2에서 스위치(20)는 P1 및 P2를 선택하고, 인터폴레이터(30)는 P1 및 P2의 상승 신호을 받아 이전 출력 신호 OUT의 상승 에지로부터 시간 T(1 + 1/4)의 타이밍에서 출력 신호 OUT을 출력하고, 이하, 스위치는 P3 및 P4, 계속해서 P4 및P1을 선택하고, 주기 T(1 + 1/4)의 클럭을 출력한다.
도 21에 나타낸 예에서는, 인터폴레이터는 체배 클럭의 주기 T에 대하여 주기 (1 + 1/4)T = 5T/4의 클럭을 출력하고(주파수는 4/5배), 체배용 인터폴레이터(10)가 입력 클럭을 2m 체배하고 있는 경우, 출력 클럭의 주파수는 8m/5배로 변환된다.
다음에 본 발명의 또 다른 실시예에 대하여 설명한다. 도 22는 본 발명의 제7 실시예의 구성을 나타내는 도면이다. 도 22를 참조하면, 본 발명의 제7 실시예는 도 20에 도시한 구성의 변형예이고, 로터리 스위치(20)가 2조의 클럭 쌍을 출력하여 각각 제1 및 제2 인터폴레이터(301및 302)에 공급하고, 2개의 인터폴레이터(301및 302)의 출력을 입력으로 하는 제3 인터폴레이터(303)의 출력으로부터 출력 클럭을 얻는다.
본 실시예에 있어서, 제1 내지 제3 인터폴레이터(301∼303)의 각 인터폴레이터의 타이밍차의 내분비는 제어 회로(40)로부터의 제어 신호로 가변되는 구성으로 하여도 된다. 또는, 애플리케이션에서 구해진 타이밍 정밀도에 따라서, 인터폴레이터(301)는 타이밍차의 내분비가 고정되고, 인터폴레이터(302)와 인터폴레이터(303)의 내분비가 제어 회로(40)로부터의 제어 신호로 가변되는 구성으로 하여도 된다. 또한, 인터폴레이터(301)와 인터폴레이터(302)의 타이밍차의 내분비를 고정으로 하고, 최종단의 인터폴레이터(303)만 그 내분비가 제어 회로(40)로부터의 제어 신호로 가변되는 구성으로 하여도 된다.
본 발명의 제7 실시예는, 도 20에 도시한 구성과 비교하여, 미세 조절용 인터폴레이터를 다단 구성으로 함으로써, 타이밍차의 내분비를 더욱 미세하게 설정할 수 있다. 제2 및 제3 인터폴레이터(302및 303)를 도 12 내지 도 15에 도시한 16등분 인터폴레이터로 구성한 경우, 1/256의 분해능으로 타이밍차를 내분할 수 있다.
다음에 본 발명의 제8 실시예에 대하여 설명한다. 도 23은 도 3에 도시한 구성의 변형예를 나타내는 도면이고, 클럭을 분주 회로(60)에서 분주하고, 2개의 클럭 쌍을 출력하여 제1 및 제2 인터폴레이터(301및 302)에 공급하고, 2개의 인터폴레이터(301및 302)의 출력을 입력으로 하는 제3 인터폴레이터(303)의 출력으로부터 출력 클럭을 얻도록 한 것이다.
다음에 본 발명의 제9 실시예에 대하여 설명한다. 도 24는 본 발명의 제9 실시예의 구성을 나타내는 도면이다. 도 24를 참조하면, 본 발명의 제9 실시예는 도 18에 도시한 구성의 변형예에 대응하는 것이고, 입력 클럭에 기초하여 그 입력 클럭을 체배하여 이루어지는 서로 위상이 다른 제1 내지 제n 클럭 P1∼Pn(n상 체배 클럭)을 생성하는 체배용 인터폴레이터(10)와, 체배용 인터폴레이터(10)로부터 출력되는 제1 내지 제n 클럭 P1∼Pn에 대하여 위상이 서로 인접하는 2개의 클럭을 입력받아 그 2개의 클럭의 타이밍차를 각각 서로 다른 소정의 내분비로 분할한 신호를 각각 출력하는 제1 내지 제n 인터폴레이터(301∼30n)와, 제1 내지 제n 인터폴레이터(미세 조절용 인터폴레이터)(301∼30n)의 출력을 입력받아 이들을 다중화하여 하나의 출력 신호 OUT으로서 출력하는 합성기(50)를 구비하고 있다.
제1 내지 제n 인터폴레이터(301∼30n)는 도 12 내지 도 15에 도시한 구성으로 되고, 2개의 입력 신호의 타이밍차 T를 m등분(n ≤ m)으로 분할한 것으로 한다. n상 다상 체배 클럭을 생성하는 체배용 인터폴레이터(10)와 미세 조절용 인터폴레이터(30)에 의해, 출력 신호 OUT으로서 클럭 주기(360°)를 n × m등분으로 분할한 타이밍을 생성할 수 있다.
도 24에 도시한 예에서는, 도 18에 도시한 구성과 마찬가지로, n상 클럭 중 인접하는 i번째와 i + 1번째의 클럭 Pi 및 Pi + 1(단, I는 1∼n의 정수, n + 1번째의 클럭은 1번째의 클럭 P1이 됨)을 입력으로 하는 인터폴레이터(30i)와, i - 1번째와 i번째의 클럭 Pi - 1 및 Pi를 입력으로 하는 인터폴레이터(30i-1)와는 타이밍차의 내분비가 다르게 설정되어 있고, 인터폴레이터(30i)가 인터폴레이터(30i-1)보다도 지연 시간은 커진다.
제1 내지 제n 인터폴레이터(301∼30n)의 출력을 입력하여 다중화하고, 출력 신호 OUT으로서 출력하는 합성기(50)는, 예를 들면, 도 6에 도시된 펄스폭 보정 회로(4c) 및 다중화 회로(4b)로 구성된다.
도 24에 도시한 구성에 있어서, 체배용 인터폴레이터(10)로부터 출력되는 n상 다상 체배 클럭으로부터 M상 클럭(M체배 클럭)을 생성하는 구성에 대하여 설명한다. 이 경우, 인터폴레이터(30)는 M개 병설된다(단, M ≤N). 이 경우도, i번째의 인터폴레이터(30i)에는 인접하는 i번째와 i + 1번째의 클럭 Pi 및 Pi + 1(단, i는 1∼M의 정수이고, n + 1번째의 클럭은 1번째의 클럭 P1로 함)이 입력된다. 각 인터폴레이터(30)에 있어서의 2개의 입력 신호의 타이밍차 T의 분할 위치를 규정하는 내분비로서,
1번째의 인터폴레이터(301)는 내분비 m : M - m,
2번째의 인터폴레이터(302)는 내분비 2m : M - 2m,
3번째의 인터폴레이터(303)는 내분비 3m : M - 3m,
…이라는 상태로 인터폴레이터의 번호와 함께, 승순으로, 순차적으로 타이밍차 T의 분할 위치가 단위 스텝 m마다, 타이밍 구간의 선단측으로부터 후단측으로 어긋나게 하여 설정된다. 또, 인터폴레이터의 번호와 함께, 순차적으로 타이밍차 T의 분할 위치를 단위 스텝 m마다 타이밍 구간의 후단측으로부터 선단측으로 어긋나게 하여 설정하여도 된다. 이 설정은, 도 12 내지 도 15를 참조하여 설명한 바와 같이, 인터폴레이터에 공급되는 제어 신호 PH로 인터폴레이터의 N채널 MOS 트랜지스터 MN21 및 MN22의 온·오프를 제어함으로써 설정된다. 또, 본 실시예에 있어서, 각 인터폴레이터의 내분비는 고정치로 된다.
M개의 인터폴레이터(30)의 출력을 다중화하여 하나의 출력 신호 OUT으로서 출력하는 합성기(50)로부터는 M체배의 클럭을 얻을 수 있다. 예를 들면, n = 8 및 M = 7인 경우에 있어서, m = 1로 한 경우, 체배용 인터폴레이터(10)로부터 출력되는 8상 클럭(8상 체배 클럭)으로부터 7상의 클럭을 생성할 수 있다. 그리고, 7상 클럭을 입력하는 합성기(50)로부터는 7체배 클럭이 출력된다.
도 25는 16등분 인터폴레이터의 집적 회로의 레이아웃의 일례를 나타내는 도면이다.
도 26은 미세 조절 인터폴레이터를 이용한 위상 조정 회로의 시뮬레이션 파형을 나타내는 도면이고, 625㎒의 위상차를 16등분 인터폴레이터로 16등분하여 위상 전환 부분의 5위상분을 표시한 것이다. 미세 조절 위상차는 12.5㎰가 된다.
상기한 본 발명의 실시예에 따르면, 인터폴레이터를 복수단 구비한 구성으로 함으로써, 출력 신호의 타이밍 에지를 10ps 오더로 제어할 수 있다. 즉, 본 발명은, LSI에 있어서의 클럭 주파수 변환 회로, 클럭 동기 회로뿐만 아니라, 측정 장치, 시험 장치에 있어서의 패턴 발생기, 타이밍 생성기 등에 적용되고, 예를 들면 10피코초 오더의 분해능으로, 진행중(on-the-fly)에 타이밍이 가변적으로 설정되는 LSI 테스터의 타이밍 생성기 등에 이용하기에 적합하도록 되어 있다.
또한 상기 실시예에 있어서, 예를 들면, 도 3 및 도 23 등을 참조하여 설명한 분주 회로와 위상 조정 회로(위상 미세 조절용의 인터폴레이터)를 구비한 구성은 위상 비교기의 위상차에 따른 전압을 생성하는 차치 펌프와, 루프 필터와, 루터 필터의 출력을 제어 전압으로서 입력하는 VCO(전압 제어 발진기)와, VCO의 출력을 분주한 신호를 위상 비교기에 공급하는 분주 회로를 구비한 PLL(위상 동기 루프) 회로에 있어서의 분주 회로에 적용할 수 있다.
이상 설명한 바와 같이, 본 발명에 따르면, 간단하고 용이한 구성에 의해, 고정밀도로 비정수 주파수 변환을 행할 수 있는 효과를 발휘한다.
그 이유는, 본 발명에 있어서는 클럭을 입력으로 하는 위상 조정 회로로부터 출력되는 신호의 위상을 클럭마다 단위위상차만큼 가산 또는 감산하는 구성으로 하였기 때문이다.
또한, 본 발명에 따르면, 귀환계를 구비하지 않아 귀환계 특유의 지터가 없고, 고속 클럭 동기를 가능하게 하고 있다.

Claims (37)

  1. 클럭 제어 회로에 있어서,
    입력 클럭 또는 상기 입력 클럭으로부터 생성되는 클럭을 기준 클럭으로 하여, 상기 기준 클럭의 주기마다, 상기 기준 클럭에 대하여 미리 정해진 소정의 단위위상차만큼 가산 또는 감산하여 이루어지는 위상을 갖는 출력 클럭을 생성 출력하는 수단
    을 포함하는 것을 특징으로 하는 클럭 제어 회로.
  2. 클럭 제어 회로에 있어서,
    입력 클럭 또는 상기 입력 클럭으로부터 생성되는 클럭을 기준 클럭으로 하여, 상기 기준 클럭의 주기마다, 상기 기준 클럭에 대한 위상을 소정의 단위위상차만큼 가산 또는 감산하기 위한 제어 신호를 출력하는 제어 수단; 및
    상기 입력 클럭을 입력받아 상기 제어 신호에 기초하여, 상기 기준 클럭에 대하여 미리 정해진 소정의 단위위상차만큼 가산 또는 감산하여 이루어지는 위상을 갖는 출력 클럭을 생성 출력하는 위상 조정 수단
    을 포함하고,
    상기 기준 클럭의 주파수에 대하여 비정수 관계에 있는 주파수의 출력 클럭을 출력 가능하게 하는 것을 특징으로 하는 클럭 제어 회로.
  3. 클럭 제어 회로에 있어서,
    입력 클럭 또는 입력 클럭으로부터 생성된 클럭을 기준 클럭으로 하여, 상기 기준 클럭의 주기마다, 상기 기준 클럭에 대한 위상차를 소정 단위위상차만큼 가산 또는 감산하기 위한 제어 신호를 생성하는 제어 회로; 및
    상기 입력 클럭을 입력받아 상기 제어 회로로부터의 상기 제어 신호에 기초하여 상기 제어 신호로 규정되는 위상차를 갖는 출력 클럭을 생성 출력하는 위상 조정 회로
    를 포함하는 것을 특징으로 하는 클럭 제어 회로.
  4. 클럭 제어 회로에 있어서,
    입력 클럭을 분주하여 이루어지는 분주 클럭을 출력하는 분주 회로;
    상기 분주 회로로부터 출력되는 분주 클럭에 기초하여, 상기 분주 클럭에 대한 위상차를 단위위상차만큼 가산 또는 감산하기 위한 제어 신호를 생성하는 제어 회로; 및
    상기 입력 클럭을 입력받아 상기 제어 회로로부터의 제어 신호로 규정되는 위상의 출력 클럭을 생성 출력하는 위상 조정 회로
    를 포함한 것을 특징으로 하는 클럭 제어 회로.
  5. 삭제
  6. 제4항에 있어서,
    상기 단위위상차는 외부로부터 입력되는 모드 신호에 의해 가변적으로 설정되는 것을 특징으로 하는 클럭 제어 회로.
  7. 삭제
  8. 클럭 제어 회로에 있어서,
    입력 클럭에 기초하여, 상기 입력 클럭을 체배하여 이루어지는 서로 위상이 다른 제1 내지 제N 클럭(하기에서, "다상 체배 클럭"이라 함)을 생성하는 다상 체배 클럭 생성 회로;
    상기 다상 체배 클럭 생성 회로로부터 출력되는 상기 제1 내지 제N 클럭 중 2개의 클럭 신호를 선택하는 스위치;
    상기 스위치로부터 선택 출력되는 2개의 클럭 신호를 입력받아 상기 2개의클럭 신호의 타이밍차를 분할한 신호를 출력하는 적어도 하나의 인터폴레이터 - 상기 인터폴레이터는 그 타이밍차를 분할하는 내분비(internal division ratio)를 가변적으로 설정할 수 있음 -; 및
    상기 스위치 전환 신호 및 상기 인터폴레이터의 타이밍차의 내분비를 가변적으로 설정하는 제어 신호를 출력하는 제어 회로
    를 포함하는 것을 특징으로 하는 클럭 제어 회로.
  9. 클럭 제어 회로에 있어서,
    입력 클럭에 기초하여, 상기 입력 클럭을 체배하여 이루어지는 서로 위상이 다른 제1 내지 제N 클럭(하기에서, "다상 체배 클럭"이라 함)을 생성하는 다상 체배 클럭 생성 회로;
    상기 다상 체배 클럭 생성 회로로부터 출력되는 상기 제1 내지 제N 클럭의 인접하는 2개의 클럭 신호를 2조 선택하는 스위치;
    상기 스위치로부터 출력되는 제1조의 2개의 클럭 신호를 입력받아 상기 2개의 클럭 신호의 타이밍차를 분할한 신호를 출력하는 제1 인터폴레이터;
    상기 스위치로부터 출력되는 제2조의 2개의 클럭 신호를 입력받아 상기 2개의 클럭 신호의 타이밍차를 분할한 신호를 출력하는 제2 인터폴레이터; 및
    상기 제1 및 제2 인터폴레이터의 출력을 입력받아 상기 2개의 출력 타이밍차를 분할한 신호를 출력하는 제3 인터폴레이터를 포함하고,
    상기 제1 내지 제3 인터폴레이터 중 적어도 하나는 상기 인터폴레이터의 타이밍차를 분할하는 내분비를 가변적으로 설정할 수 있고,
    상기 스위치 전환 신호 및 상기 인터폴레이터의 타이밍차의 내분비를 가변적으로 설정하는 제어 신호를 출력하는 제어 회로
    를 포함하는 것을 특징으로 하는 클럭 제어 회로.
  10. 클럭 제어 회로에 있어서,
    입력 클럭을 입력받아 상기 입력 클럭을 분주한 서로 위상이 다른 2조의 클럭을 생성하는 분주 회로;
    상기 분주 회로로부터 출력되는 제1조의 2개의 클럭 신호를 입력받아 상기 2개의 클럭 신호의 타이밍차를 분할한 신호를 출력하는 제1 인터폴레이터;
    상기 분주 회로로부터 출력되는 제2조의 2개의 클럭 신호를 입력받아 상기 2개의 클럭 신호의 타이밍차를 분할한 신호를 출력하는 제2 인터폴레이터; 및
    상기 제1 및 제2 인터폴레이터의 출력을 입력받아 상기 2개의 출력 타이밍차를 분할한 신호를 출력하는 제3 인터폴레이터를 포함하고,
    상기 제1 내지 제3 인터폴레이터 중 적어도 하나는 상기 인터폴레이터의 타이밍차를 분할하는 내분비를 가변적으로 설정할 수 있고,
    상기 스위치의 전환 신호 및 상기 인터폴레이터의 타이밍차의 내분비를 가변적으로 설정하는 제어 신호를 출력하는 제어 회로
    를 포함하는 것을 특징으로 하는 클럭 제어 회로.
  11. 클럭 제어 회로에 있어서,
    입력 클럭에 기초하여, 상기 입력 클럭을 체배하여 이루어지는 서로 위상이 다른 복수의 클럭(하기에서, "다상 체배 클럭"이라 함)을 생성하는 다상 체배 클럭 생성 회로;
    상기 다상 체배 클럭 생성 회로로부터 출력되는 상기 복수의 클럭 중, 위상이 서로 인접하는 2개의 클럭을 입력받아 상기 2개의 클럭의 타이밍차를 각각 서로 다른 소정의 내분비로 분할한 신호를 각각 출력하는 복수의 인터폴레이터; 및
    상기 복수의 인터폴레이터의 출력을 입력받아 이들을 다중화하여 하나의 출력 신호를 출력하는 합성기
    를 포함하는 것을 특징으로 하는 클럭 제어 회로.
  12. 제11항에 있어서,
    상기 다상 체배 클럭 생성 회로는,
    N상(단, N은 소정의 양의 정수)의 클럭을 생성하고, 상기 인터폴레이터를 M개(단, M은 M ≤N이 되는 양의 정수) 구비하며, i번째의 상기 인터폴레이터에는 i번째와 i + 1번째의 클럭(단, i는 1∼M의 정수이고, n + 1번째의 클럭은 1번째의 클럭으로 함)이 입력되고,
    상기 각 인터폴레이터에 있어서의 2개의 입력 신호의 타이밍차를 분할하는 내분비는, i번째의 상기 인터폴레이터 보다도 i + 1번째의 상기 인터폴레이터가 소정 단위 스텝 만큼 크거나 작은 값으로 설정되어 있고,
    M개의 상기 인터폴레이터로부터 M상 클럭이 출력되고,
    상기 합성기로부터 M체배의 클럭이 출력되는 구성을 포함하는 것을 특징으로 하는 클럭 제어 회로.
  13. 제5항에 있어서, 상기 다상 클럭 생성 회로는,
    상기 입력 클럭을 분주하여 다상 클럭을 생성하고, 상기 다상 클럭을 체배한 신호를 생성하는 다상 체배 클럭 생성 회로를 포함하는 것을 특징으로 하는 클럭 제어 회로.
  14. 제8항에 있어서, 상기 다상 체배 클럭 생성 회로는,
    입력 클럭을 분주하여 서로 위상이 다른 복수의 클럭(하기에서, "다상 클럭"이라 함)을 생성 출력하는 분주 회로;
    상기 입력 클럭의 주기를 검지하는 주기 검지 회로; 및
    상기 분주 회로로부터 출력되는 다상 클럭을 입력으로 하고, 상기 클럭을 체배한 다상 클럭을 생성하는 다상 클럭 체배 회로를 포함하고,
    상기 다상 클럭 체배 회로는, 2개의 입력 타이밍차를 분할한 신호를 출력하는 복수의 타이밍차 분할 회로와, 2개의 상기 타이밍차 분할 회로의 출력을 각각 다중화하여 출력하는 복수의 다중화 회로를 포함하고,
    상기 복수의 타이밍차 분할 회로는, 동일 위상의 클럭을 입력으로 하는 타이밍차 분할 회로와, 위상이 서로 인접하는 2개의 클럭을 입력으로 하는 타이밍차 분할 회로를 포함하는 것을 특징으로 하는 클럭 제어 회로.
  15. 제14항에 있어서, 상기 다상 클럭 체배 회로는,
    n상의 클럭(제1 내지 제n 클럭)을 입력받아 2개의 입력 타이밍차를 분할한 신호를 출력하는 2n개의 타이밍차 분할 회로를 포함하고,
    2I-1번째(단, 1 ≤I ≤n)의 타이밍차 분할 회로는 상기 2개의 입력으로서 I번째의 동일 클럭을 입력으로 하고,
    2I번째(단, 1 ≤I ≤n)의 타이밍차 분할 회로는 I번째의 클럭과, (I + 1 mod n)번째(단, mod는 잉여 연산을 나타내고, I + 1 mod n은 I + 1을 m으로 나눈 나머지)의 클럭을 입력으로 하고,
    J번째(단, 1≤J≤2n)의 타이밍차 분할 회로의 출력과 (J + 2 mod n)번째(단, J+2 mod n은 J + 2를 n으로 나눈 나머지)의 타이밍차 분할 회로의 출력을 입력으로 하는 2n개의 펄스폭 보정 회로; 및
    K번째(단, 1 ≤K ≤n)의 펄스폭 보정 회로의 출력과, (K + n)번째의 펄스폭 보정 회로의 출력을 입력으로 하는 n개의 다중화 회로
    를 포함하는 것을 특징으로 하는 클럭 제어 회로.
  16. 제14항에 있어서,
    상기 타이밍차 분할 회로는,
    제1 및 제2 입력 신호를 입력으로 하는 부정 논리합 회로; 및
    상기 부정 논리합 회로의 출력인 내부 노드의 전위를 입력으로 하는 인버터를 포함하고,
    상기 내부 노드와 접지 간에 직렬 접속된 스위치 소자와 용량이 복수개 서로 병렬로 접속되어 있으며,
    상기 스위치의 제어 단자에 접속되는 주기 제어 신호로 상기 내부 노드에 부가되는 용량을 결정하는 구성을 포함하는 것을 특징으로 하는 클럭 제어 회로.
  17. 제14항에 있어서,
    상기 타이밍차 분할 회로는,
    제1 및 제2 입력 신호를 입력으로 하여 상기 제1 및 제2 입력 신호의 소정의 논리 연산 결과를 출력하는 논리 회로;
    제1 전원과 내부 노드 간에 접속되며, 상기 논리 회로의 출력 신호를 제어 단자에 입력으로 하는 제1 스위치 소자;
    상기 내부 노드에 입력단이 접속되며, 상기 내부 노드 전위와 임계치와의 대소 관계가 반전된 경우에 출력 논리치를 변화시키는 버퍼 회로;
    상기 내부 노드와 제2 전원 간에 직렬로 접속되는 제1 정전류원 및 상기 제1 입력 신호에 의해 온오프 제어되는 제2 스위치 소자; 및
    상기 내부 노드와 상기 제2 전원 간에 직렬로 접속되는 제2 정전류원 및 상기 제2 입력 신호에 의해 온오프 제어되는 제3 스위치 소자
    를 포함하고,
    상기 내부 노드와 상기 제2 전원 간에는, 직렬 접속된 제4 스위치 소자와 용량이 복수개 서로 병렬 접속되고, 상기 제4 스위치 소자의 제어 단자에 공급되는 주기 제어 신호로 상기 내부 노드에 부가되는 용량이 결정되는 것을 특징으로 하는 클럭 제어 회로.
  18. 제17항에 있어서,
    상기 제1 스위치 소자는 제1 도전형의 MOS 트랜지스터를 포함하고,
    상기 제2 내지 제4 스위치 소자는 제2 도전형의 MOS 트랜지스터를 포함하는 것을 특징으로 하는 클럭 제어 회로.
  19. 클럭 제어 회로에 있어서,
    클럭 신호를 분주 회로에서 분주한 신호와, 상기 분주 신호를 소정 클럭 주기만큼 지연시킨 신호를 입력받아 상기 2개의 입력 신호의 타이밍차를 소정의 내분비로 분할한 신호를 출력하는 인터폴레이터를 포함하고,
    상기 인터폴레이터는 타이밍차의 내분비를 가변적으로 설정할 수 있으며,
    상기 클럭 신호에 기초하여, 상기 인터폴레이터에 있어서의 타이밍차의 내분비를 가변시키는 제어 회로
    를 포함한 것을 특징으로 하는 클럭 제어 회로.
  20. 클럭 제어 회로에 있어서,
    2개의 입력 신호의 타이밍차를 각각 서로 다른 값의 소정의 내분비로 분할한 신호를 출력하는 복수(N개)의 인터폴레이터를 포함하고,
    서로 위상이 다른 제1 내지 제N 클럭에 대하여, I번째와 I + 1번째(단, I는 1로부터 N의 정수이고, N + 1번째는 1번째로 함)의 2개의 클럭이 각각 I번째의 상기 인터폴레이터에 입력되는 것을 특징으로 하는 클럭 제어 회로.
  21. 제8항에 있어서,
    상기 인터폴레이터는,
    제1 및 제2 입력 신호를 입력으로 하여 상기 제1 및 제2 입력 신호의 소정의 논리 연산 결과를 출력하는 논리 회로;
    제1 전원과 내부 노드 간에 접속되며, 상기 논리 회로의 출력 신호를 제어 단자에 입력으로 하고, 상기 제1 및 제2 입력 신호 모두 제1 값일 때, 온 상태로 되는 제1 스위치 소자; 및
    상기 내부 노드가 입력단에 접속되며, 상기 내부 노드의 용량 단자 전압과 임계치와의 대소 관계가 반전된 경우에 출력 논리치를 변화시키는 버퍼 회로
    를 포함하고,
    상기 내부 노드와 제2 전원 간에는, 상기 제1 입력 신호가 제2 값일 때 온 상태로 되는 제2 스위치 소자와, 상기 제어 회로로부터의 제어 신호에 기초하여 각각 온오프 제어되는 상기 제3 스위치 소자와, 제1 정전류원을 포함하는 직렬 회로를 복수개 병렬로 구비하고,
    상기 내부 노드와 상기 제2 전원 간에는, 또한, 상기 제2 입력 신호가 제2 값일 때 공통으로 온 상태가 되는 제4 스위치 소자와, 상기 제어 회로로부터의 제어 신호에 기초하여 각각 온오프 제어되는 상기 제5 스위치 소자와, 정전류원을 포함하는 직렬 회로를 복수개 병렬로 구비하고 있는 것을 특징으로 하는 클럭 제어 회로.
  22. 제8항에 있어서,
    상기 인터폴레이트는,
    제1 및 제2 입력 신호를 입력으로 하여 상기 제1 및 제2 입력 신호의 소정의 논리 연산 결과를 출력하는 논리 회로;
    제1 전원과 내부 노드 간에 접속되며, 상기 논리 회로의 출력 신호를 제어 단자에 입력으로 하고, 상기 제1 및 제2 입력 신호 모두 제1 값일 때, 온 상태로 되는 제1 스위치 소자; 및
    상기 내부 노드가 입력단에 접속되며, 상기 내부 노드의 용량 단자 전압과 임계치와의 대소 관계가 반전된 경우에 출력 논리치를 변화시키는 버퍼 회로
    를 포함하고,
    상기 내부 노드와 제2 전원 간에는, 상기 제1 입력 신호가 제2 치일 때 온 상태로 되는 제2 스위치 소자와, 상기 제어 회로로부터의 제어 신호에 기초하여 각각 온오프 제어되는 상기 제3 스위치 소자와, 제1 정전류원을 포함하는 직렬 회로를 복수개 병렬로 구비하고,
    상기 내부 노드와 상기 제2 전원 간에는, 상기 제2 입력 신호가 제2 값일 때 공통으로 온 상태가 되는 제4 스위치 소자와, 상기 제어 회로로부터의 제어 신호에 기초하여 각각 온오프 제어되는 상기 제5 스위치 소자와, 정전류원을 포함하는 직렬 회로를 복수개 병렬로 구비하고,
    상기 내부 노드와 상기 제2 전원 간에는, 또한, 직렬 접속된 제6 스위치 소자와 용량이 복수개 서로 병렬 접속되며, 상기 제6 스위치 소자의 제어 단자에 공급되는 주기 제어 신호로 상기 내부 노드에 부가되는 상기 용량의 값이 선택적으로 결정되는 것을 특징으로 하는 클럭 제어 회로.
  23. 제21항에 있어서,
    상기 제2 스위치 소자, 상기 제3 스위치 소자, 상기 제4 스위치 소자 및 상기 제5 스위치 소자는 모두 적어도 소정 갯수(N개)를 포함하고,
    상기 제3 스위치 소자군에 공급되는 제어 신호에 의해, K개(단 K는 0∼N)의 상기 제3 스위치 소자를 온으로 하고,
    상기 제5 스위치 소자군에 공급되는 제어 신호에 의해, N - K개의 상기 제5 스위치 소자를 온으로 하고,
    상기 제1 입력 신호와 상기 제2 입력 신호의 타이밍차를 상기 타이밍차의 N분의 1을 단위로 하여 상기 K에 기초한 내분한 타이밍에 대응하는 신호를 출력하고, 상기 K의 값을 가변시킴으로써, 상기 타이밍차의 내분비가 가변되는 것을 특징으로 하는 클럭 제어 회로.
  24. 제23항에 있어서,
    상기 제3 스위치 소자의 제어 단자에, 상기 제어 회로로부터 공급되는 제어 신호를 인버터에서 반전된 신호가 상기 제3 스위치 소자에 대응하는 상기 제5 스위치 소자의 제어 단자에 제어 신호로서 공급되는 것을 특징으로 하는 클럭 제어 회로.
  25. 제21항에 있어서,
    상기 제1 스위치 소자는 제1 도전형의 MOS 트랜지스터를 포함하고,
    상기 제2 내지 제5 스위치 소자는 제2 도전형의 MOS 트랜지스터를 포함하는 것을 특징으로 하는 클럭 제어 회로.
  26. 제22항에 있어서,
    상기 제1 스위치 소자는 제1 도전형의 MOS 트랜지스터를 포함하고,
    상기 제2 내지 제6 스위치 소자는 제2 도전형의 MOS 트랜지스터를 포함하는 것을 특징으로 하는 클럭 제어 회로.
  27. 제22항에 있어서,
    상기 주기 제어 신호는 청구항 14에 기재된 상기 주기 검지 회로로부터 공급되는 것을 특징으로 하는 클럭 제어 회로.
  28. 클럭 제어 방법에 있어서,
    입력 클럭 또는 상기 입력 클럭으로부터 생성되는 클럭을 기준 클럭으로 하여, 상기 기준 클럭의 주기마다, 상기 기준 클럭에 대하여 미리 소정의 단위위상차만큼 가산 또는 감산하여 이루어지는 위상의 출력 클럭을 출력하는 것을 특징으로 하는 클럭 제어 방법.
  29. 제28항에 있어서,
    상기 기준 클럭의 주파수에 대하여 비정수 관계에 있는 주파수의 출력 클럭을 출력 가능하게 하는 것을 특징으로 하는 클럭 제어 방법.
  30. 클럭 제어 방법에 있어서,
    입력 클럭을 분주 회로에서 분주하고, 상기 분주된 클럭에 기초하여 상기 분주 클럭에 대한 위상차를 단위위상차만큼 가산 또는 감산하기 위한 제어 신호를 생성하고, 상기 분주 클럭에 대하여, 상기 제어 신호로 설정되는 위상차의 신호 출력 클럭을 생성하는 것을 특징으로 하는 클럭 제어 방법.
  31. 제28항에 있어서,
    상기 단위위상차는 제어 신호에 의해 가변적으로 설정되는 것을 특징으로 하는 클럭 제어 방법.
  32. 삭제
  33. 제28항에 있어서,
    2개의 클럭 신호의 타이밍차를 분할한 신호를 출력하는 인터폴레이터에서 상기 출력 클럭의 위상을 조정하고, 상기 인터폴레이터의 타이밍차를 분할하는 내분비를 가변시킴으로써, 클럭의 주파수에 대하여 비정수 관계에 있는 주파수의 출력 클럭을 출력 가능하게 하는 것을 특징으로 하는 클럭 제어 방법.
  34. 클럭 제어 회로에 있어서,
    입력 클럭을 입력하여 그 입력 클럭 또는 그 입력 클럭으로부터 생성되는 클럭을 기준 클럭으로 하여 그 기준 클럭에 대한 위상을 출력 클럭의 각 주기마다 변경하여 출력 클럭을 생성하는 회로를 포함하고,
    한 주기 다음의 다른 주기 동안 상기 기준 클럭에 대한 상기 출력 클럭의 위상은 상기 한 주기에 상응하는 출력 클럭의 위상에 단위위상차값 Δφ을 가산시킴으로써 생성되며, 상기 Δφ은 n이 양의 정수일 경우에 nΔφ이 상기 기준 클럭의 한 클럭 기간(tCK)과 동일한 소정값을 가지며, 그에 따라 출력 클럭의 주파수는1/(tCK + Δφ)인 클럭 제어 회로.
  35. 클럭 제어 회로에 있어서,
    입력 클럭을 입력하여 그 입력 클럭 또는 그 입력 클럭으로부터 생성되는 클럭을 기준 클럭으로 하여 그 기준 클럭에 대한 위상을 출력 클럭의 각 주기마다 변경하여 출력 클럭을 생성하는 회로를 포함하고,
    한 주기 다음의 다른 주기 동안 상기 기준 클럭에 대한 상기 출력 클럭의 위상은 상기 한 주기에 상응하는 출력 클럭의 위상으로부터 단위위상차값 Δφ을 감산시킴으로써 산출되고, 상기 Δφ은 n이 양의 정수일 경우에 nΔφ이 상기 기준 클럭의 한 클럭 기간(tCK)과 동일한 소정값을 가지며, 그에 따라 출력 클럭의 주파수는 1/(tCK - Δφ)인 클럭 제어 회로.
  36. 클럭 제어 회로에 있어서,
    입력 클럭 펄스의 수신시에 소정 단위 m 만큼 출력을 증가시키는 가산 회로 - 상기 m은 양의 정수이고, 가변적으로 설정됨 -; 및
    상기 가산 회로의 출력을 디코딩하여 제어 신호를 발생시키는 디코더를 포함하는 제어 회로 유닛; 및
    상기 입력 신호 및 상기 제어 신호를 수신하여 출력 클럭을 발생시키는 위상 조정 회로
    를 포함하고,
    상기 입력 클럭의 대응 에지에 대한 상기 출력 클럭의 위상은 상기 입력 클럭의 각 주기마다 단위위상차값 mΔφ만큼 증가되고, 상기 Δφ은 m이 양수일 경우에 mΔφ이 상기 기준 클럭의 한 클럭 기간(tCK)과 동일한 소정값을 가지며, 그에 따라 출력 클럭의 주파수는 1/(tCK + mΔφ)인 클럭 제어 회로.
  37. 제36항에 있어서,
    상기 입력 클럭을 수신하여 상기 입력 클럭으로부터 제1 및 제2 신호를 발생시키는 회로 - 상기 제1 및 제2 신호의 에지간에 소정의 타이밍차가 제공됨 - 를 포함하고,
    상기 위상 조정 회로는 상기 제1 및 제2 신호를 수신하여 상기 제1 및 제2 신호간에 상기 타이밍차의 내분비의 시간에 대응하는 전파 지연을 갖는 출력 신호를 발생시키는 인터폴레이터를 포함하고, 상기 내분비는 상기 제어 신호에 의해 상기 제1 또는 제2 신호 중 하나의 신호의 각 주기마다 변경되는 클럭 제어 회로.
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