JPH09261212A

JPH09261212A - クロック抽出回路

Info

Publication number: JPH09261212A
Application number: JP8062944A
Authority: JP
Inventors: Shinichi Shiozu; 真一塩津
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1996-03-19
Filing date: 1996-03-19
Publication date: 1997-10-03

Abstract

(57)【要約】【課題】ディレイゲートを利用したクロック抽出回路
において、使用温度や電源電圧等の変動による抽出クロ
ックのタイミング変動を抑制し、もって入力データのリ
タイミング処理を的確に行うことができるクロック抽出
回路を提供することを課題とする。【解決手段】データ・リタイミング調整回路は、所定
の位相を有する複数のクロックを生成する多位相クロッ
ク生成回路と、入力データのタイミングエッジを検出す
るデータ・エッジ検出回路と、データ・エッジ間の基準
クロック数をカウントし、入力データの中央を設定する
最適位相判定回路と、最適位相クロックを選択する最適
位相選択回路と、最適位相クロックと同等の遅延を入力
データに付加するタイミング調整回路と、最適位相クロ
ックに基づいて遅延された入力データの位相調整を行な
うデータ・リタイミング回路とから構成される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、クロック抽出回路
に関し、特に入力されたデータを抽出したクロックでリ
タイミング処理する際、入力データとクロックの位相を
最適化し、タイミングのずれを抑制するクロック抽出回
路に関する。

【０００２】

【従来の技術】入力データからクロック抽出し、入力デ
ータと一致する周波数および位相のクロックを生成する
位相同期回路（phase locked loop：ＰＬＬ回路）を利
用したクロック抽出回路の例は、たとえば特開平２−１
２３５６６号公報あるいは特開平７−４６２３１号公報
等に示されている。

【０００３】図１１に従来一般的に用いられているクロ
ック抽出回路の構成を示す。図に示すように、入力デー
タＤ_inは、ＰＬＬ回路１０およびデータ・リタイミング
回路７０に共通に入力される。ＰＬＬ回路１０に入力さ
れた入力データＤ_inは、位相比較器１１おいて、基準ク
ロックＣＬＫＶと位相の比較が行なわれ、位相の誤差に
比例した電圧ｆ_upおよびｆ_downが出力され、この電圧に
よりチャージポンプ１２の出力が制御される。チャージ
ポンプ１２から出力された誤差電圧は、低域フィルタ１
３により周波数帯域を制限された後、電圧制御発振器
（ＶＣＯ）１４の制御端子に入力される。ＶＣＯ１４
は、制御入力に基づいて、入力データＤ_inとＶＣＯ１４
の発信周波数差および位相差を低減する方向に基準クロ
ックＣＬＫＶを制御する。このようにして、ＰＬＬ回路
１０に入力されたデジタル信号（入力データＤ_in）から
基準クロックＣＬＫＶが生成される。

【０００４】一方、データ・リタイミング回路７０に入
力された入力データＤ_inは、ＰＬＬ回路１０により生成
された基準クロックＣＬＫＶに基づいて、位相調整が行
なわれ、抽出データＤ_outおよび抽出クロックＣＬＫ９
が出力される。ここで、ＰＬＬ回路１０の位相比較回路
１１の構成を説明すると、入力データＤ_inは、遅延回路
（ディレイゲート）１１ａにより一定の遅延時間deray
１が付加され、本来の入力データＤ_inとともに、排他的
ＮＯＲ回路（ＥＸＮＯＲ）１１ｂに入力される。ＥＸＮ
ＯＲ１１ｂの出力ａは、基準クロックＣＬＫＶとともに
ＮＯＲ回路（ＮＯＲ）１１ｃに入力される一方、ＮＯＴ
回路（インバータ）１１ｅにより反転された基準クロッ
クＣＬＫＶとともに、ＮＯＲ１１ｄにも入力される。こ
れらのＮＯＲ１１ｃ、１１ｄは、入力データＤ_inと基準
クロックＣＬＫＶとの位相誤差に比例した電圧ｆ_upおよ
びｆ_downを出力する。

【０００５】次に、データ・リタイミング回路７０の構
成を説明すると、ＰＬＬ回路１０により生成された基準
クロックＣＬＫＶはディレイゲート７０ｂにより一定の
遅延時間delay４が付加され、リタイミング用クロック
ｂとしてフリップフロップ（ＦＦ）７０ａのＣ端子に入
力される。また入力データＤ_inは、ＦＦ７０ａのＤ端子
に入力される。そのため、ＦＦ７０ａの出力Ｑからは、
リタイミング用クロックｂに基づいて位相調整された入
力データＤ_inが抽出データＤ_outとして出力される。基
準クロックＣＬＫＶに遅延時間deray４が付加されたリ
タイミング用クロックｂは、インバータ８０により反転
され、抽出クロックＣＬＫ９として出力される。

【０００６】このようなクロック抽出回路１におけるタ
イミングチャートを図１２に示す。時刻Ｔを一周期とす
る入力データＤ_inを入力とするＥＸＮＯＲ１１ｂにより
入力データＤ_inの立上り／立下りのデータ・エッジが検
出されるとともに、ディレイゲート１１ａにより遅延時
間delay１が、出力ａに反映される。つまり、ＰＬＬ回
路１０により生成された基準クロックＣＬＫＶは、論理
回路をはじめとする種々の遅延要素により遅延時間を必
然的に有することとなる。そのため、リタイミング用ク
ロック（抽出クロックの反転信号）ｂにより入力データ
Ｄ_inの位相調整を行うデータ・リタイミング回路７０に
おいて、入力データＤ_inに対し、たとえばデータの中央
（１／２Ｔ）で立上り動作を行うようにディレイゲート
７０ｂを設けて基準クロックＣＬＫＶに遅延時間delay
４を付加して、入力データＤ_inと所定のタイミングを設
定し、位相調整を施した抽出データＤ_outを得ていた。

【０００７】すなわち、従来のクロック抽出回路におい
ては、データ・リタイミング回路７０による入力データ
Ｄ_inの位相調整に際し、入力データＤ_inとリタイミング
用クロックｂの位相を合わせるために、入力データＤ_in
経路あるいはクロック経路にディレイゲートを設けて、
入力データの中央にリタイミング用クロックｂの立上り
タイミングが設定されるように調整していた。

【０００８】

【発明が解決しようとする課題】上述したクロック抽出
回路１のＰＬＬ回路１０においては、位相比較器１１で
の入力データＤ_inの立上り／立下りエッジの検出のた
め、あるいはデータ・リタイミング回路の基準クロック
ＣＬＫＶへの遅延時間付加のためにディレイゲート１１
ａおよび７０ｂが設けられているが、一般にディレイゲ
ートは、周辺温度、電源電圧等の変動に影響されやす
く、またＰＬＬ回路１０と同等の遅延能力を有するディ
レイゲート７０ｂをデータ・リタイミング回路７０に設
置していたため、前述の変動要因に対して同等の誤差を
生じることとなり、基準クロックＣＬＫＶのタイミング
の変動幅が拡大して、所望のタイミング位置での入力デ
ータの位相調整ができなくなる問題があった。特に入力
データにジッタが多い場合には、前述したタイミングの
ずれがエラーの原因となり、クロック抽出回路を使用し
た機器の動作不良が深刻となる問題があった。

【０００９】本発明の目的は、ディレイゲートを利用し
たクロック抽出回路において、使用温度や電源電圧等の
変動による抽出クロックのタイミング変動を抑制し、も
って入力データのリタイミング処理を的確に行うことが
できるクロック抽出回路を提供することにある。特に、
入力データの所望の位置、たとえば中央（１／２Ｔ）に
抽出クロックの立上りタイミングを確実に設定して入力
データの最適なリタイミング処理を行うことにより、エ
ラーの発生を抑制することを目的とする。

【００１０】

【課題を解決するための手段】上記の目的を達成するた
めに、請求項１記載の発明は、入力信号との位相が比較
され、該位相の誤差に比例した誤差電圧に基づいて前記
入力信号に同期した周波数有する基準クロックを生成す
る位相同期手段と、該基準クロックから所定の遅延を有
する抽出クロックと、前記基準クロックに基づいて前記
入力信号のタイミングを調整制御したリタイミング信号
とを出力するリタイミング調整手段とを具備するクロッ
ク抽出回路において、前記リタイミング調整手段が、前
記基準クロックに基づいて所定の位相を持つ複数の２次
クロックを生成する多位相クロック生成手段と、前記２
次クロックに基づいて前記入力信号の立上りおよび立下
りエッジを検出するデータ・エッジ検出手段と、前記基
準クロックおよび前記データ・エッジ検出手段により検
出された入力信号のエッジに基づいて前記入力信号の位
相を判定する位相判定手段と、前記位相判定手段からの
判定結果に基づいて、前記複数の２次クロックから前記
入力信号の位相調整に用いるクロックを選択し、３次ク
ロックとして出力する位相選択手段と、前記基準クロッ
クから前記３次クロックを生成する際の遅延時間を前記
入力信号に反映するタイミング調整手段と、前記タイミ
ング調整手段により所定の遅延時間を付加された前記入
力信号を、前記３次クロックに基づいて位相調整するリ
タイミング手段と、を有して構成される。

【００１１】このような構成により本発明のクロック抽
出回路は、位相同期手段により入力信号（入力データ）
から生成された基準クロックに基づいて、多位相クロッ
ク生成手段における異なる位相の複数の２次クロックの
生成、またデータ・エッジ検出手段における入力信号の
エッジの検出およびタイミング周期毎のパルスの発生が
実行され、位相判定手段により入力データの１周期毎の
基準クロック数がカウントされ、カウント値の１／２、
すなわち入力データの中央の位置を設定し、位相選択手
段によりデータの中央位置に相当する位相の２次クロッ
ク（最適位相クロック）を選択する。タイミング調整手
段により上記の最適位相クロックの設定処理により生じ
る遅延時間相当が入力データに付加され、データ・リタ
イミング手段により最適位相クロックに基づいて入力デ
ータの位相調整処理が施される。

【００１２】

【発明の実施の形態】以下に、本発明の請求項１に係る
クロック抽出回路について図を示して詳しく説明する。
図１に本発明のクロック抽出回路の基本構成を示す。図
１において、ＰＬＬ回路（位相同期手段）１０に入力さ
れる入力データＤ_inは、位相比較器１１、チャージポン
プ１２、低域フィルタ１３および電圧制御発振器（ＶＣ
Ｏ）１４を介して源発振である基準クロックＣＬＫＶが
生成される。基準クロックＣＬＫＶは分周器１５を介し
て所定の分周処理が施され、位相比較器にクロックＣＬ
Ｋ１として供給される。ここで、分周器１５は、基準ク
ロックＣＬＫＶを１／ｎ分周するものであり、本実施例
では１／８分周を行うものとする。

【００１３】データ・リタイミング調整回路（リタイミ
ング調整手段）１００は、ＰＬＬ回路１０により生成さ
れた分周クロックＣＬＫ１に基づいて、所望の位相を有
する複数（８個）のクロックＣＬＫ１〜ＣＬＫ８を生成
する多位相クロック生成回路（多位相クロック生成手
段）２０と、入力データＤ_inの立上り／立下りのタイミ
ングエッジを検出し、タイミング周期毎にパルスｅを発
生するデータ・エッジ検出回路（データ・エッジ検出手
段）３０と、データ・エッジ検出パルスｅ間の基準クロ
ックＣＬＫＶ数をカウントし、入力データＤ_inの所望の
位置、たとえば中央（カウント値の１／２）を設定する
設定情報ｇ₁〜ｇ₃を出力する最適位相判定回路（位相判
定手段）４０と、設定情報ｇ₁〜ｇ₃に基づいて入力デー
タＤ_inの所望の位置に相当する最適位相クロック（リタ
イミング用クロック）ｈをクロックＣＬＫ１〜ＣＬＫ８
から選択する最適位相選択回路（位相選択手段）５０
と、上記最適位相クロックｈの設定処理過程で生じる遅
延時間相当の遅延を入力データＤ_inに付加し、遅延デー
タｉを出力するタイミング調整回路（タイミング調整手
段）６０と、最適位相クロックｈに基づいて遅延データ
ｉの位相調整を行ない、抽出クロックＣＬＫ９および抽
出クロックＣＬＫ９に同期した抽出データＤ_inを出力す
るデータ・リタイミング回路（リタイミング手段）７０
とから構成される。

【００１４】次に、本実施例のクロック抽出回路の各構
成について、具体的な回路構成例を示し、タイミングチ
ャートにより動作を説明する。〔１〕ＰＬＬ回路本実施例に示したＰＬＬ回路１０は、図１１に示した構
成と同等であり、このような構成により入力データＤ_in
に同期した基準クロックＣＬＫＶ（源発振）がＶＣＯ１
４から出力される。本発明においては、基準クロックＣ
ＬＫＶを分周器１５により１／８分周した分周クロック
ＣＬＫ１を位相比較器１１に比較クロックとして入力
し、入力データＤ_inとの位相比較が行なわれる。

【００１５】そのため、図２のタイミングチャートに示
すように、分周器１５により分周クロックＣＬＫ１の立
上りタイミングを調整（矢印）することにより、位相比
較器１１から出力される位相誤差に相当する電圧ｆ_upお
よびｆ_downの面積比を変化させることができるため、チ
ャージポンプ１２の出力を適切に制御することができ
る。ここで、クロック抽出処理の前提として、入力デー
タＤ_inに周期Ｔで切り替わる”１”、”０”の繰り返し
パターンを入力する必要がある。〔２〕多位相クロック生成回路多位相クロック生成回路２０は、図３に示すように、Ｐ
ＬＬ回路１０により生成された分周クロックＣＬＫ１を
入力とし、７段のディレイゲート２０ａ〜２０ｆにより
所定の遅延を付加し、位相の異なる複数のクロックＣＬ
Ｋ２〜ＣＬＫ８を出力する。

【００１６】図４のタイミングチャートに示すように、
ディレイゲート２０ａ〜２０ｆが有する遅延時間delay
３により、各ディレイゲートの出力から取り出されるク
ロックＣＬＫ２〜ＣＬＫ８は各々delay３の位相差で生
成される。ディレイゲート２０ａ〜２０ｆにより付加さ
れる遅延時間delay３の設定は小さいほど、また生成さ
れる多位相クロックの数が多いほど、後述するデータ・
リタイミング処理の際、入力データＤ_inの中央にクロッ
クの立上りタイミングをより正確に設定することができ
る。〔３〕データ・エッジ検出回路データ・エッジ検出回路３０は、図４に示すように、入
力データＤ_inに遅延時間delay２を付加し、遅延データ
Ｄとして出力するディレイゲート３０ａと、遅延データ
ＤをＤ端子入力とし、分周クロックＣＬＫ１をＣ端子入
力とするフリップフロップ（ＦＦ）３０ｂと、遅延デー
タＤをＤ端子入力とし、多位相クロック生成回路２０に
より出力されるクロックＣＬＫ２をＣ端子入力とするＦ
Ｆ３０ｃと、ＦＦ３０ｂおよび３０ｃのＱ出力Ｄ１およ
びＤ２を入力とし、排他的ＮＯＲ論理ｅを出力するＥＸ
ＮＯＲ３０ｄから構成される。ここで、ディレイゲート
３０ａが付加する遅延時間delay２は、上述のＰＬＬ回
路１０で与えられる遅延よりも大きく設定される。

【００１７】このような構成により、図５のタイミング
チャートに示すように、入力データＤ_inに対しdelay２
の遅延時間が付加された遅延データがＦＦ３０ｂにおい
てクロックＣＬＫ１のタイミングで保持されてＱ出力Ｄ
１が得られ、またＦＦ３０ｃにおいてクロックＣＬＫ２
のタイミングで保持されてＱ出力Ｄ２が得られる。次い
で、これらの出力Ｄ１およびＤ２の排他的ＮＯＲ論理に
よりデータ・エッジを示すパルス出力ｅが出力される。〔４〕最適位相判定回路最適位相判定回路４０は、図６に示すように、データ・
エッジ検出回路３０から出力されるパルス出力ｅがＳ端
子に共通に入力され、基準クロックＣＬＫＶがＣ端子に
入力され、またＱ^*出力（Ｑ^*：Ｑの反転出力とする）の
反転信号ｆ₀がＤ端子に入力されたＦＦ４０ａと前段の
ＦＦのＱ出力がＣ端子に入力され、またＱ^*出力の反転
信号ｆ₁〜ｆ₃が各々のＤ端子に入力されたＦＦ４０ｂ〜
４０ｄからなる第１のフリップフロップ群と、パルス出
力ｅがＣ端子に共通に入力され、ＦＦ４０ｂ〜４０ｄの
Ｑ^*出力の反転信号ｆ₁〜ｆ₃を各々Ｄ端子入力とし、ま
たＱ^*出力の反転信号ｇ₁〜ｇ₃を最適位相の判定情報と
して出力するＦＦ４０ｅ〜４０ｇからなる第２のフリッ
プフロップ群とから構成される。

【００１８】このような構成により、図７のタイミング
チャートに示すように、データ・エッジ検出回路３０か
ら出力される第１のパルス出力ｅ₁から第２のパルス出
力ｅ₂間をカウント期間として、基準クロックＣＬＫＶ
のクロック数を第１のフリップフロップ群により計測す
る。このカウント値ｆ₁〜ｆ₃は、第２のフリップフロッ
プ群により１／２倍、すなわち入力データＤ_inの中央の
位置（１／２Ｔ）に相当する位相判定情報ｇ₁＝”
０”、ｇ₂＝”０”、ｇ₃＝”１”として出力する。〔５〕最適位相選択回路最適位相選択回路５０は、図８に示すように、最適位相
判定回路４０から出力される位相判定情報ｇ₁を共通の
Ｓ端子入力とし、クロックＣＬＫ１およびＣＬＫ２を各
々Ｄ１およびＤ２端子入力とするＭＵＸ論理回路（ＭＵ
Ｘ）５０ａと、同様にクロックＣＬＫ３およびＣＬＫ４
を各々Ｄ１およびＤ２端子入力とするＭＵＸ５０ｂと、
クロックＣＬＫ５およびＣＬＫ６を各々Ｄ１およびＤ２
端子入力とするＭＵＸ５０ｃと、クロックＣＬＫ７およ
びＣＬＫ８を各々Ｄ１およびＤ２端子入力とするＭＵＸ
５０ｄとからなる第１のＭＵＸ群と、位相判定情報ｇ₂
を共通のＳ端子入力とし、ＭＵＸ５０ａおよびＭＵＸ５
０ｂのＱ出力を各々Ｄ１およびＤ２端子入力とするＭＵ
Ｘ５０ｅと、ＭＵＸ５０ｃおよびＭＵＸ５０ｄのＱ出力
を各々Ｄ１およびＤ２端子入力とするＭＵＸ５０ｆとか
らなる第２のＭＵＸ群と、位相判定情報ｇ₃をＳ端子入
力とし、ＭＵＸ５０ｅおよびＭＵＸ５０ｆのＱ出力を各
々Ｄ１およびＤ２端子入力とし、Ｑ出力を最適位相クロ
ックｈとして出力するＭＵＸ５０ｇ（第３のＭＵＸ
（群））から構成される。ここで、ＭＵＸ論理は、Ｓ端
子入力が”０”の時Ｄ１端子入力がＱ出力に反映され、
Ｓ端子入力が”１”の時Ｄ２端子入力がＱ出力に反映さ
れるものである。

【００１９】このような構成により、図７および図１０
のタイミングチャートに示すように、入力データＤ_inの
データ・エッジを示すパルス出力ｅにより設定されるカ
ウント期間中の場合、最適位相判定回路４０から出力さ
れる位相判定情報は、ｇ₁＝”１”、ｇ₂＝”１”、ｇ₃
＝”１”であり、ＭＵＸ５０ａ〜ｇは全てＳ端子に”
１”が入力される。そのため、出力されるクロックｈ
は、図８の点線のようにクロックＣＬＫ８が選択され
る。次にカウント期間終了後の場合、最適位相判定回路
４０から出力される位相判定情報は、ｇ₁＝”０”、ｇ₂
＝”０”、ｇ₃＝”１”となり、ＭＵＸ５０ａ〜ｆのＳ
端子に”０”が入力される。そのため、出力されるクロ
ックｈは、図８の点線のようにクロックＣＬＫ５が選
択される。ここで、最適位相クロックｈの選択において
は、図１０に示すように、第１、第２および第３のＭＵ
Ｘ群により、クロックＣＬＫ５およびＣＬＫ８には、Ｍ
ＵＸ３段分の遅延が付加される。〔６〕タイミング調整回路タイミング調整回路６０は、図９に示すように、データ
・エッジ検出回路３０により出力される遅延データＤを
Ｄ１端子入力とし、Ｓ端子が接地されたＭＵＸ６０ａ
と、ＭＵＸ６０ａのＱ出力をＤ１端子入力とし、Ｓ端子
が接地されたＭＵＸ６０ｂと、ＭＵＸ６０ｂのＱ出力を
Ｄ１端子入力とし、Ｓ端子が接地され、Ｑ出力をリタイ
ミング用データｉとして出力するＭＵＸ６０ｃとから構
成される。

【００２０】このような構成により、図１０のタイミン
グチャートに示すように、遅延データＤには、前述した
最適位相選択回路５０において最適位相クロックｈに付
加された遅延と同等の遅延（ＭＵＸ３段分）が付加さ
れ、互いの遅延が打ち消される。〔７〕データ・リタイミング回路データ・リタイミング回路７０は、図９に示すように、
最適位相選択回路５０から出力される最適位相クロック
ｈをＣ端子入力とし、タイミング調整回路６０から出力
されるリタイミング用データｉをＤ端子入力とし、Ｑ出
力を抽出データＤ_outとして出力するＦＦ７０ａにより
構成される。また最適位相クロックｈは、インバータ８
０により反転され抽出クロックＣＬＫ９として出力され
る。

【００２１】このような構成により、図１０のタイミン
グチャートに示すように、リタイミング用データｉはデ
ータの中央（１／２Ｔ）に立上りタイミングを持つ最適
位相クロックｈ（ＣＬＫ５）により位相が調整され、抽
出データＤ_outとして出力される。以後、抽出クロック
ＣＬＫ９（最適位相クロックの反転信号）の位相と一致
した抽出データＤ_outが得られる。

【００２２】このように、ＰＬＬ回路１０により生成さ
れた基準クロックＣＬＫＶおよび分周クロックＣＬＫ１
に基づいて、多位相クロック生成回路２０、データ・エ
ッジ検出回路３０、最適位相判定回路４０および最適位
相選択回路５０により、入力データＤ_inのリタイミング
処理に最適な位相を有するクロックを抽出し、次いで最
適位相クロックに基づいて、タイミング調整回路６０お
よびデータ・リタイミング回路７０により、入力データ
Ｄ_inのリタイミング処理を行なうことができる。ここ
で、最適位相クロックの生成の際に、選択対象となる多
位相クロックをＰＬＬ回路１０の遅延よりも小さいディ
レイゲートを用いて生成しているため、周辺温度や電源
電圧等の変動要因に対して、抽出クロックの変動量を小
さく抑え、入力データＤ_inの所定の位置に立上りタイミ
ングを設定することができるため、データの位相調整を
良好に実施することができる。

【００２３】上述した実施例におけるデータ・リタイミ
ング調整制御は、一連のクロックの抽出処理、入力デー
タＤ_inのリタイミング処理を実施する際に、入力データ
Ｄ_inに”１”、”０”の繰り返しパターンを入力する手
法を示したが、所定周期ごとにこのような繰り返しパタ
ーンを入力することにより、あるいは繰り返しパターン
が入力されることにより自動的に実行するように構成す
ることにより、最適位相のクロックが精度良く選択さ
れ、エラー抑制効果を向上させることができる。

【００２４】なお、本実施例における多位相クロック生
成のためのディレイゲートの段数、基準クロックＣＬＫ
Ｖのクロック数のカウントおよびデータの所定位置設定
のためのＦＦの段数、また最適位相のクロックを選択す
るためのＭＵＸの段数は、基準クロックを分周する分周
器（１／ｎ）１５の設定に応じて適切に決定される。

【００２５】

【発明の効果】以上説明したように、本発明のクロック
抽出回路によれば、周辺温度、電源電圧の変動に影響さ
れることなく、入力データのタイミングの中央にクロッ
ク信号の立上りタイミングを的確に設定することができ
るため、ジッタの多いデータが入力してもリタイミング
時のエラーの発生を抑制することができる。

【図面の簡単な説明】

【図１】本発明に係るクロック抽出回路の基本構成を示
す図である。

【図２】本発明に適用される位相同期回路におけるタイ
ミングチャートを示す図である。

【図３】本発明に適用されるデータ・エッジ検出回路お
よび多位相クロック生成回路の一例を示す図である。

【図４】本発明に適用される多位相クロック生成回路に
おけるタイミングチャートを示す図である。

【図５】本発明に適用されるデータ・エッジ検出回路に
おけるタイミングチャートを示す図である。

【図６】本発明に適用される最適位相判定回路の一例を
示す図である。

【図７】本発明に適用される最適位相判定回路における
タイミングチャートを示す図である。

【図８】本発明に適用される最適位相選択回路の一例を
示す図である。

【図９】本発明に適用されるタイミング調整回路および
データ・リタイミング回路の一例を示す図である。

【図１０】本発明に適用される最適位相選択回路、タイ
ミング調整回路およびデータ・リタイミング回路におけ
るタイミングチャートを示す図である。

【図１１】従来のクロック抽出回路の構成を示す図であ
る。

【図１２】従来のクロック抽出回路におけるタイミング
チャートを示す図である。

【符号の説明】

１クロック抽出回路１０位相同期回路（ＰＬＬ回路：位相同期手段）１１位相比較器１１ａ遅延ゲート１１ｂ排他的ＮＯＲ回路（ＥＸＮＯＲ）１１ｃ、１１ｄＮＯＲ回路１１ｅＮＯＴ回路（インバータ）１２チャージポンプ１３低域フィルタ１４電圧制御発振器（ＶＧＯ）１５分周器２０多位相クロック生成回路（多位相クロック生
成手段）３０データ・エッジ検出回路（データ・エッジ検
出手段）４０最適位相判定回路（位相判定手段）５０最適位相選択回路（位相選択手段）６０タイミング調整回路（タイミング調整手段）７０データ・リタイミング回路（データ・リタイ
ミング手段）８０ＮＯＴ回路（インバータ）１００データ・リタイミング調整回路

Claims

【特許請求の範囲】

【請求項１】入力信号との位相が比較され、該位相の誤
差に比例した誤差電圧に基づいて前記入力信号に同期し
た周波数有する基準クロックを生成する位相同期手段
と、該基準クロックから所定の遅延を有する抽出クロッ
クと、前記基準クロックに基づいて前記入力信号のタイ
ミングを調整制御したリタイミング信号とを出力するリ
タイミング調整手段とを具備するクロック抽出回路にお
いて、前記リタイミング調整手段が、前記基準クロックに基づ
いて所定の位相を持つ複数の２次クロックを生成する多
位相クロック生成手段と、前記２次クロックに基づいて
前記入力信号の立上りおよび立下りエッジを検出するデ
ータ・エッジ検出手段と、前記基準クロックおよび前記
データ・エッジ検出手段により検出された入力信号のエ
ッジに基づいて前記入力信号の位相を判定する位相判定
手段と、前記位相判定手段からの判定結果に基づいて、
前記複数の２次クロックから前記入力信号の位相調整に
用いるクロックを選択し、３次クロックとして出力する
位相選択手段と、前記基準クロックから前記３次クロッ
クを生成する際の遅延時間を前記入力信号に反映するタ
イミング調整手段と、前記タイミング調整手段により所
定の遅延時間を付加された前記入力信号を、前記３次ク
ロックに基づいて位相調整するリタイミング手段と、を
有することを特徴とするクロック抽出回路。