JP2008541685A - 到達時間同期ループ - Google Patents

Abstract

本発明は、基準信号源から安定な信号を生成する回路、システム、および方法を提供する。これら新たな発明は、少ない位相雑音の安定信号を供給する現在の技術よりも優れている。この新規な発明は、従来のフィードバック制御理論を用いることなくフィードバック制御ループを解析する新たな手法おについても提供する。

Description

関連出願の相互参照
本出願は、以下の４つの米国仮特許出願に関し、優先権を主張するものである。

１．ダブリュー．ティー．リン（Ｗ．Ｔ．Ｌｉｎ）によって２００５年５月６日に出願された、タイトルが「最適な不感帯動作特性を有する位相同期ループ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ Ｈａｖｉｎｇ Ｏｐｔｉｍａｌ Ｄｅａｄ Ｚｏｎｅ Ｏｐｅｒａｔｉｎｇ Ｃｈａｒａｃｔｅｒｉｓｔｉｃｓ）である米国出願６０／６７８，８４１
２．ダブリュー．ティー．リン（Ｗ．Ｔ．Ｌｉｎ）によって２００５年１１月１４日に出願された、タイトルが「到達時間検出器を用いたデータクロック復帰システム（Ｄａｔａ Ｃｌｏｃｋ Ｒｅｃｏｖｅｒｙ Ｓｙｓｔｅｍ Ｕｓｉｎｇ Ａｒｒｉｖａ−Ｔｉｍｅ Ｄｅｔｅｃｔｏｒ）である米国出願６０／７３６，４７６
３．ダブリュー．ティー．リン（Ｗ．Ｔ．Ｌｉｎ）によって２００６年１月４日に出願された、タイトルが「ダブルエンド型チャージポンプ出力を持つ到達時間検出器（Ａｒｒｉｖａｌ−ｔｉｍｅ ｄｅｔｅｃｔｏｒ ｗｉｔｈ ｄｏｕｂｌｅ−ｅｎｄｅｄ ｃｈａｒｇｅ ｐｕｍｐ ｏｕｔｐｕｔ）である米国出願６０／７５６０４０
４．ダブリュー．ティー．リン（Ｗ．Ｔ．Ｌｉｎ）によって２００６年１月１０日に出願された、タイトルが「ダブルエンド型チャージポンプ出力を持つ到達時間検出器（Ａｒｒｉｖａｌ−ｔｉｍｅ ｄｅｔｅｃｔｏｒ ｗｉｔｈ ｄｏｕｂｌｅ−ｅｎｄｅｄ ｃｈａｒｇｅ ｐｕｍｐ ｏｕｔｐｕｔ）である米国出願６０／７５７６４５
本出願は、さらに、２００５年７月２８日にウェン．ティー．リン（Ｗｅｎ Ｔ． Ｌｉｎ）によって出願されたＰＣＴ特許出願、ＰＣＴ／ＵＳ２００５／０２６８４２である「信号間の位相、周波数、および到達時間の差分を検出するシステム、方法、および回路（Ａ ｓｙｓｔｅｍ， ｍｅｔｈｏｄ ａｎｄ ｃｉｒｃｕｉｔ ｔｏ ｄｅｔｅｃｔ ａ ｐｈａｓ， ａ ｆｒｅｑｕｅｎｃｙ ａｎｄ ａｎ ａｒｒｉｖａ−ｔｉｍｅ ｄｉｆｆｅｒｅｎｃｅ ｂｅｔｗｅｅｎ ｔｗｏ ｓｉｇｎａｌｓ）に関係しており、その全内容および要旨は、これによって参照して全体的に併合されている。

技術分野
本発明は、デジタル信号処理の分野に関し、より詳しくは、本発明は、基準信号源から安定な信号を生成するための方法、装置、およびシステムに関する。

背景技術
位相同期ループ（ＰＬＬ）技術は、８０年前に最初に発明されたことから、基準信号源から安定な信号を生成するための主要技術となっている。このＰＬＬは、今日では、殆どすべての電気製品において使用されている。このように、その人気および長い年月にわたって使用されてきたにもかかわらず、ＰＬＬは、今日でも、いまだに使用が難しい技術である。現在のＰＬＬ技術において最も周知の問題は、位相オフセットなしにＰＬＬによって２つの信号が同期されるときに発生する、不感帯（ｄｅａｄ−ｚｏｎｅ）のジッタ（ｊｉｔｔｅｒｉｎｇ）の問題である。現在のＰＬＬ理論は、何故かかる問題が生じるのかについて簡単に説明することができない。結局のところ、この問題については、過去４０年の間に提案された次善策としての多くの手法が存在するだけであり、今日に至るまで、真の解決法はなかった。最も困ることは、これらの次善策としての多くの手法が長い間使用されてきたため、それらが、もはや標準的な手法となってしまい、万人に受け入れられており、誰も、さらなる疑問を挟まなくなってしまっていることである。これらの次善策としての多くの手法の不利益な点が多い。まず、ＰＬＬの動作速度が著しく遅くならねばならない。第２に、これらの手法は、ＶＣＯ（電圧制御発振器）のために、より大きい位相ノイズを生じさせることとなる。第３に、最も重要なものとして、不感帯のジッタのおそれが、いまだに存在し、ＶＣＯは、予期できない時点で、過剰にジッタを発生しうる。この不感帯のジッタの問題は、２００５年７月２８日に出願されたＰＣＴ出願 ＰＣＴ／ＵＳ２００５／０２６８４２において提案された到達時間同期ループ技術を用いることにより、完全に解決されることとなった。この到達時間の概念は、何故に不感帯のジッタが発生するのかを完全に説明することができ、この問題に対する真の解法を提供することができる。

到達時間同期ループにおいて使用される複数の到達時間検出器の当初設計は、前記出願ＰＣＴ／ＵＳ２００５／０２６８４２に示されており、それは、チャージポンプ出力ドライバ用に一定のバイアス電圧を提供するためのオペアンプを要求するシングルエンド型のチャージポンプ出力ドライバを用いて動作されていた。到達時間検出器におけるシングルエンド型のチャージポンプ出力ドライバは、非常に小さい決定不定状態をもって判定出力を提供する。これは、素晴らしい設計ではあるが、実装が難しく、より多くのハードウェアを要求するものであった。平衡ダブルエンド型チャージポンプ出力は、通常、使用が容易であり、その平衡特性に起因して、ＩＣの配列のミスマッチに、より寛大である。到達時間検出器における平衡ダブルエンド型チャージポンプ出力ドライバは、大きい決定不定状態をもって出力を提供するけれども、その判定出力は、常に、正確で精密である。この平衡ダブルエンド型のチャージポンプ出力ドライバ付きの到達時間検出器は、このような価値があり、シングルエンド型のチャージポンプ出力ドライバ付きの到達時間検出器よりも好評となりうる。

発明の開示
本開示の第１部分の緒論において、到達時間の概念を使用して、一般的なアナログＰＬＬの動作が説明されるとともに、一般的なフィードバック制御理論を使うことなくフィードバック制御ループを解析するための技術および方法が提供される。この新たな概念および技術は、位相検出器としてのＰＦＤを用いる一般的なＰＬＬに適用され、不感帯のジッタ問題の原因が十分に説明される。この不感帯のジッタ問題に対する新たな解決法が提供される。本開示の第２論においては、到達時間同期ループの獲得挙動が、この新たな概念、技術、および方法を用いることによって調べられる。到達時間同期ループの動作を説明するために、この到達時間という概念を用いることによって、一般的なフィードバック理論を用いた場合と全く同様の結果を提供するのみならず、一般的なフィードバック理論を用いることによっては容易に想到できない到達時間同期ループの動作についての詳細および洞察についても提供することができることが明らかとなる。

シングルエンド型チャージポンプ出力ドライバを用いた到達時間検出器の新たな２つの設計が、開示において説明される。第１の設計においては、前記出力ドライバとしてシンク・チャージポンプ（ｓｉｎｋｉｎｇ ｃｈａｒｇｅ ｐｕｍｐ）のみが設けられた到達時間検出器が、ＶＣＯからの主フィードバック信号から負値の出力のみを生成する。第２の設計においては、前記出力ドライバとしてソース・チャージポンプ（ｓｏｕｒｃｉｎｇ ｃｈａｒｇｅ ｐｕｍｐ）のみが設けられた到達時間検出器が、前記主フィードバック信号から正値の出力のみを生成する。これらシングルエンド型チャージポンプ出力ドライバを用いた２つの到達時間検出器が結合されることによって、一つのダブルエンド型チャージポンプ出力ドライバを用いる到達時間検出器となる。

本開示において、ダブルエンド型のチャージポンプ出力ドライバを用いたデジタル到達時間検出器の新たな３つの設計が説明される。ダブルエンド型チャージポンプ出力付きの到達時間検出器の第１の設計においては、前記２つの入力信号の到達時間の差がどんなに短いかにかかわらず、チャージポンプが常に完全にターンオンされるように、（複数の）チャージポンプを制御するための（複数の）イネーブル信号の持続時間は、２つの入力信号間の実際の到達時間差よりも常に長くなっている。

第２の設計においては、前記チャージポンプを制御するための前記イネーブル信号の持続時間は、前記２つの入力信号間の実際の到達時間差と同じになっている。この結果、（複数の）チャージポンプ出力ドライバは、不感帯および線形状態を示し、この結果、前記２つの入力信号間の到達時間差分が前記チャージポンプの不感時間（ｄｅａｄ ｔｉｍｅ）を超えるのに十分な長さになるまでは、複数のチャージポンプからの出力が決してターンオンされることがないとともに、前記２つの入力信号間の到達時間差分が、不感時間と前記チャージポンプのスルー時間（ｓｌｅｗ ｔｉｍｅ）との合計よりも長くなるまでは、完全にはターンオンされない。

第３の設計においては、前記チャージポンプを制御するための前記イネーブル信号の持続時間は、前記２つの入力信号間の実際の到達時間差よりも僅かに長くなっているが、前記２つの入力信号の間の到達時間差分が０であるときに前記チャージポンプ出力ドライバを完全にターンオンするのに十分なほどには長くなっていない。この結果、不感帯は防止される。しかしながら、前記２つの入力信号の間の差が、チャージポンプのスルー時間を全体として越えるのに十分な長さになるまでは、前記チャージポンプの出力が完全にはターンオンしないように、前記チャージポンプ出力ドライバは、判定閾値の辺りにおいて線形状態を示す。

本発明のこれらの特徴および他の特徴は、添付図面を参照して、詳細に記述される。

図面の簡単な説明
図１は、基本的な位相同期ループ（従来技術）の構成要素である。

図２は、位相検出器としての混合器である。

図３は、前記位相検出器としての混合器からのＶＣＯへの最終誤差修正電圧の伝達特性である。

図４は、到達時間検出器として混合器を用いたアナログ到達時間同期ループにおける利得の理論的な伝達特性である。

図５は、到達時間検出器として混合器を用いたアナログ到達時間同期ループにおける利得の実際の伝達特性である。

図６は、基本的なダブルエンド型チャージポンプ付きデジタル位相周波数検出器（従来技術）である。

図７は、前記基本的なダブルエンド型チャージポンプ付き位相周波数検出器のタイミングチャートである。

図８は、図６に示されるような位相周波数検出器を到達時間検出器として用いた到達時間同期ループのＶＣＯへの最終誤差修正電圧の伝達特性である。

図９は、図６に示されるような位相周波数検出器を到達時間検出器として用いた到達時間同期ループの利得の伝達特性である。

図１０は、好ましい実施形態である基本的な線形の到達時間同期ループの構成要素である。

図１１は、完全な到達時間検出器付きの到達時間同期ループのＶＣＯへの最終誤差修正電圧の伝達特性である。

図１２は、不感帯を伴うシングルエンド型チャージポンプ出力を用いた典型的なデジタル到達時間検出器の概略図である。

図１３は、不感帯および線形状態を伴わないシングルエンド型チャージポンプ出力を用いた典型的なデジタル到達時間検出器の概略図である。

図１４は、不感帯および線形状態を伴わない、シングルエンド型チャージポンプ出力付きの前記完全な到達時間検出器の概略図である。

図１５は、図１４に示されるような、不感帯および線形状態を伴わない、シングルエンド型チャージポンプ出力付きの完全な到達時間検出器の伝達特性である。

図１６は、第１の補助実施形態としての、シンク・チャージポンプ出力のみを有するデジタル到達時間検出器の概略図である。

図１７は、シンク・チャージポンプ出力のみを有するデジタル到達時間検出器の伝達特性である。

図１８は、第２の補助実施形態としての、ソース・チャージポンプ出力のみを有するデジタル到達時間検出器の概略図である。

図１９は、図１８に示される前記ソース・チャージポンプ出力のみを有する到達時間検出器の伝達特性である。

図２０は、第３の補助実施形態としての、不感帯および線形状態を伴わないダブルエンド型チャージポンプ出力ドライバを用いた完全な到達時間検出器の概略図である。

図２１は、図２０に示されるダブルエンド型チャージポンプ出力ドライバを用いた完全な到達時間検出器の伝達特性である。

図２２は、第４の補助実施形態としての、不感帯を有するダブルエンド型チャージポンプ出力ドライバを用いたデジタル到達時間検出器の概略図である。

図２３は、図２２に示される不感帯を有するダブルエンド型チャージポンプ出力ドライバを用いたデジタル到達時間検出器の伝達特性である。

図２４は、図２２に示される不感帯を有するダブルエンド型チャージポンプ出力ドライバを用いたデジタル到達時間検出器からＶＣＯへの最終誤差修正電圧の伝達特性である。

図２５は、図２２に示される不感帯を有するダブルエンド型チャージポンプ出力ドライバを用いたデジタル到達時間検出器の利得の伝達特性である。

図２６は、第５の補助実施形態としての、線形状態を有するが不感帯を有しないダブルエンド型チャージポンプ出力を用いるデジタル到達時間検出器の概略図である。

図２７は、パルス幅低減器の概略図である。

図２８は、図２６に示される線形状態を有するが不感帯を有しないダブルエンド型チャージポンプ出力を用いるデジタル到達時間検出器の伝達特性である。

図２９は、図２６に示される線形状態を有するが不感帯を有しないダブルエンド型チャージポンプ出力を用いるデジタル到達時間検出器からＶＣＯへの最終誤差修正電圧の伝達特性である。

図３０は、図２６に示される線形状態を有するが不感帯を有しないダブルエンド型チャージポンプ出力付きのデジタル到達時間検出器を用いる到達時間同期ループの利得の伝達特性である。

図３１は、待ち遅延時間および伝搬遅延時間がない理想的な到達時間同期ループの獲得挙動である。

図３２は、完全なデジタル到達時間検出器を用いる到達時間同期ループのＶＣＯへの最終誤差修正電圧の実際の伝達特性である。

図３３は、完全なデジタル到達時間検出器を用いる到達時間同期ループの実際の伝達特性である。

図３４は、周波数検出器を備える典型的な到達時間同期ループの構成要素である。

図３５は、ループフィルタの応答時間である。

図３６は、サイクル−スリップ段階のビート信号の最終時期の間の固有周波数の周期の１／４よりも短いループ遅延時間を備える到達時間同期ループの獲得挙動である。

図３７は、前記サイクル−スリップ段階のビート信号の最終時期の間の固有周波数の周期の１／４よりも長いループ遅延時間を備える到達時間同期ループの獲得挙動である。

図３８は、フィードバック制御ループ（従来技術）の構成要素である。

図３９は、第６の補助実施形態としての、前記出力ドライバとしてシンク・チャージポンプのみを用いる到達時間検出器である。

図４０は、第７の補助実施形態としての、前記出力ドライバとしてソース・チャージポンプのみを用いる到達時間検出器である。

図４１は、差動フィードバック制御ループである。

発明を実施するための最良の形態
本発明は、基準信号源から安定な信号を生成する線形到達時間制御回路を実行するためのシステムおよび方法に関する。線形到達時間同期ループは、従来の位相同期ループ（ＰＬＬ）１０５に由来するものである。

従来のＰＬＬ１０５は、図１に示されるように、電圧制御発振器（ＶＣＯ）１０８より生成された局所信号１１２を入力基準信号１１０に合成するための線形フィードバック制御ループである。基本的なＰＬＬ１０５は、３つの構成要素、すなわち、位相検出器１０１、ループフィルタ１０６、およびＶＣＯ１０８から構成されて、前記基準信号１１０の周波数および位相と等しい周波数および位相を有する局所信号１１２を生成する。位相検出器１０１は、ＶＣＯからの局所信号１１２と基準信号１１０との間の位相差に比例する大きさをもつ誤差出力（エラー出力）１１４を生成するための線形装置である。前記誤差出力信号１１４は、ループフィルタ１０６によってフィルタに掛けられた後、ＶＣＯ１０８の周波数を修正するための最終誤差修正出力電圧１１５となる。フィードバック制御ループは、前記誤差出力信号１１４が０となってＶＣＯからの前記信号１１２の位相および周波数の双方が基準信号１１０の位相および周波数に同期されるまで、ＶＣＯ１０８の周波数を修正し続ける。

過去においては、位相検出器１０１からの前記誤差出力信号１１４は、入力される前記２つの信号の位相差分から生じると考えられており、位相検出器１０１の利得は、Ｖ（ボルト）／ｒａｄ（ラジアン）の単位を持つと考えられていた。誤差出力信号（Ｖ：ボルト）＝位相差分（ｒａｄ）＊位相検出利得（Ｖ（ボルト）／ｒａｄ）であることから、入力される前記信号の位相差分に比例する大きさの誤差出力信号１１４を生成する位相検出器１０１にＶ（ボルト）／ｒａｄの単位をもつ利得を持たせることは、完全に筋が通っているように思われる。しかしながら、ＰＣＴ／ＵＳ２００５／０２６８４２に極めて詳細に説明されているように、位相検出器は、実際には、特殊な到達時間検出器であり、信号の到達時間は、単に位相のみで決定されるのではなく、信号の振幅、周波数および位相によって決定される。

所定の時間間隔で受信側に到着する定常的な入力信号が時間的に変動して予期せぬ時間に前記受信側に到達した場合、当該信号の受信側が、入力信号が時間的に変動させるように信号伝送過程において何が変化したかについて確認する方法が実際のところ存在しない。入力信号の位相の変化が、前記信号を時間的に変動させるかもしれないが、周波数の変化および振幅の変化がそうさせるかもしれない。信号の受信側で確信できることは、信号の到達時間が変化したということだけである。位相検出器１０１の概念は、まさに誤解を招く恐れのあるものである。位相検出器１０１の振る舞いは、むしろ到達時間の概念を用いて解析されるべきであり、位相検出器の利得は、単純にＶ（ボルト）の単位をもつべきであり、位相検出器１０１からの誤差出力信号１１４の振幅は、２つの入力信号の間の到達時間の差によって決定されるべきである。

この位相検出器１０１を定義する問題は、ずっと以前に開始された。初めの間は、アナログＰＬＬにおいて使用される最も普通の位相検出器は、２つの入力信号の乗算値である出力電圧を生成する、周波数混合器のような乗算器であった。乗算演算の結果は、２つの入力信号の前記振幅、周波数、および位相の関数であり、単位としてＶ（ボルト）をもつ電圧であった。たとえば、図２に示されるような位相検出器１０１として周波数混合器を用いてアナログＰＬＬを構成することは極めて一般的でありる。位相検出器への２つの入力信号が、Ｖ_ｒｅｆ＊ＳＩＮ（ω_１ｔ＋θ_１） ２７０およびＶ_ＶＣＯ＊ＣＯＳ（ω_２ｔ＋θ_２） ２７２であり、前記混合器の利得が、Ｋ_ｍ ２７４であると仮定すると、前記混合器の出力は、１／２＊Ｋ_ｍ＊Ｖ_ｒｅｆ＊Ｖ_ＶＣＯ＊［ＳＩＮ（（ω_１＋ω_２）ｔ＋θ_１＋θ_２）＋ＳＩＮ（（ω_１＋ω_２）ｔ＋θ_１−θ_２）］となる。最初のサイン（ＳＩＮ）項は、ループ・フィルタでフィルタリングされるので、第２のサイン（ＳＩＮ）項のみが、ＶＣＯに至る信号となる。したがって、前記混合器の出力のうちでＶＣＯへの最終誤差修正出力電圧１１５は、以下のように簡略化される。

最後の項であるＳＩＮ（（ω_１＋ω_２）ｔ＋θ_１−θ_２）が定数で無次元であり、Ｋ_ｄ、位相検出器の出力と、位相検出器１０１の利得として定義される１／２＊Ｋ_ｍ＊Ｖ_ｒｅｆ＊Ｖ_ＶＣＯとの双方は、Ｖ（ボルト）の単位をもつ。一般的な解析では、前記ループが同期状態にあるときには、前周波数ω_１およびω_２は等しいと仮定されており、式１は、さらに簡略化される。

そして、前記ループが同期されているときには位相差分が非常に小さく、式２は、

と簡略化される。

上記式３は、多くの簡略化過程の結果であり、θ_１−θ_２が位相差分でありラジアンの単位を有する以上、Ｋｄが、いまだにＶ（ボルト）の単位を有するためには、位相検出器の前記利得は、当初はＶ（ボルト）で規定されていたにもかかわらず、まさにＶ（ボルト）／ｒａｄの単位を持たねばならない。このように、「位相検出器」の概念を無理やりに適合させねばならないために、位相検出器の利得は、実際には信号の位相と直接的な関係がないという事実にかかわらず、Ｖ（ボルト）／ｒａｄ（ラジアン）の単位を持たざるを得ない。

式１は、周波数混合器の乗算動作を正確に記述しており、当該周波数混合器からＰＬＬのＶＣＯへの最終誤差修正電圧１１５を特徴づけている。式１は、前記混合器が、位相検出器であるのではなく、まさに到達時間検出器であり、アナログＰＬＬが実際にアナログ到達時間同期ループであるように、前記混合器からＶＣＯへの最終誤差修正電圧１１５が、２つの入力信号の振幅、周波数、および位相の関数であることを示している。我々は、図３のように式１をプロットすることができ、それは、到達時間検出器としての前記混合器の特性を示している。図を単純化するために、図３においては、２つの入力信号が、位相オフセットを有していないことを仮定している。アナログＰＬｌが８０年前に最初に開発されたとき、それは、無線通信において主として使用された。この応用においては、自動利得制御（Ａｕｔｏｍａｔｉｃ Ｇａｉｎ Ｃｏｎｔｒｏｌ：ＡＧＣ）回路および自動周波数制御（Ａｕｔｏｍａｔｉｃ Ｆｒｅｑｕｅｎｃｙ Ｃｏｎｔｒｏｌ：ＡＦＣ）回路が、信号の振幅および周波数を調整するために共に使用されていた。信号の振幅および周波数の双方が調整されるときだけ、アナログＰＬＬは、位相において同期する機会を有していた。ＡＧＣおよびＡＦＣの双方とも狭帯域幅のフィードバック制御ループであるので、それらは、高周波の振幅雑音および周波数雑音がアナログＰＬＬ回路に到達することを防止することができなかった。そして、高周波の振幅雑音および周波数雑音がアナログＰＬＬに到達すると、アナログＰＬＬの混合器は、雑音源を識別することができないので、それらの雑音は全て位相雑音となります。振幅および周波数の雑音のすべては、混合器にとって位相雑音と同じに見られる。これが、式１どおりのことである。

図３に示されるように、到達時間検出器としての混合器は、ビート信号（うなり信号）の複数の周波数によって決定される異なる複数の到達時間差における多くの安定した動作点を有している。ゼロの到達時間差１６４における所望の動作点は、ビート信号の周波数が小さいとき達成できるのみであるから、到達時間検出器として混合器を用いているアナログ到達時間同期ループは、最大でも前記ビート信号の±１／４周期に相当する非常に小さい到達時間獲得範囲を有することになる。後述するように、実際の到達時間獲得範囲は、これより若干下回る。たとえば、１メガヘルツの基準信号とＶＣＯからの信号との間のビート信号の周波数が１キロヘルツである場合、混合器の到達時間獲得範囲は、±０．２５ｍ秒を若干下回る。これらの２つの信号は、確実に前記到達時間獲得範囲内である１マイクロ秒よりも互いに離れて前記混合器に到達することは絶対にないので、混合器は、ＶＣＯが１メガヘルツの基準信号を容易に獲得することを助けることができる。しかしながら、前記ビート信号の周波数が、２５０キロヘルツであるならば、到達時間差の前記獲得範囲は、±１μ秒を下回り、この結果、２つの信号が、１マイクロ秒離れることができ、前記回路は、１メガヘルツの基準信号を獲得することができないので、混合器にとって問題となる。

驚くべきことに、到達時間の概念は、アナログ到達時間同期ループの獲得範囲の計算を非常に簡単化する。到達時間の概念は、比較的新しく、統計的情報の分野において７０年後半になって一般的になった。到達時間の概念は、最初のＰＬＬが発達した４０年後に生まれたものであり、この新たな概念が、我々が従来のＰＬＬにおいて直面してきた多くの不可能な問題を解決するのに役に立つことができることは驚くべきものではない。ここで、我々が、到達時間の概念を用いてフィードバック制御ループをさらに解析する前に、我々は、最初にシステムの利得を明確に定義する必要がある。

システムの利得は、入力の微分係数に対する出力の微分係数として定義される。フィードバック制御ループの利得を調べるためには、我々は、一定の量ずつ入力刺激を変化させて、この制御された入力の変化によって出力に生じる変化を測定して、この出力の変化を入力の変化で除算したものを利得として計算する必要がある。到達時間同期ループ１００、すなわちＰＬＬ１０５のようなフィードバック制御回路システムのためには、ＶＣＯへの最終誤差修正電圧１１５が、我々が調査する必要がある前記出力であり、到達時間検出器１０４、すなわち位相検出器１０１への２つの入力信号の間の到達時間の差分が、前記制御された入力刺激である。ＶＣＯへの最終誤差修正電圧１１５は、特定の入力刺激を受けてＶＣＯがどのように応答するかを決定し、このＶＣＯへの最終誤差修正電圧１１５の振る舞いは、全体のフィードバック制御ループの同様の振る舞いを反映する。

基準信号１１０とＶＣＯからの信号１１２との間の到達時間の前記差分の信号は、この開示におけるフィードバック制御ループシステムの解析のための前記入力刺激として使用される。この差分の信号をフィードバック制御ループシステムへの入力信号として用いる新たな方法は、伝統的なフィードバック制御理論に完全に反するものである。伝統的なフィードバック制御理論においては、基準信号１１０とＶＣＯからの信号との間の到達時間の差分は、出力信号の一つとして考慮されており、基準信号１１０が、フィードバック制御ループシステムへの唯一の入力信号であるとする。しかし実際は、前記差分の信号がフィードバックループの一部である一方、前記基準信号１１０は、フィードバックループの一部ではないので、基準信号１１０は、フィードバック制御ループへの入力信号ではないものとすべきである。前記差分の信号こそが、フィードバック制御ループシステムへの唯一の入力信号であるものとすべきである。前記基準入力１１０は、フィードバック制御ループシステムの一つのノードに入力される分岐（ｂｒａｎｃｈ）にすぎず、それは、フィードバックループの一部ではない。

前記フィードバック制御ループの利得についての基本的なルールの一つは、我々がフィードバック制御ループシステムを記述するために正論理（正ロジック）のみを用いるならば、利得は、すべての時間において負ではないとしなければならないことである。負値の利得は、前記出力が誤った方向に向かい、ループが成功的に決して収束しないことを意味する。伝統的なＰＬＬ１０５を一例にとれば、ＶＣＯからの信号１１２が、基準信号１１０に遅れを取る場合、この２つの入力信号の間の到達時間の差分は増加し、ＶＣＯへの最終誤差修正電圧１１５もこれに倣う。ＶＣＯからの信号１１２の周波数は、到達時間の差分を減らすべく高められる。ＰＬＬ１０５のフィードバック機構は、前記ＶＣＯ信号が遅れないようにし、ＶＣＯからの信号１１２は、いつも前記基準信号と同期することになる。Ｐｌｌ１０５の利得が負となるならば、ＶＣＯからの信号１１２が遅れる場合に、ＶＣＯへの最終誤差修正電圧１１５が増加する代わりに、減少することになる。したがって、ＶＣＯからの信号１１２の周波数も、さらに低くなることになり、ＶＣＯからの信号１１２は、基準信号１１０に決して追いつくことができない。したがって、負ではない利得のルールは、フィードバック制御ループが正しく機能するために基本的に必要な要求である。

フィードバック制御ループの利得についての第２のルールは、当該ループの利得は、当該ループの応答性の良さを決定するものであり、当該ループの利得は、獲得（ｃａｐｔｕｒｉｎｇ）能力を提供するための最低必要条件よりも高くならなくてはいけないということである。適切な利得がない場合、フィードバック制御ループは、前記複数の信号を獲得するための強みを容易く有するものではない。伝統的なＰＬＬ１０５を再び一例にとるとともに。ＰＬＬ１０５が既に同期状態であると仮定するなる場合、ＶＣＯ信号が遅れをとっているとともに、ＶＣＯへの最終誤差修正電圧１１５が、ＶＣＯからの信号１１２の周波数を増大していくように、基準信号１１０が高周波数側へと周波数を高め始める場合、ＶＣＯからの信号１１２の周波数を高める変化率が、基準信号を促進する当該変化率よりも遅い場合には、ＰＬＬは、基準信号１１０の動きに追従することがいまだにできないことになる。固定の基準信号を伴う多くのシステムにとっては、利得は、ＰＬＬ１０５が初期の獲得期間中に素早く基準信号を獲得して同期するために必要とされている。ＰＬＬの利得は、いかに早くＶＣＯからの信号１１２の周波数が掃引されるかを決定することができ、また、ループによる獲得挙動についても決定する。我々が、ＶＣＯの感度に対する利得の調整をするとき、この結果は、ＶＣＯの調整のスルーレート（ｓｌｅｗ ｒａｔｅ）である。ＰＬＬ１０５の最低限の利得は、ＶＣＯ周波数の最低限のスルーレートを決定し、その最低限のスルーレートは、ＶＣＯの鋭敏性を決定し、結局のところ、入力される基準信号に対してどれほどループが鋭敏性および強力であるかについて決定する。

差分検出器の利得は、しかしながら、これとは異なるように定義される。所定の差分入力における差分検出器の利得は、当該差分検出器の出力のためのバイアス点に対する差分検出器の出力として定義されるべきものである。典型的には、差分検出器の出力は、特定のＤＣレベルのままに留まる、理想的には、差分入力が０であるときの、各電源レール（ｒａｉｌｓ）の電圧の間の途中で留まる。このＤＣレベルは、差分検出器の利得を計算するための基準バイアス点として用いられ、そのために差分検出器の利得は、差分入力が０点の周囲で変動するときには、正にも負にもなることができる。誤差出力信号１１４は、使用される出力ドライバのタイプに依存して電圧または電流という異なる二つの種類で生成することができるけれども、ＶＣＯへの最終誤差修正電圧１１５は常に電圧であるから、我々は、いかなる種類の出力ドライバが使用されるか否かにかかわらず、誤差出力信号１１４として電圧のみを使用することができる。電圧出力ドライバおよび電流出力ドライバは、互いに置き換え可能であるから、当該ドライバの双方に対応するための電圧の使用は、差分検出器の性能に何らの影響も与えない。

到達時間検出器として混合器を用いたアナログ到達時間同期ループのために、理論的には、図３に示されるＶＣＯへの最終誤差修正電圧１１５を到達時間差分に関して微分した結果と、図４における到達時間検出器として混合器を使用した前記アナログ到達時間同期ループの利得のプロットとを考慮することによって、前記アナログ到達時間同期ループを調べることができる。図から、混合器は、利得が正であるときに到達時間差分が特定の範囲にある場合においてのみ動作することができることがわかるが、これは当然のことである。到達時間検出器としての混合器は、基準信号１１０を獲得するためにＧ_ｍｉｎである最低限の利得を供給可能な±Ｔ_ｃ ５１８である制限された到達時間獲得範囲を有するとともに、±１／４＊１／（Ｆ_ＲＥＦ−Ｆ_ＶＣＯ） ５０６である到達時間保持範囲を有する。到達時間検出器として混合器を有するアナログ到達時間同期ループの前記保持範囲は、既に同期状態にあるアナログ到達時間ループの複数の入力における複数の信号において前記同期状態を失うことなく存在可能な最小限の到達時間差分である。アナログ到達時間同期ループが既に同期状態にあり、アナログ到達時間同期ループは、当該ループの利得がいまだに正値である限り、同期状態を維持することができることから、アナログ到達時間検出器の前記保持範囲は、つねに前記獲得範囲よりも長くなる。

混合器が、到達時間検出器として用いられるとき、２つの異なる周波数を有する２つの入力信号の間の最大の到達時間差分は、より速い信号の周期と常に等しくなる。一の信号が、他の信号よりも速い場合、その速い信号は、遅い信号が再び到達する前に、幾つかの複数周期を経ている。これら速い信号からの追加的な周期は、ＶＣＯ１０８へ到達する前にループフィルタ１０６によって簡単に除去されてしまうので、ＶＣＯへの最終誤差修正電圧１１５に対して何らの影響も与えない。結果として、到達時間検出器として用いられる混合器のためには、異なる周波数を有する２つの入力信号間の到達時間差分が、速い信号における一周期よりも長くなることができない。この点を考慮に入れて、全面的に異なる観点から図４を見ることにする。我々は、図５のように、到達時間検出器として混合器を用いたアナログ到達時間同期ループの実際の伝達特性をプロットすることができる。

図５において、我々は、基準信号１１０が速い信号であると仮定して、到達時間差分を±（１／Ｆ_ＲＥＦ） ５２０に制限するとともに、到達時間検出器として混合器を用いるアナログ到達時間同期ループの利得を、±１／（Ｆ_ＲＥＦ） ５２０の到達時間差分の区間での図４における元々の理論的な伝達特性のものと同様とする。我々は、±１／（Ｆ_ＲＥＦ） ５２０の区間という到達時間差分の小範囲について興味があるだけである。なぜならば、これが、到達時間検出器としての混合器が働く到達時間差分の範囲であるからである。混合器は、他の多くの到達時間差分のポイントにおいてもループを同期することができるが、これらのポイントは、望ましくない動作点であるので、これらを単純に無視することができる。この結果、到達時間検出器として混合器を用いるアナログ到達時間同期ループの周波数の獲得範囲は、以下から計算することができる。

ここで、Ｇ_ｍｉｎ ５１６は、必要とされる最小限度のループ利得であり、Ｇ_ｍｉｎ＊Ｋ_ＶＣＯが、ループが制御することができる最低限のスルーレート（ｓｌｅｗ ｒａｔｅ）である。最低限度の利得 ５１６は何を要求するか。それは、複数の入力信号の周波数がどのくらい速く変化できるかに依存している。たとえば、システムの電源が入ったとき、ＶＣＯが一の周波数で発振し始めて、次いで、ＶＣＯの周波数は、幾つかの周波数を通じて掃引され、この処理は、ＶＣＯの前記周波数が他の周波数に安定化されるまで、何回か行うことができる。この過程では、ＶＣＯの周波数は、速い速度で掃引される。もしも到達時間同期ループが、前記初期の電源投入時のＶＣＯの掃引条件と同様の速さで掃引できない場合には、到達時間同期ループは、ＶＣＯ信号を追跡して同期することができる望みはない。到達時間同期ループ１００が適切に働くためには、ループがＶＣＯ１０８へ供する最低限の掃引速度が、到達時間検出器の複数の入力信号において生じることが可能な信号の最大スルーレート（ｓｌｅｗ ｒａｔｅ）を上回らねばならない。

ビート信号の周波数は、到達時間同期ループが同期状態となる前の獲得期間の間、変動することが可能であるので、我々は、より高い周波数を持つ入力信号が固定された幅を持つ対象である一方、ビート信号は、幅において伸縮することができるアコーディオンの如きものであると想像することができる。混合器の利得が常に０を超えるべく、前記速い周波数の周期が、前記速いビート信号内に入る場合に、到達時間検出器としての混合器は、働くことができる。図５に示されるように、曲線Ａ ５２４に示されるビート信号の周波数は、単純に混合器にとって高すぎるので、負値の利得が生じてしまい、混合器は、複数信号を獲得して同期させることができないようになってしまう。曲線Ｂ ５２６では、ビート信号の周波数は、最小限度の利得要求に対応しており、曲線Ｃ ５２８におけるビート信号の周波数は、とても低くて、到達時間同期ループは、基準信号を獲得するために十分すぎる利得を有する。

伝統的なアナログＰＬＬ１０５は、多くの短所を有する。まず第１に、前記線形位相検出器１０１が、アナログデバイスであるので、ＩＣ（集積回路）の内部に実装することが困難であることであり、第２に、線形位相検出器は、図４に示されるように、到達時間差分ゼロ以外の他の異なる到達時間差分である多くの安定な動作点においても動作可能であるので、この結果、アナログＰＬＬシステム１０５は、誤った周波数においても容易く同期されてしまうことであり、第３に、線形位相検出器１０１は、図５に示されるように非常に限定された獲得範囲を持つことである。これらの問題を克服するために、一般に位相−周波数検出器（ｐｈａｓｅ−ｆｒｅｑｕｅｎｃｙ ｄｅｔｅｃｔｏｒ：ＰＦＤ）として知られているデジタル位相検出器が発明された。このＰＦＤ１３２は、２つのフリップフロップとＡＮＤ論理ゲートを有するデジタルデバイスである。

ＰＦＤ１３２は、ＩＣ（集積回路）内に簡単に搭載することができ、ただ一つの安定な動作点を有する。この結果、今日では、最も人気のある位相検出器となっている。図６に示されるようなダブルエンド型のチャージポンプを駆動する典型的なＰＦＤ１３２は、今日では、全ての電子システムにおいてしようされている最も著名な回路の一つである。通常では、ＰＦＤ１３２は、ソース・チャージポンプ１２７をイネーブルするためのアップ出力信号１２３と、シンク・チャージポンプ１２９をイネーブルするためのダウン出力信号１２５とを生成して、ループフィルタ１０６がＶＣＯ１０８用の最終誤差修正電圧１１５を出力するための誤差出力信号１１４を生成するために用いられる。ダブルエンド型チャージポンプを駆動するＰＦＤ１３２におけるタイミングチャートが図７に示されている。

ＶＣＯからの信号１１２が最初に到達する場合には、前記ダウン出力信号１２５が最初にアクティブ（活性）となることによって、ＶＣＯ１０８の周波数を低めるべく最終誤差修正電圧１１５を低減するためにループフィルタ１０６を放電することになり、当該放電は、基準信号１１０が最終的に到達した直後に停止することになる。一方、基準信号１１０が最初に到達する場合には、前記アップ出力信号１２３がアクティブとなることによって、ＶＣＯ１０８の周波数を高めるべく最終誤差修正電圧１１５を増加させるためにループフィルタ１０６を充電することになり、当該充電は、ＶＣＯからの信号１１２が最終的に到達した直後に停止することになる。この結果、ＶＣＯへの最終誤差修正出力の量は、全体として前記２つの入力信号の間の到達時間の差分に依存する。２つの入力信号の間の到達時間の差分が大きくなればなるほど、ＶＣＯ１０８の周波数が大きく修正されることとなるので、ダブルエンド型チャージポンプ出力を有するＰＦＤ１３２は、まさに到達時間検出器である。

ダブルエンド型チャージポンプ出力を駆動するＰＦＤ１３２は、複数のデジタルデバイスから構成されているけれども、ＶＣＯへのアナログの最終誤差修正出力信号を生成するとともにＶＣＯへの最終誤差修正出力信号の振幅は、２つの入力信号間の到達時間の差分に対して線形に生成されることから、そのループの内部における振る舞いは線形である。２つの入力信号が同時に到達した場合には、ダブルエンド型チャージポンプ出力付きのＰＦＤは出力を行わないこととなり、ＶＣＯへの最終誤差修正出力電圧１１５は、理想的にはＶ_ｃｃ／２にバイアスされることとなる。到達時間差分が増加または減少し始める場合には、図８に示されるように、最終誤差修正出力電圧１１５が電源レール（ｒａｉｌｓ）に到達するまで最終誤差修正出力電圧１１５も増加または減少する。
ＶＣＯに出力される最終誤差修正出力電圧１１５の極性および振幅が、位相ではなく２つの入力信号の間の到達時間差分によって決定されるので、このようなダブルエンド型チャージポンプ出力付きのＰＦＤ１３２は、位相検出器に代わる到達時間検出器といえる。

残念なことに、ＰＦＤ１３２によって駆動されるダブルエンド型チャージポンプ出力ドライバからの出力は、図７におけるＰＦＤのタイミングチャートに示されるようなグリッチ（ｇｌｉｔｃｈ）が混在してしまうことを回避できない。これは、ＰＦＤ１３２は、アップ１２３およびダウン１２５という２つの出力信号を生成するけれども、その時々で、それらの出力信号のうちのどちらか一方のみが到達時間差分の情報を伝えるからである。たとえば、基準信号１１０が、ＶＣＯからの信号１１２よりも先行している場合には、アップ出力１２３のみが２つの入力信号の間の到達時間差分の情報を含んでおり、ＶＣＯからの信号１１２が先行している場合には、ダウン出力１２５のみが２つの入力信号の間の到達時間差分の情報を含んでいる。結果的には、我々は、どちらの信号が先行しているかにかかわらず所望の到達時間差分のみを含む誤差出力信号１１４を生成するためには、出力チャージポンプ１２７、１２９に依存する。

チャージポンプ１２７、１２９は、到達時間決定用の決定回路の一部であり、残念なことに、どちらの信号が先行しているかにかかわらずフリップフロップのリセット期間の際には、アップ出力１２３およびダウン出力１２５の両方ともが同時にアクティブとなってしまう。理想的には、ソース・チャージポンプ１２７とシンク・チャージポンプ１２９の両方が、フリップフロップの前記リセット期間の間に同じ時間量の間、同じ電流量の排出（ポンプアウト）または吸い込み（シンク）することによって、フリップフロップのリセット期間の際にループフィルタ１０６へ排出される正味の出力電荷量が０となる。しかしながら実際には、それらのチャージポンプは、互いに異なる電流で排出または吸い込みをしており、２つのチャージポンプおよび遅延パスを全ての時刻において常に完全に整合させることは不可能である。この結果、複数のチャージポンプは、２つの入力信号が同時に到達する場合には、到達時間差分が０の点において若干の出力を生成してしまう。この０到達時間点での電流の量は変化するものであり、前記複数のチャージポンプの雑音に依存する。不連続なグリッチは、このようにダブルエンド型チャージポンプ出力ドライバ付きのＰＦＤ１３２を用いた到達時間検出器の出力において、図８に示されるような到達時間差分のゼロ点において生成される。この不連続なグリッチは、ダブルエンド型チャージポンプが、前記決定回路の一部であって、２つのチャージポンプを全ての時刻において常に完全に均衡させることが不可能であることに起因して生じる。この不連続なグリッチ問題を解決するために、我々は、そうなるべき方法で複数のチャージポンプを単純な出力ドライバとするように、当該複数のダブルエンド型チャージポンプを決定回路から切り離す必要がある。

不連続なグリッチは、到達時間同期ループにとって特異なグリッチとなるので、不連続なグリッチは、それがどんなに小さいものであっても、信号の両方が同時に到達した場合に、到達時間検出器としてダブルエンド型チャージポンプ付きＰＦＤ１３２を用いた到達時間同期ループにおける問題を引き起こすことになる。ダブルエンド型チャージポンプ出力ドライバは、無から出力を提供することになるため、ダブルエンド型チャージポンプ出力付きのＰＦＤを用いた到達時間同期ループの利得は、到達時間差分が０となる点１６４において無限大となってしまう。ダブルエンド型チャージポンプ出力付きＰＦＤを用いた到達時間同期ループの利得は、図８に示されるようなＶＣＯへの最終誤差修正電圧１１５を到達時間差分に関して微分することによって図９に示されるようにプロットされる。ＶＣＯへの最終誤差修正電圧１１５の不連続なグリッチは、到達時間同期ループにとって特異な（ｓｉｎｇｕｌａｒｉｔｙ）グリッチとなり、この特異なグリッチは、周波数スペクトラム全体において、ループフィルタ１０６によっては完全に除去しきれないエネルギーを含むので、図８に示されるような、到達時間差分が０の点における伝達特性の不連続なグリッチは、ＶＣＯ１０８にジッタ（ｊｉｔｔｅｒ）を生じさせる。

到達時間差分が０の点１６４における不連続なグリッチの効果は、ＰＦＤにおけるフリップフロップの遅延不整合またはループフィルタ１１６の漏れ電流によって引き起こされるエラーとは非常に異なっている。遅延不整合は、到達時間検出器の伝達特性を水平方向にシフトさせるだけであるとともに、ループフィルタの漏れ電流は、縦方向に伝達特性をシフトさせるだけであって、何らの不連続性を生じさせることはない。結論として、ダブルエンド型チャージポンプ出力付きのＰＦＤ１３２は、特異点の存在を伴う特殊なデジタル到達時間検出器であるといえる。

我々は、グリッチを生じさせないようにすることができないから、到達時間同期ループ用のデジタル到達時間検出器としてダブルエンド型チャージポンプ付きのＰＦＤ１３２を単純に使用することはできない。ＰＦＤ１３２は、単に、どの信号が先行しているについて、あるいはどの信号が遅延しているかについて我々に知らせるためのデバイスであって、それ以上でもそれ以下でもない。上述したように、基準信号１１０のほうが先行している場合には、アップ出力１２３のみが到達時間差分情報を含んでおりダウン出力１２５はＶＣＯからの遅れている信号１１２のタイミング情報のみを含んでいる一方、ＶＣＯからの信号１１２の方が先行している場合には、ダウン出力１２５のみが到達時間差分情報を含んでおりアップ出力１２３は遅れている基準信号１１０のタイミング情報のみを含んでいる。どの信号が先行しているか、およびどの信号が遅延しているかについて曖昧さや準安定の問題を有することなく我々に知らせることだけが、ＰＦＤ１３２ができることである。

デジタル到達時間検出器を用いた到達時間同期ループの新規な設計
基準信号１１０の周波数および位相と等しい周波数および位相を備える安定なＶＣＯ出力信号１１２を生成するための基本的な線形到達時間同期ループシステム１００のブロック図が、好ましい実施形態として図１０に示されている。この基本的な線形到達時間同期ループシステム１００は、到達時間検出器１０４、ループフィルタ１０６、およびＶＣＯ１０８という３つの機能ブロックを含んでいる。到達時間検出器１０４は、基準信号１１０の到達時間と、ＶＣＯからの信号１１２の到達時間とを比較する。次いで、到達時間検出器１０４は、ＶＣＯ１０８の周波数を修正するために誤差出力信号１１４を送出する。誤差出力信号１１４は、最初にループフィルタ１１６によってフィルタリングされて、次いで、ＶＣＯ１０８への最終誤差修正電圧１１５となる。もし基準信号１１０がＶＣＯからの信号１１２よりも先行しているならば、ＶＣＯの周波数を高めるために、正値の誤差出力信号１１４が送出される。もし基準信号１１０がＶＣＯからの信号１１２よりも遅延しているならば、ＶＣＯ１０８の周波数を低めるために、負値の誤差出力信号１１４が送出される。結果として、前記基本的な線形到達時間同期ループ１００は、典型的なＰＬＬ１０５のように、基準信号１１０の周波数および位相と等しい周波数および位相を持つ安定な出力信号１１２を生成する。

理論的に、前記線形到達時間同期ループ１００用の到達時間検出器１０４を作るためには２つの方法がある。１つの方法は、どちらの入力信号が先に到達するかによって決定された極性を有するとともに、２つの入力信号の間の到達時間差分にしたがって線形的に生成される振幅を有する誤差出力信号１１４を生成する線形デバイスを使用することである。残念なことに、このような線形デバイスは、まだ発明されていない。他の方法は、複数のデジタルデバイスを使用することである。我々は、どちらの信号が先に到達するかについて知らせるべく到達時間差分の極性出力を生成するためのデジタルデバイスを使用することができ、我々は、２つの入力信号の間の到達時間差分にしたがって線形的に生成される出力信号の幅を持ったデジタル誤差出力信号を生成することができる。そして、我々は、前記デジタル誤差出力信号を積分することができ、その積分の終了時点となる出力電圧が２つの入力信号の間の到達時間差分によって形成されるようになる。一つの結論として、我々は、到達時間差分の極性を決定するための一のデジタルデバイスと、２つの入力信号の間の到達時間差分によって決定されるパルス幅をもつパルスを生成するための他のデジタルデバイスとを必要とする。これら２つのデジタルデバイスと積分器を用いて、我々は、ＶＣＯを制御するための２つの入力信号の間の到達時間差分から正確かつ精密に最終線形誤差修正出力電圧１１５を生成することができる。

今日使用されている全ての位相検出器または位相−周波数検出器は、いくつかの改良によって、上述した２つのデジタルデバイスの機能を満たす能力がある。しかしながら、前に説明した２つの例として、今までのところ、それらの中に、エラーなしでＶＣＯへの最終誤差修正出力電圧１１５を生成することができるものは一つもない。アナログ位相検出器は、多くの望ましくない複数の安定動作点を異なる複数の到達時間差分において有し、ダブルエンド型チャージポンプ出力付きの現在のＰＦＤ１３２は、誤ったグリッチを生成する。この結果、望ましくないグリッチを生成することなく、ただ一つの安定動作点を有する真の到達時間検出器１０４は、まだ発明されていなかったし、現在までのところ、そのような到達時間同期ループ１００は開発されていなかった。

図１１に示されるように、理想的な到達時間検出器１０４は、到達時間同期ループ１００のループ利得１６９が正値の定数となるように、ＶＣＯを制御するための最終誤差修正出力信号１１５を生成するべきである。ダブルエンド型チャージポンプ出力付きのＰＦＤ１３２は、もしも不連続なグリッチが除去されるならば、ほとんど理想的な到達時間検出器といえる。ダブルエンド型チャージポンプ出力付きのＰＦＤ１３２の不連続なグリッチの問題は、一般に、「不感帯ジッタ問題（ｄｅａｄ ｚｏｎｅ ｊｉｔｔｅｒｉｎｇ ｐｒｏｂｌｅｍ）」として知られている。このダブルエンド型チャージポンプ出力付きの現在のＰＦＤ１３２における「不感帯ジッタ問題」を解決するための解決法を提供するという多くの発明が存在するが、それらの中に、この問題を真に解決できるものは一つもない。多くの解決法は、単純にフリップフロップのリセット信号に更なる遅延を加えるものであり、この結果、グリッチ規模が大きくなって、ＰＦＤ１３２が更に大きい位相オフセットを持って動作するようになり、ＰＦＤ１３２が到達時間差分の０点から更に離隔されて動作されるようになるのでジッタ問題も目立たなくなるというものである。しかし、これでは、基本的なグリッチ問題は改善されていない。米国特許６１５７２１８で提案された解決策は、ＰＦＤにおける両方のチャージポンプが同時にオンされるのを防止することにより不感帯ジッタ問題が生じない設計を示している。それは正しい方向における優れた設計であったが、この設計は、フリップフロップをオフすることができる前に長いフィードバック遅延があるため、両方の入力信号が同時に到達する場合にアップ出力１２３およびダウン出力１２５が同時にオンされるのを防止することには失敗している。この解決法も、実際には大部分の他の方法と同様であり、不感帯ジッタ問題を効果的に解決したように見える理由は、到達時間差分の０点から離隔してＰＦＤ１３２を動作させるためにフリップフロップに長いリセット遅延を与えるとうい事実による。不感帯ジッタ問題を効果的に取り扱うことができる唯一の独特な設計は、ジッタ問題を避けるために、チャージポンプ出力ドライバのスルー時間（ｓｌｅｗ ｔｉｍｅ）よりも広い、大きな不感帯を有するＰＦＤの設計を提供するローム社によるものである。ＢＵ２３７４ＦＶのデータシートにあるように、到達時間差分がチャージポンプ出力ドライバのスルー時間（ｓｕｌｅｗ ｔｉｍｅ）よりも小さい場合にチャージポンプが動作を停止するようにするために大きな不感帯が用いられる。この結果、ＰＦＤからの出力は、Ｈ状態、Ｌ状態、およびオフ状態という３つの安定出力状態のみを有することになる。それは、グリッチが発生することを効果的に防ぐことができるけれども、しかしながら、彼等の設計において、ＰＦＤは、多くの時間において非アクティブであり、ＰＬＬは、精密に位相差分を修正することができなくなり、位相雑音が高くなってしまう。彼等のＰＦＤは、多くの時間において単純に無効とされるだけであり、ＶＣＯの周波数は、修正される前に、大きな不確実な窓の中で不確定な状態が許容されている。

グリッチ問題の真の解決策は、ついに、２００５年７月２８日にウェン．ティー．リン（Ｗｅｎ Ｔ． Ｌｉｎ）によって出願されたＰＣＴ／ＵＳ２００５／０２６８４２「２つの信号間の位相、周波数、および到達時間の差分を検出するシステム、方法、および回路」において明らかとされた。この特許は、図１２、図１３、図１４において示したように、シングルエンド型チャージポンプ出力ドライバ付きの正確な到達時間検出器を構成するために説明された多くの方法を開示している。

後述する開示のため到達時間検出器１０４の違いをはっきりさせるべく、我々は、到達時間検出器１０４を３つの範疇、すなわちアナログ到達時間検出器、誤りのあるデジタル到達時間検出器、およびデジタル到達時間検出器に分類する。混合器は、アナログ到達時間検出器の範疇に所属し、ダブルエンド型チャージポンプ出力付きのＰＦＤ１３２は、誤りのあるデジタル到達時間検出器の範疇に所属する。位相検出器または位相周波数検出器の現在の全ての設計は、到達時間検出器の前記第１または第２のどちらかの種類に属する。正確、エラーのない上記の新型到達時間検出器のすべては、デジタル到達時間検出器１１６の範疇に属する。

図１２、図１３および図１４に示されるシングルエンド型チャージポンプ出力付きの全ての新型デジタル到達時間検出器の設計においては、５つの回路モジュール、すなわちＰＦＤ１３２、相補（ｃｏｍｐｌｅｍｅｎｔａｒｙ）ＰＦＤ１３４、極性決定回路１４２、イネーブル信号選択回路１５６、およびシングルエンド型チャージポンプ出力ドライバ１４６を含む。シングルエンド型チャージポンプ出力ドライバ１４６は、どの時刻においても、電流を排出（ポンプアウト）するか、電流を吸い込み（シンク）をするかのどちらか一方のみを行うことができ、シングルエンド型チャージポンプ出力ドライバ１２４６が正確に設計されるならば、ダブルエンド型チャージポンプ出力付きのＰＦＤ１３２に生じたのと同様のグリッチを生じさせることは決してない。

図１２に示される設計においては、一つのＯＲゲート１４０が極性決定回路１４２として使用されており、信号の到着前では、当該極性決定回路１４２の最終極性出力１４４が初期設定によりハイ（Ｈ）となる。ＶＣＯからの信号１１２が早くに到達した場合には、最終極性出力信号１４４は、ロー（Ｌ）となり、基準信号１１０が最終的に到達したときにハイ（Ｈ）に戻ることになる。基準信号１１０が早くに到達した場合には、最終極性出力信号１４４は、すべての時刻においてハイ（Ｈ）を維持する。したがって、最終極性出力１４４は、常に正確である。最終極性出力信号１４４の持続時間は、常に、少なくとも２つの入力信号間の到達時間差分と同じになる。シングルエンド型チャージポンプ出力ドライバ１４６をイネーブルするための最終イネーブル信号１４７の時間周期は、常に２つの入力信号の間の到達時間差分と等しいので、もし最終極性出力信号１４４と最終イネーブル信号１４７のタイミングが正確に合わされるならば、シングルエンド型チャージポンプ出力ドライバ１４６は、常にエラーを含まない出力を生成することになる。したがって、図１２の設計は、正確なデジタル到達時間検出器１０３である。このデジタル到達時間検出器１０３は、２つの入力信号の間の到達時間差分と全く等しい時間の間、常に、ループフィルタからの電流を排出または吸い込むことができるので、２つの入力信号の間の到達時間差分にしたがって線形的なＶＣＯ用の正確な最終誤差修正電圧１１５を生成することができる。

ＯＲ論理ゲート１４０は、ＡＮＤ論理ゲートに置き換えることもできる。ＯＲ論理ゲート１４０を用いると、ＶＣＯ Ｆ／Ｆ １１９の初期状態がハイ（Ｈ）であるので、最終極性出力１４４の初期状態はハイ（Ｈ）となる。ＯＲ論理ゲート１４０に代えてＡＮＤ論理ゲート１４１が使用される場合、最終極性出力１４４の初期状態はロー（Ｌ）に置き換わるが、最終極性出力１４４の結果は、同様に維持されることになる。

複数のデジタル到達時間検出器１１６のすべてが、伝統的なＰＦＤ１３２において発生する誤りのあるグリッチを避けるために、複数のＰＦＤ１３２が必要とされている。これは、フリップフロップへのクロック入力が先行している信号である場合に所望の到達時間差分情報を有する有効な信号のみを生成することができるためである。この結果、チャージポンプ出力ドライバは、単純にチャージポンプ出力ドライバとして用いられて、チャージポンプ出力ドライバが到達時間誤差出力の生成に含まれることにならず、グリッチ問題を完全に解決するように、我々は、２つの入力信号のそれぞれのために２つの到達時間差分信号を生成するための２つのＰＦＤを必要とする。２つのＰＦＤからの２つの出力であることを明確にするために、我々は、複数のＰＦＤのうちの一つを相補（ｃｏｍｐｌｅｍｅｎｔａｒｙ）ＰＦＤ１３４とする必要がある。

図１２の設計において、シングルエンド型チャージポンプ出力ドライバ１４６は、時間間隔が、２つの入力信号の間の到達時間差分と全く同一となるように、イネーブル信号選択回路１５６である排他的ＮＯＲゲート３７０によって、イネーブルされる。両方の入力信号は、同時に到達することができるので、２つの入力信号の間の最小限度の到達時間差分はゼロであり、もし入力信号のうちの一つが欠落する場合には、２つの入力信号の間の最大限度の到達時間差分は、無限大である。デジタル信号がロー（Ｌ）からハイ（Ｈ）へ上がり、またはハイ（Ｈ）からロー（Ｌ）へ下がるのには時間が価格ので、論理デバイスの入力におけるデジタル信号は、論理デバイスの入力閾値を超えて、論理デバイスに動作を生じさせるための時間が必要である。入力信号の双方、１１０および１１２が同時に到達した場合には、シングルエンド型チャージポンプ出力ドライバ１４６への最終イネーブル信号１４７の時間周期は、ゼロである最小の幅を持つことになり、シングルエンド型チャージポンプ出力ドライバ１４６は、決してターンオンしないこととなる。シングルエンド型チャージポンプ出力ドライバ１４６は、最終イネーブル信号１４７がシングルエンド型チャージポンプ出力ドライバ１４６の入力閾値を越えて上昇するために必要な時間である不感時間（ｄｅａｄ ｔｉｍｅ）よりも、２つの入力信号の間の到達時間の差が長くなるまでは、ターンオンを開始しない。この結果、シングルエンド型チャージポンプ出力ドライバ１４６は、２つの入力信号１１０および１１２の到達時間差分が、不感時間５５２よりも長くなるまでは非アクティブであり、図２３に示される不感帯は不可避となる。図２３は、不感帯および線形状態を持つダブルエンド型チャージポンプ出力ドライバを用いたデジタル到達時間検出器の出力特性を示すものであり、この図は、不感帯および線形状態を持つシングルエンド型チャージポンプ出力ドライバを用いたデジタル到達時間検出器の出力特性を示すためにも使用することができる。

最終イネーブル信号１４７の時間周期が不感時間５５２よりも長くなって、シングルエンド型チャージポンプ出力ドライバ１４６がターンオンされ始めるとき、シングルエンド型チャージポンプ出力ドライバ１４６は、出力電流がシングルエンド型チャージポンプ出力ドライバ１４６の容量限界に達するまで、すなわち、シングルエンド型チャージポンプ出力ドライバ１４６のスルー時間（ｓｌｅｗ ｔｉｍｅ）５５０に達するまで、どんどんと電流を排出（ポンプアウト）するか、電流を吸い込み（シンク）することになる。２つの入力信号の入力信号の間の到達時間差分が、シングルエンド型チャージポンプ出力ドライバ１４６のスルー時間５５０と不感時間５５２との合計よりも短いが、不感時間５５２よりもは長い場合には、シングルエンド型チャージポンプ出力ドライバ１４６の出力電流は、最終イネーブル信号１４６にしたがって線形的に生成されることとなる。最終イネーブル信号１４７の時間周期が、シングルエンド型チャージポンプ出力ドライバ１４６のスルー時間５５０と不感時間５５２との合計よりも短いが、シングルエンド型チャージポンプ出力ドライバの不感時間５５２よりもは長い場合には、シングルエンド型チャージポンプ出力ドライバ１４６の出力は、線形状態にあると称される。

不感帯にあるデジタル到達時間検出器１０３は、ＶＣＯからの信号１１２の周波数を修正するための誤差出力を生成することができなくなるため、不感帯は、デジタル到達時間検出器１０３にとって望ましくない状態といえる。また、シングルエンド型チャージポンプ出力ドライバ１４６の出力が一定とならないので、シングルエンド型チャージポンプ出力ドライバ１４６の線形状態も、望ましくない状態といえる。これら不感帯および線形状態を防ぐために、最終イネーブル信号１４７が常にゼロよりも長い最小限度の時間周期を有するように、最終イネーブル信号１４７時間周期を長くする必要がある。また、シングルエンド型チャージポンプ出力ドライバ１４６の不感時間５５２を超えるとともに、シングルエンド型チャージポンプ出力ドライバ１４６のスルー時間５５０と不感時間５５２との合計よりも長くつづくようすべく、最終イネーブル信号１４７が追加時間（ｅｘｔｒａ ｔｉｍｅ）を常に有するようにし、この結果、２つの入力信号の間の到達時間の差分がどんなに小さいかにかかわらず、常にチャージポンプ出力が十分にターンオンされ、長くなった到達時間差分信号が、ＰＦＤ１３２の出力に直ちに利用できるようになる。

図７に示されるように、リセット信号の伝搬遅延によって、基準信号１１０の方が早く到達する場合には、ＰＦＤ１３２の基準フリップフロップ１２２からのアップ出力１２３は、到達時間差分よりも長い時間周期をもつこととなり、ＶＣＯの信号１１２が先行している場合には、ＰＦＤ１３２のＶＣＯフリップフロップ１２４からのダウン出力１２５は、到達時間差分よりも長い時間周期をもつこととなる。我々は、基準信号１１０が先行しているときにはＰＦＤ１３２からのアップ出力１２３を、ＶＣＯからの信号１１２が先行しているときには他のＰＦＤ１３２からのダウン出力１２５を、シングルエンド型チャージポンプ出力ドライバ１４６用の最終イネーブル信号１４７として択一的に選択するのならば、シングルエンド型チャージポンプ出力ドライバ１４６のおける不感帯および線形状態の双方ともを除去することができる。基準フリップフロップ１２２からのアップ出力１２３とＶＣＯフリップフロップからのダウン出力１２５とにおける信号の時間周期を、シングルエンド型ポンプ出力ドライバ１４６のスルー時間５５０と不感時間５５２との合計よりも一般的に長くするように論理ゲート一段の伝搬遅延の４倍だけ、到達時間差分よりも常に長くするようにして、不感帯および線形状態が互いに除去されることとなる。

図１３に示される設計は、不感帯および線形状態を有しないデジタル到達時間検出器１３３を提供する。このデジタル到達時間検出器１３３は、２つの入力信号の間の到達時間差分よりも僅かに長い期間の間、ループフィルタからの電流を排出（ポンプアウト）または吸い込み（シンク）することになり、このために到達時間差分がどんなに短いかにかかわらず、いつでも２つの入力信号の間の到達時間差分にしたがって線形的にＶＣＯ用の最終誤差修正電圧１１５を生成する。

また、我々は、最終イネーブル信号１２４７がアクティブである場合、最終極性出力信号１４４が、必ず、最終イネーブル信号１４４と少なくとも同じ幅を持つようにすべく、全期間にわたって同じ極性信号１４４を維持する必要がある。このようにするために、我々は、最終極性出力信号１４４が最終イネーブル信号１４７と同じ期間まで持続するように、最終極性出力に同期すべく、ＡＮＤ論理ゲート１３６とＯＲ論理ゲート１３８とを用いる必要がある。

図１３において、基準信号１１０がＶＣＯからの信号１１２よりも先行している場合、ＡＮＤ論理ゲート１３６の決定出力は、極性決定回路１４２の最終極性出力１４４をハイ（Ｈ）とし、ＶＣＯからの信号１１２が基準信号１１０よりも先行している場合には、ＯＲ論理ゲート１３８の決定出力は、両方のフリップフロップがリセットされるときである到達時間比較時期の終了まで、最終極性出力１４４をロー（Ｌ）とする。この結果、最終極性出力１４４は、どちらの信号が最初に到達したかを示し、それは、すく数のＰＦＤ１３２のアップ出力１２３およびダウン出力１２５ならびに最終イネーブル信号１４７と長さが同じ程度に持続する。

図１２および図１３に示される設計の両方とも、デジタル到達時間検出器１１６のために必要な最小限度の要素のみを含んでいる。これらの設計は、基本的な到達時間検出機能を提供するが、高価である。図１３の設計は、大きな極性の決定不定状態である±（論理ゲート一段あたりの伝搬遅延）の窓（ウィンドウ）を有し、図１２の設計では、最終イネーブル信号１４７の伝搬遅延と最終極性出力信号１４４とが、２つの入力信号の間の到達時間差分と全く同じ幅を持つので、互いに厳密なマッチング（一致）が要求される。これら２つの経路の間のタイミングの不整合は、デジタル到達時間検出器１０３の利得の線形性を著しく歪めることになる。より小さい決定不定状態とし、極度のマッチングの要求をうけないデジタル到達時間検出器１３７の最適な設計が図１４に示されている。この設計においては、ＯＲ論理ゲート１４０が極性決定モジュール１４２に加えられているとともに、スイッチが、イネーブル信号選択回路１５６のために加えられている。図１４の設計における決定不定状態は、±１／２（論理ゲート一段あたりの伝搬遅延）にすぎず、最終極性信号１４４と最終イネーブル信号１４７の双方は、２つの入力信号の間の到達時間差分よりも、広がった幅を持つので、最終イネーブル信号１４７と最終極性信号１４４の間のタイミングのおける一致要求が、さらに緩和されている。

図１４に示される設計は、このようにシングルエンド型チャージポンプ出力ドライバを用いた最も好ましいデジタル到達時間検出器１１６である。この設計において、デジタルと到達時間検出器１３７の最終極性出力１４４は、一つのＡＮＤ論理ゲート１３６と一つのＯＲ論理ゲート１３８で作られた極性選択回路１４２によって決定される。これら２つの論理ゲートからの出力は、ＯＲ論理ゲート１４０によって結合されて、最終極性出力１４４となる。ＡＮＤ論理ゲート１３６およびＯＲ論理ゲート１３８は、２つのゲート間のフィードバック構成を用いて極性決定をなす。

基準信号１１０が先行している場合には、基準Ｆ／Ｆ １２２の出力としてのアップ出力信号が、極性決定回路１４２のＡＮＤ論理ゲート１３６およびＯＲ論理ゲート１３８の双方をハイ（Ｈ）状態へと切り替えることになる。ＶＣＯからの信号１１２が先行している場合には、ＶＣＯ Ｆ／Ｆ１１９かの出力としてのダウン出力信号が、極性決定回路ＯＲ論理ゲート１３８およびＡＮＤ論理ゲート１３６の双方をロー（Ｌ）状態へと切り替えることとなる。

ＡＮＤ論理ゲート１３６の出力からＯＲ論理ゲート１３８の入力へ至るフィードバック構成は、基準信号１１０が最初に到達した場合には、最終極性出力１４４をハイ（Ｈ）状態に確定することができる。このフィードバック信号は、遅れて到達したＶＣＯからの信号１１２を遮断して、ＯＲ論理ゲート１３８、ＡＮＤ論理ゲート１３６、およびＯＲ論理ゲート１４０の出力が、先行している基準信号１１０によってハイ（Ｈ）状態に既になった後に、それらの出力が切り替えられることを防止する。

ＯＲ論理ゲート１３８の出力からＡＮＤ論理ゲート１３６の入力へと至るフィードバック構成は、ＶＣＯの信号１１２が最初に到達した場合には、最終極性出力１４４をロー（Ｌ）状態に確定することができる。このフィードバック信号は、遅れて到達した基準信号１１０を遮断して、ＯＲ論理ゲート１３８、１４０、およびＡＮＤ論理ゲート１３６の出力が、先行しているＶＣＯからの信号１１２によってロー（Ｌ）状態に既になった後に、それらの出力が切り替えられることを防止する。前記フィードバック信号がＯＲ論理ゲート１３８の入力からＡＮＤ論理ゲート１３６の入力へと進行するために、論理ゲート一段の伝搬遅延時間に正確に等しい時間がかかるので、２つの入力信号の間の到達時間差分が論理ゲート一段の伝搬遅延時間よりも小さい場合には、フィードバック信号は、遅れて到達した基準信号１１０を遮断して、ハイ（Ｈ）状態にあるＡＮＤ論理ゲート１３６の出力が切り替えられるのを防ぐ準備ができない場合がある。このことは、ＶＣＯからの信号１１２が最初に到達し、ＯＲ論理ゲート１４０の出力における最終極性出力１４４が既にロー（Ｌ）状態となって、遅れて到達した基準信号１１０が、まだ最終極性出力１４４をハイ（Ｈ）状態に切り替えることができる場合に、問題となる。このことは、基準信号１１０が最初に到達し、最終極性出力１４４が既にハイ（状態）になっている場合には問題Ｔならない。なぜならば、たとえ遅れて到達したＶＣＯからの信号１１２がＯＲ論理ゲート１３８の出力をロー（Ｌ）状態にしても、ＯＲゲートの性質のために、ＯＲ論理ゲート１４０の出力をロー（Ｌ）状態とすることができないからである。

この結果、到達時間差分が論理ゲート一段の伝搬遅延時間よりも短い場合に、ＶＣＯからの信号１１２が最終極性出力１４４をロー（Ｌ）状態に切り替えた後であっても、遅れて到達した基準信号１１０は、いまだに最終極性出力１４４をハイ（Ｈ）状態に切り替えることができることになるが、この誤ったハイ（Ｈ）状態は、前記フィードバック構成のおかげで、非常に短時間である。論理ゲート一段の伝搬遅延時間の後に、ＡＮＤ論理ゲート１３６の出力が最終的にロー（Ｌ）状態となるとすぐに、ＯＲ論理ゲート１４０の出力もその直後に正しいロー（Ｌ）状態に切り替わることになる。誤ったハイ（Ｈ）状態は、ＡＮＤ論理ゲート１３６からフィードバック構成を通過して、ＯＲ論理ゲート１３８を再び誤ったハイ（Ｈ）状態へと切り替えることができるので、最終極性出力１４４は、極性信号の全体の帰還にわたってハイ（Ｈ）状態とロー（Ｌ）状態との間で交互に変わることになる。

基準信号１１０が先行している場合、最終極性出力１４４は、ハイ（Ｈ）となるが、ＶＣＯからの信号１１２が先行しているときには、ＶＣＯからの信号１１２が基準信号１１０よりも少なくとも論理ゲート１６２一段の伝搬遅延時間だけ先行している場合にのみ確実に、最終極性出力１４４がロー（Ｌ）となる。極性選択回路の決定は、基準信号１１０の方を支持する。この結果、判定閾値１６１は、到達時間差分のゼロ点に固定されるわけではなく、むしろ、すべての伝搬経路が図１５に示されるようにとても一致すると仮定すれば、論理ゲート１６０の一段の伝搬遅延時間の半分の量だけ、負値の側へ僅かに移動する。上述したように、ＶＣＯからの信号１１２の方が先行しているとともに、到達時間差分が論理ゲート１６２一段の伝搬遅延時間内に収まっている場合には、最終極性出力１４４は、極性信号の全ての期間の間、ハイ（Ｈ）とロー（Ｌ）との間で揺動（バウンシング）することができる。この極性決定信号の揺動のデューティサイクル（ｄｕｔｙ ｃｙｃｌｅ）は、到達時間差分が判定閾値１６１からどれくらい遠くにあるかによって決定される。たとえば、ＶＣＯからの信号が基準信号１１０よりも論理ゲート１６２一段の伝搬遅延時間だけ先行している場合には、最終極性出力１４４は常にロー（Ｌ）のまま維持される。ＶＣＯが減速し始めて、到達時間差分が判定閾値１６１に近づいてくる場合には、揺動する極性決定は、初期の段階ではその時間のほとんどロー（Ｌ）となり、到達時間差分が判定閾値１６１に近づいてくる場合に、しばしばハイ（Ｈ）となる。到達時間差分が判定閾値１６１に達した場合には、揺動する極性決定は、５０％のデューティサイクルを持つことになる。これは、極性決定回路１４２が、何をすればよいかわからないということであり、完全に理屈にあっている。ＶＣＯからの信号１１２が減速し続けて、到達時間差分が判定閾値１６１から離れていき続ける場合には、揺動する極性決定は、到達時間差分が正になって常にハイ（Ｈ）であり続けるようになるまで、しばしばハイ（Ｈ）に留まることになる。極性決定が揺動するとき、シングルエンド型チャージポンプ出力ドライバ１４６の出力も揺動することとなる。この結果、シングルエンド型チャージポンプ出力ドライバの吸い込みまたは排出される正味の電流は、判定閾値１６１の前後であっても正確に到達時間差分にしたがって線形に生成され、極性選択の決定は、曖昧さなしに常に正確で精密となる。このデジタル到達時間検出器１３７の設計は、このように判定閾値１６１が到達時間差分のゼロ点に定めらていないことを除いて、シングルエンド型チャージポンプ出力ドライバを用いた完璧なデジタル到達時間検出器１１６である。

デジタル到達時間検出器１３７の極性決定回路１４２が基準信号１１０の方を支持するという理由は、ＯＲ論理ゲート１４０を原因として生じるといえる。もしもＯＲ論理ゲートがＡＮＤ論理ゲート１４１に置き換えられる場合には、極性決定回路１４２の出力は初期設定によってロー（Ｌ）のまま維持されて、基準信号１１０が先に到達した場合にのみハイ（Ｈ）に切り替わることになる。極性決定回路１４２は、その場合、ＶＣＯからの信号の方を支持することとなり、判定閾値１１６は、論理ゲート１６０一段の伝搬遅延時間の半分の量だけ右側へ僅かに移動することになる。

もしも我々が、図１６に示されるようなシンク・チャージポンプ１２９を動作するためのイネーブル信号として、図１４に示されるようなデジタル到達時間検出器１３７からの最終極性出力１４４を使用する場合には、我々、第１の補助的な実施形態として、ＶＣＯからの信号１１２用の新型デジタル到達時間検出器１３９を有することになる。出力ドライバとしてシンク・チャージポンプのみを備える新型デジタル到達時間検出器１３９は、シングルエンド型チャージポンプドライバ１４６を制御するために一つのイネーブル信号を必要とする。なぜならば、シングルエンド型チャージポンプ出力ドライバ１４６の極性は、既に負に固定されているからである。ＯＲ論理ゲート１４０の出力が初期設定によりハイ（Ｈ）となるので、ＶＣＯからの信号１１２が、進んだ信号となるまで、シンク・チャージポンプ１２９はオフのままとなる。シンク・チャージポンプ出力ドライバのみを備えるデジタル到達時間検出器１３９は、ＶＣＯからの信号１１２の方が基準信号１１０より先行しているときには、このように正確なデジタル到達時間検出器であり、このシンク・チャージポンプ出力ドライバのみを備えるデジタル到達時間検出器１３９の伝達特性は、図１７のように示すことができる。

同様に、完全なデジタル到達時間検出器１３７におけるＯＲ論理ゲート１４０をＡＮＤ論理ゲート１４１に置き換えるとともに、図１８に示されるようなソース・チャージポンプ１２７を駆動するイネーブル信号として、このデジタル到達時間検出器１３７からの最終極性出力１４４を用いる場合には、我々は、第２の補助的な実施形態として、基準信号１１０用のシングルエンド型チャージポンプ出力ドライバを伴う新型デジタル到達時間検出器１４５を有することになる。出力ドライバとしてソース・チャージポンプ１２７のみを備える新型デジタル到達時間検出器１４５は、シングルエンド型チャージポンプドライバ１４６を制御するために一つのイネーブル信号を必要とする。なぜならば、シングルエンド型チャージポンプ出力ドライバ１４６の極性は、既に正に固定されているからである。ＡＮＤ論理ゲート１４１の出力が初期設定によりロー（Ｌ）となるので、基準信号１１０が、進んだ信号となるまで、ソース・チャージポンプ１２７はオフのままとなる。ソース・チャージポンプ出力ドライバのみを備えるデジタル到達時間検出器１４５は、基準信号１１０の方がＶＣＯからの信号１１２より先行しているときには、このように正確なデジタル到達時間検出器１４５であり、このソース・チャージポンプ出力ドライバのみを備えるデジタル到達時間検出器の伝達特性は、図１９のように示すことができる。

デジタル到達時間検出器１３９、１４５の極性決定は、排他的であるとともに、デジタル到達時間検出器１３９、１４５の２つの設計は、多くの共通する部材を共有しているので、我々は、これらを互いに併せることによって、第３の補助的な実施形態として図２０に示されるような出力ドライバ１７２としてダブルエンド型チャージポンプを備える完全なデジタル到達時間検出器を生成することができる。通常のシングルエンド型チャージポンプ出力ドライバ１４６は、２つの異なる入力信号、すなわち、最終イネーブル信号１４７と最終極性信号１４４とを要求するが、ダブルエンド型チャージポンプ出力ドライバ１４９は、２つのイネーブル信号１４４のみを要求する。ダブルエンド型チャージポンプ出力ドライバ１４９は、その均衡（バランス）ゆえに、シングルエンド型チャージポンプ出力ドライバよりも通常よく使用される。

この図１７から分かるように、ＶＣＯからの信号１１２が、先行している信号となるまで、シンク・チャージポンプ１２９は、初期設定状態のままであり、完全にオフである。ＶＣＯからの信号１１２が基準信号１１０よりも論理ゲート１６２一段の伝搬遅延時間だけ進むようになるまで、シンク・チャージポンプ１２９は完全にはオンにならない。シンク・チャージポンプ１２９が完全にオンになるとともに到達時間差分が論理ゲート１６２一段の伝搬遅延時間よりも短くなる前には、シンク・チャージポンプ１２９はオンとオフの間で揺動（バウンシング）することになる。この揺動のデューティサイクルは、到達時間差分ゼロ１６４における判定閾値１６１から到達時間差分がどのくらい遠くにあるかに依存する。揺動決定期間の間、到達時間差分が論理ゲート１６２一段の伝搬遅延時間を超えるまで、到達時間差分が到達時間差分のゼロ点１６４の判定閾値から離れるように移動するにつれて、シンク・チャージポンプ１２９は、さらに多くの電流を引き込むことになる。この時点の後で、シンク・チャージポンプ１２９が完全にオンとなって、出力電流の量が一定のまま維持される。この結果、デジタル到達時間検出器１３９の誤差出力信号１１４の極性は常に正確であり、２つの入力信号の間の到達時間差分がゼロに接近するときに、ＶＣＯへの最終誤差修正出力電圧１１５はゼロまで段階的に低減される。

図１９からわかるように、基準信号１１０が、先行している信号になるまで、ソース・チャージポンプ１２７は初期設定状態を維持して、完全にオフである。ＶＣＯからの信号１１２よりも論理ゲート１６２一段の伝搬遅延時間だけ基準信号１１０が進むようになるまで、ソース・チャージポンプ１２７は完全にはオンとならない。ソース・チャージポンプ１２７が完全にオンとなり、かつ到達時間差分が論理ゲート１６２一段の伝搬遅延時間よりも短くなる前においては、ソース・チャージポンプ１２７はオンとオフの間で揺動することとなる。揺動する決定のデューティサイクルは、到達時間差分が到達時間差分ゼロ点１６４の判定閾値１６１からどのくらい遠くにあるかに依存する。揺動決定期間の間、到達時間差分が論理ゲート１６２一段の伝搬遅延時間を超えるまで、到達時間差分が到達時間差分のゼロ点１６４の判定閾値１６１から離れるように移動するにつれて、ソース・チャージポンプ１２７はさらに多くの電流を排出することになる。この時点の後で、ソース・チャージポンプ１２７は完全にオンとなって、出力電流の量が一定のまま維持される。この結果、デジタル到達時間検出器１４５からの誤差出力信号１１４の極性は常に正確であり、２つの入力信号の間の到達時間差分がゼロに接近するときに、ＶＣＯへの最終誤差修正出力電圧１１５はゼロまで段階的に低減される。

ＡＮＤ論理ゲート１４１の出力とＯＲ論理ゲート１４０の出力とは排他的であるので、ダブルエンド型チャージポンプ出力ドライバ１４９の２つの出力チャージポンプ１２７および１２９は、決して同時にはターンされることはなく、不連続なグリッチは、まったく生じないこととなる。この設計は、このようにダブルエンド型チャージポンプ出力ドライバを有する従来のＰＦＤ１３２の不連続なグリッチ問題を完全に解決する。

ダブルエンド型チャージポンプ出力ドライバ１４９を有する完全なデジタル到達時間検出器１７２の判定閾値１６１は、図２１に示すようにオフセットなく正確に到達時間差分のゼロ点１６４に設置される。これは、判定閾値１６１が正確に到達時間差分のゼロ点１６４にあるように、ＶＣＯからの信号１１２の方が先行している場合にはＡＮＤ論理ゲート１４１が完全にオフを維持するとともに、基準信号１１０の方が先行している場合にはＯＲ論理ゲート１４０が感染にオフを維持することになることが原因である。揺動する決定は、シンク・チャージポンプ１２９にループフィルタからの電流を吸い込ませるか否かの原因となり、ソース・チャージポンプ１２７に電流を排出させるか否かの原因となるだけであり、これによって、決定出力の極性は常に正しく、しかしながら、修正量は、２つの入力信号の間の到達時間差分が±（論理ゲート一段の伝搬遅延時間）１６２の範囲内にあるときに、変化することができ、全体として到達時間差分がどのくらい判定閾値１６１から間隔をおいて配置されるかに依存することとなる。

完全なデジタル到達時間検出器１７２の複数の極性信号（ここでは、ダブルエンド型チャージポンプのための複数のイネーブル信号１４４）の時間間隔は、論理ゲート一段の伝搬遅延時間の４倍だけ到達時間差分よりも常に長いので、シンク・チャージポンプ１２９およびソース・チャージポンプ１２７の双方とも、到達時間差分がどのくらい短いかにかかわらず、常に完全にターンオンすることになる。この結果、チャージポンプ出力ドライバの不感帯および線形状態の両方ともが避けられるとともに、ダブルエンド型チャージポンプ１７２付きのデジタル到達時間検出器は、決定オフセットを持たない理想的な完全なデジタル到達時間検出器１１６となる。ダブルエンド型チャージポンプ１７２を伴うデジタル到達時間検出器におけるＶＣＯへの最終誤差修正出力１１５の出力伝達特性は、このように図１１に示されるような理想的な伝達特性と同じになる。

ダブルエンド型チャージポンプ出力ドライバ１４６を用いた複数のデジタル到達時間検出器すべてのために、４つの回路モジュールだけが必要とされる。これらは、ＰＦＤ１３２と、相補ＰＦＤ１３４と、極性決定およびイネーブル回路１４２と、ダブルエンド型チャージポンプ出力ドライバ１４９とを含む。極性決定モジュール１４２は、ここではダブルエンド型チャージポンプ出力ドライバ１４９用のイネーブルモジュールとしても機能している。

図２０の設計において、我々は、複数のチャージポンプ出力における不感帯および線形状態を妨げるべく複数のイネーブル信号１４４を長くするように極性出力信号を同期するためにＡＮＤ論理ゲート１３６およびＯＲ論理ゲート１３８を使用した。もし仮に、不感帯および線形状態が重大でない場合には、我々は、ＡＮＤ論理ゲート１３６およびＯＲ論理ゲート１３８を省略して、第４の補助的な実施形態として図２２に示されるような不感帯を有するダブルエンド型チャージポンプ出力を用いたデジタル到達時間検出器１３５を作ることができる。デジタル到達時間検出器１３５の伝達特性は、到達時間差分のゼロ点１６４における判定閾値１６１の前後で出力される不感帯および線形状態を呈する図２３に示される。不感帯および線形状態は、残念なことに、図２４に示されるようなＶＣＯへの最終誤差修正電圧１１５の伝達特性を歪ませることになり、到達時間同期ループの利得は、もはや定数ではなくなり、不感帯に起因して、到達時間差分のゼロ点１６４の周辺では利得がゼロとなる。デジタル到達時間検出器１３５を用いている到着時間同期ループ１００の利得は、図２５のように示すとができる。図２５から分かるように、デジタル到達時間検出器を用いている到達時間同期ループ１００のループ利得は、不感帯および線形状態に起因する３つの異なるレベルを有する。デジタル到達時間検出器１３５を用いている到達時間同期ループ１００は、利得の損失に起因して、性能が劣るようになり、２つの入力信号を獲得して同期させるのに、より長い時間がかかるようになる。しかしながら、それにもかかわらず、ループが同期されるときにデジタル到達時間検出器１３５からＶＣＯ１０８へ送られる誤差出力信号１１４が最小となるので、到達時間差分のゼロ点１６４の周りの利得の損失は、ＶＣＯ１０８の位相雑音を軽減することができる。

ダブルエンド型チャージポンプ出力ドライバ１４９が線形状態で作動されることを許容しつつ、不感帯については完全に除去した妥協の設計が、第５の補助的な実施形態として図２６に示される。

この設計においては、イネーブル信号１４４の幅が不感帯を妨げるために十分なほどには長いが、完全にダブルエンド型チャージポンプ出力ドライバ１４９をターンオンするために十分なほどには長くないようにするために、図２７に示されるようなパルス幅低減部回路１５３が、それぞれのイネーブル信号１４４のために用いられている。

このデジタル到達時間検出器１５９を使用している到達時間同期ループは、２つの入力信号をかなり素早く獲得し同期させることができ、ループが同期状態にあるときにはデジタル到達時間検出器１５９の利得がより小さくなるので、ＶＣＯ１０８は、ループが同期状態にあるときには、デジタル到達時間検出器１５９によりそれほど支障をきたすことはない。この結果、デジタル到達時間検出器１５９は、デジタル到達時間検出器１３５と１７２の設計の間の妥協した性能を提供する。デジタル到達時間検出器１５９の伝達特性は図２８に示されるとおりであり、到達時間検出器１５９からＶＣＯへの最終誤差修正電圧１１５の特性は図２９に示されるとおりである。デジタル到達時間検出器１５９を用いている到達時間同期ループ１００のループ利得は、２つの異なる利得レベルをもつ図３０に示される。

デジタル到達時間検出器１１６は、チャージポンプ出力ドライバ１４６または１４９がイネーブルされるときにハイ（Ｈ）またはロー（Ｌ）となる誤差出力信号１１４を生成することから、それ自体でデジタルデバイスであるが、そのループ内での動作は線形的である。これは、チャージポンプ出力ドライバ１４６または１４９が、２つの入力信号の間の到達時間差分に等しい時間の間、または不感帯および線形状態を防ぐためにチャージポンプ出力ドライバ１４６または１４９の閾値を超えるようにすべく前記到達時間差分に僅かな付加遅延時間を加えたものに等しい時間の間にだけイネーブルされるからである。２つの入力信号の間の到達時間差分が大きくなればなるほど、チャージポンプ出力ドライバ１４６または１４９は、より長い期間にわたって最終誤差修正電圧１１５を高めるか低める動作をすることになる。この結果、ＶＣＯへの最終誤差修正電圧１１５は、入力での到達時間差分にしたがって線形的に生成されることとなる。この意味において、そのデジタル到達時間検出器１１６自体がデジタルの場合であっても、デジタル到達時間検出器１１６の挙動は線形であるといえる。

不感帯ジッタ問題は、ジタル到達時間検出器１１６によって完全に解決される。なぜならば、到達時間差分のゼロ点において、複数のチャージポンプは、完全にオフにされるか、またはオンとオフの間において５０%のデューティサイクルで揺動することになり、到達時間差分のゼロ点における正味の出力電流は常にゼロとなるからである。

対照的に、ダブルエンド型チャージポンプ出力を備える従来のＰＦＤ１３２の複数のチャージポンプの双方は、到達時間差分のゼロ点において常にオンであって、出力において、不連続なジッタを生じさせるらかの誤差電流が常に存在する。

到達時間同期ループにおける獲得挙動
到達時間検出器１０４は、ＶＣＯから生成される局所信号１１２の位相および周波数を、それらが基準信号１１０の位相および周波数と同期するに至るまで、修正することができる。同期の過程、すなわち、いわゆる獲得過程（ａｃｑｕｉｓｉｔｉｏｎ ｐｒｏｃｅｓｓ）は、非常に複雑な過程である。何らかの待ち遅延時間（ｌａｔｅｎｃｙ ｄｅｌａｙ ｔｉｍｅ）および伝搬遅延時間を有しない理想的、理想的な到達時間検出器１０４を用いる到達時間同期ループ１００の獲得挙動が図３１に示される。到達時間同期ループ１００における獲得過程は、図３１に示されるような三次元的なプロットによってのみ記述することができる。なぜならば、実際には、同時に進行する２つの獲得過程、すなわち、一方における信号の周波数の獲得と他方における到達時間の獲得が存在するからである。

基準信号１１０とＶＣＯからの信号１１２との間の初期の周波数差分がfo５３０であり、ＶＣＯからの信号１１２の方がより遅い信号であり、初期の周波数差分は、到達時間検出器１０４の捕捉範囲内であると仮定すると、ＶＣＯからの信号１１２は、すべての時間において常に遅れることとなるので、ＶＣＯからの信号１１２が基準信号１１０より最終的に早く到着するに至るまで、到達時間検出器１０４は常にＶＣＯから信号１１２の周波数を高めつづけることとなる。したがって、２つの入力信号の間の周波数差分は、前記獲得が開始された後に、だんだんと小さくなっていくことになる。我々は、周波数差分が極性が変える前に２つの信号が同時に到達するようになる最終時点が、獲得過程の基準時間でもあるＴ_０５３２に等しい時刻であると仮定するとともに、Ｔ_０５３２において時刻が０であると仮定し、Ｔ_０５３２における周波数差分が、ループの固有周波数を定義するｆ_ｎ５３２であると仮定する。我々は、すぐに、それがなぜループの固有周波数と呼ばれているかについて知ることになる。

２つの信号は、Ｔ_０５３２で同時に到達するので、Ｔ_０５３２の後の第１到達時間比較サイクルの間は、修正がされない。そして、周波数差分に起因して、２つの信号は、Ｔ_０５３２の後の第２到達時間比較サイクルの初期においては異なる時刻に到達するようになる。前記第２比較サイクルの初期においては、２つの信号は、以下の到達時間差分を有している。

ここで、Ｔは、前記到達時間比較サイクルの期間であり、ω_ＲＥＦは基準寝具尾１１０の角周波数であり、ω_ｎはループの固有角周波数である。信号は２πラジアンのサイクルを移動するので、我々は第１到達時間比較サイクルの終了時における到達時間差分を計算するにあたってはｆ_ｎの代わりにω_ｎを使用する必要がある。

ＶＣＯからの信号の方が遅い信号であるので、前記到達時間比較サイクルの期間Ｔは、ＶＣＯからの信号の一周期（２π／ω_ｖｃｏ）に等しくなる。到達時間検出器１０４のチャージポンプは、Ｔ_０５３２後の第２到達時間比較サイクルが開始されてΔＴ１に等しい期間にわたってターンオンされることになり、ＶＣＯの周波数は、ΔＴ１という継続時間にわたって修正されることになり、第２到達時間比較サイクルの開始においてΔＴ１である到達時間差分が生じた後に、周波数の修正は以下と等しくなる。

ここで、Ｉ_ｏｕｔはチャージポンプ出力電流の量（Ａ：アンペア）であり、Ｃはループフィルタの容量（Ｆ：ファラッド）であり、ＫはＶＣＯの感度（Ｈｚ／ボルト、すなわち、１／（秒・ボルト））である。この開示において使用されるＶＣＯ感度の単位は、従来のＰＬＬの解析に使用されている単位であるラジアン／（秒・ボルト）とは異なる。我々がＶＣＯの感度を測定する場合、我々はＶＣＯ調整電圧が１ボルト変化するときのＶＣＯ出力信号の周波数変化を測定することからして、Ｈｚ／ボルトを使用することによって、ＶＣＯ感度の意味がより正しく理解されることになる。

Ｈｚ（１／秒）およびラジアン／秒は、常にすべての技術者を混乱させてきた。これら２つの単位は、特性について全く異なる。単位Ｈｚ（１／秒）は、１秒間に何サイクルが経過したかを示すものであり、それは静的な物理現象を記述するために用いられる。対照的に、ｒａｄ／秒という単位は、一秒間に何ラジアン進行したかを示すものであり、それは、動作としての物理現象を記述するために用いられる。

したがって、第１周波数修正の後の第２到達時間比較サイクルの初期における周波数差分はｆ_ｎ−Δｆ_２であり、第２到達時間比較サイクルの完了時における到達時間差分は、以下と等しくなる。

この結果、Ｔ_０５３２後の第３到達時間比較サイクルの初期におけるＶＣＯの周波数はΔＴ_１＋ΔＴ_２の期間までに修正されることとなる。第３到達時間比較サイクルにおける修正時間は、第２到達時間比較サイクルにおける修正時間のほとんど２倍である。なぜならば、第２到達時間比較サイクルは、周波数差分を小量だけ減少させるものだからである。したがって、第３到達時間比較サイクルの初期における周波数修正は以下のようになる。

したがって、第３到達時間比較サイクルの初期における周波数差分は、直ちにｆ_ｎ−Δｆ_２−Δｆ_３となる。このように、それぞれの新たな到達時間比較サイクルの初期における周波数差分は、しだいに小さくなるが、それぞれの新たな到達時間比較サイクルにおけるＶＣＯの修正時間は、しだいに長くなることは明らかである。それぞれの新たな到達時間比較サイクルにおける到達時間差分およびＶＣＯ周波数修正の計算は、これら比較サイクルの数の増加にしたがって急速に複雑性を増していくことなる。この傾向は続くこととなり、ｔ＝Ｔ_１５３６となる瞬間に周波数差分は最終的にゼロに達し、ＶＣＯ修正時間は、Ｔ_ｍａｘ５６０で最大となる。この結果、ＶＣＯからの信号１１２の周波数は、それが既に基準信号と同じ周波数に達して周波数差分がゼロとなった場合であっても、修正され続けることとなる。到達時間の差がゼロではないので、ＶＣＯからの信号１１２の周波数が、いまだに修正されていく。

時間＝０のときで、２つの入力信号は同時に到達したが、異なる周波数をもっていた。そして、時間＝Ｔ_１５３６のときに、まさに初めてＶＣＯからの信号１１２が、所望の同期周波数に達するが、ゼロでない到達時間差分をもっている。Ｔ_０５３２からＴ_１５３６への間に生じた周波数修正に起因して、時間＝Ｔ_１５３６において到達時間差分はゼロではなくなっている。すなわち、ｔ＝Ｔ_１５３６において、周波数差分は除去されたが、到達時間差分は除去されていない。この結果、到達時間検出器１０４は、ＶＣＯからの信号１１２が基準信号１１０の周波数よりも速くなるように、ＶＣＯを同じ方向へと促進する。２つの入力信号の間の到達時間差分が、時間＝Ｔ_２５３８において到達時間差分のゼロ点を交差するとき、到達時間検出器１０４は、ＶＣＯを促進する方向を変化させるだけである。

時間＝Ｔ_１５３６での第１周波数同期点を過ぎて、ＶＣＯからの信号１１２の周波数は、より高くなるように押されつづけると、２つの信号間の周波数差分は、より増加することになるが、到達時間差分は、ますます減少していくこととなり、最終的に到達時間差分は、時間＝Ｔ_２５３８においてゼロとなる。獲得過程が収束するようにするためには、この時間＝Ｔ_２５３８のポイントにおいて、周波数差分ｆ_１５４０は、初期周波数差分ｆ_ｎ５３４よりもは小さくなければならない。実際のところ、時間＝Ｔ_２５３８において、我々は、初期周波数差分ｆ_１５４０として新たな獲得サイクルを開始するして、ｆ_１５４０が第２獲得サイクル用の新たな固有周波数となるように処理することができる。この全体の同期過程は、繰り返すことができ、毎回、２つの入力信号は再び同時に到達するとともに、その周波数差分は前回の到達時間同期点における周波数差分よりも小さくなることになり、さらに新たな獲得サイクルが開始されて、最終的には、２つの信号は、周波数および到達時間の双方において同期することとなる。もしもｆ_１５４０、すなわちＴ_０５３２後の第１同期サイクルの終了時における２つの信号の間の周波数差分が、Ｔ_０５３２後の第１同期サイクルの開始時における当該周波数差分よりも大きいならば、周波数差分は収束せず、ＶＣＯからの信号１１２は、基準信号１１０に決して同期されない。このように、獲得過程は、それぞれが少なくとも各獲得サイクルでの固有周波数の周期の半分の期間だけ続くような多くの小さな獲得サイクルに分割されることが可能であり、各獲得サイクルは、多くの獲得時間比較サイクルからなる。

一般に、到達時間同期ループ１００の同期過程は、図３１に示されるように、サイクル−スリップ段階５４２および獲得／同期段階５４４という２つの段階（フェーズ）に分割されることが可能である。我々は、この２つの段階の解析を始めるまえに、到達時間同期ループ１００のスルー能力（ｓｌｅｗｉｎｇ ｃａｐａｂｉｌｉｔｙ）およびその重要性について理解する必要がある。前に説明したように、到達時間同期ループ１００が制御可能なＶＣＯのスルーレート（ｓｌｅｗ ｒａｔｅ）は、到達時間同期ループ１００の利得にＶＣＯ感度を乗じたものと等しい。しして、この到達時間同期ループ１００の利得Ｇは、以下のようにチャージポンプ出力電流Ｉ_ｏｕｔおよびループフィルタ１０６の容量によって決定される。

到達時間同期ループ１００のＶＣＯにおけるスルーレート５４６は、到達時間検出器１０４の複数の入力における複数の信号に発生する最速のスルーレートよりも早くなければならず、これは我々が到達時間同期ループ１００を設計する際に満たす必要がある最も重要な仕様の一つである。複数のチャネルを頻繁かつ急速に切り替える必要がある携帯電話のような幾つかの応用においては、ＶＣＯの仕様として、スルーレートを非常に厳守せねばならない。

図１１で示す完全なデジタル到達時間検出器１３７または１７２からＶＣＯへの最終誤差修正電圧１１５の理想的な伝達特性は、一サイクル分の２つの入力信号を比較することによって得られた。残念なことに、このような伝達特性は、多くの応用例において起こっているものではない。多くの応用例では、各信号からの到達端部（ａｒｒｉｖａｌ ｅｄｇｅｓ）が常にひっきりなしにやってくることになる。その結果、完全なデジタル到達時間検出器１３７または１７２からＶＣＯへの最終誤差修正電圧１１５は、遅い入力信号の一周期によって限定されるのであり、たとえばＶＣＯからの信号１１２が、より遅い信号（ｔｈｅ ｓｌｏｗｅｒ ｓｉｇｎａｌ）であると仮定すれば、ＶＣＯへの最終誤差修正電圧１１５の実際の伝達特性は図３２に示されるようなものになる。

完全なデジタル到達時間検出器１３７または１７２は、作動可能な到達時間差分の範囲について何らの制限を有していないが、完全なデジタル到達時間検出器１３７または１７２への２つの入力信号の間の最大限度の到達時間差分は、上記のより遅い信号の一周期によって制限されることになる。このことは、最大限度の到達時間差分が、より速い信号（ｔｈｅ ｆａｓｔｅｒ ｓｉｇｎａｌ）によって限定されるというアナログ到達時間検出器として混合器を使うものとは全く異なるといえる。したがって、完全なデジタル到達時間検出器１３７または１７２は、混合器に比べて、到達時間同期ループ１００のための大きな利得を生成することができる。

我々が、図３２に示されるような完全なデジタル到達時間検出器１３７または１７２からＶＣＯへの最終誤差修正電圧の実際の伝達特性を到達時間差分に関して微分するならば、我々は、図３３に示されるように、完全なデジタル到達時間検出器１３７または１７２を用いた到達時間同期ループ１００の利得がわかる。予想できるように、完全なデジタル到達時間検出器１３７または１７２を用いた到達時間同期ループ１００は、一定の正値の利得を有する。±１／（Ｆ_ＶＣＯ）５４８の到達時間差分全体を通じて一定の正値の利得を維持するためには、以下の式を満足する必要があることは一目瞭然である。

この不等性方程式は、完全なデジタル到達時間検出器１３７または１７２を用いた到達時間同期ループ１００における最大限度のループ利得を制限している。この不等式は、より遅い入力信号の一周期が、完全なデジタル到達時間検出器１３７または１７２の線形範囲の半分の極限よりも短くなければならないことを要求している。もしも、より遅い入力信号の一周期が、式１１に示される極限よりも長いならば、そのときはループの利得は是ととなり、ループは決して基準信号１１０を獲得して同期することができなくなる。式１１が我々に伝えることは、より遅い入力信号の一周期が式１１で示す制限より長いときには、完全なデジタル到達時間検出器１３７または１７２の出力が飽和して、電源レールに留まることになり、到達時間同期ループは、信号を獲得して同期するための如何なる利得も提供しなくなるということである。したがって、完全なデジタル到達時間検出器１３７を用いる到達時間同期ループのループ利得は、上端（ｈｉｇｈ ｅｎｄ）および下側（ｌｏｗ ｅｎｄ）の双方で制限される。

ループ利得についての同様の制限は、図２３および２８に示されるような特性をもつ他のデジタル到達時間検出器１１６を用いた到達時間同期ループ１００においても生じる。図３１に示されるように、初期のＶＣＯ周波数が基準信号１１０の周波数よりもかなり低い場合であって、ＶＣＯからの信号１１２の周波数が到達時間検出器１０４によって引き上げられて、ＶＣＯからの信号１１２の周波数が基準信号１１０の周波数へ向かってΔｆ／Δｔの割合（レート）で増加する場合を仮定する。２つの信号の周波数が非常に異なる場合には、獲得過程の初期において、獲得過程はサイクル−スリップ段階にある。サイクルスリップ段階５４２の間には、多くのビート信号が生じる。信号が周波数の異なる他の信号を通じて摺動（ｓｌｉｄｉｎｇ）しているときにビート信号が生成され、２つの信号が互いに位相において交わる瞬間に、ビート信号が生成される。この２つの信号は、それらが位相において交わる瞬間では到達時間において実際に同期しているが、この２つの信号は急速に同期から外れる。ＶＣＯからの信号１１２の周波数が、基準信号１１０の周波数よりも非常に遅い場合には、基準信号１１０は、ＶＣＯからの信号１１２よりも早く到達時間検出器１０４に到達することになり、到達時間検出器１０４は、大抵は、ハイ（Ｈ）出力を送出してＶＣＯからの信号１１２の周波数を高める。ＶＣＯ１０８へ送られる誤差出力のパルス幅は、ＶＣＯからの信号１１２のＶＣＯからの信号の周期の最大値からゼロまで変化し、誤差出力１１４のパルスは、ビート信号が発生する短時間に、実際に極性を変化することができる。サイクル−スリップ段階５４３の間でのビート信号によって生じる到達時間修正におけるピーク部５７０および谷部５７２の振幅は、一定ではない。到達時間修正におけるピーク部５７０の振幅は、より遅い信号の周期によって決定され、この周期は、サイクルスリップ段階５４２の間に常に短くなっていく。到達時間修正における谷部５７２の多くはゼロの近くであるが、それらも時々、瞬間に負側へと変動（スリップ）することができる。

このサイクルスリップ現象は、２つの周波数がその周波数を近接するようになるまでは、通常明確に観察されず、そのビート信号の周波数は低い。サイクル−スリップ段階の間ではいつでも大抵は全て正値の出力修正が送出されていることから、複数のサイクルスリップの間の各修正期間においては正味の周波数修正が通常されるので、サイクルスリップは、信号を獲得するための能力には影響を及ぼさない。サイクルスリップの間に２つの信号が一時的に同期する場合に瞬間的い生じる到達時間差分の極性の反転は、獲得過程を遅くするが、あまりに長く続かないので、その影響は、通常、僅かである。

サイクル−スリップ段階は、周波数差分が大きい場合に、同期過程の初期においてのみ発生する。サイクル−スリップは、周波数差分が極性を変えるときまで起こり続けることになる。一旦、周波数差分が、時間＝Ｔ_１５３６で極性を変えると、同期プロセスは、獲得／同期段階５４４に入る。この段階では、サイクル-スリップは再び起こってはならず、周波数差分および到達時間差分の双方のそれぞれの極性が、常に、正と負との間で揺動（ｂｏｕｎｃｅ）することとなり、ループが最終的に同期する際に、最終的に周波数差分および到達時間差分の双方がゼロへと低減されることとなる。

通常、獲得／同期段階５４４は、到達時間のサイクル−スリップ段階５４２よりも長く続き、獲得／同期段階５４４の間の到達時間同期ループ１００の挙動は、どれだけ急速にループが複数の信号を獲得として同期することができるかについて決定する。

到達時間同期ループ１００が無事にかつ素早く基準信号１１０を獲得してＶＣＯを基準信号１１０に同期することができるか否かは、３つの要因、すなわち、ループの待ち遅延時間、ループの伝搬遅延時間、およびＶＣＯのスルーレートによって決定される。ループの待ち遅延時間は、到達時間検出器１０４がどれくらい速く入力の変更状況に応答するかについて指し示す。ループの伝搬遅延時間は、ループが、到達時間検出器１０４からの誤差出力信号１１４の応答を到達時間検出器１０４の入力へどのくらい速く送出するかについて指し示す。到着時間同期ループ１００がうまく基準信号１１０を獲得して同期するためには、ＶＣＯ １０８は、到達時間検出器１０４の複数の入力における複数の信号の周波数の動きを追跡するのに十分な速さのレートで動作可能でなければならない。上述したように、ＶＣＯのスルーレート５４６は、ループ利得にＶＣＯの感度を乗じて決定されるものであり、ループ利得は、チャージポンプの電流出力をループフィルタの容量で除して決定されるものである。ループフィルタ１０８の容量は、それが到達時間比較におけ望まれていない雑音がＶＣＯに到達することを防ぐのに十分に大きいのみならず、到達時間検出器１０４からの変更決定に応答するのに十分に小さいというように選択されねばならない。到達時間同期ループ１００のための設計工程の目標は、簡単にいえば、ループフィルタ１０６用の容量の適切な値を見つけ出すことである。

待ち遅延時間と伝搬遅延時間の双方は、デバイスが入力を受けた後に出力を生成するのにかかる遅延時間である。待ち遅延時間と伝搬遅延時間の違いは、多くは用語上のものであって、完全にデバイス自体の特質に起因する。一般に、デバイスが、信号の特徴を変更することなく、単に入力信号を出力へと通過させる場合には、このデバイスによって生じた遅延時間は、伝搬遅延時間と呼ばれる。そうでなければ、それは待ち遅延時間と呼ばれる。たとえば、電線、フィルタ、単純な論理ゲートまたは増幅器の遅延時間は、伝搬遅延時間と呼ばれている。周波数分割器（分周器）の遅延時間は、出力信号の周波数が入力信号の周波数とは異なるので、待ち遅延時間（ｌａｔｅｎｃｙ ｄｅｌａｙ ｔｉｍｅ）と呼ばれている。同様に、周波数混合器、Ａ／Ｄコンバータ、または到達時間検出器の遅延時間も、すべて待ち遅延時間と呼ばれている。

待ち遅延時間および伝搬遅延時間によって、到達時間検出器１０４は、修正が到達時間検出器１０４からＶＣＯ１０８へ送出された少し経ってから、最後の修正からの応答を受けることになる。この結果、到達時間検出器の入力におけるＶＣＯからの電流フィードバック情報が古くなり、これが古くなっているのに、到達時間検出器１０４が間違った決定をしてＶＣＯを間違った方向へ促進する。待ち遅延時間と伝搬遅延時間によって、ＶＣＯの周波数が間違った方向へといくことを認めることになるので、これら２つの時間は可能な限り短くせねばならない。待ち遅延時間と伝搬遅延時間は、到達時間同期ループ１００の利得の極性の変化を引き起して、到達時間同期ループ１００が信号の獲得および同期することに失敗し、あるいは到達時間同期ループ１００が単純に発振し得る。待ち遅延時間と伝搬遅延時間の合計は、手短に言えばループ遅延時間と称することができる。

到達時間同期ループ１００の待ち遅延時間は、到達時間検出器１０４の待ち遅延時間と、より遅い到達時間比較信号の周期との合計に等しい。デジタル到達時間検出器１１６は、最初の信号が到達するときはいつでも、直ちに修正を送出することができるので、通常、デジタル到達時間検出器１１６の待ち遅延時間は非常に短い。通常、デジタル到達時間検出器１１６の待ち遅延時間は、フリップフロップと３つの論理ゲートの伝搬遅延時間の合計に等しい。アナログ到達時間検出器の待ち遅延時間は、さらに一層、短い。より遅い到達時間比較信号の周期は、どのくらいの時間で新たな信号が到達時間検出器１０４の入力に到達することができるかを決定する。したがって、通常、より遅い到達時間比較信号の周期は、特に、図３４のように周波数分割器（分周器）１０７がループのフィードバック経路に使用されている場合には、到達時間同期ループ１００の待ち遅延時間の主要な寄与要素となる。Ｎ周波数分割器（Ｎ分周器）１０７は、到達時間同期ループ１１１が、基準信号１１の周波数のＮ倍に等しい周波数Ｆ_ｏｕｔを有するＶＣＯ出力信号を生成することを許容する。しかしながら、Ｎ周波数分割器１０７は、少なくともＮ周期分のＶＣＯがＮ周波数分割器１０７を通過するまでは、ＶＣＯからの更新された到達時間情報を搬送しないので、Ｎ周波数分周器１０７は、ＶＣＯ信号の周期のＮ倍に相当する待ち遅延時間と、周波数分周器１０７のもつ複数のフリップフロップによって生じる追加の伝搬遅延時間とを、ループ遅延時間に加えることとなる。

到達時間同期ループ１００の伝搬遅延時間は、主にループフィルタ１０６の応答時間により決定される。ループフィルタ１０６は、誤差出力信号１１４用の積分機能についても提供しているので、ループフィルタ１０６の応答時間は、誤差出力信号１１４の持続時間（ｄｕｒａｔｉｏｎ）に等しいといえる。したがって、ループの最大伝搬遅延時間も、より遅い到達時間比較信号の周期に等しくなる。この結果、ループの待ち遅延時間と伝搬遅延時間は、より遅い到達時間比較信号の周期により決定されるといえる。ループの伝搬遅延時間は、ループが同期された時点とループが同期されていない時点との差となる。ループが同期された場合、誤差出力信号１１４の継続期間は大部分はゼロに近いので、
ループの伝搬遅延時間は、非常に短い。ループが同期状態になり場合には、誤差出力信号１１４の継続時間は、より遅い到達時間比較信号の周期と同じ長さとなり得る。したがって、全体のループ遅延時間は、より遅い到達時間比較入力信号の周期と、より遅い到達時間比較入力信号の周期の２倍との間で変化し得る。

Ｃ１８２のキャパシタンスを持つループフィルタ１０６では、ループフィルタ１０６の時定数は、Ｃ＊Ｖ_ｃｃ／（２＊Ｉ_ＯＵＴ）に等しく、このＶ_ｃｃは到達時間検出器１４０のチャージポンプ出力ドライバへの電源電圧であり、Ｉ_ＯＵＴは、チャージポンプの電流出力である。ループフィルタ１０６の時定数は、ループフィルタを誤差出力信号１１４の積分器とするために複数の到達時間比較信号の周期よりも大きくすべきであり、さらに、ループフィルタ１０６の大きな時定数は到達時間検出器１０４からの望ましくないデジタル雑音を除去してデジタル雑音がＶＣＯ１０８への位相雑音となることを防止するｋとにもなる。しかしながら、不幸なことに、ループフィルタ１０６の大きな時定数は、ループフィルタ１０６の応答時間を増加させて、ループ利得を減少させる。

ループの時定数へ影響を及ぼすことなくループフィルタ１０６の応答時間を高速化、すなわち低減する簡易な方法は、ＲＣ分路をループキャパシタ（ループコンデンサ）にＣ１８２に加えて、このＲＣ分路の時定数をループフィルタ１０６の時定数の１０倍程度に選定することである。ステップ入力応答に対するループキャパシタＣ１８２を有するループフィルタ１０６の応答時間、および、追加のＲＣ分路を備えたループフィルタ１０６の応答時間が、図３５に示されている。追加されたＲＣ分路は、効果的にループフィルタ１０６の応答時間を減らすことができることは綺羅かであるが、不幸なことに、ＲＣ分路からの応答時間の正確な改良を計算するための式を導きだすことは実際のところ困難である。ＲＣ分路およびループフィルタ１０６を設計する最適な方法は、ＳＰＩＣＥのようなシミュレーションプログラムを使用することである。ＲＣ分路を設計するためには、Ｃ_１１８３とＣ２１８６の合計が単純なＲＣループフィルタのキャパシタンスＣ１８２に概ね一致するようにすべきであって、ループフィルタ１０６の同じバンド幅を維持することが重要である。我々は、基本的に単純なＲＣループフィルタの全体キャパシタＣ１８２を２つの不等価なキャパシタに分割するとともに、小さい方のキャパシタに対して直列に抵抗を加える。この方法を行うことによって、ループフィルタ１０６のバンド幅はかなり同じままを維持するが、ＲＣ分路の抵抗Ｒ_２１８８は、ステップ入力信号の一部を通過させてループフィルタ１０６の応答を速めることができる。なお、ループフィルタ１０６のバンド幅があまりに大きく変更されるので、大きなキャパシタに抵抗を付加してはならない。応答時間の改良は分流器ＲＣ回路をループキャパシタに加えるだけでは不十分であるが、これはループフィルタ１０６の応答時間を早めるために最も容易なことである。ループフィルタ１０６が設計された後に、応答時間の改良が実際にバンド幅を犠牲にしてなされているのではないかについて確認するために、ループフィルタ１０６の周波数応答を試験することが非常に重要である。

常に、設計エンジニアは、ループフィルタ１０６のために可能な全ての設計について調査するとともに、単にＲＣローパスフィルタを用いるのに代えて、望ましくないデジタル信号を効果的に除去するのみならず、ループ利得を改良するための速いステップ応答を提供するガウシアン・ローパスフィルタのようなフィルタを選択することに、より多くの時間を費やすべきである。単純なＲＣローパスフィルタは使いやすいが、それはまた、到達時間同期ループ１００用の理想的なローパスフィルタから大きく外れることになる。ガウシアン・ローパスフィルタは、単純なＲＣローパスフィルタと同じバンド幅を提供するものであっても、より小さいループキャパシタを使用して、ガウシアン・ローパスフィルタがより大ききループ利得を提供できるようにすることができる。

ダブルエンド型チャージポンプ出力ドライバを有するＰＦＤ１３２を用いた従来のＰＬＬでは、チャージポンプ出力ドライバからループフィルタ１０６への出力は、常に一定で、固定されたパルス列である。これは、不感帯ジッタ問題を避けるために、ＰＦＤ１３２への２つの入力信号が決して同時に到達しないようにするためである。したがって、短い正パルスと短い負パルスとかなる固定されたパルス列出力は常にＰＦＤ１３２によって生成される。そして、これらのパルスがＶＣＯを変化させてＶＣＯの位相雑音問題を生じさせないようにするために、前記パルスを除去することはループフィルタ１０６に依存する。パルス列における短い正パルスと短い負パルスは、単純に互いに相殺するので、正パルスと負パルスの時間継続期間の合計は、ループにおける延長の待ち遅延時間となる。

デジタル到達時間検出器１１６を用いている到達時間同期ループ１００にとって、不感帯ジッタ問題がないことから、デジタル到達時間検出器１１６への２つの入力信号は、常に同時に到達する。この結果、デジタル到達時間検出器１１６からの出力は、ランダムな位相雑音信号により生成される。デジタル到達時間検出器１１６からの複数の出力信号のパルス幅は、全体としてシステムにおける位相ノイズに依存するとともに、チャージポンプ出力ドライバ用の最終イネーブル信号１４７および１４４に到達時間差分に付け加えられた延長時間に依存する。我々が最終イネーブル信号１４７および１４４に加えた延長時間は、不感帯および線形状態を克服するのに過不足のないものでなければならないことは一目瞭然である。チャージポンプ出力ドライバのための過剰なイネーブル時間は、ＶＣＯに更に多くの雑音をＶＣＯに生じさせるだけである。固定された一定のパルス列に代わって、デジタル到達時間検出器１１６からの最小限度のパル幅はゼロであるので、デジタル到達時間検出器１１６は、ＶＣＯに更に少ない位相雑音を生じさせることも一目瞭然である。

ループ遅延時間に起因して、デジタル到達時間検出器の出力からの誤差出力信号１１４のタイミングとデジタル到達時間検出器の入力におけるＶＣＯからの信号１１２のタイミングとは、ループ遅延時間と等しいオフセット時間間隔を持って離隔される。このオフセット時間間隔は、ルールが獲得過程でどのように挙動するかを決定するために最も重要な要素である。

サイクル−スリップ段階５４２の最終ビート信号の周波数も、到達時間同期ループ１００の固有周波数と呼ばれる。その理由は、もし到達時間同期ループ１００が、獲得／同期段階５４４の間に、サイクル−スリップ段階５４２の最終ビート信号を適切に制動（ｄａｍｐ）しない場合、すなわち、もし到達時間同期ループ１００が、獲得／同期段階５４４の間にサイクル−スリップ段階５４２の最終ビート信号の修正に失敗したという場合には、サイクル−スリップ段階５４２の最終ビート信号は、ループの共振周波数として永遠に続くことになるからである。サイクル−スリップ段階５４２の最終ビート信号は、実際に獲得過程全体の開始にあたる。サイクル−スリップ段階５４２の最終ビート信号時期の間の到達時間同期ループ１００の動作は、獲得／同期段階５４４における残りの獲得過程の全てにおける到達時間同期ループ１００の性能を決定する。

現実の到達時間同期ループ１００の獲得過程は、サイクル−スリップ段階５４２の最後のビート信号時期の間の最終ビート信号の１／４周期未満のいくらかのループ遅延時間を伴っており、図３６に示さる。この図において、到達時間検出器の入力におけるＶＣＯからの信号１１２は、ループ遅延時間に起因して到達時間検出器１０４の出力よりも遅れて、時間（Ｔ_２−Ｔ_３）において起こると仮定している。この結果、最終ビート信号時期の間のＶＣＯへの正味の周波数修正は、図３１に示されるようにループ遅延なき理想的な到達時間同期ループ１００において生じる修正よりも少なくなる。ループ遅延時間がない場合には、Ｔ_０５３２で始まりＴ_２５３８で終わる最終ビート信号時期の間のＶＣのための全ての到達時間修正は、全て正値であり、Ｔ_２５３８における周波数差分ｆ_１５４０が初期の周波数差分ｆ_ｎ５３４よりも小さくなる。ループ遅延時間の存在を伴う場合、到達時間検出器１０４がＴ_０５３２の時点とＴ_２５３８の時点との間、負値の到達時間修正を送出するために、ＶＣＯへの正味の周波数修正は、Ｔ_０５３２とＴ_２５３８との間の最終ビート信号時期において少なくなる。もしも、Ｔ_０５３２の時点とＴ_２５３８の時点との間においてＶＣＯに送られる正味の負値の到達時間修正が、Ｔ_０５３２の時点とＴ_３５７４の時点との間にＶＣＯに送られる正味の正値の周波数修正よりも少ない場合には、サイクル−スリップ段階の最終ビート信号時期の終期における周波数差分ｆ_１５４０がｆ_ｎ５３４よりも小さいままとなり、到達時間同期ループ１００は、最終的に複数の信号を獲得おび同期することができるが、その過程は更に多くの時間を必要とする。Ｔ_２５３８での最終ビート信号の終期における周波数差分は既に負であるから、時点Ｔ_０５３２と時点Ｔ_２５３８との間の期間におけるＶＣＯへのいかなる正値の周波数修正は、周波数差分ｆ_１５４０を低めるのに役に立ち、ループが「獲得過程を減衰させる」のに役立つこととなる。

ループ遅延時間が増加しすぎて、図３７に示されるように、Ｔ_２−Ｔ_３がサイクル−スリップ段階５４２の最終ビート信号の１／４周期よりも長い場合には、Ｔ_０５３２とＴ_２５３８間のサイクル−スリップ段階の最終ビート信号時期の間でのＶＣＯへの正味の周波数修正は、負である。したがって、最終ビート信号の終期における周波数差分ｆ_１５３４は、最初の周波数差分ｆ_ｎ５３４よりも大きくなり、周波数差分が収束しないので、ループは決して信号を獲得および同期しない。もし、獲得過程が成功するのであれば、ループ遅延時間はサイクル−スリップ段階５４２の最終ビート信号または固有周波数ｆ_ｎ５３４の１／４周期よりも短くなければならないことは明らかである。

もしもＴ_２−Ｔ_３がサイクル−スリップ段階５４２ｎ最終ビート信号の１／４周期と正確に一致するまでループ遅延時間が増加された場合、Ｔ_０５３２とＴ_２５３８間の最終ビート信号時期の間でのＶＣＯへの正味の周波数修正はゼロとなり、最終ビート信号の終期における周波数差分ｆ_１５４０は、最終ビート信号ｆ_ｎ５３４の初期周波数差分と正確に同じとなり、ループは同じレートで永遠に発振する。

サイクル−スリップ段階５４２の最終ビート信号の周波数は、以下の式で表現することができる。

サイクル−スリップ段階５４２の最終ビート信号の振幅および周波数の両方は、到達時間同期ループ１００の固有周波数ｆ_ｎ５３４に等しくなる。２つの入力信号の間の周波数差分が到達時間同期ループ１００によって修正されるように、獲得過程のサイクル−スリップ段階５４２の間、２つの入力信号の間の周波数差分は段々と少なくなる。サイクル−スリップ段階５４２の最終ビート信号の周波数は、サイクル−スリップ段階５４２の間、ＶＣＯ１０８の周波数がどのくらい速く修正されるかによって決定される。ＶＣＯ修正の割合（レート）または速度は、以前にＶＣＯのスルーレート（ｓｌｅｗ ｒａｔｅ）とも呼ばれていたものであり、最終ビート信号の周波数を決定する。到達時間同期ループ１００が、獲得／同期段階５４４の間、適切にサイクル−スリップ段階５４２の最終ビート信号を弱めない場合には、サイクル−スリップ段階５４２の最終ビート信号が永遠に続くことができるので、ω_ｎ／２π ５３４が、最終ビート信号の振幅および周波数であるように、サイクル−スリップ段階５４２の最終ビート信号の周期は、２π／ω_ｎに等しい。

基準信号１１０の周波数は一定であるので、ビート信号の周波数変化は、完全にＶＣＯの周波数変化によって生じる。したがって、我々が、式１２を時間に関して微分する場合、我々は、ＶＣＯのスルーレートとして以下の式を有することになる。

そして、我々は、到達時間同期ループ１００が、ＶＣＯ用の最大限のスルーレートに対応するのに十分な出力を生成することができ、以下の式を満足すべきことを確認する必要がある。

ここで、Ｉ_ｏｕｔは到達時間検出器１０４からのチャージポンプ出力電流の量（Ａ：アンペア）であり、Ｃはループフィルタの容量（Ｆ：ファラッド）であり、Ｋ_ＶＣＯはＶＣＯの同調感度（１／（秒・ボルト））である。式１４において、我々は、従来のフィードバック制御理論と同じω_ｎ ^２の式を当該フィードバック制御理論を使うことなく導出した。従来のフィードバック制御理論では、式１４の左辺にある２πが右辺へ移ってＶＣＯ感度に含まれており、ＶＣＯ感度はラジアン／（秒・ボルト）で定義されていた。これは完全に間違っている。上記の式１４に書かれているように、式１４は読まれねばならない。右辺においては、これはループの利得にＶＣＯ感度を乗じて得られた乗算値であるＶＣＯスルーレート５４６である。左辺においては、これはループの固有周波数に固有角周波数を乗じたものであり、どのくらい固有周波数が動くことができるかについて示している。

サイクル−スリップ段階５４２の最終ビート信号期間の前半の間におけるＶＣＯの周波数に対する周波数修正は、この期間の間にＶＣＯに対して送出された到達時間修正の総量に等しい。したがって、我々は、ＶＣＯに送られた到達時間修正の総量Ｔ_{ｃｏｒｒｅｃｔｉｏｎ}を以下のように計算することができる。

Ｔ_ｍａｘ５６０の式は、式６に示されるように到達時間差分がΔＴ_１＝２＊π＊ω_ｎ／（ω_ＲＥＦ＊ω_ＶＣＯ）であるとき、時間＝Ｔ_０５３２の後の第２の到達時間比較サイクルの開始時におえる到達時間差分から導出することができる。到達時間差分ΔＴ_１は、Ｔ_ＭＡＸ＊ＳＩＮ（ω_ＲＥＦ＊２＊π／ω_ＶＣＯ）に等しく、ω_ＶＣＯ＞＞ω_ｎであるので、Ｔ_ｍａｘは、１／ω_ＲＥＦに近似的に等しい。

ここで、ω_ＲＥＦは基準信号１１０の角周波数であり、Ｔ_Ｄはループの伝搬遅延時間であり、Ｔ_Ｌはループの待ち遅延時間である。サイクル−スリップ段階の最終ビート信号の前半の半周期に生じた到達時間修正の総量は、以下と等しくなる。

ループ遅延時間がゼロであるときにＶＣＯへの最大限度の周波数修正が生じ、（Ｔ_Ｄ＋Ｔ_Ｌ）＊ω_ｎがπ／２より小さい場合には周波数修正はまだ正（ｐｏｓｉｔｉｖｅ）であることは明白であり、ＶＣＯを獲得して基準入力信号に同期させることができるためには、ループの固有周波数の周期はループ遅延時間の４倍よりも大きくなければならない。そして、サイクル−スリップ段階５４２の最終ビート信号の前半の半周期に生じた周波数修正の総量は、Ｔ_{ｃｏｒｒｅｃｔｉｏｎ}にＶＣＯスルーレートを乗じることによって計算され、以下のとおりである。

式１８から、我々は、式１８を固有周波数に関して微分するとともに、それをゼロとすることによって、ループにとって最適な固有周波数を見出すことができ、それは以下となる。

式１９は数値計算によってのみ解くことができ、その解は近似的に以下と等しい。

したがって、最適な固有周波数は、５．８３５＊（Ｔ_Ｄ＋Ｔ_Ｌ）の周期を持つべきであり、固有周波数の周期は少なくともループ遅延時間（Ｔ_Ｄ＋Ｔ_Ｌ）の４倍であるべきである。

フィードバック経路に周波数分割器を備える到達時間同期ループ１１１を設計する手順は、以下のように要約することができる。
１．ＶＣＯの最低限度の動作周波数を決定すること。
２．フィードバック経路の周波数分割器の最大分割数を決定すること。
３．到達時間比較信号の最も遅い周波数が、ＶＣＯの最低限度の動作周波数を前記周波数分割器の最大分割数で除した値に等しい。
４．最大のループ遅延時間は、前記最も遅い到達時間比較信号の周波数の２倍に等しい。
５．ループの固有周波数は、最大のループ遅延時間の４倍よりも長い周期を持たねばならない。部品の誤差を考慮するならば、我々はループの固有周波数を最大のループ遅延時間の５倍となるように選択することができる。
６．ループの固有周波数およびＶＣＯ感度ならびにチャージポンプ出力電流の能力から、我々は所望のループキャパシタンスを見つけることができる。
７．我々は、ループ利得を改良すべくループフィルタのキャパシタンスの大きさを減らすためにＲＣ分路を加え、あるいはガウシアン・ローパスフィルタを用いることができる。どちらにしても、フィルタのバンド幅は変更しない。
８．我々はループ尾のＶＣＯのスルーレートが入力信号のスルーレートよりも高く、式１１に反していないことを確認する必要がある。

フィードバック経路に周波数分割器がなく、かつ到達時間比較信号の周波数が高い場合には、前記最も遅い到達時間比較信号の周波数の２倍に加えて、フリップフロップおよび到達時間検出器の全ての待ち遅延時間と伝搬遅延時間とがステップ４の最大のループ遅延時間内に加えられるべきである。

結論として、到達時間同期ループの設計は、最も遅い到達時間比較信号の周波数の２倍に等しい最大ループ遅延時間を計算することによって開始され、次いで、最大ループ遅延時間の少なくとも４倍に等しいループの固有周波数の周期の計算を引き続きおこない、ループフィルタのキャパシタンスの決定が最後になされる。

フィードバック制御ループ
この開示において提案された到達時間同期ループの解析技術および方法は、一般的なフィードバック制御ループ９０２へも応用され得る。図３８に示されるような典型的なフィードバック制御ループ９０２は、誤差検出器９００、フォワードモジュール９０８、およびフィードバックモジュール９０４という３つのモジュールを含んでいる。我々は、典型的なフィードバック制御ループシステム９０２が、基準入力１１０とフィードバックモジュール９０４によって生成されたフィードバック信号９０６とを要求し、フィードバック制御ループシステムの目的が誤差検出器８００の出力において誤差ゼロの出力１１４を維持することである、ということを教示されている。この結果、フィードバック制御ループ９０２についての従来の解析においては、基準入力１１０はフィードバック制御ループシステム９０２に対する入力であり、誤差検出器９００の誤差出力信号１１４あるいはフォワードモジュール９０８の出力における最終誤差修正出力１１５がシステムの出力である。フィードバック制御システムの全ての教科書と全ての理論は、この前提に基づいて発達した。しかしながら、我々がこの開示から学んだように、フィードバック制御ループシステム９０２に対する入力は、基準入力１１０とフィードバック信号９０６との間の誤差信号でなければならず、フォワードモジュール９０８の出力における最終誤差修正出力１１５が、我々が研究すべき実際のフィードバック制御ループの出力である。

一旦、我々がフィードバック制御ループの出力における伝達特性を導出すると、我々は入力の微分と出力の微分とを対比して、ループ利得を容易に導出することができる。この方法によってのみ、我々はフィードバック制御ループがどのように動作するかを明確に知ることができる。このようなフィードバック制御ループの入力および出力の定義によってのみ、我々は、出力の微分を入力の部分で除算することによってフィードバック制御ループの利得を計算することができ、この利得の結果に本当に意味がある。そして、フィードバック制御ループの利得は、以下の２つの条件を満たさねばならない。１．我々が、ループの各部材の機能を記述するために正論理だけを使用する場合、フィードバック制御ループの利得は、如何なる状況下でも負ではないようにせねばならない。
２．フィードバック制御ループの利得は、獲得能力を提供するために特定の最低限度より高くなければならない。

同時に２つの独立変数を追跡する二次ループのために、我々がフィードバックモジュール９０４の伝達関数を持つループの利得を乗ずる場合、その乗算の結果は、ループの固有周波数とループの固有角周波数とを乗じた結果に等しいループのスルー能力（ｓｌｅｗｉｎｇ ａｂｉｌｉｔｙ）である。ループのスルー能力は、ループがどれくらい機敏であるかを示す。ループのスルー能力はループがどれくらい強力であるかを示す。

単一変数を追跡する一次ループのために、我々がフィードバックモジュール９０４の伝達関数を持つループの利得を乗ずる場合、その乗算の結果は、フィードバック信号９０８が密接に基準入力信号１１０を追従するかについて示すループの追跡能力である。

従来のフィードバック制御ループ理論では、ループの解析において使用される２種類のループ利得である開ループ利得および閉ループ利得がある。これら２つの用語は現実世界では、それほど重要な意味を持たないので、我々は、この開示の中でそれらを使用しなかった。その代わりに、我々は、フォワードモジュール９０８の最終誤差修正出力をフィードバック制御ループ９０２の出力として、基準入力１１０とフィードバック信号９０６との間の誤差信号をフィードバック制御ループ９０２の入力として、簡単に定義する。これら２つの定義によって、出力の微分対入力の微分に等しい、ループについて唯一の利得が存在する。我々が、フィードバックの伝達特性を有するループの離党を乗じるとき、上述したように、異なる種類のフィードバック制御ループが解析されるときは、その乗算の結果は異なる意味を持つことになる。

図４１は、本発明の差動フィードバックループを示す。この差動フィードバックループにおいて、誤差検出器９００は、差動モジュール９０１と利得モジュール９０３という２つの部分から構成さえている。差動モジュール９０１への入力は基準信号１１０とフィードバック信号９０６である。差動モジュールの出力は、差動入力信号１１３であり、これは利得モジュール９０３への入力信号である。システムの出力は最終誤差修正電圧１１５である。

基準入力信号１１０は、実際にはフィードバック制御ループの一部ではなく、一方で、差動入力信号１１３はそうである。フィードバック制御ループは、誤差検出器９００から始まり、フォワードモジュール９０８を通過するとともに、フィードバックモジュール９０４を通過して、誤差検出器９００に戻って、完全なループをなす。基準信号１１０は、誤差検出器９００への分岐入力にすぎず、それはフィードバック制御ループの一部ではない。

他の実施例
シングルエンド型チャージポンプ出力を有する到達時間検出器の設計のための他の２つの実施例が図３９および図４０に示される。不感帯と線形状態とを伴う出力ドライバとして、シンク・チャージポンプのみを用いた到達時間検出器のための系統図が図３９に示され、不感帯と線形状態とを伴うつソース・チャージポンプ出力ドライバのみを用いた到達時間検出器のための系統図が図４０に示される。これら２つの設計は、図２２に示されるように、不感帯と線形状態とを伴う平衡ダブルエンド型チャージポンプ出力を用いた到達時間検出器となるために結合されることが可能である。図３９および図４０に示される到達時間検出器の２つの設計は、シングルエンド型チャージポンプ出力を有する到達時間検出器を作るための最小限の可能な部材を使用している。

産業上の利用可能性
パーソナル・コンピュータ、ノート型パソコン、プリンタ、デジタルカメラ、および携帯電話などの民生用電子部品では、最小限度の周波数ジッタで安定なクロックについて大きな需要がある。これらの製品は、不感帯ジッタ問題がないことが設計により保証された安定信号源を生成することによって本発明から十分な恩恵を受けることができる。

基本的な位相同期ループ（従来技術）の構成要素である。 位相検出器としての混合器である。 前記位相検出器としての混合器からのＶＣＯへの最終誤差修正電圧の伝達特性である。 到達時間検出器として混合器を用いたアナログ到達時間同期ループにおける利得の理論的な伝達特性である。 到達時間検出器として混合器を用いたアナログ到達時間同期ループにおける利得の実際の伝達特性である。 基本的なダブルエンド型チャージポンプ付きデジタル位相周波数検出器（従来技術）である。 前記基本的なダブルエンド型チャージポンプ付き位相周波数検出器のタイミングチャートである。 図６に示されるような位相周波数検出器を到達時間検出器として用いた到達時間同期ループのＶＣＯへの最終誤差修正電圧の伝達特性である。 図６に示されるような位相周波数検出器を到達時間検出器として用いた到達時間同期ループの利得の伝達特性である。 好ましい実施形態である基本的な線形の到達時間同期ループの構成要素である。 完全な到達時間検出器付きの到達時間同期ループのＶＣＯへの最終誤差修正電圧の伝達特性である。 不感帯を伴うシングルエンド型チャージポンプ出力を用いた典型的なデジタル到達時間検出器の概略図である。 不感帯および線形状態を伴わない、シングルエンド型チャージポンプ出力を用いた典型的なデジタル到達時間検出器の概略図である。 不感帯および線形状態を伴わない、シングルエンド型チャージポンプ出力付きの前記完全な到達時間検出器の概略図である。 図１４に示されるような、不感帯および線形状態を伴わない、シングルエンド型チャージポンプ出力付きの完全な到達時間検出器の伝達特性である。 第１の補助実施形態としての、シンク・チャージポンプ出力のみを有するデジタル到達時間検出器の概略図である。 シンク・チャージポンプ出力のみを有するデジタル到達時間検出器の伝達特性である。 第２の補助実施形態としての、ソース・チャージポンプ出力のみを有するデジタル到達時間検出器の概略図である。 図１９は、図１８に示される前記ソース・チャージポンプ出力のみを有する到達時間検出器の伝達特性である。 第３の補助実施形態としての、不感帯および線形状態を伴わないダブルエンド型チャージポンプ出力ドライバを用いた完全な到達時間検出器の概略図である。 図２０に示されるダブルエンド型チャージポンプ出力ドライバを用いた完全な到達時間検出器の伝達特性である。 第４の補助実施形態としての、不感帯を有するダブルエンド型チャージポンプ出力ドライバを用いたデジタル到達時間検出器の概略図である。 図２２に示される不感帯を有するダブルエンド型チャージポンプ出力ドライバを用いたデジタル到達時間検出器の伝達特性である。 図２２に示される不感帯を有するダブルエンド型チャージポンプ出力ドライバを用いたデジタル到達時間検出器からＶＣＯへの最終誤差修正電圧の伝達特性である。 図２２に示される不感帯を有するダブルエンド型チャージポンプ出力ドライバを用いたデジタル到達時間検出器の利得の伝達特性である。 第５の補助実施形態としての、線形状態を有するが不感帯を有しないダブルエンド型チャージポンプ出力を用いるデジタル到達時間検出器の概略図である。 パルス幅低減器の概略図である。 図２６に示される線形状態を有するが不感帯を有しないダブルエンド型チャージポンプ出力を用いるデジタル到達時間検出器の伝達特性である。 図２６に示される線形状態を有するが不感帯を有しないダブルエンド型チャージポンプ出力を用いるデジタル到達時間検出器からＶＣＯへの最終誤差修正電圧の伝達特性である。 図２６に示される線形状態を有するが不感帯を有しないダブルエンド型チャージポンプ出力付きのデジタル到達時間検出器を用いる到達時間同期ループの利得の伝達特性である。 待ち遅延時間および伝搬遅延時間がない理想的な到達時間同期ループの獲得挙動である。 完全なデジタル到達時間検出器を用いる到達時間同期ループのＶＣＯへの最終誤差修正電圧の実際の伝達特性である。 完全なデジタル到達時間検出器を用いる到達時間同期ループの実際の伝達特性である。 周波数検出器を備える典型的な到達時間同期ループの構成要素である。 ループフィルタの応答時間である。 サイクル−スリップ段階のビート信号の最終時期の間の固有周波数の周期の１／４よりも短いループ遅延時間を備える到達時間同期ループの獲得挙動である。 前記サイクル−スリップ段階のビート信号の最終時期の間の固有周波数の周期の１／４よりも長いループ遅延時間を備える到達時間同期ループの獲得挙動である。 フィードバック制御ループ（従来技術）の構成要素である。 第６の補助実施形態としての、前記出力ドライバとしてシンク・チャージポンプのみを用いる到達時間検出器である。 第７の補助実施形態としての、前記出力ドライバとしてソース・チャージポンプのみを用いる到達時間検出器である。 差動フィードバック制御ループである。

Claims (20)

1. 少なくとも２つの入力端子と１つの出力端子とを有する到達時間検出器と、
   出力端子と、前記到達時間検出器の出力端子に接続される入力端子とを有するループフィルタと、
   前記ループフィルタの出力端子に接続される入力端子と、前記到達時間検出器の入力端子のうちの一つに接続される出力端子とを有する電圧制御発振器と、を有する到達時間同期ループ
2. さらに、前記到達時間検出器への基準信号入力と、
   前記到達時間検出器へ入力される前記電圧制御発振器の出力信号と、
   前記到達時間検出器からの誤差出力信号と、を有する、請求項１の到達時間同期ループ。
3. 前記誤差出力信号は、前記基準信号の到達時間が前記電圧制御発振器の出力信号の到達時間よりも先行している場合に、正値の信号であり、当該正値の信号に応答して、前記電圧制御発振器の出力信号の周波数が高まる、請求項２の到達時間同期ループ。
4. 前記誤差出力信号は、前記基準信号の到達時間が前記電圧制御発振器の出力信号の到達時間よりも遅延している場合に、負値の信号であり、当該負値の信号に応答して、前記電圧制御発振器の出力信号の周波数が低まる、請求項３の到達時間同期ループ。
5. 前記正値の信号から生成された電圧制御発振器入力信号の大きさが、前記基準信号の到達時間が前記電圧制御発振器の出力信号の到達時間よりも先行する時間差分に比例する、請求項４の到達時間同期ループ。
6. 前記負値の信号から生成された電圧制御発振器入力信号の大きさが、前記基準信号の到達時間が前記電圧制御発振器の出力信号の到達時間よりも遅延する時間差分に比例する、請求項５の到達時間同期ループ。
7. 前記到達時間検出器は、標準の位相−周波数検出器、相補の位相−周波数検出器、極性選択回路、およびチャージポンプを有する、請求項６の到達時間同期ループ。
8. 前記極性選択回路は、第１のＡＮＤゲート、第２のＡＮＤゲート、第１のＯＲゲート、および第２のＯＲゲートを有し、
   前記チャージポンプは、ソース・チャージポンプとシンク・チャージポンプとを有するダブルエンド型ポンプである、請求項７の到達時間同期ループ。
9. 前記標準の位相−周波数検出器の出力端子は前記第１のＡＮＤゲートの入力端子に接続されており、
   前記相補の位相−周波数検出器の出力端子は前記第１のＯＲゲートの入力端子に接続されており、
   前記第２のＡＮＤゲートの出力端子は前記ソース・チャージポンプのイネーブル端子に接続されており、
   前記第２のＯＲゲートの出力端子は前記シンク・チャージポンプのイネーブル端子に接続されている、請求項８の到達時間同期ループ。
10. 前記極性選択回路は、ＡＮＤゲートおよびＯＲゲートを有し、
    前記チャージポンプは、ソース・チャージポンプとシンク・チャージポンプとを有するダブルエンド型ポンプである、請求項７の到達時間同期ループ。（これは図２２）。
11. 前記標準の位相−周波数検出器の出力端子は前記ＡＮＤゲートの入力端子に接続されており、
    前記相補の位相−周波数検出器の出力端子は前記ＯＲゲートの入力端子に接続されており、
    前記ＡＮＤゲートの出力端子は前記ソース・チャージポンプのイネーブル端子に接続されており、
    前記ＯＲゲートの出力端子は前記シンク・チャージポンプのイネーブル端子に接続されている、請求項１０の到達時間同期ループ。
12. 前記標準の位相−周波数検出器の出力端子は前記第１のＡＮＤゲートの入力端子に接続されており、
    前記相補の位相−周波数検出器の出力端子は前記第１のＯＲゲートの入力端子に接続されており、
    前記第２のＡＮＤゲートの出力端子は第１の低減部を介してソース・チャージポンプのイネーブル端子に接続されており、
    前記第２のＯＲゲートの出力端子は第２の低減部を介して前記シンク・チャージポンプのイネーブル端子に接続されている、請求項８の到達時間同期ループ。
13. さらに、周波数分割器を有し、
    前記電圧制御発振器の出力端子は前記周波数分割器の入力端子に接続されており、
    前記周波数分割器の出力端子は前記到達時間検出器の入力端子に接続されている、請求項１の到達時間同期ループ。
14. 前記周波数分割器はＮ周波数分割器である、請求項１３の到達時間同期ループ。
15. 前記極性選択回路は、ＯＲゲートを有し、
    前記チャージポンプは、シンク・チャージポンプを有するシングルエンド型チャージポンプである、請求項７の到達時間同期ループ。
16. 前記標準の位相−周波数検出器の出力端子は、前記ＯＲゲートの第１入力端子に接続されており、
    前記相補の位相−周波数検出器の出力端子は、前記ＯＲゲートの第２入力端子に接続されており、
    前記ＯＲゲートの出力端子は、前記シンク・チャージポンプのイネーブル端子に接続されている、請求項１５の到達時間同期ループ。
17. 前記極性選択回路は、ＡＮＤゲートを有し、
    前記チャージポンプは、ソース・チャージポンプを有するシングルエンド型チャージポンプである、請求項７の到達時間同期ループ。
18. 前記標準の位相−周波数検出器の出力端子は、前記ＡＮＤゲートの第１入力端子に接続されており、
    前記相補の位相−周波数検出器の出力端子は、前記ＡＮＤゲートの第２入力端子に接続されており、
    前記ＡＮＤゲートの出力端子は、前記ソース・チャージポンプのイネーブル端子に接続されている、請求項１７の到達時間同期ループ。
19. 固有周波数と、ループ遅延時間の総量とを有し、
    前記固有周波数は、サイクル−スリップ段階のビート信号を有し、
    前記ループ遅延時間の総量は、前記到達時間同期ループの待ち遅延時間の合計と、前記到達時間同期ループの伝搬遅延時間とを有し、
    前記固有周波数の一周期は、少なくとも前記ループ遅延時間の総量の４倍である、請求項１の到達時間同期ループ。
20. 誤差検出器と、フォワード部と、フィードバック部と、を有するフィードバック制御ループであって、
    前記フィードバック制御ループへの入力は、基準信号と前記フィードバック部からの信号との間の差分を有し、
    前記フィードバック制御ループからの出力は、前記フォワード部からの出力を有し、
    前記フィードバック制御ループの利得は、前記入力に関する前記出力の微分を有する、フィードバック制御ループ。

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