JPH03145315A - 可変位相回路 - Google Patents
可変位相回路Info
- Publication number
- JPH03145315A JPH03145315A JP28384189A JP28384189A JPH03145315A JP H03145315 A JPH03145315 A JP H03145315A JP 28384189 A JP28384189 A JP 28384189A JP 28384189 A JP28384189 A JP 28384189A JP H03145315 A JPH03145315 A JP H03145315A
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- JP
- Japan
- Prior art keywords
- output
- phase
- circuit
- signal
- transformer
- Prior art date
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- Pending
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- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
(産業上の利用分野〕
本発明は可変位相回路に関し、特にクロック信号の位相
を可変する可変位相回路に関する。
を可変する可変位相回路に関する。
従来、この種の可変位相回路はトランスを用いて構成す
るのが一般的であり、その−例を第3図に示す。同図に
おいて、11は信号入力端子、12はゲート回路、13
はトランス、14は可変抵抗、15はコンデンサ、16
は信号入力端子を示している。
るのが一般的であり、その−例を第3図に示す。同図に
おいて、11は信号入力端子、12はゲート回路、13
はトランス、14は可変抵抗、15はコンデンサ、16
は信号入力端子を示している。
この構成にあっては、入力信号端子11からゲート回路
12に入力されたクロック信号は、ゲート回路12の出
力からトランス13の一次側に入力される。そして、ト
ランス13の二次側は中点を接地しているため、その両
端からはそれぞれ正相、逆相の信号が出力され、可変抵
抗14.コンデンサ15に入力され、その上で両者が加
えられる。ここで、可変抵抗14の抵抗値を変化させる
ことにより、正相、逆相の信号のベクトル和が変化し、
位相が相違されたクロック信号が信号出力端子16から
出力される。
12に入力されたクロック信号は、ゲート回路12の出
力からトランス13の一次側に入力される。そして、ト
ランス13の二次側は中点を接地しているため、その両
端からはそれぞれ正相、逆相の信号が出力され、可変抵
抗14.コンデンサ15に入力され、その上で両者が加
えられる。ここで、可変抵抗14の抵抗値を変化させる
ことにより、正相、逆相の信号のベクトル和が変化し、
位相が相違されたクロック信号が信号出力端子16から
出力される。
上述した従来の可変位相回路は、トランス13を利用し
て正相、逆相の信号を得ているため、トランスが必要と
される。ところが、トランスは通常大きくて重いため、
可変位相回路の回路規模が大型化、高重量化し、しかも
トランスが高価であるために高価格化をまねくという問
題がある。
て正相、逆相の信号を得ているため、トランスが必要と
される。ところが、トランスは通常大きくて重いため、
可変位相回路の回路規模が大型化、高重量化し、しかも
トランスが高価であるために高価格化をまねくという問
題がある。
本発明の目的は、トランスを不要とした可変位相回路を
提供することにある。
提供することにある。
本発明の可変位相回路は、少なくとも1入力2出力に構
成され、かつ2つの出力にそれぞれ正相出力と逆相出力
を出力するゲート回路と、このゲート回路の一方の出力
に接続した可変抵抗と、他方の出力に接続したコンデン
サとを備えており、これら可変抵抗とコンデンサの各出
力を合成するように構成している。
成され、かつ2つの出力にそれぞれ正相出力と逆相出力
を出力するゲート回路と、このゲート回路の一方の出力
に接続した可変抵抗と、他方の出力に接続したコンデン
サとを備えており、これら可変抵抗とコンデンサの各出
力を合成するように構成している。
〔作用]
この構成では、ゲート回路から1つの入力信号に対する
正相出力と逆相出力を取り出すことができ、これらの出
力を可変抵抗とコンデンサを通して合成することで任意
の位相を得ることが可能となる。
正相出力と逆相出力を取り出すことができ、これらの出
力を可変抵抗とコンデンサを通して合成することで任意
の位相を得ることが可能となる。
次に、本発明を図面を参照して説明する。
第1図は本発明の可変位相回路の一実施例の回路図であ
る。図において、1は信号入力端子、2はゲート回路、
4は可変抵抗器、5はコンデンサ、6は信号出力端子で
ある。ここで、前記ゲート回路2は、E CL (Em
itter Coupled Logic )やCM
L (Current Mode Logic)で構成
され、1つの入力端子と2つの出力端子を有し、かつ2
つの出力端子の各出力は正相出力と逆相出力となって出
力されるように構成されている。
る。図において、1は信号入力端子、2はゲート回路、
4は可変抵抗器、5はコンデンサ、6は信号出力端子で
ある。ここで、前記ゲート回路2は、E CL (Em
itter Coupled Logic )やCM
L (Current Mode Logic)で構成
され、1つの入力端子と2つの出力端子を有し、かつ2
つの出力端子の各出力は正相出力と逆相出力となって出
力されるように構成されている。
この構成によれば、信号入力端子1に入力されたクロッ
ク信号はゲート回路2に入力され、ここからは正相出力
と逆相出力がそれぞれ出力される。
ク信号はゲート回路2に入力され、ここからは正相出力
と逆相出力がそれぞれ出力される。
そして、一方の出力は可変抵抗4を通され、他方の出力
はコンデンサ5を通された上で、それぞれが加算されて
信号出力端子6から出力される。
はコンデンサ5を通された上で、それぞれが加算されて
信号出力端子6から出力される。
このとき、これら2つの信号の和をとることにより信号
はベクトル和され、可変抵抗4の抵抗値うを変化させる
とベクトル和が変化され、信号出力端子6から位相が変
化した信号が出力される。
はベクトル和され、可変抵抗4の抵抗値うを変化させる
とベクトル和が変化され、信号出力端子6から位相が変
化した信号が出力される。
第2図にベクトル和の変化を示す。可変抵抗4からの出
力をVRとし、コンデンサ5からの出力を■。とすると
、可変抵抗4がある抵抗値Rのときのベクトル和はV、
十V。となり、このときの位相はθとなる。可変抵抗4
の抵抗値がR′となると、可変抵抗4の出力はV8′と
なり、ベクトル和は■え′+■、となり、このときの位
相はθ′となる。これにより、位相がθからθ′に変化
されたことが判る。
力をVRとし、コンデンサ5からの出力を■。とすると
、可変抵抗4がある抵抗値Rのときのベクトル和はV、
十V。となり、このときの位相はθとなる。可変抵抗4
の抵抗値がR′となると、可変抵抗4の出力はV8′と
なり、ベクトル和は■え′+■、となり、このときの位
相はθ′となる。これにより、位相がθからθ′に変化
されたことが判る。
したがって、この可変位相回路では、ゲート回路2でク
ロック信号の正相出力と逆相出力を出力させているので
、トランスは不要となり、回路規模の小型化、軽量化を
図り、かつ低価格化を可能とする。
ロック信号の正相出力と逆相出力を出力させているので
、トランスは不要となり、回路規模の小型化、軽量化を
図り、かつ低価格化を可能とする。
(発明の効果〕
以上説明したように本発明は、ゲート回路から1つの入
力信号に対する正相出力と逆相出力を取り出し、これら
の出力を可変抵抗とコンデンサを通して合成して任意の
位相を得ているので、正相出力と逆相出力を得るだめの
トランスを不要とし、回路規模を小型化、軽量化でき、
かつ低価格化を実現することができる効果がある。
力信号に対する正相出力と逆相出力を取り出し、これら
の出力を可変抵抗とコンデンサを通して合成して任意の
位相を得ているので、正相出力と逆相出力を得るだめの
トランスを不要とし、回路規模を小型化、軽量化でき、
かつ低価格化を実現することができる効果がある。
第1図は本発明の一実施例の回路図、第2図は信号のベ
クトル和とその位相を示す図、第3図は従来の可変位相
回路の一例を示す回路図である。 1.11・・・信号入力端子、2,12・・・ゲート回
路、4.14・・・可変抵抗、5.I5・・・コンデン
サ、6.16・・・信号出力端子、13・・・トランス
。 第 ■ 図 第3 図 2
クトル和とその位相を示す図、第3図は従来の可変位相
回路の一例を示す回路図である。 1.11・・・信号入力端子、2,12・・・ゲート回
路、4.14・・・可変抵抗、5.I5・・・コンデン
サ、6.16・・・信号出力端子、13・・・トランス
。 第 ■ 図 第3 図 2
Claims (1)
- 1.少なくとも1入力2出力に構成され、かつ2つの出
力にそれぞれ正相出力と逆相出力を出力するゲート回路
と、このゲート回路の一方の出力に接続した可変抵抗と
、他方の出力に接続したコンデンサとを備え、前記可変
抵抗とコンデンサの各出力を合成するように構成したこ
とを特徴とする可変位相回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP28384189A JPH03145315A (ja) | 1989-10-31 | 1989-10-31 | 可変位相回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP28384189A JPH03145315A (ja) | 1989-10-31 | 1989-10-31 | 可変位相回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH03145315A true JPH03145315A (ja) | 1991-06-20 |
Family
ID=17670853
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP28384189A Pending JPH03145315A (ja) | 1989-10-31 | 1989-10-31 | 可変位相回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH03145315A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6847243B2 (en) | 2000-07-21 | 2005-01-25 | Nec Electronics Corporation | Clock controlling method and circuit |
-
1989
- 1989-10-31 JP JP28384189A patent/JPH03145315A/ja active Pending
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6847243B2 (en) | 2000-07-21 | 2005-01-25 | Nec Electronics Corporation | Clock controlling method and circuit |
US6900680B2 (en) | 2000-07-21 | 2005-05-31 | Nec Electronics Corporation | Clock controlling method and circuit |
US6965259B2 (en) | 2000-07-21 | 2005-11-15 | Nec Electronics Corporation | Clock controlling method and circuit |
US7034592B2 (en) | 2000-07-21 | 2006-04-25 | Nec Electronics Corporation | Clock controlling method and circuit |
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