CN111010175B - 一种高线性度相位插值器 - Google Patents

Abstract

本发明公开了一种高线性度相位插值器，该相位插值器包括：1个相位插值单元组、2个四选一选择器、和数字控制单元，所述的相位插值单元组在所述的数字控制单元作用下输出时钟信号，所述的时钟信号由两路相位差为45°的时钟按一定比例组合得到，该比例由数字控制单元的控制码控制；所述的两路相位差为45°的时钟由两个四选一选择器输出；所述的相位插值单元组包含9个相位插值单元和4个二选一选择器和1个四选一选择器。本发明创新性地对相位插值单元结构进行改进，采用该结构不仅能够切断反相器型插值器插值过程中存在的短路通路，相比于现有添加逻辑门的方法，电路实现更加简单，同时，还可对插值信号进行相位微调，进一步提高了插值的精度。

Description

一种高线性度相位插值器

技术领域

本发明涉及集成电路设计领域，更具体地说，涉及一种高线性度的相位插值器及其控制方法。

背景技术

相位插值器被广泛应用在时钟数据恢复电路中。传统的相位插值器可分为电流舵型和反相器型两种：对于电流舵型插值器，其线性度的保证取决于输入信号的品质、相位差以及输出负载三者之间的关系，为了获得较好的插值线性度，需要较仔细的调节电路尺寸，且电路一直存在电源到地的通路，在高速电路应用中，这股电流往往很大，提高了该部分电路的平均功耗；反相器型的相位插值器优势在于可引入数字电路的设计流程，且对输入信号品质要求不高，方便在不同工艺间进行移植，但是在插值的过程中会受到短路通路的影响，而影响到线性度。

由于反相器型的相位插值器能够方便地在不同工艺间进行移植，且电路整体功耗没有电流舵型的高，所以当前很多高速电路中的相位插值器部分均会优先考虑这种结构。然而反相器型插值器在插值过程中易出现短路通路从而影响其线性度，现有方法中一般通过添加逻辑门，在插值信号的下降沿处、电平逻辑相反的时刻关断下行通路的方法来避免短路通路的影响，但使用标准单元逻辑门不方便后端版图的绘制。

发明内容

针对现有技术中存在的上述缺陷，现提供一种高线性度的相位插值器。

为解决上述技术问题，本发明采用的技术方案如下：

一种高线性度的相位插值器，包括：

1个相位插值单元组，2个四选一选择器和数字控制单元，所述的相位插值单元组在所述的数字控制单元作用下输出时钟信号，所述的时钟信号由两路相位差为45°的时钟按一定比例组合得到，该比例由数字控制单元的控制码控制；所述的两路相位差为45°的时钟由2个四选一选择器输出；

所述的相位插值单元组包括9个相位插值单元、4个二选一选择器和1个四选一选择器；

其中，第一相位插值单元的两个时钟输入端口均连接相位插值单元组的第一时钟输入端口；第二相位插值单元的第一时钟输入端口连接相位插值单元组的第一时钟输入端口，其另一个时钟输入端口连接相位插值单元组的第二时钟输入端口；第三相位插值单元的两个时钟输入端口均连接相位插值单元组的第二时钟输入端口；第一二选一选择器的第一输入端连接第一相位插值单元的输出，其第二输入端连接第三相位插值单元的输出，其选择端连接数字控制单元输出控制码；第二二选一选择器的第一输入端连接第二相位插值单元的输出，其第二输入端连接电源地，其选择端连接数字控制单元输出控制码；第四相位插值单元的两个时钟输入端口均连接第一二选一选择器的输出，第五相位插值单元的第一时钟输入端口连接第一二选一选择器的输出，其另一个时钟输入端口连接第二二选一选择器的输出；第六相位插值单元的两个时钟输入端口均连接第二二选一选择器的输出；第三二选一选择器的第一输入端连接第四相位插值单元的输出，其第二输入端连接第六相位插值单元的输出，其选择端连接数字控制单元输出控制码；第四二选一选择器的第一输入端连接第五相位插值单元的输出，其第二输入端连接电源地，其选择端连接数字控制单元输出控制码；第七相位插值单元的两个时钟输入端口均连接第三二选一选择器的输出；第八相位插值单元的第一时钟输入端口连接第三二选一选择器的输出，其另一个时钟输入端口连接第四二选一选择器的输出；第九相位插值单元的两个时钟输入端口均连接第四二选一选择器的输出；四选一选择器的第一输入端连接第七相位插值单元的输出，其第二输入端连接第八相位插值单元的输出，其第三输入端连接第九相位插值器的输出，其第四输入端连接电源地，其选择端连接数字控制单元输出控制码，其输出端作为相位插值单元组的输出端口。

上述技术方案中，进一步地，所述的2个四选一选择器的其中一个的输入端口和四路输入时钟信号相连，四路输入时钟的相位分别为0°，90°，180°，270°，选择端口与数字控制单元的输出端口相连，其输出端口和相位插值单元组的第一时钟输入端口相连；另一个四选一选择器的输入端口和四路输入时钟信号相连，四路输入时钟的相位分别为45°，135°，225°，315°，选择端口与数字控制单元的输出端口相连，其输出端口和相位插值单元组的第二时钟输入端口相连。。

进一步地，所述的数字控制单元根据输入信号late，early输出三路输出控制码，其中第一路输出控制码为15比特，第二和第三路输出控制码均为4比特；通过上述三路输出控制码控制相位插值单元产生输出时钟信号，该输出时钟信号的相位在被选择的两路时钟之间。

更进一步地，所述的相位插值单元组的9个相位插值单元的使能信号、4个二选一选择器的选择端和1个四选一选择器的选择端均连接数字控制单元的第一路输出码，9个相位插值单元的4比特输入控制码均连接数字控制单元的第二路输出控制码。

更进一步地，所述的相位插值单元由四个部分构成，包括：

反相器，其输入端接使能信号；

第一支路，该支路包括输出短接的两组支路，一组支路包括依次串联连接的第一NMOS、第二NMOS和第一PMOS；第二NMOS栅极接相位插值单元的第一个时钟输入端口；第一NMOS栅极接相位插值单元的第二个时钟输入端口；第一PMOS栅极跟第二NMOS栅极短接；另一组支路包括依次串联连接的第三NMOS、第四NMOS和第二PMOS，第四NMOS栅极接相位插值单元的第一个时钟输入端口；第三NMOS栅极接相位插值单元的第二个时钟输入端口；第二PMOS栅极跟第三NMOS栅极短接；

第二支路，该支路包括依次串联连接的第三PMOS、第四PMOS、第五PMOS、第五NMOS、第六NMOS，第五NMOS栅极接使能信号；第六NMOS栅极接第一支路的输出，其漏极接第五NMOS源极；第五PMOS栅极接使能信号的互补信号，其漏极接相位插值单元的输出；第四PMOS栅极接第一支路的输出，第三PMOS栅极与第四PMOS栅极短接；

四个相同且并联连接的第六、第七、第八、第九PMOS，第六、第七、第八、第九PMOS的栅极接相位插值单元的输出，第六、第七、第八、第九PMOS的源极接第二支路中第三PMOS的漏极，第六、第七、第八、第九PMOS管的漏极分别接相位插值单元的输入控制码，其位宽为4比特。

本发明的优点在于：

本发明设计的一种高线性度相位插值器，前端通过2个四选一选择器从8路相位差依次为45°的时钟信号中选出相位相邻的两路时钟，1个相位插值单元组在不同控制码的作用下输出由这两路时钟按一定比例汇合的时钟信号。

本发明中，通过改变相位插值单元组中各相位插值单元的连接关系，有效减少了相位插值单元的数量，使相位插值单元组的结构更简单，同时，减少了输出端的负载大小和电路面积。

本发明还创新性地对相位插值单元结构进行改进，采用该结构不仅能够切断反相器型插值器插值过程中存在的短路通路，相比于现有添加逻辑门的方法，电路实现更加简单，同时，还可对插值信号进行相位微调，进一步提高了插值的精度。

附图说明

图1是传统电流舵型相位插值器的电路示意图；

图2是传统反向器型相位插值器的电路示意图；

图3是反向器型结构中存在的短路通路示意图；

图4是本发明提出的高线性度相位插值器原理图；

图5是本发明中相位插值单元组内部电路结构图；

图6是本发明中单个相位插值单元的电路原理图。

具体实施方式

为使本发明的技术方案更明显易懂，下面结合实例，并配合所附图作出如下详细说明。

传统的相位插值器分为电流舵型和反相器型两种，图1是传统的电流舵型结构的相位插值器，在电流舵型的结构中，往往会有8组插值单元组以输出短接的方式连接，每组插值单元由若干相同的差分对管并联而成，通过控制不同的控制码，则可以在输出端得到两路时钟按一定比例组合的输出时钟，在这种结构中存在两个问题，一是输出端的负载往往很大，为了获得较好的线性度，需要控制输入时钟的品质以及两路时钟间的相位差，二是这种差分对管结构在高速电路应用中电流往往很大，电路一直存在电源到地的通路，所以功耗会相对比较高；图2是反相器型的相位插值器，在这种结构中，当一路输入时钟是低电平，一路时钟是高电平时，会存在一条图3所示的短路通路，这条通路会分流一部分充电电流，导致输出时钟的前段上升时间减缓，从而导致输出时钟相位偏离理想的位置，进而影响线性度。

图4是本发明提出的高线性度相位插值器示意框图，它由三个部分构成，包括1个相位插值单元组，两个4选1选择门和数字控制单元，相位插值组在数字控制单元作用下输出时钟信号，所述的时钟信号由两路相位差为45°的时钟按一定比例组合得到。多路选择器从8路时钟中选出两路相位差为45°的时钟，送入相位插值单元组，相位插值单元组在数字控制单元输出的控制码sel0～sel15和fsel0～fsel3的作用下，产生两路时钟按一定比例组合的输出时钟，达到时钟信号相位插值的目的。

多路选择器为两个4选1选择器，一个选择门端口I0～I3和四路时钟信号相连，时钟相位分别为0°，90°，180°，270°，选择端口S0,S1与数字控制单元S0，S1相连，输出Z0与插值模块的vin1相连，另一个选择门端口I0～I3和四路时钟信号相连，时钟相位分别为45°，135°，225°，315°，选择端口S2,S3与数字控制单元S2,S3相连，输出Z1与插值模块的vin2相连，这里通过使用选择器，并合理设置输出端口的顺序，使得整个电路仅需要一组相位插值单元组，相比于传统的电流舵型插值器大大减少了输出端的负载和电路面积。

如图5所示，相位插值单元组包含9个相位插值单元、4个二选一选择器和1个四选一选择器，相位插值单元组的输入控制码en0～en8和数字控制单元的sel[14:6]相连，相位插值单元的输入控制码fsel0～fsel3与数字控制单元的fsel0～fsel3相连，选择器控制码sel0～sel4数字控制单元的sel[5:0]相连。

图6是单个插值单元的示意图，它由4条支路构成，包括：

一个NMOS和PMOS串联而成的反相器，栅极连接使能信号en，漏极输出en的互补信号en_n；

一组镜像的反相器支路,一组支路由2个NMOS和1个PMOS串接，NM83栅极接输入vin1，NM0栅极接输入vin2，PM87栅极接vin1，另一组支路由2个NMOS和1个PMOS串接，NM82栅极接输入vin2，NM1栅极接输入vin1，PM86栅极接vin2，两条支路输出短接xout_m，本部分采用这种结构，可切断反相器型插值器中存在的短路通路现象，因为当vin1是低电平时，在vin2是高电平期间，vin1的低电平会切断vin2一侧的通路，这样只有vin1支路上的PMOS对输出电容进行充电，而不存在其他到地的通路，从而避免了短路通路对相位插值器线性度的影响；

一条2个NMOS，3个PMOS串联连接的支路，NM84，PM90，PM93栅极接前级的输出xout_m，NM86栅极接使能信号en，漏极接插值器的输出xout，PM92栅极接使能信号的互补信号en_n，漏极接插值器的输出xout；

四个相同的PMOS并联连接，四个栅极接插值器单元的输出xout，源极接前级支路PM90管的漏极，四个PMOS管的漏极分别接控制码fsel0～fsel3，这里采用的是类施密特触发器式的结构，以管子PM94为例，当输出电平由低向高进行切换时，其栅极电压为0，如果此时对应的漏极即信号fsel0接地，则存在电源经PM94到地的充电通路，则起到了分流作用，相当于减少了电源经PM90，PM92，PM93对输出节点xout进行充电的电流，因此增加了输出信号的上升时间，由于在设计管子参数时，四个PMOS管均采用的小尺寸，所以这种上升时间的增加可以做到很小的步进，从而实现对输出时钟信号相位的细调节，又不至于在输出引入过大的额外负载，同时由于前级电路仅对输出信号下降时间进行了处理，而这条支路会对输出信号的上升时间进行调节，对信号的占空比起到了一定的补偿。数字控制逻辑的具体调节过程如下：电路复位后，数字控制逻辑将插值控制码sel0～sel14的高9位，插值控制器的低6位，细调控制码fsel0～fsel3，选择控制码S0～S3分别置位成9’1ff，6’b001000，4’hf，4’h0，两个四选一选择器分别选择0°时钟和45°时钟，相位插值器应用在时钟数据恢复电路中，需要前级电路提供时钟和数据间的相位关系，是超前early还是滞后late，数字控制单元会在每个时刻根据输入late和early关系对插值控制码进行操作，如果late为1，early为0，则插值控制码的低6位按照6’b001001-6’b001010-6’b000000-6’b000001-6’b000010的方式变化，直至late和early的电平发生互换，如果late为0，early为1，则插值控制码按照6’b100001-6’b100010的方式变化，直至late和early的电平发生互换；在移位过程中，如果late和early的极性发生了翻转，则将插值控制码改成上个时刻的值，并对细调控制码进行移位操作并低位补零，直到late和early的极性再次发生翻转，则认为电路锁定；如果在上述操作中，late和early的电平始终没有发生互换，则在达到各情况的边界时，将sel0～sel14的低6位置成6’b001000，并对选择控制码进行左移操作，即如果当前输入时钟是0°和45°，则切换成45°和90°，当sel0～sel15的值为16’h00ff时，将sel0～sel15置成16’h0ff0，并对选择控制码进行右移操作，即如果当前输入时钟是0°和45°，则切换成0°和315°；依次反复，直到电路锁定。

Claims (5)

1.一种高线性度相位插值器，其特征在于，包括：1个相位插值单元组、2个四选一选择器、和数字控制单元，所述的相位插值单元组在所述的数字控制单元作用下输出时钟信号，所述的时钟信号由两路相位差为45°的时钟按一定比例组合得到，该比例由数字控制单元的控制码控制；所述的两路相位差为45°的时钟由所述的2个四选一选择器输出；

所述的相位插值单元组包括9个相位插值单元、4个二选一选择器和1个四选一选择器；

其中，第一相位插值单元的两个时钟输入端口均连接相位插值单元组的第一时钟输入端口；第二相位插值单元的第一时钟输入端口连接相位插值单元组的第一时钟输入端口，其另一个时钟输入端口连接相位插值单元组的第二时钟输入端口；第三相位插值单元的两个时钟输入端口均连接相位插值单元组的第二时钟输入端口；第一二选一选择器的第一输入端连接第一相位插值单元的输出，其第二输入端连接第三相位插值单元的输出，其选择端连接数字控制单元输出控制码；第二二选一选择器的第一输入端连接第二相位插值单元的输出，其第二输入端连接电源地，其选择端连接数字控制单元输出控制码；第四相位插值单元的两个时钟输入端口均连接第一二选一选择器的输出，第五相位插值单元的第一时钟输入端口连接第一二选一选择器的输出，其另一个时钟输入端口连接第二二选一选择器的输出；第六相位插值单元的两个时钟输入端口均连接第二二选一选择器的输出；第三二选一选择器的第一输入端连接第四相位插值单元的输出，其第二输入端连接第六相位插值单元的输出，其选择端连接数字控制单元输出控制码；第四二选一选择器的第一输入端连接第五相位插值单元的输出，其第二输入端连接电源地，其选择端连接数字控制单元输出控制码；第七相位插值单元的两个时钟输入端口均连接第三二选一选择器的输出；第八相位插值单元的第一时钟输入端口连接第三二选一选择器的输出，其另一个时钟输入端口连接第四二选一选择器的输出；第九相位插值单元的两个时钟输入端口均连接第四二选一选择器的输出；四选一选择器的第一输入端连接第七相位插值单元的输出，其第二输入端连接第八相位插值单元的输出，其第三输入端连接第九相位插值器的输出，其第四输入端连接电源地，其选择端连接数字控制单元输出控制码，其输出端作为相位插值单元组的输出端口。

2.根据权利要求1所述的一种高线性度相位插值器，其特征在于，所述2个四选一选择器的其中一个的输入端口和四路输入时钟信号相连，四路输入时钟的相位分别为0°，90°，180°，270°，选择端口与数字控制单元的输出端口相连，其输出端口和相位插值单元组的第一时钟输入端口相连；另一个四选一选择器的输入端口和四路输入时钟信号相连，四路输入时钟的相位分别为45°，135°，225°，315°，选择端口与数字控制单元的输出端口相连，其输出端口和相位插值单元组的第二时钟输入端口相连。

3.根据权利要求1所述的一种高线性度相位插值器，其特征在于，所述的数字控制单元根据输入信号late，early输出三路输出控制码，其中第一路输出控制码为15比特，第二和第三路输出控制码均为4比特；所述的三路输出控制码控制相位插值单元输出所述的时钟信号。

4.根据权利要求3所述的一种高线性度相位插值器，其特征在于，所述的相位插值单元组的9个相位插值单元的使能信号、4个二选一选择器的选择端和1个四选一选择器的选择端均连接数字控制单元的第一路输出码，9个相位插值单元的4比特输入控制码均连接数字控制单元的第二路输出控制码。

5.根据权利要求4所述的一种高线性度相位插值器，其特征在于，所述的相位插值单元由四个部分构成，包括：

反相器，其输入端接使能信号；

第一支路，该支路包括输出短接的两组支路，一组支路包括依次串联连接的第一NMOS、第二NMOS和第一PMOS；第二NMOS栅极接相位插值单元的第一个时钟输入端口；第一NMOS栅极接相位插值单元的第二个时钟输入端口；第一PMOS栅极跟第二NMOS栅极短接；另一组支路包括依次串联连接的第三NMOS、第四NMOS和第二PMOS，第四NMOS栅极接相位插值单元的第一个时钟输入端口；第三NMOS栅极接相位插值单元的第二个时钟输入端口；第二PMOS栅极跟第三NMOS栅极短接；

第二支路，该支路包括依次串联连接的第三PMOS、第四PMOS、第五PMOS、第五NMOS、第六NMOS，第五NMOS栅极接使能信号；第六NMOS栅极接第一支路的输出，其漏极接第五NMOS源极；第五PMOS栅极接使能信号的互补信号，其漏极接相位插值单元的输出；第四PMOS栅极接第一支路的输出，第三PMOS栅极与第四PMOS栅极短接；

四个相同且并联连接的第六、第七、第八、第九PMOS，第六、第七、第八、第九PMOS的栅极接相位插值单元的输出，第六、第七、第八、第九PMOS的源极接第二支路中第三PMOS的漏极，第六、第七、第八、第九PMOS管的漏极分别接相位插值单元的输入控制码，其位宽为4比特。

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