[go: up one dir, main page]

KR100405019B1 - 타이밍차 분할 회로와 신호 제어 방법 및 장치 - Google Patents

타이밍차 분할 회로와 신호 제어 방법 및 장치 Download PDF

Info

Publication number
KR100405019B1
KR100405019B1 KR10-2001-0028861A KR20010028861A KR100405019B1 KR 100405019 B1 KR100405019 B1 KR 100405019B1 KR 20010028861 A KR20010028861 A KR 20010028861A KR 100405019 B1 KR100405019 B1 KR 100405019B1
Authority
KR
South Korea
Prior art keywords
signal
circuit
input
clock
timing difference
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
KR10-2001-0028861A
Other languages
English (en)
Other versions
KR20010107751A (ko
Inventor
사에끼다까노리
Original Assignee
엔이씨 일렉트로닉스 코포레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엔이씨 일렉트로닉스 코포레이션 filed Critical 엔이씨 일렉트로닉스 코포레이션
Publication of KR20010107751A publication Critical patent/KR20010107751A/ko
Application granted granted Critical
Publication of KR100405019B1 publication Critical patent/KR100405019B1/ko
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
    • G06F7/60—Methods or arrangements for performing computations using a digital non-denominational number representation, i.e. number representation without radix; Computing devices using combinations of denominational and non-denominational quantity representations, e.g. using difunction pulse trains, STEELE computers, phase computers
    • G06F7/68—Methods or arrangements for performing computations using a digital non-denominational number representation, i.e. number representation without radix; Computing devices using combinations of denominational and non-denominational quantity representations, e.g. using difunction pulse trains, STEELE computers, phase computers using pulse rate multipliers or dividers pulse rate multipliers or dividers per se
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/00006—Changing the frequency
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
    • H03K5/133—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals using a chain of active delay devices
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K2005/00013—Delay, i.e. output pulse is delayed after input pulse and pulse length of output pulse is dependent on pulse length of input pulse
    • H03K2005/00019—Variable delay
    • H03K2005/00058—Variable delay controlled by a digital setting
    • H03K2005/00065—Variable delay controlled by a digital setting by current control, e.g. by parallel current control transistors
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K2005/00013—Delay, i.e. output pulse is delayed after input pulse and pulse length of output pulse is dependent on pulse length of input pulse
    • H03K2005/00019—Variable delay
    • H03K2005/00058—Variable delay controlled by a digital setting
    • H03K2005/00071—Variable delay controlled by a digital setting by adding capacitance as a load

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Nonlinear Science (AREA)
  • Theoretical Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Mathematical Optimization (AREA)
  • Mathematical Analysis (AREA)
  • Mathematical Physics (AREA)
  • Pure & Applied Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • Computing Systems (AREA)
  • Computational Mathematics (AREA)
  • Manipulation Of Pulses (AREA)
  • Dram (AREA)
  • Pulse Circuits (AREA)

Abstract

고속성, 소면적을 실현하고, 또한 광대역 동작 가능한 타이밍차 분할 회로를 제공한다.
제1 입력 신호와 제2 입력 신호에 기초하여, 제1 게이트 신호와 제2 게이트 신호를 생성하여 출력하는 논리 회로 L1과, 제1 전원과 내부 노드 사이에 접속되며, 상기 제1 게이트 신호가 제어 단자에 입력되는 제1 스위치 소자를 포함하고, 제2 스위치 소자와 제1 정전류원으로 이루어지는 제1 직렬 회로와, 제3 스위치 소자 및 제2 정전류원으로 이루어지는 제2 직렬 회로가 상기 내부 노드와 제2 전원 사이에 병렬로 접속되고, 상기 제2, 및 제3 스위치 소자의 제어 단자에는 상기 제1, 및 제2 게이트 신호가 각각 접속되며, 제어 신호에 의해 상기 내부 노드에의 접속이 각각 제어되는 MOS 캐패시터군과, 상기 내부 노드에 입력단이 접속되어 상기 내부 노드 전위와 임계치 전압의 대소로부터 출력 신호의 값이 규정되는 버퍼 회로를 포함하고, 상기 논리 회로로부터 출력되는 상기 제1, 및 제2 게이트 신호가 모두 액티브 상태가 되어 상기 제2, 및 제3 스위치 소자가 동시에 온하는 오버랩핑 기간이 조정 가능해진다.

Description

타이밍차 분할 회로와 신호 제어 방법 및 장치{TIMING DIFFERENCE DIVISION CIRCUIT AND SIGNAL CONTROLLING METHOD AND APPARATUS}
본 발명은 신호의 제어 방법 및 그 장치에 관한 것이다.
종래의 타이밍차를 분할(내분, 보간)하는 신호 제어 방법은 문헌1(특원평09-157028호(특개평11-4145호 공보))에 기재된 바와 같이 클럭 신호의 체배 등의 용도에 이용되고 있다.
예를 들면, 문헌2(ISSCC Digest of Technical Papers pp. 216-217, Feb.1996, USP5, 422, 835, USP5, 530, 837)에는 도 24에 도시된 바와 같은 클럭 신호 체배 회로가 개시되어 있다.
도 24를 참조하면, 이 클럭 신호 체배 회로는 4 체배인 경우, 4조의 지연 회로(301, 302, 303, 304)와 위상 비교기(309)와 계수기(310)로 구성되어 있다.
제1∼제4 지연 회로(301, 302, 303, 304)는 각각 제1∼제4 전환기(305∼308)에 의해 출력 단자가 선택되며, 제1∼제4 지연 회로(301∼304)는 직렬로 접속된다.
외부로부터 제1 지연 회로(301)에 입력되는 제1 클럭(311)과 제1∼제4 지연 회로열(301∼304)을 통과한 제5 클럭(315)이 위상 비교기(309)로 비교되며, 그 비교 결과에 기인하여 UP 신호(316) 또는 DOWN 신호(317)가 계수기(310)로 전송되며, 계수기(310)로부터 제1∼제4 전환기(305∼308)에 제어 신호(318)가 출력되며, 제1 클럭(311)과 제5 클럭(315) 위상이 상호 동일해지도록 조정된다.
여기서, 4조의 지연 회로(301∼304)의 지연 시간은 동일하게 조정되기 때문에 그 지연 시간이 같아지고, 제1 클럭(311), 제2 클럭(312), 제3 클럭(313), 제4 클럭(314)의 타이밍차는 동일하여, 그 타이밍차는 클럭 주기 tCK의 1/4이 된다.
따라서, 제1 클럭(311), 제2 클럭(312), 제3 클럭(313), 제4 클럭(314)을 합성함으로써 4 체배의 클럭을 얻는다.
또한, 클럭 신호를 체배하는 회로로서는 위상 동기 루프(PLL)가 이용되고 있다. 도 25는 PLL 회로의 일례를 나타내는 도면이다. 도 25에 도시된 바와 같이 PLL에서는 전압 제어 발신기(322)로부터의 출력이 분주기(323)를 이용하여 분주되며, 그 분주 신호와 외부 클럭(324)이 위상 비교기(319)로 비교되고, 그 비교 결과가 UP (업) 신호(325) 또는 DOWN (다운) 신호(326)로서 차지 펌프(320) 및 루프 필터(321)를 통해 전압 제어 발신기(322)에 입력되고, 그 신호에 의해 전압 제어 발신기(322)가 제어되며, 전압 제어 발신기(322)의 출력을 분주한 클럭이 외부 클럭(324)과 동일한 주파수가 되도록 조절된다. 이에 따라, 전압 제어 발신기(322)는 분주 수의 역배수의 체배 클럭(327)을 출력한다.
그러나, 도 24에 도시된 회로에서는 직렬 접속한 지연 회로열을 통과한 신호와 외부 클럭을 수십회 이상 비교하고, 비교때마다 서서히 지연차, 위상차를 보정하는 것이다.
또한 도 25에 도시된 PLL 회로에서는 전압 제어 발신기(322)의 출력을 분주한 클럭이 외부 클럭(324)과 동일한 주파수가 되도록 수십회 이상 조정하여 서서히 지연차, 위상차를 보정하는 구성이기 때문에, 체배된 클럭을 얻기까지 수십 클럭 이상 대기할 필요가 있으며, 고속성에 부족하다는 문제가 있었다.
도 24 및 도 25에 도시된 회로는 기본적으로 클럭 제어밖에 이용할 수 없지만, 신호의 지연도를 가변하는 지연 회로로서 이용하는 것은 불가능하였다.
이들의 문제점을 해결하고, 고속성을 실현하며, 또한 가변 지연 회로로서도 이용 가능한 클럭 신호의 제어 방법 및 그 장치를 제공하는 것을 목적으로 하여, 본 발명자는 특원평09-157028호에 있어서 이하에 설명하는 회로 구성을 제안하고 있다. 이하, 종래예(특원평09-157028호)에 기재되는 클럭 제어 회로에 대해 도면을 참조하여 설명한다.
도 4는 특원평09-157028의 구성을 나타내는 도면이다. 도 4에 도시된 회로는 외부 클럭을 체배하는 것으로서, 외부 클럭(1)을 다상의 클럭(3)으로 분주하고, 분주된 다상 클럭(3)이 다른 위상 펄스 에지의 입력 타이밍차를 분할하거나 혹은 그 분할한 상이 다른 클럭(9c)을 다중화하고, 외부 클럭(1)의 상을 배증하는 것이다. 분주기(2)와 다상 클럭 체배 회로(5)와 클럭 합성 회로(8)를 포함하고 있다. 분주기(2)는 외부 클럭(1)을 다상의 클럭(3)으로 분주한다. 또한 다상 클럭 체배 회로(5)는 다상 클럭(3) 중 다른 위상 클럭이 다른 상의 펄스를 n 분할하는 타이밍차 분할 회로(4a)와 동일 상의 펄스를 n 분할하는 타이밍차 분할 회로(4a)와 n 분할된 다른 상의 펄스(9c)를 다중화하는 다중화 회로(4b)를 지니고, 다상의 클럭(9a)을 출력한다.
클럭 합성 회로(8)는 다중화 회로(4b)로부터 출력되는 다상 클럭(9a)을 합성하여 단상의 클럭(9b)을 생성한다. 타이밍차 분할 회로(4a)는 병렬 접속되어 있다.
외부 클럭(1)을 분주기(2)로 다상의 클럭(3)으로 분주하고, 분주된 다상 클럭(3)이 다른 위상 펄스 에지의 입력 타이밍차를 타이밍차 분할 회로(4a)에 의해 분할하고, 분할한 상이 다른 클럭(9c)을 다중화하여 외부 클럭(1)을 체배한다. 이에 따라, 다상 클럭의 상이 배증된다.
도 5는, 도 4에 도시된 다상 클럭 체배 회로(5)로서 2상 클럭 체배 회로의 구성의 일례를 나타내는 도면이다. 외부 클럭(105)을 2 분주하고, 이것을 2배주(倍周)한 2상의 클럭을 출력하는 것이다.
도 5에서 분주기(101)는 외부 클럭(105)을 2 분주하여, 2상의 클럭 D1, D2를 생성한다. 2상 클럭 체배 회로(다상 클럭 체배 회로 : 1021∼102n)는 복수 직렬 접속되어 있다. 복수의 2상 클럭 체배 회로(1021∼102n)는 분주된 다상 클럭 D1, D2 (도 4의 3)가 다른 위상 펄스 에지의 입력 타이밍차를 분할하고, 초단의 2상 클럭 체배 회로(1021)는 분주기(101)로부터의 2상 클럭 D1, D2를 배주한 2상의 클럭 신호 D11, D12를 생성하고, 마찬가지로 함으로써 2상 클럭 체배 회로(1022, 1023∼102n-1)도 각각 전단의 클럭 D21, D22를 잇달아 배주하고, 최종단의 2상 클럭 체배 회로(102n)로부터 외부 클럭(105)을 2n 체배한 2상의 클럭 Dn1, Dn2를 얻는다.
클럭 합성 회로(103)는 최종단의 2상 클럭 체배 회로(102n)로부터 출력되는 2n 체배의 2상 클럭 Dn1, Dn2를 합성하고, 체배한 클럭(107)을 출력한다.
또한 주기 검지 회로(104)(도 4의 6)는 외부 클럭(105)을 입력으로 하여, 각 2상 클럭 체배 회로(1021∼102n)에 포함되는 타이밍차 분할 회로의 클럭 주기 의존을 보정하여 부하를 조정하기 위한 제어 신호(106)(도 4의 7)를 각 2상 클럭 체배 회로(1021∼102n)로 출력한다.
주기 검지 회로(104)는 고정된 단수의 링오실레이터와 카운터로 구성되며, 외부 클럭(105)의 주기 내의 링오실레이터 발진 횟수를 카운터로 카운트하고, 그 카운트 수에 따라 제어 신호(105)를 출력한다.
2상 클럭 체배 회로(1021∼102n)는 주기 검지 회로(104)로부터의 제어 신호(106)에 의해 특성의 변동이 해소된다.
도 5에 도시된 회로에서는 도 6에 도시된 바와 같이 외부 클럭(105)을 1/2 분주기(101)로 분주하고, 2상의 클럭 D1, D2를 생성하고, 이 클럭 D1, D2를 초단의 2상 클럭 체배 회로(1021)에서 배주하여 2상의 클럭 D11, D12를 생성한다. 동일한 과정을 2상 클럭 체배 회로(1022∼102n)에서 반복하고, 최종단의 2상 클럭 체배 회로(102n)로부터 최종적으로 2n 체배한 2상 클럭 Dn1, Dn2를 얻는다.
이 클럭 Dn1, Dn2를 클럭 합성 회로(103)로 합성하여 체배 클럭(107)을 얻는다.
도 6에 도시된 예의 경우, n=4로 설정한 것으로, 체배 클럭(107)은 외부 클럭 (105)과 동일한 주기를 갖으며, 외부 클럭(105)을 2n 체배(=8 체배)한 신호로서 얻을 수 있도록 설정되어 있다. 또, n=4인 경우뿐 아니라, n은 원하는 정수로 설정하면 좋다.
도 7은, 도 5에 도시된 2상 클럭 체배 회로(5)의 구성을 나타내는 도면이다. 도 5에 도시된 복수조의 2상 클럭 체배 회로(1021∼102n)는 동일 구성을 말하며, 최종단의 2상 클럭 체배 회로(102n)를 예로 들어 설명한다. 또한 2상 클럭 체배기(102-n)의 구성은 n=4로 설정한 경우의 것이다.
2상 클럭 체배 회로(102n)는 병렬 접속된 제1 내지 제4 타이밍차 분할회로(108∼111)와 제1, 제2 다중화 회로(112, 113)를 포함하며 구성되어 있다. 제1 내지 제4 타이밍차 분할 회로(108∼111)는 2상의 클럭 D(n-1)1, D(n-1)2가 두개의 입력단에 입력된다. 제어 신호(106) 및 상보 관계의 타이밍차 분할 회로(108∼111)로부터의 4상의 클럭 P1, P2, P3, P4가 귀환 입력된다.
또한, 제1, 제2 다중화 회로(112, 113)는 제1 내지 제4 타이밍차 분할 회로(108∼111)로부터의 2상의 클럭 P1, P3과, P2, P4를 입력으로서 다중화하며, 2상의 클럭 Dn1, Dn2를 생성한다.
이어서 도 7에 도시된 2상 클럭 체배 회로의 동작에 대해 도 8을 이용하여 설명한다
2상 클럭 체배 회로(102n)에는 전단으로부터의 2상 클럭 D(n-1)1과 D(n-1)2 및 주기 검지 회로(104)로부터의 제어 신호(106)가 입력되고, 배주한 2상 클럭 Dn1과 Dn2를 출력한다.
2상 클럭 체배 회로(102n)에서는 2상 클럭 D(n-1)1과 D(n-1)2와 제어 신호(106)는 4조의 타이밍차 분할 회로(108∼111) 전부에 입력되며, 클럭 P1∼P4는 4조의 타이밍차 분할 회로(108∼1114)로부터 출력되며, 클럭 P1∼P4는 대응하는 각 타이밍차 분할 회로(108∼111)로 귀환 입력된다.
도 8에 도시된 바와 같이 클럭 P1의 상승은 클럭 D(n-1)1의 상승으로부터 타이밍차 분할 회로(108)의 내부 지연 시분의 지연으로 결정된다.
클럭 P2의 상승은 클럭 D(n-1)1의 상승과 클럭 D(n-1)2의 상승의 타이밍차의분할과 내부 지연분의 지연으로 결정된다.
클럭 P3의 상승은 클럭 D(n-1)2의 상승으로부터의 내부 지연분의 지연으로 결정된다. 클럭 P4의 상승은 클럭 D(n-1)2의 상승과 클럭 D(n-1)1의 상승의 타이밍차의 분할과 내부 지연분의 지연에 따라 결정된다.
또한, 클럭 P2는 타이밍차 분할 회로(108)에 입력되어 클럭 P1의 하강을 제어한다. 클럭 P3은 타이밍 분할기(109)에 입력되어 클럭 P2의 하강을 제어한다. 클럭 P4는 타이밍 분할기(110)에 입력하여 클럭 P3의 하강을 제어한다. 클럭 P1은 타이밍 분할기(111)에 입력되어 클럭 P4의 하강을 제어한다.
따라서, 클럭 P1, P2, P3, P4는 그 주기가 클럭 D(n-1)1과 D(n-1)2와 동일하여 거의 듀티 25%의 4상의 신호가 된다.
또한 클럭 P1과 P3은 다중화 회로(112)에 입력되어 다중화되며, 클럭 신호 Dn1로서 출력된다.
클럭 P2와 P4는 다중화 회로(113)에 입력되어 다중화되며, 클럭 신호 Dn2로서 출력된다.
클럭 Dn1과 Dn2는 그 주기가 클럭 D(n-1)1과 D(n-1)2의 1/2, 거의 듀티 50%의 2상 클럭이 된다.
이어서 도 7에 이용한 타이밍차 분할 회로(108∼111) 구성의 구체예에 대해 도 9 내지 도 12를 참조하여 설명한다. 도 9 내지 도 12에서 MP11, MP21, MP31, MP41은 P 채널 MOS 트랜지스터, MN11, MN12, MN13, MN14, MN15, MN16, MN17, MN18, MN19, MN21, MN22, MN23, MN24, MN25, MN26, MN27, MN28, MN29, MN31, MN32, MN33,MN34, MN35, MN36, MN37, MN38, MN39, MN41, MN42, MN43, MN44, MN45, MN46, MN47, MN48, MN49는 N 채널 MOS 트랜지스터이다. CAP11, CAP12, CAP13, CAP21, CAP22, CAP23, CAP31, CAP32, CAP33, CAP41, CAP42, CAP43은 용량 소자이다.
타이밍차 분할 회로(108∼111)는 동일한 소자 구성로 되어 있다. 하나의 2 입력 NAND10, 하나의 인버터(11), 하나의 P 채널 MOS 트랜지스터, 3조의 두개 직렬로 접속한 N 채널 MOS 트랜지스터, 3조의 직렬 접속된 N 채널 MOS 트랜지스터와 용량 소자로 구성되어 있다. 3개의 NAND는 모두 같은 게이트 폭으로 이루어져, 3조의 NMOS의 게이트 폭과 용량 소자의 용량은 1:2:4의 사이즈비로 되어 있다.
도 9, 도 11에 각각 나타낸 타이밍차 분할 회로(108, 110)의 구성은 상호 동일하게, 입력 D(n-1)1, D(n-1)2의 접속과, 입력 P2(P4)의 접속이 상위한다.
도 9를 참조하면, 타이밍차 분할 회로(108)는 신호 D(n-1)2와 신호 P2를 입력으로 하는 NAND 회로 NAND11과 전원 VCC에 소스가 접속되어 게이트가 NAND11의 출력단에 접속되며, 드레인이 내부 노드 N12에 접속된 P 채널 MOS 트랜지스터 MP11과, 내부 노드 N12에 드레인이 공통으로 접속되며, 게이트가 신호 D(n-1)1에 공통으로 접속된 N 채널 MOS 트랜지스터 MN12, MN13, 및 게이트가 접지 전위에 접속된 N 채널 MOS 트랜지스터 MN11과, 소스가 접지 전위 GND에 공통 접속되며, 게이트가 NAND11의 출력단에 공통으로 접속된 N 채널 MOS 트랜지스터 MN14, MN15, MN16을 포함하며, 내부 노드 N12는 인버터 INV11의 입력단에 접속되며, 인버터 INV11의 출력단으로부터 신호 P1을 출력한다. 내부 노드 N12에는 드레인이 공통 접속되어 게이트가 각각 제어 신호에 접속된 N 채널 MOS 트랜지스터 MN17, MN18, MN19와, 일단이N 채널 MOS 트랜지스터 MN17, MN18, MN19의 소스에 접속되어 타단이 접지 전위에 공통 접속된 용량 CAP11, CAP12, CAP13을 포함하여 구성한다.
도 10을 참조하면, 타이밍차 분할 회로(109)는 신호 D(n-1)2와 신호 P3을 입력하는 NAND 회로 NAND21과, 전원 VCC에 소스가 접속되어 게이트가 NAND21의 출력단에 접속되며, 드레인이 내부 노드 N22에 접속된 P 채널 MOS 트랜지스터 MP21과, 내부 노드 N22에 드레인이 접속되고, 게이트가 신호 D(n-1)1에 접속된 N 채널 MOS 트랜지스터 MN21과, 내부 노드 N22에 드레인이 공통 접속되고, 게이트가 신호 D(n-1)2에 접속된 N 채널 MOS 트랜지스터 MN22, MN23과, 소스가 접지 전위 GND에 공통 접속되며, 게이트가 NAND21의 출력단에 공통으로 접속된 N 채널 MOS 트랜지스터 MN24, MN25, MN26을 구비하고, 내부 노드 N22는 인버터 INV21의 입력단에 접속되며, 인버터 INV21의 출력단으로부터 신호 P3을 출력한다. 내부 노드 N22에는 드레인이 공통 접속되어 게이트가 각각 제어 신호에 접속된 N 채널 MOS 트랜지스터 MN27, MN28, MN29와 일단이 N 채널 MOS 트랜지스터 MN27, MN28, MN29의 소스에 접속되어 타단이 접지 전위에 공통 접속된 용량 CAP21, CAP22, CAP23을 구비하여 구성된다.
도 11을 참조하면, 타이밍차 분할 회로(110)는 신호 D(n-1)1과 신호 P4를 입력하는 NAND 회로 NAND31과 전원 VCC에 소스가 접속되어 게이트가 NAND31의 출력단에 접속되며, 드레인이 내부 노드 N32에 접속된 P 채널 MOS 트랜지스터 MP31과, 내부 노드 N32에 드레인이 공통으로 접속되고, 게이트가 신호 D(n-1)1에 공통으로 접속된 N 채널 MOS 트랜지스터 MN32, MN33 및 게이트가 접지 전위에 접속된 N 채널MOS 트랜지스터 MN11과, 소스가 접지 전위 GND에 공통 접속되며, 게이트가 NAND31의 출력단에 공통으로 접속된 N 채널 MOS 트랜지스터 MN34, MN35, MN36을 구비하고, 내부 노드 N32는 인버터 INV31의 입력단에 접속되고, 인버터 INV31의 출력단으로부터 신호 P3을 출력한다. 내부 노드 N32에는 드레인이 공통 접속되어 게이트가 각각 제어 신호에 접속된 N 채널 MOS 트랜지스터 MN37, MN38, MN39와 일단이 N 채널 MOS 트랜지스터 MN37, MN38, MN39의 소스에 접속되어 타단이 접지 전위에 공통 접속된 용량 CAP31, CAP32, CAP33을 포함하며 구성된다.
도 12를 참조하면, 타이밍차 분할 회로(111)는 신호 D(n-1)1과 신호 P1을 입력으로 하는 NAND 회로 NAND41과, 전원 VCC에 소스가 접속되어 게이트가 NAND41의 출력단에 접속되며, 드레인이 내부 노드 N42에 접속된 P 채널 MOS 트랜지스터 MP41과, 내부 노드 N42에 드레인이 접속되고, 게이트가 신호 D(n-1)2에 접속된 N 채널 MOS 트랜지스터 MN41과, 내부 노드 N42에 드레인이 공통 접속되고, 게이트가 신호 D(n-1)1에 접속된 N 채널 MOS 트랜지스터 MN42, MN43과 소스가 접지 전위 GND에 공통 접속되며, 게이트가 NAND41의 출력단에 공통으로 접속된 N 채널 MOS 트랜지스터 MN44, MN45, MN46을 구비하고, 내부 노드 N41은 인버터 INV41의 입력단에 접속되며, 인버터 INV41의 출력단으로부터 신호 P4를 출력한다. 내부 노드 N42에는 드레인이 공통 접속되어 게이트가 각각 제어 신호에 접속된 N 채널 MOS 트랜지스터 MN47, MN48, MN49와 일단이 N 채널 MOS 트랜지스터 MN47, MN48, MN49의 소스에 접속되어 타단이 접지 전위에 공통 접속된 용량 CAP41, CAP42, CAP43을 포함하며 구성된다.
이어서, 타이밍차 분할 회로(108∼111)의 동작에 대해 도 13의 타이밍 파형도를 참조하여 설명한다. 도 9와 도 11에 도시된 타이밍차 분할 회로(108, 110)는 입출력 신호 외에는 동일 회로 구성이고, 도 10과 도 12에 나타낸 타이밍차 분할 회로(107, 111)는 입출력 신호 외에는 동일 회로 구성이기 때문에, 도 9, 도 10에 나타낸 타이밍차 분할 회로(108, 109)의 동작에 대해 설명한다.
도 9에 도시된 타이밍차 분할 회로(108)의 내부 동작에 대해서는 도 13의 t1로부터 t3 기간에 1 주기로 되어 있기 때문에, 그 1 주기 기간의 내부 노드 파형을 나타내고 있다.
우선, 클럭 P1의 상승 타이밍에 대해 설명한다.
클럭 D(n-1)1의 상승 에지에 의해 노드 N12의 전하가 N 채널 MOS 트랜지스터 MN12, MN13으로 방출되며, 노드 N12의 전위가 인버터 INV11의 임계치에 달한 점에서 인버터 INV11로부터 출력되는 클럭 P1의 에지가 상승한다.
인버터 INV11의 임계치에 달한 곳까지 방출할 필요가 있는 내부 노드 N12의 전하를 CV로 하고, N 채널 MOS 트랜지스터 MN12, MN13의 차지 방출의 전류치를 각각 I로 하면, 클럭 D(n-1)1로부터 CV의 전하량을 2I의 전류에서 방출한 결과, 즉, CV/2I가 클럭 D(n-1)1의 상승 에지로부터 클럭 P1의 상승까지의 타이밍을 나타낸다.
클럭 P1의 하강 타이밍은 2 입력 NAND11의 출력이 Low가 되는 것으로, P 채널 MOS 트랜지스터 MP11이 도통하고, 내부 노드 N12가 High로 충전되는 것에 의한다. 2 입력 NAND11에는 클럭 D(n-1)2와 클럭 P2가 입력되며, 클럭 D(n-1)2와 클럭P2가 모두 High일 때만 출력은 Low가 된다. 클럭 P2가 High 기간은 클럭 D(n-1)2가 High의 기간 내에 들어가므로, 출력되는 클럭은 클럭 P2를 반전시킨 패턴이 되지만, 파워의 온 시에 클럭 P2의 초기치가 확정되지 않을 때에 사용하는 경우 클럭 D(n-1)2 사이에 논리를 취한다.
도 10에 도시된 타이밍차 분할 회로(109)의 동작에 대해서도 도 13의 t1로부터 t3 기간에 1 주기가 되므로, 그 1 주기의 기간 내부 노드 파형을 나타내고 있다.
우선, 클럭 P2의 상승 타이밍에 대해 설명한다. 클럭 D(n-1)1의 상승 에지로부터 시간 tCKn의 기간 노드 N22의 전하가 N 채널 MOS 트랜지스터 MN21로 방출되며, 시간 tCKn 후 클럭 D(n-1)2의 상승 에지로부터 노드 N22의 나머지 전하가 N 채널 MOS 트랜지스터 MN22, 23으로 방출되며, 그에 따라 노드 N22의 전위가 인버터 INV21의 임계치에 달한 곳에서 클럭 P2의 에지가 상승한다. 노드 N22의 전하를 CV로 하고, N 채널 MOS 트랜지스터 MN21, MN22, MN23의 전하 방출의 전류치를 각각 I로 하면, 클럭 D(n-1)1로부터 CV의 전류를 tCKn의 기간 I의 전류에서 방출되고, 나머지 기간을 21로 방출한 결과, 즉 tCKn+(CV-tCKn·I)/2I =CV+tCKn/2 가 클럭 D(n-1)1의 상승 에지로부터 클럭 P2의 상승까지의 타이밍을 나타낸다.
따라서, 클럭 Pl의 상승과의 타이밍차를 보면, 정확히 tCKn/2가 된다.
클럭 P2의 하강 타이밍은 2 입력 NAND21의 출력이 Low가 되는 것으로, P 채널 MOS 트랜지스터 MP21이 도통하고, 노드 N22가 High로 충전되는 것에 의한다. 2 입력 NAND21에는 클럭 D(n-1)2와 클럭 P3이 입력하고, 클럭 D(n-l)2와 클럭 P3이모두 High 일 때만 출력은 Low가 된다.
이어서 클럭 P3, P4에 대해 설명한다. 클럭 P1과 P3의 상승 타이밍차는 클럭 D(n-1)1의 상승 에지와 클럭 D(n-1)2의 상승 에지의 타이밍차가 tCKn인 것에 의해 tCKn이 된다. 따라서, 클럭 P2와 P3과의 상승 타이밍차도 1/2tCKn이 된다. 마찬가지로, 클럭 P3과 P4, P4와 P1의 상승 타이밍차도 1/2tCKn이 된다.
따라서, 상술된 바와 같이 클럭 P1, P2, P3, P4는 25%의 4상의 신호가 된다.
클럭 P1과 P3, P2와 P4가 각각 도 14에 도시된 NOR 회로 NOR12와 인버터 INV13으로 이루어지는 다중화 회로(112, 113)에서 다중화되며, 듀티 50%의 2상 클럭 신호가 된다.
클럭 P1의 상승에 대해 클럭 P2의 상승이 1/2tCKn이 되기 때문에, 노드 N22의 전하를 tCKn의 기간, N 채널 MOS 트랜지스터 MN21로 방출해도 인버터 INV21의 임계치에 달하지 않은 조건, 즉 CV-tCKn·I>0을 충족시킬 필요가 있다.
그런데, tCKn은 외부 클럭(1)의 주기로 설계 시에 미리 정해져 있지 않고, 전류 I도 디바이스 특성에 따라 변동된다.
그래서, CV치를 외부 클럭(105)의 주기 및 디바이스 특성에 따라 변경함으로써 대응하고 있다.
이미 설명한 바와 같이 용량 소자와 접속한 N 채널 MOS 트랜지스터의 게이트(도 9에서는, MN17∼19)에는 제어 신호(106)가 입력되며, 공통 노드(N12)의 부하를 제어 신호(106)로 가변시킬 수 있다.
N 채널 MOS 트랜지스터와 용량 소자 모두, 1 : 2 : 4의 사이즈비로 되어 있음에 따라 8 단계로 조정할 수 있다.
또한, 이미 설명한 바와 같이 제어 신호(106)는 주기 검지 회로(104)에서 외부 클럭(105)의 주기 내의 링오실레이터 발신 횟수를 카운터로 카운트하여, 카운트 수에 따른 값이다. 이 회로 구성에서는 외부 클럭(1)의 주기와 디바이스의 특성을 대표하는 링오실레이터 주기의 상대적인 관계가 코드화되므로, 외부 클럭(1)의 주기에 대한 동작 범위의 증대뿐만 아니라 디바이스의 특성 변동이 해소된다.
또한, 이 종래예에서는 2상 클럭 체배 회로(1021∼102n)를 직렬로 접속하고 있어, 각각의 입력 클럭 D1, D∼D(n-1)1, D(n-1)2의 주파수는 두배씩 변화하기 때문에 CV 치가 최적이 되도록 용량치를 2상 클럭 체배 회로(1021∼102n) 사이에서 조정하고 있다.
이상 설명한 바와 같이 종래의 회로에서는 외부 클럭(1)을 2 분주하고, 2상 클럭을 생성함으로써, PLL, DLL 등의 피드백 회로를 사용하지 않고, 체배 클럭을 만드는 것이 가능하게 되었다.
도 15는 특원평09-157028호에 실시예2로서 설명되는 회로 구성을 나타내는 도면이다. 1/4 분주기(201), 직렬 접속된 4상 클럭 체배 회로(2021∼202n), 클럭 합성 회로(203)와, 주기 검지 회로(204)를 포함하며 구성된다.
도 15에 도시된 회로의 동작에 대해 도 16의 타이밍도를 참조하여 설명한다. 이 회로에서는, 외부 클럭 신호(205)를 1/4 분주기(201)로 분주하고, 4상의 클럭 Q1, Q2, Q3, Q4를 생성하고, 이 클럭 Q1, Q2, Q3, Q4를 4상 클럭 체배 회로(2021)에서 배주한 4상 클럭 Q11, Q12, Q13, Q14를 생성한다. 동일한 과정을 4상 클럭 체배 회로(2022∼202n)까지 반복하고, 2n 체배한 4상의 클럭 Q1, Q2, Q3, Q4를 얻는다. 이 클럭 Q1, Q2, Q3, Q4를 클럭 합성 회로(203)로 합성하고, 체배 클럭(207)을 얻는다.
여기서, 주기 검지 회로(204)는 고정된 단수의 링오실레이터와 카운터로 구성되며, 외부 클럭(205)의 주기 내의 링오실레이터 발신 횟수를 카운터로 카운트하고, 카운트 수에 따라 제어 신호(206)를 출력하고, 4상 클럭 체배 회로(2021∼202n) 내의 부하를 조정한다. 주기 검지 회로(204)에 의해 회로의 외부 클럭 주기의 동작 범위, 디바이스의 특성 변동이 해소된다.
이어서 도 17을 참조하여, 4상 클럭 체배 회로(202)의 구성에 대해 설명한다. 4상 클럭 체배 회로(2021∼202n)는 동일 구성으로 되어 있다. 도 17을 참조하면, 4상 클럭 체배 회로(202n)는 8조의 타이밍차 분할 회로(208∼215), 8조의 펄스 폭 보정 회로(216∼223)와, 4조의 다중화 회로(224∼227)로 구성되어 있다.
8조의 타이밍차 분할 회로(208∼215), 8조의 펄스 폭 보정 회로(216∼223)와, 4조의 다중화 회로(224∼227)와의 내부 회로에 대해서는 후술하겠다.
여기서는 4상 클럭 체배 회로(202n) 내부의 접속 및 동작에 대해 도 17, 도 18을 참조하여 설명한다. 4상 클럭 체배 회로(202n)에는 전단으로부터의 4상의 클럭 Q(n-1)1∼Q(n-1)4 및 주기 검지 회로(204)로부터의 제어 신호(206)가 입력되며,배주된 4상의 클럭 Qn1∼Qn4를 출력한다.
4상 클럭 체배 회로(202n)에서는 제어 신호(206)는 8조의 타이밍차 분할 회로(208∼215)에 입력되며, 클럭 Q(n-1)1∼D(n-1)4는 타이밍차 분할 회로(208, 210, 212, 214)에 각각 1 신호씩 입력되며, 타이밍차 분할 회로(209, 211, 213, 215)에는 각각 2 신호씩 입력된다. 그리고, 8조의 클럭 T21∼T28이 8조의 타이밍차 분할 회로(208∼215)로부터 출력된다.
도 18에 도시된 바와 같이 클럭 T21의 상승은 클럭 Q(n-1)1의 상승으로부터의 내부 지연분의 지연으로 결정된다.
클럭 T22의 상승은 클럭 Q(n-1)1의 상승과 클럭 Q(n-1)2의 상승 타이밍의 타이밍 분할과 내부 지연분의 지연으로 결정된다.
클럭 T23의 상승은 클럭 Q(n-1)2의 상승으로부터의 내부 지연분의 지연으로 결정된다.
클럭 T24의 상승은, 클럭 Q(n-1)2의 상승과 클럭 Q(n-1)3의 상승 타이밍의 타이밍 분할과 내부 지연분의 지연으로 결정된다.
클럭 T25의 상승은 클럭 Q(n-1)3의 상승으로부터의 내부 지연분의 지연으로 결정된다.
클럭 T26의 상승은 클럭 Q(n-1)3의 상승과 클럭 Q(n-1)4의 상승 타이밍의 타이밍 분할과 내부 지연분의 지연으로 결정된다.
클럭 T27의 상승은 클럭 Q(n-1)4의 상승으로부터의 내부 지연분 결정된다.
클럭 T28의 상승은 클럭 Q(n-1)4의 상승과 클럭 Q(n-1)1의 상승 타이밍의 타이밍 분할과 내부 지연분의 지연으로 결정된다.
클럭 T21과 T23은 펄스 폭 보정 회로(216)에 입력하고, 펄스 폭 보정 회로(216)에서는 클럭 T21로 결정되는 하강 에지, 클럭 T23으로 결정되는 상승 에지를 갖는 L 펄스 P21을 출력한다. 같은 순서로, 펄스 P22∼P28이 생성된다. 따라서, 클럭 P21∼P28은 위상이 45도씩 어긋난 듀티 25%의 8상의 펄스군이 된다.
이 후, 클럭 P21과 위상이 180도 어긋난 클럭 P25는 다중화 회로(224)에서 다중화 반전되고, 듀티 25%의 클럭 Qn1로서 출력된다. 동일한 순서로 클럭 Qn2∼Qn4가 생성된다. 따라서, 클럭 Qn-1∼Qn4는 위상이 90도씩 어긋난 듀티 50%의 4상의 H 펄스군이 된다.
클럭 Qn1∼Qn4의 주기는, 클럭 Q(n-1)1∼Q(n-1)4의 정확히 1/2이 된다. 즉 클럭 Q(n-1)1∼Q(n-1)4로부터 클럭 Qn1∼Qn4를 생성하는 과정에서 정확히 2배로 배주되게 된다.
이어서 도 19, 도 20을 참조하여, 타이밍차 분할 회로(208∼215)의 회로 구성에 대해 설명한다. 타이밍차 분할 회로(208∼215)는 상호 동일한 회로 구성이 된다.
이하에서는, 타이밍차 분할 회로(208, 209)에 대해서만 설명한다. 도 19는 타이밍차 분할 회로(208), 도 20은 타이밍차 분할 회로(209)의 회로 구성을 나타내는 도면이다. 도 19와 도 20에 도시된 회로는 상호 동일 구성이 되며, 두개의 입력이 동일 신호인지, 인접하는 두개의 신호가 입력인지가 상위하다. 즉 2 입력NOR 회로에의 입력 신호가, 도 19, 도 20에서 상위하다.
타이밍차 분할 회로(208)는 동일 입력 Q(n-1)1을 입력으로 하는 2 입력 NOR51의 출력 노드인 내부 노드 N51은 인버터 INV51의 입력단에 접속되고, 인버터 INV51은 출력단으로부터 T21을 출력하고, 또한 내부 노드 N51에 드레인이 공통 접속되며, 주기 검지 회로(204)로부터의 제어 신호(206)가 게이트에 각각 접속되어 온·오프 제어되는 N 채널 MOS 트랜지스터 MN51, MN52, MN53과, N 채널 MOS 트랜지스터 MN51, MN52, MN53의 소스와 접지 전위 사이에 각각 접속된 용량 CAP51, CAP52, CAP53을 구비하고 있다. N 채널 MOS 트랜지스터 MN51, MN52, MN53의 게이트 폭과 용량 CAP51, CAP52, CAP53은 그 사이즈비가 예를 들면 1 : 2 : 4로 되어 있고, 주기 검지 회로(204)로부터 출력되는 제어 신호(206)에 기초하여 공통 노드에 접속되는 부하를 8 단계로 조정함으로써 클럭 주기가 설정된다.
타이밍차 분할 회로(209)는 입력 Q(n-1)1과 입력 Q(n-1)2를 입력으로 하는 2입력 NOR61의 출력 노드인 내부 노드 N61은 인버터 INV61의 입력단에 접속되며, 인버터 INV61은 출력단으로부터 T22를 출력하고, 내부 노드 N61에 드레인이 공통 접속되며, 주기 검지 회로(204)로부터의 제어 신호(206)가 게이트에 각각 접속되어 온·오프 제어되는 N 채널 MOS 트랜지스터 MN61, MN62, MN63과, N 채널 MOS 트랜지스터 MN61, MN62, MN63의 소스와 접지 전위사이에 각각 접속된 용량 CAP61, CAP62, CAP63을 구비하고 있다. N 채널 MOS 트랜지스터 MN61, MN62, MN63의 게이트 폭과 용량 CAP61, CAP62, CAP63은 그 사이즈비가 예를 들면 1 : 2 : 4가 되고, 주기 검지 회로(204)로부터 출력되는 제어 신호(206)에 기초하여, 공통 노드에 접속되는부하를 8 단계로 조정함으로써 클럭 주기가 설정된다.
이어서, 타이밍차 분할 회로(208)와 타이밍차 분할 회로(209)의 동작에 대해 도 21에 나타낸 타이밍 파형을 참조하여 설명한다.
도 16의 타이밍차 분할 회로(208)의 동작에 대해서는 도 21의 tc21로부터 tc24의 기간에 동작 부분이 완료하므로, 그 1 기간의 내부 노드 N51의 파형이 도시되어 있다.
우선, 출력되는 클럭 T21의 상승 타이밍에 대해 설명한다. 2 입력 NOR51은 전원 VDD와 출력단사이에 직렬로 접속되고, 입력 신호 IN1, IN2를 게이트에 각각 입력하는 두개의 P 채널 MOS 트랜지스터와, 출력단과 접지 사이에 병렬로 접속되고, 입력 신호 IN1, IN2를 게이트에 각각 입력하는 두개의 N 채널 MOS 트랜지스터로 이루어진다.
클럭 Q(n-1)1의 상승 에지에 의해 노드 N51의 전하가 NOR51로 방출되고, 이에 따라 노드 N51의 전위가 인버터 INV51의 임계치 전압에 달한 곳에서 인버터 INV51로부터 출력되는 클럭 T21의 에지가 상승한다. 인버터 INV51의 임계치에 달한 곳까지 방출할 필요가 있는 노드 N51의 전하를 CV로 하고, N 채널 MOS 트랜지스터 각각의 전하 방출의 전류치를 각각 I로 하면, 클럭 Q(n-1)1의 상승으로부터 CV의 전하량을 2I의 전류에서 방출한 결과, 즉 CV/2I가 클럭 Q(n-1)1의 상승 에지로부터 클럭 T21의 상승까지의 타이밍을 나타낸다.
클럭 T21의 상승 타이밍은 클럭 Q(n-1)1이 Low가 되며, 2 입력 NOR51의 출력측 노드 N51이 High로 충전되는 것에 의한다.
도 20의 타이밍차 분할 회로(209)의 동작에 대해서도, 도 21의 ta21로부터 ta24의 기간에서 동작 부분이 거의 완료하므로, 그 동작 기간의 내부 노드 N61의 파형이 도시되어 있다.
우선, 출력되는 클럭 T22의 상승 타이밍에 대해 설명한다. 클럭 Q(n-1)1의 상승 에지로부터 시간 tCKn의 기간, 내부 노드 N61의 전하가 N 채널 MOS 트랜지스터로 방출되고, 시간 tCKn 후 클럭 Q(n-1)2의 상승 에지로부터 노드 N61의 나머지 전하가 N 채널 MOS 트랜지스터로 방출되며, 그에 따라 노드 N61의 전위가 인버터 INV61의 임계치에 달한 곳에서 클럭 T22의 에지가 상승한다. 노드 N61의 전하를 CV로 하고, 2 입력 NOR61의 N 채널 MOS 트랜지스터 각각의 전하 방출의 전류치를 각각 I로 하면, 클럭 Q(n-1)1로부터 CV의 전하량을 tCKn의 기간 I의 전류에서 방출하고, 나머지 기간을 2I로 방출한 결과, 즉 tCKn+(CV-tCKn·I)/2I = CV+tCKn/2 가 클럭 Q(n-1)1의 상승 에지로부터 클럭 T22의 상승까지의 타이밍을 나타낸다.
따라서, 클럭 T21의 상승과의 타이밍차를 보면, 정확히 tCKn/2가 된다.
클럭 T22의 상승 타이밍은 클럭 Q(n-1)1과 Q(n-1)2의 양방이 Low가 되며, 2 입력 NOR61의 출력측 노드 N61이 High로 충전되는 것에 의한다.
클럭 T23∼T28에 대해서도 마찬가지로 설명되며, 클럭 T21∼T28의 상승 타이밍차는 각각 1/2tCKn이 된다.
펄스 폭 보정 회로(216∼223)는 도 22에 도시된 바와 같이 인버터 INV71과 2 입력 NAND71로 이루어지며, 상술된 바와 같이 위상이 45도씩 어긋난 듀티 25%의 8상의 펄스(분할 신호)군 P21∼P28을 생성한다.
다중화 회로(224)는 도 23에 도시된 바와 같이 2 입력 NAND81로 이루어지고, 상술된 바와 같이 위상이 90도씩 어긋난 듀티 50%의 4상 클럭군 Qn1∼Qn4를 생성한다. 클럭 Qn1∼Qn4의 주기는 클럭 Q(n-1)1∼Q(n-1)4의 정확히 1/2이 된다.
이상과 같이 이 종래의 클럭 체배 회로에서도 공통 노드 N61의 부하를 가변으로 할 필요 조건은, 도 9 등과 같기 때문에 동작 목적이 같은 용량, NMOS를 조합하고 있다. 외부 클럭 신호(205)의 주기에 대한 동작 범위의 증대뿐만 아니라, 디바이스의 특성 변동이 해소된다.
이상 설명된 바와 같이, 특원평09-157028호에 제안한 체배 회로에서는 외부 클럭을 4 분주하고, 4상의 클럭을 미리 만듦으로써, PLL, DLL 등의 피드백 회로를 사용하지 않고, 체배 클럭을 만드는 것을 가능하게 한다.
또한 4 분주함으로써, NAND, NOR, 인버터 등의 CMOS 기본 소자를 이용하여, 완전히 스태틱한 단순한 회로에서 체배 회로를 구성할 수 있다는 이점을 갖는다.
또, 특원평09-157028호에서는 2상의 클럭으로부터 2상의 체배 클럭, 4상의 클럭으로부터 4상의 체배 클럭을 생성하는 경우에 대해 설명했지만, 타이밍차 분할 회로를 트리형으로 병렬 접속함으로써, 클럭의 상수를 2상, 4상, 8상과 지수 함수적으로 늘리고, 보다 높은 주파수 성분을 발생시키는 것이 가능하다.
특원평09-157028호에 따르면, 외부 클럭을 다상의 클럭에 분주하고, 각 상의 중간 타이밍을 취함에 따라, 체배한 클럭을 루프 구성을 이용하지 않고, 용이하게 생성할 수 있다.
따라서, 체배 클럭을 얻는 기간을 단축할 수 있고, 또한 필요한 클럭수를 미리 예측할 수 있기 때문에, 체배된 클럭을 사용하기까지의 대기 시간을 대폭 삭감할 수 있다.
또한, 동일한 방법으로 2의 승수 이외의 체배를 실현하는 방법도, 특원평09-157042호에 기재되어 있다.
그러나, 특원평09-157042호, 특원평09-157028호에 제안한 체배 회로에서의 타이밍차 분할 회로(인터폴레이터)에 있어서는 입력 신호로서 다상 클럭이 그대로 입력되기 때문에, 동작 대역이 최대한까지 확대되지 않는다는 문제점을 갖고 있다.
예를 들면 용량 소자의 용량치를 고정하여 4상 클럭 신호를 입력한 경우, 입력 위상차에 대해 정확히 1/2이 되는 용량치는 최소와 최대로 1 : 3 정도라는 제약이 있었다. 이것에 대해 이하에 설명하겠다.
도 26은 종래의 타이밍차 분할 회로의 구성의 일례를 나타내는 도면이다. 도 26을 참조하면, 제1, 제2 입력 신호 IN1, IN2를 입력으로 하는 논리합 회로 OR1과, 전원 VCC와 내부 노드 N26 사이에 접속되고, 논리합 회로 OR1의 출력 신호를 게이트 입력으로 하는 P 채널 MOS 트랜지스터 MP1과, 내부 노드 N1의 전위를 반전 출력하는 인버터 INV3과, 내부 노드 N26에 드레인이 접속되며, 제1 입력 신호 IN1, 제2 입력 신호 IN2를 각각 게이트에 입력으로 하고, 소스가 정전류원 I0에 접속되는 N 채널 MOS 트랜지스터 MN1, MN2를 구비하고 있다. 내부 노드 N26과 접지 사이에는 N 채널 MOS 트랜지스터로 이루어지는 스위치 소자 MN11∼MN15와, 용량 CAP11∼CAP15가 접속되며, N 채널 MOS 트랜지스터로 이루어지는 스위치 소자 MNl1∼MN15의 제어 단자(게이트 단자)에는 도 9 내지 도 12 등을 참조하여 설명한 타이밍차 분할 회로와 마찬가지로 주기 검지 회로로부터 출력되는 제어 신호(106)가 접속되고, 내부 노드 N26에 부가하는 용량치가 정해진다.
제1, 제2 입력 신호 IN1, IN2가 Low 레벨일 때, 논리합 회로 OR1의 출력은 Low 레벨이 되고, P 채널 MOS 트랜지스터 MP1이 온(도통)하고, 이에 따라 내부 노드 N26이 전원 전위에 충전되어 인버터 INV3의 출력은 Low 레벨이 된다.
제1, 제2 입력 신호 IN1, IN2의 한쪽 또는 양방이 High 레벨로 하면, 논리합 회로 OR1의 출력은 High 레벨이 되고, P 채널 MOS 트랜지스터 MP1이 오프하고, 내부 노드 N26과 전원 Vcc와의 전원 패스가 오프하고, 한편 N 채널 MOS 트랜지스터 MN1과 MN2의 한쪽 또는 양방이 온하여 내부 노드 N26이 방전되어, 내부 노드 N26의 전위가 전원 전위로부터 저하하기 시작하여 인버터 INV3의 임계치 이하로 저하한 경우, 인버터 INV3의 출력은 Low 레벨로부터 상승하여 High 레벨이 된다.
도 27은 타이밍차 분할 회로(TMD)의 동작을 설명하기 위한 도면이다. 도 27의 (a)를 참조하면, 3개의 타이밍차 분할 회로(TMD)에 있어서, 제1 타이밍차 분할 회로(TMD)는 그 두개의 입력에 동일한 입력 신호 IN1이 입력되어 출력 신호 OUT1을 출력하고, 제2 타이밍차 분할 회로(TMD)에는 입력 신호 IN1, IN2가 입력되어 출력 신호 OUT2를 출력하고, 제3 타이밍차 분할 회로(TMD)는 그 두개의 입력에 동일한 입력 신호 IN2가 입력되어 출력 신호 OUT3을 출력한다. 이 중, 입력 신호 IN1, IN2를 입력하여 출력 신호 OUT2를 출력하는 제2 타이밍차 분할 회로(TMD)가 도 17의 타이밍차 분할 회로(209) 등의 구성에 대응하고 있다. 또 IN1을 공통으로 입력하는 타이밍차 분할 회로(TMD), IN2를 공통으로 입력하는 타이밍차 분할 회로(TMD)는 도 26에서 동일 신호를 입력하는 구성이 되고, 도 17의 타이밍차 분할 회로(208) 등의 구성에 대응하고 있다.
도 27의 (b)는 타이밍차 T의 입력 신호 IN1, IN2를 입력한 제1 내지 제3 타이밍차 분할 회로의 출력 신호 OUT1∼OUT3의 출력과, 제1 내지 제3 타이밍차 분할 회로의 내부 노드의 변화 A1∼A3을 나타내고 있다. 설명을 용이하게 하기 위해 내부 노드는 전위 0으로부터 충전되고, 임계치 Vt를 넘었을 때, 출력 신호가 Low로부터 High 레벨로 변화(상승함)한다.
도 27의 (b)를 참조하면, 입력 신호 IN1과 입력 신호 IN2 사이에는 타이밍차(T)가 있으며, 제1 타이밍차 분할 회로(TMD)는 지연 시간 t1의 출력 신호 OUT1을 출력하고, 제3 타이밍차 분할 회로(TMD)는 지연 시간 t3의 출력 신호 OUT3을 출력하고, 제2 타이밍차 분할 회로(TMD)는 지연 시간 t2의 출력 신호 OUT2를 출력하고, 지연 시간 t2는 지연 시간 t1과 t3을 분할(내분)한 값이 되었다.
t1=CV/2I, t2=T+(CV-IT)/(2I) = T/2+CV/2I 가 된다.
또한, t3=T+CV/2I가 된다. 단, 내부 노드가 입력단에 접속되는 버퍼 회로(인버터)의 임계치를 넘을 때까지 방전하는 전하를 CV로 한다.
도 28은, 주기 tCK의 클럭을 4 분주한 2상의 클럭 IN1, IN2에 대해 도 26에 나타낸 타이밍차 분할 회로에 동상 신호, 위상 신호를 입력한 경우의 입력 신호와, 내부 노드 N26의 전압 변화의 모습을 나타내는 신호 파형도이다.
도 26 및 도 28을 참조하면, 인버터 INV3의 임계치를 넘을 때까지 방전하는전하를 CV(단, C는 내부 노드 N26에 부가되는 용량치, V는 인버터 INV3의 임계치 전압 Vt)라고 하면, 동상 입력의 경우, 입력 신호 INl의 Low로부터 High 레벨에의 상승에 따라 N 채널 MOS 트랜지스터 MN1, MN2가 도통하여 전류(2I)로 전하를 방전한다. N 채널 MOS 트랜지스터 MN1, MN2가 도통하는 기간은 2tCK 이내이며, 2tCK 사이에 전하 CV를 완전히 방출하지 못하면, 타이밍차 분할 회로의 출력에는 출력을 얻을 수 없다.
따라서, CV/2I>2tCK 를 충족하는 용량치 C가 위상차 T의 1/2 성분을 만족하는 최대치 Cmax가 된다.
Cmax=4tCK·I/Vt 이상(異相) 입력의 경우, 입력 신호 IN1의 Low 레벨로부터 High 레벨로의 상승에 의해 N 채널 MOS 트랜지스터 MN1이 도통하여 전류 I로 전하를 방전하고, 계속해서 T=tCK 후 입력 신호 IN2의 Low 레벨로부터 High 레벨로의 상승에 따라 N 채널 MOS 트랜지스터 MN2가 도통한다.
인버터 INV3의 임계치에 달한 곳까지 방출할 필요가 있는 노드 N26의 전하를 CV로 하고, 차지가 N 채널 MOS 트랜지스터 MN1, MN2의 전하를 방출하는 전류치를 각각 I로 하면, CV의 전하량을 제1 입력 신호 IN1의 상승으로부터 제2 입력 신호 IN2의 상승까지의 위상차 T 사이에는 I의 전류에서 방출, 그 후 전류치(2I)에서 방출한다.
제2 입력 신호 IN2의 상승까지의 위상차 T 사이에 전하 CV를 방출하면, 위상차 T의 1/2 성분이 없어진다. 그래서, CV/I<T , Cmin=tCK·I/Vt , 전류(2I)에서방출하는 기간은 제1 입력 신호 IN1과 제2 입력 신호 IN2의 오버랩핑 기간 Tovp이다. 이 오버랩핑 기간 Tovp사이에 CV를 완전히 방출되지 못하면, 타이밍차 분할 회로의 출력에는 위상차 T의 1/2 성분이 없어진다.
그래서, (CV-T·I)/2I<T 를 충족하는 최대의 용량치 C가, 위상차 T의 1/2 성분(T/2)을 만족하는 최대치 Cmax가 된다.
Cmax=(2T·+T)I/V = 3tCK·I/Vt
이와 같이, 4상 클럭의 두개의 신호(주기 tCK)를 입력하고, 정확히 1/2의 지연(2tCK)의 신호를 출력하는 경우, 충방전되는 내부 노드 N26에 부가되는 용량의 용량치의 최대 Cmax와 최소치 Cmin에는 도 28에 도시된 바와 같이 거의 1 : 3의 관계에 있다. 또, 도 28에서 종축은 타이밍차 분할 회로의 내분비(분할치)이며, 도 27의 (b)의 A1, A2, A3의 지연 시간부터 A2/(A3-A2)에 상당하며, 횡축은 내부 노드 N26에 부가되는 용량치이다.
그리고, 도 26 등에 도시한 종래의 타이밍차 분할 회로의 구성에서는 내부 노드에 부가되는 용량 소자 CAP의 용량치를 조정하기 위해 MOS 트랜지스터와 MOS 용량을 이용하기 때문에, MOS 트랜지스터와 MOS 용량분의 면적을 필요로 하며, 칩 면적의 증대를 초래하는 결과가 된다.
따라서, 본 발명은 상기 문제점에 감안하여 이루어진 것으로, 그 목적은 고속화를 도모함과 함께 칩 면적의 증대를 억지로 저감하여, 광대역 동작을 가능하게하는 타이밍차 분할 회로 및 방법을 제공하는 것에 있다.
상기 목적을 달성하기 위해, 본 발명에 따른 타이밍차 분할 회로(인터폴레이터)는 내부 노드와 전원 사이의 패스를 온·오프 제어하는 상호 병렬 접속되는 두개의 스위치를 적어도 구비하고, 입력되는 두개의 신호 중 빨리 천이하는 쪽의 하나의 신호에 기초하여 하나의 스위치가 온하여 상기 내부 노드의 용량을 제1 전류로 충전하거나 방전하고, 계속해서 상기 하나의 신호보다도 늦게 천이하는 다른 신호에 기초하여 다른 스위치가 온하고, 온 상태의 상기 하나의 스위치와 상기 다른 스위치를 통해 상기 내부 노드의 용량을 상기 제1 전류와 제2 전류를 합한 전류치로 충전하거나 방전하는 구성이 되며, 상기 내부 노드 전압이 임계치 전압을 넘거나 하회한 경우에 출력 논리치를 바꾸는, 버퍼 회로를 포함하는 타이밍차 분할 회로에서 상기 하나의 신호와 상기 다른 신호에 기초하여 상기 하나의 스위치가 온하는 기간과 상기 다른 스위치가 온하는 기간이 상호 오버랩핑하는 기간(Tovp)을 원하는 값으로 설정하는 회로 수단을 구비하고 있다.
본 발명에서는 상기 회로 수단이 상기 오버랩핑하는 기간(Tovp)을 상기 하나의 신호보다도 늦게 천이하는 상기 다른 신호의 상승 에지보다도 전방으로 연장시키던지, 혹은 상기 상기 다른 신호의 상승 에지로부터 개시하고, 상기 하나의 신호의 하강 에지보다도 더욱 연장된 임의의 값으로 설정한다.
본 발명에서는 상기 회로 수단이 상기 오버랩핑하는 기간(Tovp)을 상기 하나의 신호보다도 늦게 천이하는 상기 다른 신호의 상승 에지로부터 상기 다른 신호의 하강 에지까지로 한다.
본 발명에서는 상기 내부 노드의 용량이 복수의 MOS 캐패시터로 구성되며, 상기 복수의 MOS 캐패시터는 제어 신호에 의해 상기 내부 노드에의 접속이 각각 제어된다.
도 1의 (a)는 본 발명의 일 실시예의 구성을 나타내는 도면.
도 1의 (b)는 동작을 설명하는 타이밍도.
도 2의 (a)는 본 발명의 일 실시예의 구성을 나타내는 도면.
도 2의 (b)는 동작을 설명하는 타이밍도.
도 3의 (a)는 본 발명의 일 실시예의 구성을 나타내는 도면.
도 3의 (b)는 동작을 설명하는 타이밍도.
도 4는 특원평09-157028호의 클럭 신호 제어 장치의 구성을 나타내는 도면.
도 5는 특원평09-157028호의 클럭 신호 제어 장치의 구성을 나타내는 도면.
도 6은 특원평09-157028호의 클럭 신호 제어 장치의 동작을 나타내는 타이밍차트.
도 7은 특원평09-157028호의 클럭 신호 제어 장치에 이용한 2상 클럭 체배 회로를 나타내는 회로도.
도 8은 특원평09-157028호의 클럭 신호 제어 장치에 이용한 2상 클럭 체배 회로의 동작을 나타내는 타이밍차트.
도 9는 특원평09-157028호의 클럭 신호 제어 장치에 이용한 타이밍차 분할회로를 도시하는 회로도.
도 10은 특원평09-157028호의 클럭 신호 제어 장치에 이용한 타이밍차 분할 회로를 도시하는 회로도.
도 11은 특원평09-157028호의 클럭 신호 제어 장치에 이용한 타이밍차 분할 회로의 구체예를 나타내는 회로도.
도 12는 특원평09-157028호의 클럭 신호 제어 장치에 이용한 타이밍차 분할 회로의 구체예를 나타내는 회로도.
도 13은 특원평09-157028호의 클럭 신호 제어 장치에 이용한 4조의 타이밍차 분할 회로의 동작을 나타내는 타이밍차트.
도 14는 특원평09-157028호의 클럭 신호 제어 장치에 이용한 다중화 회로의 구체예를 나타내는 회로도.
도 15는 특원평09-157028호의 클럭 신호 제어 장치(실시예2)의 구성을 나타내는 도면.
도 16은 특원평09-157028호의 클럭 신호 제어 장치(실시예2)의 동작을 나타내는 타이밍차트.
도 17은 특원평09-157028호의 클럭 신호 제어 장치(실시예2)에 이용한 4상 클럭 체배 회로의 구체예를 나타내는 회로도.
도 18은 특원평09-157028호의 클럭 신호 제어 장치(실시예2)에 이용한 4상 클럭 체배 회로의 동작을 나타내는 타이밍차트.
도 19는 특원평09-157028호의 클럭 신호 제어 장치(실시예2)에 이용한 타이밍차 분할 회로의 구체예를 나타내는 회로도.
도 20은 특원평09-157028호의 클럭 신호 제어 장치(실시예2)에 이용한 타이밍차 분할 회로의 구체예를 나타내는 회로도.
도 21은 특원평09-157028호의 클럭 신호 제어 장치(실시예2)에 나타내는 타이밍차 분할 회로의 동작을 나타내는 타이밍차트.
도 22는 특원평09-157028호의 클럭 신호 제어 장치(실시예2)에 이용한 펄스 폭 보정 회로의 구체예를 나타내는 회로도.
도 23은 특원평09-157028호의 클럭 신호 제어 장치(실시예2)에 이용한 다중화 회로의 구체예를 나타내는 회로도.
도 24는 종래예의 클럭 신호를 체배하는 회로로서, 지연 회로열을 이용한 경우를 나타내는 회로도.
도 25는 종래예의 클럭 신호를 체배하는 회로로서, PLL을 이용한 경우를 나타내는 회로도.
도 26은 종래예의 타이밍차 분할 회로(인터폴레이터)의 회로 구성의 일례를 나타내는 도면.
도 27은 타이밍차 분할 회로(인터폴레이터)의 동작 원리를 설명하는 도면.
도 28은 도 26에 도시된 종래의 타이밍차 분할 회로의 동작을 설명하는 타이밍차트.
도 29는 종래의 타이밍차 분할 회로에서의 용량치와 내분비 관계의 일례를 나타내는 도면.
<도면의 주요 부분에 대한 부호의 설명>
1 : 외부 클럭
2 : 분주기
3 : 다상 클럭
4, 4a1∼4a8 : 타이밍차 분할 회로
5 : 다상 클럭 체배 회로
6 : 주기 검지 회로
7 : 제어 신호
8 : 클럭 합성 회로
9a : 다상 클럭
9b : 체배 클럭
9c : 클럭
본 발명의 실시 형태에 대해 설명한다. 본 발명은 내부 노드(Nl)와 전원 사이의 패스를 온·오프 제어하는 상호 병렬 접속되는 두개의 스위치(MN1, MN2)를 적어도 포함하며, 입력되는 2개의 신호(INl, IN2) 중, 빨리 천이하는 쪽의 하나의 신호에 기초하여 하나의 스위치(MN1)가 온하여 상기 내부 노드(N1)에 부가되는 용량(C)을 제1 전류(I)로 충전하거나 방전하고, 계속해서 상기 하나의 신호보다도 늦게 천이하는 것 외의 신호에 기초하여 다른 스위치(MN2)가 온하고, 온 상태의 상기 하나의 스위치와 상기 다른 스위치를 통해 상기 내부 노드를 상기 제1 전류와 제2 전류를 합한 전류치(2I)로, 충전하거나 방전하는 구성이 되며, 상기 내부 노드 전압이 임계치 전압을 넘던지, 또는 하회한 경우에 출력 논리치를 바꾸는, 버퍼 회로(INV1)를 포함하여 이루어지는 타이밍차 분할 회로에서 상기 하나의 신호와 상기 다른 신호에 기초하여 상기 하나의 스위치가 온하는 기간과, 상기 다른 스위치가 온하는 기간이 상호 오버랩핑하는 기간(Tovp)을 원하는 값으로 설정하는 회로 수단(L1)을 구비한다.
보다 상세하게는 제1, 제2 입력 신호(IN1, IN2)를 입력으로 하고, 제1 및제2 게이트 신호(G1, G2)를 출력하는 논리 회로(L1)와, 소스가 제1 전원(Vcc)에 접속되며, 드레인이 내부 노드(N1)에 접속되어 게이트가 제1 게이트 신호(G1)에 접속되는 제1 도전형의 MOS 트랜지스터(MP1)와, 내부 노드(N1)에 드레인이 공통 접속되며, 제1, 제2 게이트 신호(G1, G2)가 게이트에 각각 접속되고, 오프, 온되는 제2 도전형의 제2, 제3 MOS 트랜지스터(MN1, MN2)와 제2, 제3 MOS 트랜지스터(MN1, MN2)의 소스와 제2 전원 사이(GND)에 접속된 제1, 제2 정전류원(IO1, IO2)과, 내부 노드(Nl)에는 제1 도전형의 복수의 MOS 캐패시터(MP11∼MP14)가 접속되어 있고, 내부 노드(Nl)에 입력단이 접속되어 내부 노드 전위와 임계치 전압 Vt의 대소로부터 출력 신호의 값이 규정되는 버퍼 회로(INV1)를 포함한다.
본 발명의 실시 형태에서 논리 회로(L1)는 제1 게이트 신호(G1)로서 제1, 제2 입력 신호(IN1, IN2) 중 선행하는 상의 신호의 시작 에지(선단 에지)에 기초하여, 그 시작 에지의 타이밍이 결정되며, 지연되는 상의 신호의 종료 에지(후단 에지)에 기초하여 종료 에지의 타이밍이 결정되는 신호를 출력하고, 상기 제2 게이트 신호로서, 상기 제1, 제2 입력 신호 중 지연되는 상의 신호의 시작 에지에 기초하여 시작 에지의 타이밍이 결정되며, 지연되는 상의 신호의 종료 에지에서 종료 에지의 타이밍이 결정되는 신호를 출력한다.
본 발명의 실시 형태에서는 논리 회로(L1)로부터 출력되는 제1, 제2 게이트 신호의 타이밍을 조정함으로써, 제2 도전형의 제2, 제3 MOS 트랜지스터(MN1, MN2)가 오버랩핑하여 온하는 타이밍을 조정하고, 4상 클럭의 두개의 신호(주기 tCK)를입력하고, 정확히 1/2의 지연(2tCK)의 신호를 출력하는 경우, 내부 노드(N1)에 부가되는 용량의 용량치의 최대치 Cmax를 가변시킬 수 있다.
이에 대해, 종래에 타이밍차 분할 회로에서는 도 28의 (b)에 도시된 바와 같이 클럭을 4 분주한 신호(주기 4tCK)의 90도 위상이 다른 제1, 제2 입력 신호 IN1, IN2의 위상차 T와 그 중복 시간 Tovp(=tCK)사이에 내부 노드의 전하 CV를 임계치 전압 이하까지 방출하는 것이 필요하며, 최소치 Cmin과 최대치 Cmax의 비는 1 : 3으로 되어 있다.
이와 같이, 외부 클럭을 다상의 클럭에 분주하고, 각 상의 중간 타이밍을 취함에 따라 체배한 클럭을 루프 구성을 이용하지 않고, 용이하게 생성할 수 있는 회로 등에 이용되는 타이밍차 분할 회로에서 원하는 타이밍차 분할 동작이 가능한 동작 범위를 확대할 수 있다.
또한 본 발명의 실시 형태에서는 내부 노드(N1)에 부가되는 용량으로서, MOS 캐패시터(MP11∼MP14)를 이용한 것도 그 특징의 하나이다.
MOS 캐패시터(MP11∼MP14)는 내부 노드(N1)에 소스와 드레인이 접속되어 있으며, 게이트에 제어 신호(106)가 입력되는 MOS 트랜지스터로 이루어지며, P형 반도체의 경우 게이트에 가하는 전압(제어 신호(106)의 전압치) VG가 정전압일 때, 반도체 계면에 공핍층(depletion layer)이 생겨, 등가 회로로서 공핍층 용량 CD와 게이트 산화막 용량 C0과의 합성 용량의 직렬 접속된 캐패시터를 얻을 수 있다. 제1 도전형의 복수의 MOS 트랜지스터(MP11∼MP14)는 상호 다른 게이트 길이, 또는게이트 폭을 포함하고 있다.
이러한 구성의 본 발명에 따르면, 도 9 내지 도 12, 도 26 등을 참조하여 설명한 종래의 회로보다도 집적 회로화한 경우의 칩 면적을 감축할 수 있다.
본 발명의 타이밍차 분할 회로는 입력 클럭을 분주하여 다상 클럭을 생성 출력하는 분주기(도 4의 2)와, 입력 클럭의 주기를 검지하는 주기 검지 회로(도 4의 6)와, 분주기(2)로부터 출력되는 다상 클럭을 입력으로 하고, 상기 클럭을 체배한 다상 클럭을 생성하는 다상 클럭 체배 회로(5)와, 다상 클럭을 합성하는 클럭 합성 회로(9)를 구비하고, 다상 클럭 체배 회로(5)가 두개의 입력의 타이밍차를 분할한 신호를 출력하는 타이밍차 분할 회로를 복수개 구비함과 함께 두개의 상기 타이밍차 분할 회로의 출력을 각각 다중화하여 출력하는 복수의 다중화 회로를 포함한 클럭 제어 장치의 타이밍차 분할 회로에 적용하기에 적합하다.
그 주기 검지 회로로부터의 제어 신호가 타이밍차 분할 회로의 내부 노드에 접속되는 MOS 용량 소자에 제어 신호로서 공급된다.
2상 클럭 체배 회로가 2상의 클럭(제1, 제2 클럭)을 입력하고, 두개의 입력의 타이밍차를 분할한 신호를 출력하는 4개의 타이밍차 분할 회로(도 7의 108∼111)를 포함하고, 제1, 제3 타이밍차 분할 회로의 출력, 제2, 제4 타이밍차 분할 회로의 출력을 입력으로 하는 다중화 회로를 구비하는 구성으로 하고, 이 타이밍차 분할 회로에 본 발명의 타이밍차 분할 회로가 이용된다.
또한 다상 클럭 체배 회로는 n 상의 클럭(제1 내지 제 n 클럭)을 입력하고, 두개의 입력의 타이밍차를 분할한 신호를 출력하는 2n개의 타이밍차 분할 회로(도17의 208∼215)를 구비하고, 2I-1번째(단, 1≤I≤n)의 타이밍차 분할 회로는 상기 두개의 입력으로서 I 번째의 동일 클럭을 입력으로 하고, 2I 번째 (단, 1≤I≤n)의 타이밍차 분할 회로는 I 번째의 클럭과, (I+1 mod n)번째 (단, mod는 잉여 연산을 나타내며, I+1 mod n은 I+1을 m으로 나눈 나머지)의 클럭을 입력으로 하고, J 번째 (단, 1≤J≤2n)의 타이밍차 분할 회로의 출력과 (J+2 mod n)번째 (단, J+2 mod n은 J+2를 n으로 나눈 나머지)의 타이밍차 분할 회로의 출력을 입력으로 하는 2n개의 펄스 폭 보정 회로(216∼223)와, K 번째(단, 1≤K≤n)의 펄스 폭 보정 회로의 출력과 (K+n)번째의 펄스 폭 보정 회로의 출력을 입력으로 하는 n개의 다중화 회로(224, 227)를 구비하는 구성으로 하고, 이 타이밍차 분할 회로에 본 발명의 타이밍차 분할 회로가 이용되어도 좋다.
<실시예>
본 발명의 실시예에 대해 도면을 참조하여 이하에 설명한다.
도 1의 (a)는 본 발명의 일 실시예의 타이밍차 분할 회로의 구성을 나타내는 도면이다. 타이밍차 분할 회로(「인터폴레이터」라고도 함)는 입력 클럭 1(IN1)과 입력 클럭 2(IN2)를 입력으로 하는 논리 회로 L1과 소스가 전원에 접속되고, 게이트가 논리 회로 L1의 출력 G1(제1 게이트 신호)에 접속되며, 드레인이 노드 N1에 접속되는 P 채널 MOS 트랜지스터 MP1과, 드레인이 공통 노드 N1에 접속되어 게이트가 논리 회로 L1의 출력 G1(제1 게이트 신호)과 G2(제2 게이트 신호)와 각각 접속되며, 소스가 각각 정전류원 IO1, IO2에 접속되어 있는 N 채널 MOS 트랜지스터 MN1,MN2를 구비하고, 노드 N1이 인버터 INV1의 입력단에 접속되어 있다. 정전류원 IO1, IO2의 전류치는 상호 마찬가지로 I로 한다.
노드 N1에 소스가 공통 접속됨과 함께 드레인이 공통 접속되어 노드 N1에 접속된 복수의 P 채널 MOS 트랜지스터 MP11, MP12, MPl3, MP14, MP15를 포함하고, P 채널 MOS 트랜지스터 MP11, MP12, MP13, MP14, MP15의 게이트에는 도 4의 주기 검지 회로(6)로부터의 제어 신호(7)가 접속되어 있다. 클럭 주기가 클 때는 내부 노드 N1에 부가되는 용량치를 크게 하고, 클럭 주기가 작을 때는 내부 노드 N1에 부가되는 용량치를 작게 하는 제어가 행하여진다.
제1 게이트 신호 G1은 입력 클럭(1), 입력 클럭(2)의 2상 입력 중 선행하는 상의 시작 에지(상승 에지)를 계기로 시작 에지의 타이밍이 결정되며, 지연되는 상의 종료 에지(하강 에지)에서 종료 에지의 타이밍이 결정된다.
제2 게이트 신호 G2는 입력 클럭(1), 입력 클럭(2)의 2상 입력 중 지연되는 상의 시작 에지(상승 에지)를 계기로 시작 에지의 타이밍이 결정되며, 지연되는 상의 종료 에지(하강 에지)에서 종료 에지의 타이밍이 결정된다.
MOS 캐패시터를 구성하는 P 채널 MOS 트랜지스터 MP11, MP12, MP13, MP14, MP15의 게이트 길이(L) 또는 게이트 폭(W)으로 규정되는 면적이 1 : 2 : 4 : 8 : 16으로 이루어진다. 이에 따라, 용량치는 1 : 2 : 4 : 8 : 16이 된다. P 채널 MOS 트랜지스터 MP11, MP12, MP13, MP14, MP15는 제어 신호(106)의 전압에 따라 용량치가 가변으로 설정된다.
도 1의 (b)는, 도 1의 (a)에 도시된 본 발명의 일 실시예의 타이밍차 분할 회로의 동작을 설명하기 위한 타이밍 파형을 나타낸 것으로, 1 기간(4T)에서의 입력 IN1, IN2의 입력 클럭(1, 2), 논리 회로 L1로부터 생성 출력되는 제1, 제2 게이트 신호 G1, G2와, 내부 노드 N1의 파형을 나타내고 있다. 입력 클럭(1, 2)은 주기 4T의 클럭을 도시되지 않는 1/4 분주 회로에서 4 분주한 신호(상호 위상이 T 다름) 중 위상차(타이밍차)가 T의 2상 클럭이다.
제1 게이트 신호 G1은 그 상승 에지가 위상이 진행된 입력 클럭(1)의 상승 에지의 타이밍으로 결정되며, 하강 에지는 지연되는 상의 입력 클럭(2)의 하강 에지의 타이밍으로 결정된다.
제2 게이트 신호 G2는 그 상승 에지가 상이 지연된 입력 클럭(2)의 상승 에지의 타이밍으로 결정되며, 하강 에지는 지연되는 상의 입력 클럭(2)의 하강 에지의 타이밍으로 결정된다.
도 1의 (b)에는 내부 노드 N1의 전압 파형으로서 2 종류 파형 N1e, N1f가 도시되어 있다. 출력 신호 OUT의 타이밍이 입력 클럭(1, 2)의 위상차 T를 1/2로 분할한 값을 나타내기 위해서는 내부 노드 N1과 접속하는 용량의 값에 제한이 있다.
N1e는 내부 노드 N1과 접속하는 용량의 용량치가 최소 Cmin인 경우, Nlf는 내부 노드 N1과 접속하는 용량의 용량치가 최대 Cmax인 경우의 파형을 나타내고 있다.
우선, 내부 노드 N1에 접속하는 용량치가 최소인 경우의 노드 N1e의 전압 파형 N1에 대해 설명한다.
제1 게이트 신호 G1의 상승 에지에 의해 제2 게이트 신호 G2의 상승까지의 위상차 T 동안 제1 게이트 신호 G1을 게이트에 입력하는 N 채널 MOS 트랜지스터 MN1만 도통 상태가 된다.
내부 노드 N1의 전하가 N 채널 MOS 트랜지스터 MN1에 방출되고, 이에 따라 내부 노드 N1의 전위가 인버터 INV1의 임계치 Vt에 달한 곳에서 인버터 INV1로부터의 출력이 상승한다.
인버터 INV1의 임계치 Vt에 달한 곳까지 방출할 필요가 있는 내부 노드 N1의 전하를 CV로 하고, 전하가 N 채널 MOS 트랜지스터 MN1의 전하 방출의 전류치를 각각 I로 하면, 제1 게이트 신호 G1의 상승으로부터 CV의 전하량을 I의 전류에서 방출한다(노드 N1의 전압이 저하함).
제1 게이트 신호 G1의 상승 에지에 의해 제2 게이트 신호 G2의 상승까지의 위상차 T 사이에 전하 CV를 완전히 방출하면, 타이밍차 분할 회로(인버터 INV1)의 출력에는 위상차 T의 1/2 성분이 없어진다. 즉, 입력 클럭(2)의 상승 전에 타이밍차 분할 회로(인버터 INV1)로부터 출력 신호가 출력된다(출력이 상승함).
이 때문에, CV/I>T를 충족하는 최소의 용량치 C가 위상차 T의 1/2 성분을 만족하는 최소값 Cmin이 된다.
Cmin = T·I/V
이어서 내부 노드 N1에 접속되는 용량치가 최대 Cmax인 경우의 노드 N1의 전압 파형 Nlf에 대해 설명한다.
제1 게이트 신호 G1의 상승 에지에 의해 제2 게이트 신호 G2의 상승까지의 위상차 T사이, 제1 게이트 신호 G1을 게이트에 입력으로 하는 N 채널 MOS 트랜지스터 MN1만 도통 상태가 된다. 노드 N1의 전하가 N 채널 MOS 트랜지스터 MN1에 의해 방출된다. 이어서 제2 게이트 신호 G2의 상승에 의해 노드 N1의 전하가 N 채널 MOS 트랜지스터 MN1, MN2에 의해 방출된다(노드 N1의 전압이 저하함). 노드 N1의 전위가 인버터 INV1의 임계치 Vt에 달한 곳에서 인버터 INV1로부터 출력이 상승한다.
인버터 INV1의 임계치 Vt에 달한 곳까지 방출할 필요가 있는 노드 N1의 전하를 CV로 하고, N 채널 MOS 트랜지스터 MN1, MN2의 전하 방출의 전류치를 각각 I로 하면, 제1 게이트 신호 G1의 상승으로부터 CV의 전하량을 N 채널 MOS 트랜지스터 MN1의 전류치로 방출하고, 그대로 제2 게이트 신호 G2의 상승까지의 위상차 T 동안, N 채널 MOS 트랜지스터 MN1의 전류치 I에서 방출, 그 후 2I의 전류에서 방출한다.
전류(2I)에서 방출하는 기간은 제1 게이트 신호 G1과 제2 게이트 신호 G2의 오버랩핑 기간 Tovp이다. 이 오버랩핑 기간 Tovp동안에 CV를 완전히 방출하지 못하면, 타이밍차 분할 회로의 출력에는 위상차 T의 1/2 성분이 없어진다. 그래서 (CV-T·I)/2I<Tovp를 충족하는 최대의 용량치 C가 위상차 T의 1/2 성분을 만족하는 최대치 Cmax가 된다.
Cmax=(2Tovp·+T) I/V
본 발명의 일 실시예에서는 논리 회로 L1에 의해 제1 게이트 신호 G1과 제2게이트 신호 G2의 오버랩핑 기간 Tovp크기를 조정함으로써, Cmax의 크기가 조정 가능하다.
또한 용량을 P 채널 MOS 트랜지스터 MP11∼MP15의 소스와 드레인을 노드 N1에 공통 접속함으로써, 가변 용량을 도 26 등에 도시된 MOS 트랜지스터 스위치(MN11∼MN14)를 필요로 하지 않고, 구성할 수 있으며 칩 면적을 축소할 수 있다.
도 2, 도 3은 본 발명의 일 실시예의 구성을 나타내는 도면이다. 도 2의 (a), 도 3의 (a)에 도시된 바와 같이 입력 클럭의 오버랩핑분을 제어하는 회로를 동상 입력의 회로, 이상 입력의 회로에서 NAND 소자를 이용하여 구분하여 만든다. 4상 클럭 입력으로 이용하였다. 또, 도 2, 도 3에서 입력 신호로는 타이밍차가 있는 신호 IN1, IN2를 입력하고 있다. 또 정전류원 IO1, IO2의 전류치는 상호 마찬가지로 I로 한다.
도 2의 (a)에 있어서, 논리 회로 L1로서 입력 IN1, IN2로부터 제1 게이트 신호 IN1A를 생성하는 회로로서 NAND 회로 NAND1, 제2 게이트 신호 IN2A를 생성하는 회로로서 NAND 회로 NAND2를 구비하고 있다. 제2 게이트 신호 IN2A에는 MOS 캐패시터 소자 MP2가 접속되고, 제1 게이트 신호 IN1A와 부하를 밸런스시키고 있다.
도 2의 (b)를 참조하면, 제1, 제2 게이트 신호 IN1, IN2는 신호 IN1의 상승 에지로부터 신호 IN2의 상승 에지까지 High 레벨이 되고(오버랩핑 기간 Tovp=3tCK), N 채널 MOS 트랜지스터 MN1, MN2가 온하고, 전류(2I)에서 전하를 방출한다. 이 기간 내에 인버터 INV1의 출력 신호가 상승 에지가 존재하기 위해서는 인버터 INV1의 임계치 전압까지 방출되는 전하를 CV로 하면, CV/2I<3tCK , Cmax=tCK·6I/V 가 된다.
또한 도 3의 (a)를 참조하면, 논리 회로 L1로서, 이상 입력인 제1, 제2 입력 IN1, IN2로부터 제1 게이트 신호 IN1B를 생성하는 회로로서 NAND 회로 NAND11, 제2 게이트 신호 IN2B를 생성하는 회로로서 제2 입력 IN2와 High 고정치를 입력으로 하는 NAND 회로 NAND12를 구비하고 있다. 제2 게이트 신호 IN2B에는 MOS 캐패시터 소자 MP2가 접속되며, 제1 게이트 신호 IN1B와 부하를 밸런스시키고 있다. NAND 회로 NAND13은 입력 IN1과 접지 전위가 입력되어 있고, 입력(1)과 입력(2)의 부하를 밸런스시키고 있다.
제1 게이트 신호 IN1B에 의해 N 채널 MOS 트랜지스터 MN1이 온하여 전류 I에서 내부 노드 N1의 전하 CV(C는 내부 노드의 부하 용량, V는 인버터의 임계치 전압 Vt)을 tCK=T 내로 방출시키는 경우, 타이밍차 분할 회로의 출력에는 타이밍차 T의 분할 성분 1/2 성분 존재하지 않게 된다.
이 때문에, CV/I<tCK , Cmin=tCK·I/V 가 된다.
이상 입력의 경우, 제1 게이트 신호 IN1B와 제2 게이트 신호 IN2B의 오버랩핑 기간 Tovp사이에 N 채널 MOS 트랜지스터 MN1, MN2가 온하고, 전류(2I)에서 내부 노드 N1로부터 전하 CV를 방출하는 경우, 타이밍차 분할 회로의 출력에는 타이밍차 T의 분할 성분 1/2 성분 존재한다.
(CV-tCK·I)/2I<2tCK , Cmax>(tCK·5I)/Vt 가 된다.
이와 같이 타이밍차 분할 회로가 타이밍차의 내분비 1/2의 타이밍을 내는 것이 가능한 용량치는 최소로부터 최대까지 1 : 5가 되고, 종래의 1 : 3보다도 대폭 확대되며, 이에 따라 동작 주파수의 범위를 확대하고 있다.
또 상기 실시예에서는, 내부 노드의 방전 패스에 N 채널 MOS 트랜지스터 MN1, MN2를 병렬 배치한 인터폴레이터를 이용했지만, P 채널 MOS 트랜지스터를 이용하여 극성을 반대로 해도 좋다. 이 경우, 내부 노드 N1은 입력 신호 IN1, IN2를 입력으로 하는 논리 회로 L1로부터 출력되는 제1, 제2 게이트 신호에 의해 방전되는 대신에 충전된다.
상기된 타이밍차 분할 회로는 도 4 내지 도 7, 도 15 내지 도 17에 도시된 클럭 제어 회로에서의 타이밍차 분할 회로에 이용하여 적합해진다. 또, 상기 실시예에서는 4상 클럭을 이용했지만, 이 외에도 예를 들면 8상, 16상의 신호에 적용해도 물론 유효하다.
또한 게이트 신호를 생성하는 논리 회로 L1로 하여 NAND 회로 등에 의한 조합에 의해 각종 회로가 구성 가능하지만, 단순하게 1쇼트 신호를 만드는 회로에서 오버랩핑 기간을 늘리도록 해도 좋다.
이상 본 발명을 상기 실시예에 의거하여 설명했지만, 본 발명은 상기 실시예의 구성에 한정되는 것은 아니고, 특허 청구 범위의 각 청구항의 발명의 범위에서 당업자가 할 수 있는 각종 변형, 수정을 포함하는 것은 물론이다.
이상 설명한 바와 같이 본 발명에 따르면, 입력 신호의 타이밍차를 소정의 내분비로 분할한 지연 시간을 갖는 출력 신호를 출력하는 타이밍차 분할 회로(인터폴레이터)에 있어서, 내부 노드의 상승 및 하강을 제어하는 스위치의 온·오프 시간을 제어하는 회로를 구비함에 따라, 내부 노드에 부가되는 용량치의 범위를 넓힐 수 있으며, 간단한 논리 회로에서 동작 범위를 넓힐 수 있는 현저한 효과를 발휘한다.
또한 본 발명에 따르면, 내부 노드에의 용량의 접속을 제어하는 스위치를 제거하고, MOS 캐패시터로 용량을 구성함에 따라 칩 면적의 증대를 억지로 저감시킬 수 있다.

Claims (21)

  1. 내부 노드(N1)와 제1 전원(GND) 사이에 병렬로 접속된 2개의 정전류원(IO1, IO2);
    상기 정전류원(IO2, IO1)에 직렬로 각각 접속되어 상기 내부 노드(N1)와 상기 제1 전원(GND) 사이의 각 전류를 각각 온 또는 오프시키며, 제1 및 제2 입력 신호(IN1, IN2)에 기초한 신호들이 제공되는 제어 단자를 각각 갖는 2개의 스위치(MN1, MN2);
    상기 내부 노드(N1)에 접속되며, 상기 제1 스위치(MN1)가 ON 상태인 경우에는 상기 제1 정전류원(IO2)에 의해 충전 또는 방전되고, 상기 제2 스위치(MN2)가 ON 상태인 경우에는 상기 스위치(MN1, MN2)를 통해 흐르는 전류의 합에 대응하는 전류로 상기 제2 정전류원(IO1)을 통해 충전 또는 방전되고, 최소값 Cmin과 최대값 Cmax 사이에서 조정가능한 용량;
    입력 단자가 상기 내부 노드(N1)에 접속되고, 출력값이 상기 내부 노드(N1)의 전위와 임계 전압의 상대적인 크기에 기초하여 결정되는 버퍼 회로(INV1)
    를 포함하는 타이밍차 분할 회로로서,
    상기 입력 신호(IN1, IN2)에 의해 입력이 형성되고, 상기 스위치(MN1,MN2)의 제어 단자에 각각 공급되고, 제1 제어 신호(G1;IN1A;IN1B)의 ON 기간이 제2 제어 신호(G2;IN2A;IN2B)의 ON 기간과 중첩하는 오버랩 기간(Tovp)의 길이가, 입력 신호(IN1,IN2)가 스위치(MN1,MN2)의 제어 단자에 직접 제공되는 회로에 비하여 증가하도록, 상기 입력 신호들로부터 발생되는 2개의 제어 신호(G1,G2;IN1A,IN2A;IN1B,IN2B)가 출력인 논리 회로(L1)
    를 포함하는 것을 특징으로 하는 타이밍차 분할 회로.
  2. 제1항에 있어서,
    상기 논리 회로(L1)는, 상기 제1 입력 신호(IN1)에 대해 지연되어 천이하는 상기 제2 입력 신호(IN2)의 선단 에지(leading edge)의 전방으로 상기 오버랩 기간(Tovp)을 연장시키거나, 혹은 상기 오버랩 기간(Tovp)을 상기 제2 입력 신호(IN2)의 선단 에지에서 개시하고, 상기 제1 입력 신호(IN1)의 후단 에지(trailing edge)의 후방으로 연장시켜, 상기 오버랩 기간이 최적값을 갖게 하는 타이밍차 분할 회로.
  3. 제1항에 있어서,
    상기 논리 회로(L1)는, 상기 제1 입력 신호(IN1)로부터 지연되어 천이하는 상기 제2 입력 신호(IN2)의 선단 에지에서 시작하여 상기 제2 입력 신호(IN2)의 후단 에지에서 끝나도록 상기 오버랩 기간(Tovp)을 설정하는 타이밍차 분할 회로.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 용량은 복수의 MOS 캐패시터(MP11-MP15)로 구성되며, 상기 MOS 캐패시터(MP11-MP15)와 상기 내부 노드(N1)의 접속은 제어 신호(7)에 의해 독립적으로 제어되는 타이밍차 분할 회로.
  5. 제4항에 있어서,
    상기 MOS 캐패시터(MP11-MP15)는 제1 도전형의 MOS 트랜지스터이고, 그 소스 및 드레인은 상기 내부 노드(N1)에 접속되고, 그 게이트는 상기 제어 신호(7)에 의해 제어되는 타이밍차 분할 회로.
  6. 제1항에 있어서,
    상기 2개의 입력 신호(IN1,IN2)에 기초하여, 제2 전원(Vcc)과 상기 내부 노드(N1) 사이의 경로를 온 또는 오프시키는 스위치(MP1)를 포함하는 타이밍차 분할 회로.
  7. 제1항에 있어서,
    상기 제2 전원(Vcc)에 접속되는 소스와 드레인 및 상기 제2 게이트 신호 출력(IN2A)에 접속되는 게이트를 갖는 제1 도전형의 MOS 트랜지스터(MP2)를 포함하는 타이밍차 분할 회로.
  8. 제1항에 있어서,
    상기 논리 회로(L1)는, 선행하는 상(leading phase)을 갖는 제1 및 제2 입력 신호(IN1,IN2) 중 하나의 시작 에지에 의해 결정되는 시작 에지의 타이밍 신호와, 지연되는 상(lagging phase)을 갖는 입력 신호의 종료 에지(end edge)에 의해 결정되는 종료 에지의 타이밍 신호를 상기 제1 게이트 신호(G1)로서 출력하고;
    지연되는 상을 갖는 제1 및 제2 입력 신호(IN1,IN2) 중 하나의 시작 에지에 의해 결정되는 시작 에지의 타이밍 신호와, 지연되는 상을 갖는 입력 신호의 종료 에지에 의해 결정되는 종료 에지의 타이밍의 신호를 상기 제2 게이트 신호(G2)로서 출력하는 타이밍차 분할 회로.
  9. 제1항에 있어서,
    상기 논리 회로(L1)는,
    상기 제1 및 제2 신호(IN1,IN2)가 제1 및 제2 값을 각각 추정하거나, 또는 상기 제1 및 제2 신호(IN1,IN2) 모두가 상기 제1 값 이외의 다른 값을 가지도록 양자가 상기 제2 값을 추정하는 경우에, 상기 제1 게이트 신호(IN1B)로서 제1 값을 출력하는 제1 게이트 회로(NAND11); 및
    지연되는 상의 신호가 제2 값을 가지는 경우에 상기 제2 게이트 신호(IN2B)로서 제1 값을 출력하는 제2 게이트 회로(NAND12)
    를 포함하는 타이밍차 분할 회로.
  10. 제1항에 있어서,
    상기 논리 회로(L1)는, 선행하는 상을 갖는 제1 및 제2 입력 신호(IN1,IN2) 중 하나의 시작 에지에 의해 결정되는 시작 에지의 타이밍과, 지연되는 상을 갖는 입력 신호의 종료 에지에 의해 결정되는 종료 에지의 타이밍의 동상 신호를, 상기 제1 및 제2 게이트 신호(G1,G2)로서 출력하는 타이밍차 분할 회로.
  11. 제4항에 있어서,
    상기 MOS 캐패시터(MP11-MP15)의 용량 값은 서로 상이한 타이밍차 분할 회로.
  12. 제5항에 있어서,
    상기 MOS 트랜지스터(MP11-MP15)는 각각 상이한 게이트 길이 또는 게이트 폭을 갖는 타이밍차 분할 회로.
  13. 입력 클럭의 분주시 다상 클럭을 생성 및 출력하기 위한 클럭 제어 회로에 있어서,
    입력 클럭(1)을 분주함으로써 다상 클럭(3)을 생성 및 출력하는 분주기(2);
    상기 입력 클럭(1)의 기간을 검지하는 주기 검지 회로(6); 및
    상기 분주기(2)로부터 출력되는 다상 클럭(3)을 입력으로 하여, 상기 클럭을 체배한 다상 클럭(3)을 생성하는 다상 클럭 체배 회로(5)를 포함하며,
    상기 다상 클럭 체배 회로(5)는,
    제1항 내지 제3항 및 제6항 내지 제10항 중 어느 한 항에 기재된, 두개의 입력의 타이밍차의 분할에 대응하는 신호를 출력하는 복수의 타이밍차 분할 회로(4a); 및
    상기 타이밍차 분할 회로(4a) 중 2개의 출력을 다중화하여 출력하는 복수의 다중화 회로(4b)를 포함하는 클럭 제어 회로.
  14. 제13항에 있어서,
    2상 클럭 체배 회로(102n)를 더 포함하고,
    상기 2상 클럭 체배 회로(102n)는,
    2상 클럭(D(n-1)1, D(n-1)2)이 입력되고 2개의 입력의 타이밍차의 분할에 대응하는 신호를 출력하는 4개의 타이밍차 분할 회로(108-111); 및
    하나는 상기 제1 및 제3 타이밍차 분할 회로(108,110)의 출력(P1,P3)으로 입력되고, 다른 하나는 제2 및 제4 타이밍차 분할 회로(109,111)의 출력(P2,P4)으로 입력되는 2개의 다중화 회로(112,113)
    를 포함하는 클럭 제어 회로.
  15. 제13항에 있어서,
    상기 다상 클럭 체배 회로(5)는,
    (a) 각각 n상 클럭(제1 내지 제n 클럭)이 입력되고 두개의 입력의 타이밍차의 분할에 대응하는 신호를 출력하는 2n개의 타이밍차 분할 회로(4a);
    상기 두개의 입력으로서 동일한 제I 클럭이 입력되는 제2I-1(단, 1≤I≤n) 타이밍차 분할 회로(4a);
    제I 클럭과 제(I+1 mod n) 클럭(단, "mod"는 나머지 처리(remainder processing)를 나타내며, I+1 mod n은 I+1을 n으로 나눈 나머지)이 입력되는 제2I(단, 1≤I≤n) 타이밍차 분할 회로(4a);
    (b) 제J(단, 1≤J≤2n) 타이밍차 분할 회로(4a)의 출력과 제(J+2 mod n) 타이밍차 분할 회로(단, J+2 mod n은, J+2를 n으로 나눈 나머지)의 출력을 입력으로 하는 2n개의 펄스 폭 보정 회로;
    (c) 제K 펄스 폭 보정 회로(단, 1≤K≤n)의 출력과 제(K+n) 펄스 폭 보정 회로의 출력을 각각 입력으로 하는 n개의 다중화 회로(4b)
    를 포함하는 클럭 제어 회로.
  16. 2개의 스위치(MN1,MN2)는, 정전류원(IO2, IO1) - 상기 2개의 정전류원(IO1,IO2)은 내부 노드(N1)와 제1 전원(GND) 사이에 병렬로 접속되어 있음 - 에 각각 직렬로 접속되어 있고, 상기 내부 노드(N1)과 상기 제1 전원(GND) 사이의 각각의 전류를 온 또는 오프시키며,
    상기 스위치(MN1,MN2)는 제1 및 제2 입력 신호(IN1,IN2)에 기초한 신호가 제공되는 제어 단자를 각각 가지고,
    상기 제1 정전류원(IO2)은 상기 제1 스위치(MN1)가 ON 상태인 경우에 상기 내부 노드(N1)에 접속된 용량을 충전 또는 방전시키고, 상기 제2 정전류원(IO1)은 상기 제2 스위치(MN2)가 ON 상태인 경우에, 상기 스위치(MN1,MN2)를 통해 흐르는 전류들의 합에 대응하는 전류로 상기 용량을 충전 또는 방전시키며, 상기 용량은 최소값 Cmin와 최대값 Cmax 사이에서 조정가능하고,
    버퍼 회로(INV1)는 상기 버퍼 회로에 입력되는 상기 내부 노드(N1)의 전위와 임계 전압의 상대적인 크기에 기초하여 출력값을 결정하는 신호 제어 방법으로서,
    논리 회로(L1)는, 상기 입력 신호(IN1, IN2)에 의해 입력이 형성되고, 상기 제1 스위치(MN1)의 ON 기간이 상기 제2 스위치(MN2)의 ON 기간과 중첩하는 오버랩 기간(Tovp)의 길이가, 입력 신호(IN1,IN2)가 스위치(MN1,MN2)의 제어 단자에 직접 제공되는 회로에 비하여 증가하도록, 상기 입력 신호들로부터 2개의 제어 신호(G1,G2;IN1A,IN2A;IN1B,IN2B)를 생성 및 출력하고,
    상기 제어 신호(G1,G2;IN1A,IN2A;IN1B,IN2B)는 상기 스위치(MN1,MN2)의 제어 단자에 각각 공급되는 것을 특징으로 하는 신호 제어 방법.
  17. 제16항에 있어서,
    내부 노드(N1)와 제1 전원(Vcc)에 걸쳐 접속되는 제1 스위치(MP1)는 2개의 입력 신호(IN1,IN2)에 기초하여 턴온되어 상기 내부 노드(N1)의 용량을 방전 또는 충전하는 신호 제어 방법.
  18. 제16항에 있어서,
    상기 오버랩 기간(Tovp)이 상기 하나의 신호(IN1)에 대해 지연되어 천이하는 상기 다른 신호(IN2)의 선단 에지의 전방으로 연장되거나 혹은 상기 오버랩 기간(Tovp)이 상기 다른 신호(IN2)의 선단 에지에서 시작하여, 상기 하나의 신호(IN1)의 후단 에지의 후방으로 연장되도록 하여, 상기 오버랩 기간이 최적값을 갖도록 하는 신호 제어 방법.
  19. 제16항에 있어서,
    상기 오버랩 기간(Tovp)이 상기 하나의 신호(IN1)로부터 지연되어 천이하는 상기 다른 신호(IN2)의 선단 에지에서 시작하여, 상기 다른 신호(IN2)의 후단 에지에서 종료하게 하는 신호 제어 방법.
  20. 제16항에 있어서,
    각각 상이한 위상을 갖는 제1 및 제2 입력 신호(IN1,IN2)가 입력되고, 지연 시간의 출력 신호는 상기 2개의 입력 신호(IN1,IN2) 사이의 타이밍차의 분할로부터 발생하는 시간에 의해 결정되며,
    상기 제1 및 제2 입력 신호(IN1,IN2)로부터, 제1 게이트 신호(G1) 및 제2 게이트 신호(G2)가 발생되고,
    상기 제1 게이트 신호(G1)의 시작 에지의 타이밍은 선행하는 상을 갖는 제1 및 제2 입력 신호(IN1,IN2) 중 하나의 시작 에지에 기초하여 결정되고, 상기 제1 게이트 신호(G1)의 종료 에지의 타이밍은 지연되는 상을 갖는 입력 신호의 종료 에지에 의해 결정되고,
    상기 제2 게이트 신호(G2)의 시작 에지의 타이밍은 지연되는 상을 갖는 상기 제1 및 제2 입력 신호(IN1,IN2) 중 하나의 시작 에지에 의해 결정되고, 상기 제2 게이트 신호(G2)의 종료 에지의 타이밍은 지연되는 상을 갖는 입력 신호의 종료 에지에 의해 결정되고,
    상기 내부 노드(N1)의 상기 용량은 상기 내부 노드(N1)와 전원(GND)에 걸쳐 접속되는 제1 및 제2 스위치 소자(MN1,MN2) 중 하나 - 상기 하나는 상기 제1 게이트 신호(G1)에 기초하여 턴온됨 - 에 의해 우선 충전 또는 방전되고,
    후속하여 상기 내부 노드(N1)의 상기 용량은 상기 제2 게이트 신호(G2)에 기초하여 턴온되는 상기 스위치 소자(MN2)와 관련하여 상기 제1 게이트 신호(G1)에 기초하여 턴온되는 상기 스위치 소자(MN1)에 의해 충전 또는 방전되며,
    상기 내부 노드(N1)가 입력단에 접속되고, 상기 내부 노드(N1) 전압이 임계값을 초과하거나 임계값보다 작은 경우에 출력 논리값을 바꾸는 버퍼 회로(INV1)로부터, 상기 제1 및 제2 입력 신호(IN1,IN2)의 타이밍차의 분할에 기인하는 시간을 포함하는 출력 신호가 출력되는 신호 제어 방법.
  21. 제5항에 있어서,
    상기 제1 및 제2 입력 신호(IN1,IN2)는 입력 클럭 신호의 분주시 발생되는 각각의 상이한 위상의 클럭들로 이루어지며,
    제1 도전형의 복수의 MOS 트랜지스터(MP11-MP15)의 게이트, 상기 내부 노드(N1)에 모두 접속되는 소스 및 드레인에 입력되는 제어 신호(7)는 상기 클럭들의 기간을 검지하는 회로(6)로부터 공급되는 타이밍차 분할 회로.
KR10-2001-0028861A 2000-05-26 2001-05-25 타이밍차 분할 회로와 신호 제어 방법 및 장치 Expired - Fee Related KR100405019B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2000157167A JP3667196B2 (ja) 2000-05-26 2000-05-26 タイミング差分割回路
JP2000-157167 2000-05-26

Publications (2)

Publication Number Publication Date
KR20010107751A KR20010107751A (ko) 2001-12-07
KR100405019B1 true KR100405019B1 (ko) 2003-11-07

Family

ID=18661848

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2001-0028861A Expired - Fee Related KR100405019B1 (ko) 2000-05-26 2001-05-25 타이밍차 분할 회로와 신호 제어 방법 및 장치

Country Status (7)

Country Link
US (1) US6545518B2 (ko)
EP (1) EP1158678B1 (ko)
JP (1) JP3667196B2 (ko)
KR (1) KR100405019B1 (ko)
CN (1) CN1203613C (ko)
DE (1) DE60125091T8 (ko)
TW (1) TW501345B (ko)

Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
ES2208279T3 (es) * 2000-03-15 2004-06-16 Ct-Concept Technologie Ag Procedimiento para el funcionamiento de una disposicon en paralelo de conmutadores de semiconductores de potencia.
JP3636657B2 (ja) * 2000-12-21 2005-04-06 Ｎｅｃエレクトロニクス株式会社 クロックアンドデータリカバリ回路とそのクロック制御方法
EP1267525A2 (en) * 2001-03-16 2002-12-18 Broadcom Corporation Network interface using programmable delay and frequency doubler
JP3652304B2 (ja) * 2001-11-29 2005-05-25 Ｎｅｃマイクロシステム株式会社 クロック生成回路及びクロック生成方法
US6650159B2 (en) * 2002-03-29 2003-11-18 Intel Corporation Method and apparatus for precise signal interpolation
US6774683B2 (en) * 2002-08-13 2004-08-10 Analog Devices, Inc. Control loop for minimal tailnode excursion of differential switches
US6774701B1 (en) * 2003-02-19 2004-08-10 Raytheon Company Method and apparatus for electronic switching with low insertion loss and high isolation
US6894551B2 (en) * 2003-09-05 2005-05-17 Micron Technology, Inc. Multiphase clock generators
CN1303510C (zh) * 2003-10-13 2007-03-07 凌阳科技股份有限公司 光学鼠标的动态影像检索速率的控制方法及装置
CN1333326C (zh) * 2004-03-12 2007-08-22 凌阳科技股份有限公司 光学鼠标光源亮度控制装置
US7061285B2 (en) * 2004-04-15 2006-06-13 Woods Paul R Clock doubler
KR100649249B1 (ko) * 2004-06-30 2006-11-24 삼성에스디아이 주식회사 역다중화 장치와, 이를 이용한 발광 표시 장치 및 그 표시패널
JP4563737B2 (ja) 2004-07-02 2010-10-13 ルネサスエレクトロニクス株式会社 パルス幅変調回路
JP4769509B2 (ja) * 2004-08-02 2011-09-07 パナソニック株式会社 半導体装置
JP2006319399A (ja) 2005-05-10 2006-11-24 Nec Electronics Corp パルス幅変調回路及び多相クロック生成回路
JP2007124363A (ja) 2005-10-28 2007-05-17 Nec Electronics Corp 遅延ロックループ回路
JP2009152682A (ja) * 2007-12-18 2009-07-09 Ricoh Co Ltd 位相差平滑化装置
CN101521501B (zh) * 2008-02-27 2012-05-23 硕颉科技股份有限公司 信号产生装置
US8471754B2 (en) * 2008-08-01 2013-06-25 Advantest Corporation Time measurement circuit
KR101861728B1 (ko) * 2012-02-03 2018-05-30 삼성전자주식회사 직류 전원 장치
FR2992484B1 (fr) * 2012-06-21 2015-05-22 Sagem Defense Securite Circuit electrique de coupure d'une alimentation electrique a transistors et fusibles
JP6461517B2 (ja) * 2014-08-28 2019-01-30 ルネサスエレクトロニクス株式会社 半導体装置
US9473146B2 (en) * 2015-02-03 2016-10-18 Micron Technology, Inc. Apparatuses and methods for low power counting circuits
US10483956B2 (en) 2017-07-20 2019-11-19 Rohm Co., Ltd. Phase interpolator, timing generator, and semiconductor integrated circuit
US10270456B1 (en) * 2018-01-02 2019-04-23 Realtek Semiconductor Corp. Apparatus and method for frequency tripling
KR102536639B1 (ko) * 2018-08-14 2023-05-26 에스케이하이닉스 주식회사 메모리 장치의 버퍼 제어 회로
CN113260946B (zh) * 2018-12-24 2023-03-21 浙江大华技术股份有限公司 一种使数据信号的极性自适应的方法和系统

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5974724A (ja) * 1982-10-21 1984-04-27 Sony Corp パルス発生回路
JPS6454924A (en) * 1987-08-26 1989-03-02 Sharp Kk Clock pulse generating circuit
JPH01152815A (ja) * 1987-12-09 1989-06-15 Nec Corp 周波数逓倍回路
US5327031A (en) * 1992-03-24 1994-07-05 Bull S.A. Variable-delay circuit
JPH07321613A (ja) * 1994-05-24 1995-12-08 Kokusai Electric Co Ltd 周波数逓倍器、波形整形回路、可変位相シフト回路
JPH0818414A (ja) * 1994-04-26 1996-01-19 Hitachi Ltd 信号処理用遅延回路
JPH1093401A (ja) * 1996-09-13 1998-04-10 Nec Eng Ltd クロック周波数逓倍回路
GB2321144A (en) * 1996-12-31 1998-07-15 Mosaid Technologies Inc Temperature-insensitive adjustable CMOS fine delay circuit

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3072118D1 (en) * 1979-12-26 1988-09-22 Toshiba Kk A driver circuit for charge coupled device
JP3140605B2 (ja) * 1993-04-28 2001-03-05 富士通株式会社 出力バッファ回路
US5530837A (en) 1994-03-28 1996-06-25 Hewlett-Packard Co. Methods and apparatus for interleaving memory transactions into an arbitrary number of banks
US5442835A (en) 1994-06-15 1995-08-22 Jenkins Metal Corporation Screens for a carding machine
JP3173408B2 (ja) 1997-03-13 2001-06-04 日本電気株式会社 信号多重化回路
US6247138B1 (en) 1997-06-12 2001-06-12 Fujitsu Limited Timing signal generating circuit, semiconductor integrated circuit device and semiconductor integrated circuit system to which the timing signal generating circuit is applied, and signal transmission system
JP3220052B2 (ja) 1997-06-13 2001-10-22 日本電気株式会社 クロック制御装置
JP3346224B2 (ja) 1997-06-13 2002-11-18 日本電気株式会社 クロック信号制御装置
JP3415444B2 (ja) * 1998-06-12 2003-06-09 Ｎｅｃエレクトロニクス株式会社 クロック制御方法および回路

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5974724A (ja) * 1982-10-21 1984-04-27 Sony Corp パルス発生回路
JPS6454924A (en) * 1987-08-26 1989-03-02 Sharp Kk Clock pulse generating circuit
JPH01152815A (ja) * 1987-12-09 1989-06-15 Nec Corp 周波数逓倍回路
US5327031A (en) * 1992-03-24 1994-07-05 Bull S.A. Variable-delay circuit
JPH0818414A (ja) * 1994-04-26 1996-01-19 Hitachi Ltd 信号処理用遅延回路
JPH07321613A (ja) * 1994-05-24 1995-12-08 Kokusai Electric Co Ltd 周波数逓倍器、波形整形回路、可変位相シフト回路
JPH1093401A (ja) * 1996-09-13 1998-04-10 Nec Eng Ltd クロック周波数逓倍回路
GB2321144A (en) * 1996-12-31 1998-07-15 Mosaid Technologies Inc Temperature-insensitive adjustable CMOS fine delay circuit

Also Published As

Publication number Publication date
EP1158678B1 (en) 2006-12-13
DE60125091T2 (de) 2007-07-05
US6545518B2 (en) 2003-04-08
KR20010107751A (ko) 2001-12-07
TW501345B (en) 2002-09-01
US20010045853A1 (en) 2001-11-29
JP3667196B2 (ja) 2005-07-06
EP1158678A1 (en) 2001-11-28
DE60125091D1 (de) 2007-01-25
JP2001339280A (ja) 2001-12-07
CN1203613C (zh) 2005-05-25
DE60125091T8 (de) 2007-11-22
CN1333598A (zh) 2002-01-30

Similar Documents

Publication Publication Date Title
KR100405019B1 (ko) 타이밍차 분할 회로와 신호 제어 방법 및 장치
KR100465265B1 (ko) 클럭 제어 방법 및 회로
KR100436604B1 (ko) 클럭 제어회로 및 클럭 제어방법
JP3346224B2 (ja) クロック信号制御装置
JP4562300B2 (ja) クロック制御方法及び回路
JP3636657B2 (ja) クロックアンドデータリカバリ回路とそのクロック制御方法
JP3450293B2 (ja) クロック制御回路及びクロック制御方法
WO2002031980A2 (en) Cyclic phase signal generation from a single clock source using current phase interpolation
US5059838A (en) Signal delay circuit using charge pump circuit
JP3498069B2 (ja) クロック制御回路および方法
JP3220052B2 (ja) クロック制御装置
US6603339B2 (en) Precision aligned multiple concurrent duty cycles from a programmable duty cycle generator
US6509771B1 (en) Enhanced operational frequency for a precise and programmable duty cycle generator
US6577202B1 (en) Multiple duty cycle tap points for a precise and programmable duty cycle generator
US20030137333A1 (en) Multiphase-clock processing circuit and clock multiplying circuit
KR100506952B1 (ko) 클럭 제어회로 및 방법

Legal Events

Date Code Title Description
A201 Request for examination
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 20010525

PA0201 Request for examination
PG1501 Laying open of application
E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20021216

Patent event code: PE09021S01D

N231 Notification of change of applicant
PN2301 Change of applicant

Patent event date: 20030221

Comment text: Notification of Change of Applicant

Patent event code: PN23011R01D

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 20031016

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 20031029

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 20031030

End annual number: 3

Start annual number: 1

PG1601 Publication of registration
PR1001 Payment of annual fee

Payment date: 20061026

Start annual number: 4

End annual number: 4

PR1001 Payment of annual fee

Payment date: 20071026

Start annual number: 5

End annual number: 5

PR1001 Payment of annual fee

Payment date: 20081024

Start annual number: 6

End annual number: 6

PR1001 Payment of annual fee

Payment date: 20091022

Start annual number: 7

End annual number: 7

PR1001 Payment of annual fee

Payment date: 20101027

Start annual number: 8

End annual number: 8

PR1001 Payment of annual fee

Payment date: 20110920

Start annual number: 9

End annual number: 9

FPAY Annual fee payment

Payment date: 20121002

Year of fee payment: 10

PR1001 Payment of annual fee

Payment date: 20121002

Start annual number: 10

End annual number: 10

FPAY Annual fee payment

Payment date: 20131001

Year of fee payment: 11

PR1001 Payment of annual fee

Payment date: 20131001

Start annual number: 11

End annual number: 11

FPAY Annual fee payment

Payment date: 20141007

Year of fee payment: 12

PR1001 Payment of annual fee

Payment date: 20141007

Start annual number: 12

End annual number: 12

FPAY Annual fee payment

Payment date: 20151001

Year of fee payment: 13

PR1001 Payment of annual fee

Payment date: 20151001

Start annual number: 13

End annual number: 13

LAPS Lapse due to unpaid annual fee
PC1903 Unpaid annual fee

Termination category: Default of registration fee

Termination date: 20170808