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KR102536639B1 - 메모리 장치의 버퍼 제어 회로 - Google Patents

메모리 장치의 버퍼 제어 회로 Download PDF

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KR102536639B1
KR102536639B1 KR1020180094932A KR20180094932A KR102536639B1 KR 102536639 B1 KR102536639 B1 KR 102536639B1 KR 1020180094932 A KR1020180094932 A KR 1020180094932A KR 20180094932 A KR20180094932 A KR 20180094932A KR 102536639 B1 KR102536639 B1 KR 102536639B1
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에스케이하이닉스 주식회사
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Abstract

본 발명은 동작 속도에 따라 전류량을 조절할 수 있는 버퍼 회로를 구비하는 메모리 장치에 관한 것으로, 내부 클럭을 소정비로 분주하여 타겟 클럭을 생성하는 타겟 클럭 생성 회로; 상기 타겟 클럭에 동기되어 순차적으로 증가하는 제 1 내지 제 N 펄스폭을 가지는 제 1 내지 제 N 지연 클럭을 생성하는 지연 회로; 상기 타겟 클럭에 따라 상기 제 1 내지 제 N 지연 클럭을 필터링하여 제 1 내지 제 N 플래그 신호를 생성하고, 상기 제 1 내지 제 N 플래그 신호를 디코딩하여 제 1 내지 제 N-1 전류 제어 신호를 생성하는 플래그 검출 회로; 및 상기 제 1 내지 제 N-1 전류 제어 신호에 따라 전류량을 조절하는 버퍼 회로를 포함할 수 있다.

Description

메모리 장치의 버퍼 제어 회로 {BUFFER CIRCUIT CONTROL CIRCUIT OF MEMORY DEVICE}
본 특허문헌은 반도체 설계 기술에 관한 것으로, 구체적으로는 동작 속도에 따라 전류량을 조절할 수 있는 버퍼 회로를 구비하는 메모리 장치에 관한 것이다.
일반적으로, 퍼스널 컴퓨터(PC), 워크스테이션(workstation), 서버 컴퓨터(server computer), 또는 통신 시스템 등과 같은 데이터 처리 시스템에서 모듈 보드 상에 다수의 메모리 장치를 탑재한 형태의 메모리 모듈이 데이터 저장용 메모리로서 채용된다.
최근 멀티 미디어의 급속한 발달로 인한 데이터의 고속 처리 요구에 따라, 상기 데이터 처리 시스템의 고속화를 위해 메모리 모듈에 탑재되는 메모리 장치들의 동작 주파수가 점차 높아지고 있는 추세이다. 이에 따라 전송 선로 상에서 신호 반사(reflection) 및 신호 간섭(interference)으로 인한 신호 왜곡이 심화되면서 신호 충실도(Signal Integrity, SI)의 확보가 어려워 고속 동작이 제한되는 문제점이 대두되고 있다.
특히, 메모리 장치의 일 예인 동기식 디램(SDRAM)이 시스템 클록의 상승 에지 및 하강 에지에 동기하여 데이터를 전달하는 DDR(double-data-rate) 타입에서 동작 속도 측면이 점차 향상된 DDR2 SDRAM, DDR3 SDRAM으로 발전되고 있는 상황에서, DDR3 SDRAM 이후의 SDRAM을 탑재하는 메모리 모듈에서는 신호 충실도(SI)의 확보가 더욱 필요하다.
본 발명의 실시예가 해결하고자 하는 기술적 과제는 동작 주파수에 따라 버퍼 회로에 제공되는 전류량을 조절할 수 있는 메모리 장치를 제공하는 데 있다.
본 발명의 일 실시예에 따르면, 메모리 장치는, 내부 클럭을 소정비로 분주하여 타겟 클럭을 생성하는 타겟 클럭 생성 회로; 상기 타겟 클럭에 동기되어 순차적으로 증가하는 제 1 내지 제 N 펄스폭을 가지는 제 1 내지 제 N 지연 클럭을 생성하는 지연 회로; 상기 타겟 클럭에 따라 상기 제 1 내지 제 N 지연 클럭을 필터링하여 제 1 내지 제 N 플래그 신호를 생성하고, 상기 제 1 내지 제 N 플래그 신호를 디코딩하여 제 1 내지 제 N-1 전류 제어 신호를 생성하는 플래그 검출 회로; 및 상기 제 1 내지 제 N-1 전류 제어 신호에 따라 전류량을 조절하는 버퍼 회로를 포함할 수 있다.
본 발명의 다른 실시예에 따르면, 메모리 시스템은, 다수의 메모리 장치; 및 상기 메모리 장치들과 데이터를 송수신하여, 상기 메모리 장치들을 제어하기 위해 커맨드/어드레스 신호, 클럭 인에이블 신호, 글로벌 리셋 신호 및 외부 클럭을 제공하는 메모리 컨트롤러를 포함하며, 상기 메모리 장치 각각은, 상기 클럭 인에이블 신호에 따라 상기 외부 클럭을 입력받아 내부 클럭을 출력하는 클럭 버퍼 회로; 상기 클럭 인에이블 신호 및 상기 글로벌 리셋 신호에 의해 정의되는 스탠바이 구간 동안, 상기 내부 클럭의 주파수에 대응되는 전류 제어 신호를 생성하는 버퍼 제어 회로; 및 상기 전류 제어 신호에 따라 전류량을 조절하여, 상기 커맨드/어드레스 신호, 상기 제어 신호 및 상기 데이터를 버퍼링하는 버퍼 회로를 포함할 수 있다.
제안된 실시예에 따른 메모리 장치는, 클럭의 주파수를 검출하고, 검출된 주파수에 따라 버퍼 회로에 제공되는 전류량을 조절함으로써 고주파 동작 시 데이터 아이(DATA EYE)를 확보하여 신호 충실도(SI)를 최적화하고, 저주파 동작 시 전류 소모를 감소시킬 수 있는 효과가 있다.
도 1 은 본 발명의 실시예에 따른 메모리 시스템을 개략적으로 나타내는 블록도 이다.
도 2 는 본 발명의 실시예에 따른 메모리 장치의 블록 구성도 이다.
도 3 은 도 2 의 버퍼 제어 회로의 상세 구성도 이다.
도 4 는 메모리 장치의 데이터 전송률에 따른 전류 소모량과 버퍼 제어 회로의 신호들의 관계를 설명하기 위한 표이다.
도 5 는 도 2 의 커맨드/어드레스 입력 버퍼의 상세 구성도 이다.
도 6 은 도 3 의 타겟 클럭 생성 회로의 상세 구성도 이다.
도 7a 및 도 7b 는 도 3 의 동작 제어 회로의 제 1 지연부 및 신호 출력부의 상세 회로도 이다.
도 8 은 도 6 및 도 7 의 타겟 클럭 생성 회로 및 동작 제어 회로의 동작을 설명하기 위한 타이밍도 이다.
도 9 는 도 3 의 지연 회로의 상세 구성도 이다.
도 10 은 도 9 의 제 1 펄스 생성부의 상세 구성도 이다.
도 11 은 도 3 의 플래그 검출 회로의 필터부 및 디코딩부의 상세 회로도 이다.
도 12 는 도 3 의 플래그 검출 회로의 제 2 지연부의 상세 회로도 이다.
도 13 은 본 발명의 실시예에 따른 버퍼 제어 회로의 동작을 설명하기 위한 타이밍도 이다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성요소들에 한해서는 비록 다른 도면 상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
이하에서는, 반도체 장치의 일례로 메모리 장치를 포함하는 메모리 시스템을 중심으로 설명하기로 한다. 하지만, 제안 발명은 이에 한정되지 않으며 반도체 장치 혹은 집적 회로에 적용될 수 있다.
도 1 은 본 발명의 일 실시예에 따른 메모리 시스템(1)을 개략적으로 나타내는 블록도이다.
도 1 을 참조하면, 메모리 시스템(1)은 메모리 모듈(10) 및 메모리 모듈(10)과 데이터(DQ)를 송수신하며 메모리 모듈(10)을 제어하기 위하여 커맨드/어드레스 신호(C/A), 제어 신호(CTRL) 및 클럭(CLK)을 제공하는 메모리 컨트롤러(20)를 포함할 수 있다. 제어 신호(CTRL)는, 예컨대, 칩 선택 신호(CS), 클럭 인에이블 신호(CKE), 글로벌 리셋 신호(RSTB) 등을 포함할 수 있다.
메모리 모듈(10)은 하나 이상의 메모리 칩을 포함할 수 있으며, 일 예로서 메모리 모듈(10)은 모듈 보드의 상면 및/또는 하면에 장착되는 복수의 메모리 칩들을 포함할 수 있다. 도 1 에서, 모듈 보드의 상면에 배치되는 제 1 내지 제 n 메모리 칩들(11_1 내지 11_n, n은 자연수)을 포함하는 메모리 모듈(10)이 도시되어 있다.
제 1 내지 제 n 메모리 칩들(11_1 내지 11_n)은 하나 이상의 버스를 따라 서로 인접하게 배치될 수 있다. 예를 들어, 제 1 내지 제 n 메모리 칩들(11_1 내지 11_n)은 데이터(DQ) 버스, 커맨드/어드레스 신호(C/A) 버스, 제어 신호(CTRL) 버스 및 클럭(CLK) 버스를 따라 서로 인접하게 배치될 수 있다. 설명의 편의상, 도 1 에는 하나의 버스만이 도시된다.
제 1 내지 제 n 메모리 칩들(11_1 내지 11_n)은 각기 데이터를 저장하기 위한 메모리 장치를 포함할 수 있다. 예를 들어, 제 1 내지 제 n 메모리 칩들(11_1 내지 11_n)은 각기 DRAM(Dynamic RAM) 소자를 포함할 수 있으며, 상기 DRAM의 일 종류로서 시스템의 클록 신호에 동기되어 동작하는 SDRAM(Synchronous DRAM) 소자를 포함할 수 있다. 그러나 이에 한정되는 것은 아니고, 제 1 내지 제 n 메모리 칩들(11_1 내지 11_n)은 RRAM(Resistive RAM), PRAM(Phase RAM), MRAM(Magnetic RAM), 또는 STT-MRAM(Spin Transfer Torque MRAM) 소자를 포함할 수도 있다. 이하에서는, 제 1 내지 제 n 메모리 칩들(11_1 내지 11_n)이 SDRAM 소자를 포함하는 경우를 예로 들어 설명함을 알려둔다. 한편, 제 1 내지 제 n 메모리 칩들(11_1 내지 11_n) 각각은 적어도 하나 이상의 반도체 다이로 패키지된 메모리 칩일 수 있다.
메모리 컨트롤러(20)는 각종 버스를 통해 커맨드/어드레스 신호(C/A), 제어 신호(CTRL), 및 클록 신호(CLK)를 메모리 모듈(10)로 제공할 수 있다. 그리고, 메모리 컨트롤러(20)는 제 1 내지 제 n 메모리 칩들(11_1 내지 11_n)로부터 데이터(DQ)를 독출하는 리드 동작 및 제 1 내지 제 n 메모리 칩들(11_1 내지 11_n)로 데이터(DQ)를 라이트 하는 라이트 동작을 제어할 수 있다. 상세하게는, 메모리 컨트롤러(20)는 커맨드/어드레스 신호(C/A) 및 제어 신호(CTRL)를 메모리 모듈(10)로 제공하여 제 1 내지 제 n 메모리 칩들(11_1 내지 11_n) 중 선택된 메모리 칩들과의 데이터(DQ) 송수신을 제어할 수 있다. 참고로, 리드 동작 시에 데이터가 동시에 독출될 수 있는 메모리 칩의 개수 또는 라이트 동작 시 데이터가 동시에 기록될 수 있는 메모리 칩의 개수는 메모리 칩들(11_1 내지 11_n)의 구성 형태 및 상기 버스의 데이터 폭에 따라 결정될 수 있다. 예를 들어, X8 구성 형태이고 버스의 폭이 72비트인 경우, 메모리 모듈(10)의 9개의 메모리 칩에 대한 리드 동작 또는 라이트 동작이 동시에 수행될 수 있다.
메모리 모듈(10)에 장착되는 메모리 칩들(11_1 내지 11_n)이 DDR 방식의 SDRAM인 경우, 각종 신호를 송수신함에 있어서 의사 차동 신호 방식(pseudo differential signaling)이 일반적으로 사용될 수 있다. 예를 들어, 클럭(CLK)은 정 클럭 신호(CLK_T) 및 부 클럭 신호(CLK_C)를 포함하는 차동 클럭의 형태로 전송될 수 있다. 메모리 컨트롤러(20)와 메모리 모듈(10) 사이에서 송수신되는 신호들이 임피던스 미스매칭(impedance mismatching)에 의해 왜곡되는 것을 방지하기 위하여, 각종 버스의 종단에는 터미네이션 저항(Termination resistor, 미도시)이 배치될 수 있다.
한편, 하나의 메모리 모듈(10)에 다수 개의 메모리 칩들(11_1 내지 11_n)이 배치되는 경우, 메모리 컨트롤러(20)가 제공하는 데이터(DQ), 커맨드/어드레스 신호(C/A), 제어 신호(CTRL), 및 클록 신호(CLK)가 각 칩으로 전달되는 타이밍에는 스큐가 발생할 수 있다. 예를 들어, 메모리 컨트롤러(20)로부터 가장 가까운 곳에 위치한 제 1 메모리 칩(11_1)은, 가장 먼 곳에 위치한 제 n 메모리 칩(11_n)에 비해, 메모리 컨트롤러(20)로부터 전달되는 신호들을 비교적 빠른 타이밍에 수신할 수 있다. 이러한 스큐로 인해 데이터 아이(DATA EYE)가 좁아져 신호 충실도(Signal Integrity, SI)가 나빠질 수 있으며, 특히, 동작 주파수가 높아질수록 신호 충실도(SI)는 더 나빠질 수 있다.
이하, 제안 발명에서는, 동작 주파수를 검출하고, 검출된 동작 주파수에 따라 버퍼 회로에 제공되는 전류량을 조절함으로써 고주파 동작 시에는 전류량을 증가시켜 신호 충실도(SI)를 최적화하고, 저주파 동작 시에는 전류량을 감소시켜 전류 소모를 감소시킬 수 있는 방법을 제안한다.
도 2 는 본 발명의 실시예에 따른 메모리 장치(11)의 블록 구성도 이다. 도 2 에서, 메모리 장치(11)는 도 1 의 제 1 내지 제 n 메모리 칩들(11_1 내지 11_n) 각각에 대응할 수 있다.
도 2 를 참조하면, 메모리 장치(11)는, 버퍼 제어 회로(100), 클럭 버퍼(210), 데이터 입력 버퍼(220), 커맨드/어드레스(C/A) 입력 버퍼(230), 제어 신호 입력 버퍼(240) 및 내부 회로(250)를 포함할 수 있다.
이하, 글로벌 리셋 신호(RSTB)는 로직 로우 레벨로 일정 구간 활성화되는 신호라고 가정한다. 메모리 장치(11)는, 파워업 후 글로벌 리셋 신호(RSTB)가 로직 로우 레벨로 소정 구간 펄싱하면 부트업 동작(초기화 동작)을 수행한 뒤 노멀 동작을 수행할 수 있다. 이 때, 노멀 동작은 리드 동작, 라이트 동작, 액티브 동작 등을 포함할 수 있다. 클럭 인에이블 신호(CKE)는 로직 하이 레벨로 활성화되는 신호라고 가정한다. 클럭 인에이블 신호(CKE)는 파워 다운 구간 혹은 셀프 리프레시 구간 진입 시 로직 로우 레벨로 비활성화될 수 있다.
클럭 버퍼(210)는, 클럭 인에이블 신호(CKE)에 따라 정 클럭 신호(CLK_T) 및 부 클럭 신호(CLK_C)를 입력받아 이들을 차동 증폭하여 내부 클럭(CLK_IN)을 출력할 수 있다. 클럭 버퍼(210)는, 클럭 인에이블 신호(CKE)의 활성화 구간 동안 정 클럭 신호(CLK_T) 및 부 클럭 신호(CLK_C)을 차동 증폭하여 내부 클럭(CLK_IN)을 출력할 수 있다. 참고로, 스펙에 따라, 클럭 버퍼(210)는, 클럭 인에이블 신호(CKE)가 비활성화되더라도, 내부 클럭(CLK_IN)이 소정 시간(최소 4 tCK) 토글링하도록 버퍼링할 수 있다.
버퍼 제어 회로(100)는, 클럭 인에이블 신호(CKE) 및 글로벌 리셋 신호(RSTB)에 의해 정의되는 구간(이하, “스탠바이 구간”이라고 정의한다) 동안, 내부 클럭(CLK_IN)의 주파수를 검출하고, 제 1 내지 제 4 전류 제어 신호(MAX_CR, HIGH_CR, MID_CR, LOW_CR) 중 검출된 주파수에 대응되는 전류 제어 신호를 활성화시킬 수 있다. 버퍼 제어 회로(100)는, 스탠바이 구간 동안, 내부 클럭(CLK_IN)을 소정비로 분주하여 타겟 클럭(미도시, CLK_5PW)을 생성하고, 타겟 클럭(CLK_5PW)에 동기되어 순차적으로 증가하는 펄스폭을 가지는 제 1 내지 제 5 지연 클럭(미도시, DLY_2.5NS, DLY_3.0NS, DLY_3.5NS, DLY_4.5NS, DLY_6.0NS)을 디코딩하여 제 1 내지 제 4 전류 제어 신호(MAX_CR, HIGH_CR, MID_CR, LOW_CR)를 생성할 수 있다. 이 때, 스탠바이 구간은, 글로벌 리셋 신호(RSTB)의 비활성화 시점(즉, 라이징 에지)에 설정되거나, 또는 클럭 인에이블 신호(CKE)의 비활성화 시점(즉, 폴링 에지)으로부터 제 1 시간(D1) 이후에 설정될 수 있다. 또한, 스탠바이 구간은, 타겟 클럭(CLK_5PW)의 활성화 구간이 종료되는 시점, (즉, 폴링 에지)에 따라 해제될 수 있다. 제 1 시간(D1)에 대한 자세한 설명은 후술하기로 한다.
데이터 입력 버퍼(220)는, 데이터(DQ)를 버퍼링하여 내부 데이터(DQ_IN)를 출력할 수 있다. 데이터 입력 버퍼(220)는, 제 1 내지 제 4 전류 제어 신호(MAX_CR, HIGH_CR, MID_CR, LOW_CR)에 따라 내부에 제공되는 전류량을 조절할 수 있다.
C/A 입력 버퍼(230)는, 커맨드/어드레스 신호(C/A)를 버퍼링하여 내부 커맨드/어드레스 신호(C/A_IN)를 출력할 수 있다. C/A 입력 버퍼(230)는, 제 1 내지 제 4 전류 제어 신호(MAX_CR, HIGH_CR, MID_CR, LOW_CR)에 따라 내부에 제공되는 전류량을 조절할 수 있다.
제어 신호 입력 버퍼(240)는, 제어 신호(CTRL)를 버퍼링 및 디코딩하여 내부 제어 신호(CTRL_IN)를 출력할 수 있다. 제어 신호 입력 버퍼(240)는, 제 1 내지 제 4 전류 제어 신호(MAX_CR, HIGH_CR, MID_CR, LOW_CR)에 따라 내부에 제공되는 전류량을 조절할 수 있다. 내부 제어 신호(CTRL_IN)는, 클럭 인에이블 신호(CKE), 글로벌 리셋 신호(RSTB) 및 칩 선택 신호(CS) 등을 포함할 수 있다. 실시예에 따라, 제어 신호 입력 버퍼(240)는, 디코더로 구현될 수 있다.
내부 회로(250)는, 내부 클럭(CLK_IN), 내부 커맨드/어드레스 신호(C/A_IN) 및 내부 제어 신호(CTRL_IN)에 따라 제 1 내지 제 n 메모리 칩들(11_1 내지 11_n) 중 선택된 메모리 칩과의 메모리 컨트롤러(도 1 의 20)와 데이터(DQ) 송수신을 제어할 수 있다. 메모리 장치(11)의 경우, 내부 회로는 뱅크, 메모리 블록, 증폭감지부, 드라이버 등을 포함할 수 있다.
한편, 도 2 에는 설명의 편의를 위해, 메모리 장치의 입력 부분과 관련된 구성만이 도시되었지만, 제안 발명은 이에 한정되지 않는다. 즉, 메모리 장치(11)의 출력 부분과 관련된 구성을 제어하기 위해 전류 제어 신호가 적용될 수 있다.
제안 발명에 따른 메모리 장치(11)의 버퍼 제어 회로(100)는, 파워업 이후 노멀 동작 전에 수행되는 초기화 동작 구간에 동작하거나, 또는 파워 다운 구간 혹은 셀프 리프레시 구간 동안 동작할 수 있다. 즉, 버퍼 제어 회로(100)는, 노멀 동작을 수행하지 않는 스탠바이 동작 구간 동안, 내부 클럭(CLK_IN)의 주파수를 검출하고, 검출된 주파수에 대응하는 전류 제어 신호를 활성화하여 버퍼 회로(220, 230, 240)의 전류량을 조절한다. 따라서, 버퍼 제어 회로(100는, 메모리 장치(11)의 노멀 동작에 영향을 주지 않으면서 버퍼 회로(220, 230, 240)의 전류량을 조절할 수 있다.
도 3 은 도 2 의 버퍼 제어 회로(100)의 상세 구성도 이다.
도 3 을 참조하면, 버퍼 제어 회로(100)는, 타겟 클럭 생성 회로(110), 동작 제어 회로(120), 지연 회로(130) 및 플래그 검출 회로(140)를 포함할 수 있다.
타겟 클럭 생성 회로(110)는, 내부 클럭(CLK_IN)을 소정비로 분주하여 타겟 클럭(CLK_5PW)을 생성할 수 있다. 타겟 클럭 생성 회로(110)는, 동작 제어 신호(EN)에 따라 활성화될 수 있다. 즉, 타겟 클럭 생성 회로(110)는, 동작 제어 신호(EN)의 활성화 구간 동안 타겟 클럭(CLK_5PW)을 생성할 수 있다. 참고로, 소정비는 내부 클럭(CLK_IN)의 주파수를 감지할 수 있는 마진과 메모리 장치가 제공하는 가장 느린 주파수의 클럭의 주기를 고려하여 설정될 수 있다. 이하에서, 소정비는 5로 설정된 경우를 예로 들어 설명한다.
지연 회로(130)는, 타겟 클럭(CLK_5PW)에 동기되어 각각 제 1 내지 제 5 펄스폭을 가지는 제 1 내지 제 5 지연 클럭(DLY_2.5NS, DLY_3.0NS, DLY_3.5NS, DLY_4.5NS, DLY_6.0NS)을 생성할 수 있다. 지연 회로(130)는, 동작 제어 신호(EN)에 따라 활성화될 수 있다. 지연 회로(130)는, 동작 제어 신호(EN)의 활성화 구간 동안, 타겟 클럭(CLK_5PW)의 라이징 에지로부터 각각 제 1 내지 제 5 펄스폭을 가지는 제 1 내지 제 5 지연 클럭(DLY_2.5NS, DLY_3.0NS, DLY_3.5NS, DLY_4.5NS, DLY_6.0NS)을 생성할 수 있다.
한편, DDR4 SDRAM의 경우, 동작 주파수(데이터 전송율)는 800 MHz(DDR4-1600), 933 MHz(DDR4-1866), 1066 MHz(DDR4-2133), 1200 MHz(DDR4-2400), 1333 MHz(DDR4-2667)이고 최근에는 범위가, 1466 MHz(DDR4-2933), 1600 MHz(DDR4-3200), 1750 MHz(DDR4-3500)까지 확장되었다. 제안 발명에서, 내부 클럭(CLK_IN)이 5로 분주되어 타겟 클럭(CLK_5PW)이 생성되는 경우, 제 1 내지 제 5 펄스폭은, 순차적으로 증가되는 지연값으로 2.5 ns, 3 ns, 3.5 ns, 4.5 ns, 6 ns 로 설정될 수 있다. 즉, 제 1 펄스폭은, 데이터 전송율(DATA RATE)이 3500 MT/s 이상인 경우를 검출하기 위해 2.5 ns으로 설정될 수 있다. 제 2 펄스폭은, 데이터 전송율(DATA RATE)이 3200 MT/s 이상 3500 MT/s 미만인 경우를 검출하기 위해 3.0 ns으로 설정될 수 있다. 제 3 펄스폭은, 데이터 전송율(DATA RATE)이 2667 MT/s 이상 3200 MT/s 미만인 경우를 검출하기 위해 3.5 ns으로 설정될 수 있다. 제 4 펄스폭은, 데이터 전송율(DATA RATE)이 2133 MT/s 이상 2667 MT/s 미만인 경우를 검출하기 위해 4.5 ns으로 설정될 수 있다. 제 5 펄스폭은, 데이터 전송율(DATA RATE)이 2133 MT/s 미만인 경우를 검출하기 위해 6.0 ns으로 설정될 수 있다. 하지만, 제안 발명은 이에 한정되지 않으며, 내부 클럭(CLK_IN)의 주파수에 따라 다수 개의 펄스폭이 설정될 수 있다.
동작 제어 회로(120)는, 타겟 클럭(CLK_5PW), 글로벌 리셋 신호(RSTB) 및 클럭 인에이블 신호(CKE)에 따라 동작 제어 신호(EN)를 생성할 수 있다. 동작 제어 회로(120)는, 글로벌 리셋 신호(RSTB)의 비활성화 시점(즉, 라이징 에지)에 따라 동작 제어 신호(EN)를 활성화시키거나, 또는 클럭 인에이블 신호(CKE)의 비활성화 시점(즉, 폴링 에지)으로부터 제 1 시간(D1) 이후에 동작 제어 신호(EN)를 활성화시킬 수 있다. 이 때, 제 1 시간(D1)은, 셀프 리프레시 모드 진입(SRE) 또는 파워 다운 모드 진입(PDE) 이후 유효 클럭 요건(valid clock requirement)인 tCKSRE에 대응되는 시간(예를 들어, min. 10 ns)으로 설정될 수 있다. 즉, 동작 제어 회로(120)는, tCKSRE 동안 내부 클럭(CLK_IN)이 입력될 수 있음을 감안하여, 클럭 인에이블 신호(CKE)가 비활성화된 후 tCKSRE이 지난 시점에 동작 제어 신호(EN)를 활성화시켜 타겟 클럭 생성 회로(110) 및 지연 회로(130)가 동작하도록 제어할 수 있다.
보다 자세하게, 동작 제어 회로(120)는, 피7드백부(122), 제 1 지연부(124) 및 신호 출력부(126)를 포함할 수 있다.
피드백부(122)는, 타겟 클럭(CLK_5PW)에 따라 소정 구간 펄싱하는 피드백 신호(FB_DLY)를 생성할 수 있다. 예를 들어, 피드백부(122)는, 타겟 클럭(CLK_5PW)의 폴링 에지에 응답하여 소정 구간 펄싱하는 피드백 신호(FB_DLY)를 생성할 수 있다.
제 1 지연부(124)는, 클럭 인에이블 신호(CKE)의 비활성화 시점(즉, 폴링 에지)으로부터 제 1 시간(D1) 이후에 소정 구간 펄싱하는 제 1 지연 신호(CKE_DLY)를 생성할 수 있다.
신호 출력부(126)는, 글로벌 리셋 신호(RSTB) 또는 제 1 지연 신호(CKE_DLY)에 따라 활성화되고, 피드백 신호(FB_DLY)에 따라 비활성화되는 동작 제어 신호(EN)를 출력할 수 있다. 예를 들어, 신호 출력부(126)는, 글로벌 리셋 신호(RSTB)의 라이징 에지 또는 제 1 지연 신호(CKE_DLY)의 라이징 에지에 응답하여 동작 제어 신호(EN)를 활성화시키고, 피드백 신호(FB_DLY)라이징 에지에 응답하여 동작 제어 신호(EN)를 비활성화시킬 수 있다.
플래그 검출 회로(140)는, 타켓 클럭(CLK_5PW)에 따라 제 1 내지 제 5 지연 클럭(DLY_2.5NS, DLY_3.0NS, DLY_3.5NS, DLY_4.5NS, DLY_6.0NS)을 필터링하여 제 1 내지 제 5 플래그 신호(S3500, S3200, S2667, S2133, S1600)를 생성하고, 제 1 내지 제 5 플래그 신호(S3500, S3200, S2667, S2133, S1600)를 디코딩하여 제 1 내지 제 4 전류 제어 신호(MAX_CR, HIGH_CR, MID_CR, LOW_CR)를 생성할 수 있다. 플래그 검출 회로(140)는, 글로벌 리셋 신호(RSTB)에 따라 초기화될 수 있다. 플래그 검출 회로(140)는, 클럭 인에이블 신호(CKE)의 비활성화 시점(즉, 폴링 에지)으로부터 제 2 시간(D2) 이후에 버퍼 회로(도 2 의 220, 230, 240)의 전류량이 최소가 되도록 제 1 내지 제 4 전류 제어 신호(MAX_CR, HIGH_CR, MID_CR, LOW_CR)를 생성할 수 있다. 이 때, 제 2 시간(D2)은 제 1 시간(D1) 보다 짧을 수 있다. 제 2 시간(D2)은, 커맨드 경로 디스에이블 지연 시간(command path disable delay, tCPDED)에 대응되는 시간으로, 내부 클럭(CLK_IN)의 소정 주기(예를 들어, 4 tCK) 로 설정될 수 있다. 즉, 플래그 검출 회로(140)는, tCPDED 동안 커맨드/어드레스 신호(C/A)가 추가로 들어올 수 있음을 감안하여, 클럭 인에이블 신호(CKE)가 비활성화된 후 tCPDED이 지난 시점에, 버퍼 회로(220, 230, 240)의 전류량이 최소가 되도록 제 1 내지 제 4 전류 제어 신호(MAX_CR, HIGH_CR, MID_CR, LOW_CR)를 생성할 수 있다.
보다 자세하게, 플래그 검출 회로(140)는, 필터부(150), 디코딩부(160) 및 제 2 지연부(170)를 포함할 수 있다.
필터부(150)는, 타겟 클럭(CLK_5PW)에 따라 제 1 내지 제 5 지연 클럭(DLY_2.5NS, DLY_3.0NS, DLY_3.5NS, DLY_4.5NS, DLY_6.0NS)을 필터링하여 제 1 내지 제 5 플래그 신호(S3500, S3200, S2667, S2133, S1600)를 생성할 수 있다. 필터부(150)는, 글로벌 리셋 신호(RSTB)에 따라 초기화될 수 있다.
제 2 지연부(170)는, 내부 클럭(CLK_IN)에 응답하여 클럭 인에이블 신호(CKE)를 제 1 시간(D1) 보다 짧은 제 2 시간(D2)만큼 지연시켜 제 2 지연 신호(CKE_BUF_LOW)를 생성할 수 있다. 제 2 지연부(170)는, 글로벌 리셋 신호(RSTB)에 따라 초기화될 수 있다.
디코딩부(160)는, 제 1 내지 제 5 플래그 신호(S3500, S3200, S2667, S2133, S1600) 중 인접한 신호들을 조합하여 제 1 내지 제 4 전류 제어 신호(MAX_CR, HIGH_CR, MID_CR, LOW_CR)를 생성하며, 제 2 지연 신호(CKE_BUF_LOW)가 활성화되면 버퍼 회로(220, 230, 240)의 전류량이 최소가 되도록 제 1 내지 제 4 전류 제어 신호(MAX_CR, HIGH_CR, MID_CR, LOW_CR)를 생성할 수 있다. 예를 들어, 디코딩부(160)는, 제 2 지연 신호(CKE_BUF_LOW)가 활성화되면 제 4 전류 제어 신호(LOW_CR)를 활성화시킬 수 있다.
도 4 는 메모리 장치의 데이터 전송률에 따른 전류 소모량과 버퍼 제어 회로(100)의 신호들의 관계를 설명하기 위한 표이다.
도 4 를 참조하면, 메모리 장치의 데이터 전송률에 따른 지연 클럭, 플래그 신호 및 전류 제어 신호의 관계가 도시되어 있다.
데이터 전송율(DATA RATE)이 3500 MT/s 이상인 경우, 제 1 지연 클럭(DLY_2.5NS)이 필터링되고, 이에 대응되는 제 1 플래그 신호(S3500) 및 제 1 전류 제어 신호(MAX_CR)가 활성화될 수 있다. 데이터 전송율(DATA RATE)이 3200 MT/s 이상 3500 MT/s 미만인 경우, 제 1 지연 클럭(DLY_2.5NS) 및 제 2 지연 클럭(DLY_3.0NS)이 필터링되고, 이에 대응되는 제 1 및 제 2 플래그 신호(S3500, S3200) 및 제 2 전류 제어 신호(HIGH_CR)가 활성화될 수 있다. 데이터 전송율(DATA RATE)이 2667 MT/s 이상 3200 MT/s 미만인 경우, 제 1 내지 제 3 지연 클럭(DLY_2.5NS, DLY_3.0NS, DLY_3.5NS)이 필터링되고, 이에 대응되는 제 1 내지 제 3 플래그 신호(S3500, S3200, S2667) 및 제 3 전류 제어 신호(MID_CR)가 활성화될 수 있다. 데이터 전송율(DATA RATE)이 2133 MT/s 이상 2667 MT/s 미만인 경우, 제 1 내지 제 4 지연 클럭(DLY_2.5NS, DLY_3.0NS, DLY_3.5NS, DLY_4.5NS)이 필터링되고, 이에 대응되는 제 1 내지 제 4 플래그 신호(S3500, S3200, S2667, S2133) 및 제 4 전류 제어 신호(LOW_CR)가 활성화될 수 있다. 데이터 전송율(DATA RATE)이 2133 MT/s 미만인 경우, 제 1 내지 제 5 지연 클럭(DLY_2.5NS, DLY_3.0NS, DLY_3.5NS, DLY_4.5NS, DLY_6.0NS)이 모두 필터링되고, 이에 대응되는 제 1 내지 제 5 플래그 신호(S3500, S3200, S2667, S2133, S1600)가 모두 활성화되고, 제 1 내지 제 4 전류 제어 신호(MAX_CR, HIGH_CR, MID_CR, LOW_CR)는 모두 비활성화될 수 있다.
도 5 는 본 발명의 실시예에 따른 버퍼 회로의 상세 구성이다. 버퍼 회로는, 도 2 의 데이터 입력 버퍼(220), 커맨드/어드레스(C/A) 입력 버퍼(230) 및 제어 신호 입력 버퍼(240)를 포함할 수 있으며, 도 5 의 버퍼 회로는, 커맨드/어드레스 입력 버퍼(230)를 예로 들어 설명하기로 한다.
도 5 를 참조하면, C/A 입력 버퍼(230)는, 차동 증폭부(232) 및 전류량 조절부(234)를 포함할 수 있다.
차동 증폭부(232)는, 기준 전압(VREF)과 어드레스/커맨드 신호(C/A)를 차동 증폭하여 내부 커맨드/어드레스 신호(C/A_IN)를 출력할 수 있다. 전류량 조절부(234)는, 제 1 내지 제 4 전류 제어 신호(MAX_CR, HIGH_CR, MID_CR, LOW_CR)에 따라 차동 증폭부(232)에 제공되는 전류량을 조절할 수 있다.
차동 증폭부(232)는, 위들러 전류 소스(WIDLAR CURRENT SOURCE)로 구현될 수 있다. 예를 들어, 차동 증폭부(232)는, 전원전압(VDD)단과 제 2 출력 노드(OUT2) 사이에 연결된 제 1 저항 소자(RU1), 전원전압(VDD)단과 제 1 출력 노드(OUT1) 사이에 연결된 제 2 저항소자(RU2), 커맨드/어드레스 신호(C/A)에 응답하여 제 2 출력 노드(OUT2)와 공통 노드(COMN) 사이에서 전류 경로(current path)를 형성하기 위해 병렬 연결된 제 1 및 제 2 트랜지스터(N1, N2), 기준 전압(VREF)에 응답하여 제 1 출력 노드(OUT1)와 공통 노드(COMN) 사이에서 전류 경로를 형성하기 위한 제 3 트랜지스터(N3) 및 공통 노드(COMN)와 접지전압(VSS)단 사이에 연결되어 바이어스를 공급하는 전류 소스(CS1)를 포함할 수 있다. 제 1 출력 노드(OUT1)에서 내부 커맨드/어드레스 신호(C/A_IN)가 출력될 수 있다.
전류량 조절부(234)는, 각각 제 1 내지 제 4 전류 제어 신호(MAX_CR, HIGH_CR, MID_CR, LOW_CR)에 응답하여 제 1 출력 노드(OUT1)와 공통 노드(COMN) 사이에 흐르는 전류량을 조절하기 위한 제 1 내지 제 4 제어 트랜지스터(CN1~CN4)를 포함할 수 있다. 제 1 전류 제어 신호(MAX_CR)를 입력받는 제 1 제어 트랜지스터(CN1)의 크기(W/L, x8)는 제 2 전류 제어 신호(HIGH_CR)를 입력받는 제 2 제어 트랜지스터(CN2)의 크기(x6) 보다 크고, 제 2 제어 트랜지스터(CN2)의 크기(x6)는 제 3 전류 제어 신호(MID_CR)를 입력받는 제 3 제어 트랜지스터(CN3)의 크기(x4) 보다 크고, 제 3 제어 트랜지스터(CN3)의 크기(x4)는 제 4 전류 제어 신호(LOW_CR)를 입력받는 제 4 제어 트랜지스터(CN4)의 크기(x2) 보다 클 수 있다.
참고로, 차동 증폭부(232)의 제 1 및 제 2 트랜지스터(N1, N2)의 크기는, 전류량 조절부(234)의 제 1 내지 제 4 제어 트랜지스터(CN1~CN4)와의 미스매치를 최소화하도록 설정(예를 들어, W/L = x8)될 수 있다. 하지만, 이는 하나의 예시일 뿐 제 1 및 제 2 트랜지스터(N1, N2)의 개수 및 크기는 조절될 수 있다.
상기와 같은 구성으로, 전류량 조절부(234)는, 제 1 전류 제어 신호(MAX_CR)가 활성화될 때, 가장 큰 전류량을 차동 증폭부(232)로 추가 제공하고, 제 4 전류 제어 신호(LOW_CR)가 활성화될 때, 가장 작은 전류량(이하, 최소 전류량이라고 한다)을 차동 증폭부(232)로 추가 제공하고, 제 1 내지 제 4 전류 제어 신호(MAX_CR, HIGH_CR, MID_CR, LOW_CR)가 모두 비활성화될 때, 차동 증폭부(232)로 제공되는 추가 전류량이 없도록 제어할 수 있다. 이에 따라, 도 4 에 도시된 바와 같이, 고속 동작을 수행할 때 전류량이 증가하도록 버퍼 회로를 제어할 수 있다.
이하, 도면을 참조하여, 제안 발명의 버퍼 제어 회로(100)의 상세 구성에 대해 설명하기로 한다.
도 6 은 도 3 의 타겟 클럭 생성 회로(110)의 상세 구성도 이다.
도 6 을 참조하면, 타겟 클럭 생성 회로(110)는, 셋 신호 생성부(112), 리셋 신호 생성부(114) 및 래치부(116)를 포함할 수 있다.
셋 신호 생성부(112)는, 동작 제어 신호(EN) 및 내부 클럭(CLK_IN)에 따라 셋 신호(SET)를 생성할 수 있다. 셋 신호 생성부(112)는, 동작 제어 신호(EN)의 활성화 구간 동안 내부 클럭(CLK_IN)을 셋 신호(SET)로 출력할 수 있다. 셋 신호 생성부(112)는, 동작 제어 신호(EN) 및 내부 클럭(CLK_IN)을 입력받아 앤드 연산하여 셋 신호(SET)를 출력하는 로직 게이트들을 포함할 수 있다.
리셋 신호 생성부(114)는, 내부 클럭(CLK_IN)을 카운팅하여 멀티-비트의 카운팅 신호(CLK_CNT<0:2>)를 생성하고, 카운팅 신호(CLK_CNT<0:2>)가 타겟 값에 도달하면, 로컬 리셋 신호(RESET)를 생성할 수 있다.
보다 상세하게, 리셋 신호 생성부(114)는, 카운팅부(114A) 및 신호 조합부(114B)를 포함할 수 있다.
카운팅부(114A)는, 내부 클럭(CLK_IN)의 토글링 수를 카운팅하여 멀티-비트의 카운팅 신호(CLK_CNT<0:2>)를 생성할 수 있다. 카운팅부(114A)는, 내부 클럭(CLK_IN)을 입력받아 분주하여 카운팅 신호(CLK_CNT<0:2>)의 각 비트를 출력하는 제 1 내지 제 3 카운터(CTR1~CTR3)를 포함할 수 있다.
신호 조합부(114B)는, 카운팅 신호(CLK_CNT<0:2>)의 카운팅 값이 타겟 값(예를 들어, 6)에 도달하면 일정 구간 펄싱하는 로컬 리셋 신호(RESET)를 출력할 수 있다. 예를 들어, 신호 조합부(114B)는, 제 2 카운터(CTR2)로부터 출력되는 카운팅 신호(CLK_CNT<0:2>)의 제 2 비트(CLK_CNT<1>)와 제 3 카운터(CTR3)로부터 출력되는 제 3 비트(CLK_CNT<2>)를 앤드 연산하는 로직 게이트들을 포함할 수 있다.
래치부(116)는, 셋 신호(SET)에 따라 활성화 상태를 유지하고, 로컬 리셋 신호(RESET)에 따라 비활성화 상태를 유지하는 타겟 클럭(CLK_5PW)을 출력할 수 있다. 바람직하게, 래치부(116)는, SR 래치를 구성하는 로직 게이트들을 포함할 수 있다.
상기의 구성으로, 타겟 클럭 생성 회로(110)는, 동작 제어 신호(EN)의 활성화 구간 동안 내부 클럭(CLK_IN)의 5배의 주기를 가지는 타겟 클럭(CLK_5PW)을 생성할 수 있다.
도 7a 는 도 3 의 동작 제어 회로(120)의 제 1 지연부(124)의 상세 회로도 이다.
도 7a 를 참조하면, 제 1 지연부(124)는, 로직 딜레이(124A), RC 딜레이(124B) 및 펄스 컴바이너(124C)를 포함할 수 있다.
로직 딜레이(124A)는, 짝수개의 인버터 체인으로 구성되어, 클럭 인에이블 신호(CKE)를 제 3 시간(D3) 만큼 지연시켜 제 3 지연 신호(CKE_D3)를 출력할 수 있다.
RC 딜레이(124B)는, 저항과 캐패시터로 구성되어, 제 3 지연 신호(CKE_D3)를 제 4 시간(D4) 만큼 지연시켜 제 4 지연 신호(CKE_D4)를 출력할 수 있다. 예를 들어, RC 딜레이(124B)는, 전원전압(VDD)단과 제 1 노드(ND1) 사이에 연결되어 제 3 지연 신호(CKE_D3)를 게이트로 입력받는 제 1 풀업 트랜지스터(PU1), 제 1 노드(ND1)와 일단이 연결된 제 1 저항(R1), 제 1 저항(R1)의 타단과 접지전압(VSS)단 사이에 연결되어 제 3 지연 신호(CKE_D3)를 게이트로 입력받는 제 1 풀다운 트랜지스터(PD1), 제 1 노드(ND1)와 접지전압(VSS)단 사이에 연결된 제 1 캐패시터(C1), 전원전압(VDD)단과 제 2 노드(ND2) 사이에 연결되어 제 1 노드(ND1)의 신호를 게이트로 입력받는 제 2 풀업 트랜지스터(PU2), 제 2 노드(ND2)와 일단이 연결된 제 2 저항(R2), 제 2 저항(R2)의 타단과 접지전압(VSS)단 사이에 연결되어 제 1 노드(ND1)의 신호를 게이트로 입력받는 제 2 풀다운 트랜지스터(PD2) 및 제 2 노드(ND2)와 전원전압(VDD)단 사이에 연결된 제 2 캐패시터(C2)를 포함할 수 있다. 제 2 노드(ND2)로부터 제 4 지연 신호(CKE_D4)가 출력될 수 있다.
펄스 컴바이너(124C)는, 제 3 지연 신호(CKE_D3)와 제 4 지연 신호(CKE_D4)를 조합하여 제 1 지연 신호(CKE_DLY)를 출력할 수 있다. 펄스 컴바이너(124C)는, 제 3 지연 신호(CKE_D3)와 제 4 지연 신호(CKE_D4)를 노아 연산하는 로직 게이트를 포함할 수 있다. 따라서, 펄스 컴바이너(124C)는, 제 3 지연 신호(CKE_D3)와 제 4 지연 신호(CKE_D4)가 모두 로직 로우 레벨인 구간 동안 펄싱하는 제 1 지연 신호(CKE_DLY)를 출력할 수 있다.
상기의 구성으로, 제 1 지연부(124)는, 클럭 인에이블 신호(CKE)의 비활성화 시점으로부터 제 3 시간(D3) 및 제 4 시간(D4)를 더한 시간 후에 소정 구간 펄싱하는 제 1 지연 신호(CKE_DLY)를 생성할 수 있다. 즉, 제 1 시간(D1)은, 제 3 시간(D3) 및 제 4 시간(D4)의 합으로 설정될 수 있다. 이 때, RC 딜레이(124B)의 지연량(즉, 제 4 시간(D4))이 로직 딜레이(124A)의 지연량(즉, 제 3 시간(D3)) 보다 상대적으로 크기 때문에, 제 1 시간(D1)은 제 4 시간(D4)에 의해 결정될 수 있다.
도 7b 는 도 3 의 동작 제어 회로(120)의 및 신호 출력부(126)의 상세 회로도 이다.
도 7b 를 참조하면, 신호 출력부(126)는, 글로벌 리셋 신호(RSTB) 및 제 1 지연 신호(CKE_DLY)를 오아 연산하는 로직 게이트(126A)와, 로직 게이트(126A)의 출력에 따라 활성화되고, 피드백 신호(FB_DLY)에 따라 비활성화되는 동작 제어 신호(EN)를 출력하는 출력기(OUTPUTTER, 126B)를 포함할 수 있다. 출력기(126B)는 SR 래치로 구성될 수 있다.
도 8 은 도 6 및 도 7 의 타겟 클럭 생성 회로(110) 및 동작 제어 회로(120)의 동작을 설명하기 위한 타이밍도 이다.
도 8 에는, 파워업 후 글로벌 리셋 신호(RSTB)가 로직 로우 레벨로 펄싱하는 경우(CASE1)와, 파워 다운 구간 혹은 셀프 리프레시 구간 진입 시 클럭 인에이블 신호(CKE)가 로직 로우 레벨로 비활성화되는 경우(CASE2)가 도시되어 있다.
먼저, CASE1의 경우, 동작 제어 회로(120)의 신호 출력부(126)는, 글로벌 리셋 신호(RSTB)의 비활성화 시점(즉, 라이징 에지)에 따라 동작 제어 신호(EN)를 활성화시킨다. 이 때, 클럭 인에이블 신호(CKE)가 로직 하이 레벨로 활성화되면 내부 클럭(CLK_IN)은 토글링을 시작한다.
타겟 클럭 생성 회로(110)의 셋 신호 생성부(112)는, 동작 제어 신호(EN)의 활성화 구간 동안 내부 클럭(CLK_IN)을 셋 신호(SET)로 출력하고, 래치부(116)는, 셋 신호(SET)에 따라 타겟 클럭(CLK_5PW)을 활성화시킨다. 한편, 리셋 신호 생성부(114)는, 내부 클럭(CLK_IN)을 카운팅하여 멀티-비트의 카운팅 신호(CLK_CNT<0:2>)를 생성하고, 카운팅 신호(CLK_CNT<0:2>)가 타겟 값에 도달하면 로컬 리셋 신호(RESET)를 생성한다. 래치부(116)는, 로컬 리셋 신호(RESET)에 따라 타겟 클럭(CLK_5PW)을 비활성화시킨다.
동작 제어 회로(120)의 피드백부(122)는, 타겟 클럭(CLK_5PW)의 폴링 에지에 응답하여 소정 구간 펄싱하는 피드백 신호(FB_DLY)를 생성하고, 신호 출력부(126)는, 피드백 신호(FB_DLY)에 따라 동작 제어 신호(EN)를 비활성화시킬 수 있다. 이에 따라, 동작 제어 신호(EN)의 활성화 구간 동안 내부 클럭(CLK_IN)의 5배의 주기를 가지는 타겟 클럭(CLK_5PW)이 생성될 수 있다.
CASE2의 경우, 제 1 지연부(124)의 로직 딜레이(124A)는 클럭 인에이블 신호(CKE)를 제 3 시간(D3) 만큼 지연시켜 제 3 지연 신호(CKE_D3)를 출력하고, RC 딜레이(124B)는, 제 3 지연 신호(CKE_D3)를 제 4 시간(D4) 만큼 지연시켜 제 4 지연 신호(CKE_D4)를 출력한다. 펄스 컴바이너(124C)는, 제 3 지연 신호(CKE_D3)와 제 4 지연 신호(CKE_D4)를 조합하여 제 1 지연 신호(CKE_DLY)를 출력한다. 이에 따라, 제 1 지연부(124)는, 클럭 인에이블 신호(CKE)의 비활성화 시점으로부터 제 1 시간(D1, 약 10ns) 후에 소정 구간 펄싱하는 제 1 지연 신호(CKE_DLY)를 생성할 수 있다. 참고로, 스펙에 따라 클럭 인에이블 신호(CKE)가 비활성화되더라도 내부 클럭(CLK_IN)은 소정 클럭 토글링한다.
동작 제어 회로(120)의 신호 출력부(126)는, 제 1 지연 신호(CKE_DLY)의 비활성화 시점(즉, 라이징 에지)에 따라 동작 제어 신호(EN)를 활성화시킨다. 이후, 파워 다운 구간 혹은 셀프 리프레시 구간 탈출 시 클럭 인에이블 신호(CKE)가 로직 하이 레벨로 활성화되면, 내부 클럭(CLK_IN)이 토글링을 시작한다.
타겟 클럭 생성 회로(110)의 셋 신호 생성부(112)는, 동작 제어 신호(EN)의 활성화 구간 동안 내부 클럭(CLK_IN)을 셋 신호(SET)로 출력하고, 래치부(116)는, 셋 신호(SET)에 따라 타겟 클럭(CLK_5PW)을 활성화시킨다. 한편, 리셋 신호 생성부(114)는, 카운팅 신호(CLK_CNT<0:2>)가 타겟 값에 도달하면 로컬 리셋 신호(RESET)를 생성한다. 래치부(116)는, 로컬 리셋 신호(RESET)에 타겟 클럭(CLK_5PW)을 비활성화시킨다.
피드백부(122)는, 타겟 클럭(CLK_5PW)의 폴링 에지에 응답하여 소정 구간 펄싱하는 피드백 신호(FB_DLY)를 생성하고, 신호 출력부(126)는, 피드백 신호(FB_DLY)에 따라 동작 제어 신호(EN)를 비활성화시킬 수 있다. 이에 따라, 동작 제어 신호(EN)의 활성화 구간 동안 내부 클럭(CLK_IN)의 5배의 주기를 가지는 타겟 클럭(CLK_5PW)이 생성될 수 있다.
도 9 는 도 3 의 지연 회로(130)의 상세 구성도 이다.
도 9 를 참조하면, 지연 회로(130)는, 직렬 연결된 제 1 내지 5 펄스 생성부(130A~130E)를 포함할 수 있다.
제 1 펄스 생성부(130A)는, 동작 제어 신호(EN)에 따라 활성화되며, 타겟 클럭(CLK_5PW)의 라이징 에지로부터 제 1 펄스폭(예를 들어, 2.5 ns)을 가지는 제 1 지연 클럭(DLY_2.5NS)을 출력할 수 있다. 제 2 내지 제 5 펄스 생성부(130B~130E)는, 앞단의 신호를 입력받아, 타겟 클럭(CLK_5PW)의 라이징 에지로부터 제 2 내지 제 5 펄스폭을 가지는 제 2 내지 제 5 지연 클럭(DLY_3.0NS, DLY_3.5NS, DLY_4.5NS, DLY_6.0NS)을 각각 출력할 수 있다.
도 10 은 도 9 의 제 1 펄스 생성부(130A)의 상세 구성도 이다.
도 10 을 참조하면, 제 1 펄스 생성부(130A)는, RC 딜레이(132) 및 펄스 출력기(134)를 포함할 수 있다.
RC 딜레이(132)는, 저항과 캐패시터로 구성되어, 타겟 클럭(CLK_5PW)를 소정 시간 지연시켜 제 5 지연 신호(CLK_5PW_D5)를 출력할 수 있다. 도 10 의 RC 딜레이(132)는, 도 7a 에서 설명된 제 1 지연부(124)의 RC 딜레이(124B)와 실질적으로 동일한 구성을 가질 수 있다. RC 딜레이(132)는 제 1 펄스폭(예를 들어, 2.5 ns)에 대응하는 지연값을 가질 수 있다.
펄스 출력기(134)는, 동작 제어 신호(EN)에 따라 활성화되며, 타겟 클럭(CLK_5PW)에 따라 활성화되고, 제 5 지연 신호(CLK_5PW_D5)에 따라 비활성화되는 제 1 지연 클럭(DLY_2.5NS)을 출력할 수 있다. 펄스 출력기(134)는 SR 래치로 구성될 수 있다.
한편, 제 2 내지 제 5 펄스 생성부(130B~130E)는, 동작 제어 신호(EN)를 입력받는 점을 제외하고, 제 1 펄스 생성부(130A)와 실질적으로 동일한 구성을 가질 수 있다.
이 경우, 제 2 펄스 생성부(130B)의 RC 딜레이는 0.5 ns에 대응하는 지연값을 가질 수 있다. 따라서, 제 2 펄스 생성부(130B)는, 타겟 클럭(CLK_5PW)의 라이징 에지로부터 제 2 펄스폭(예를 들어, 3.0 ns)을 가지는 제 2 지연 클럭(DLY_3.0NS)을 출력할 수 있다. 즉, 제 1 펄스 생성부 (130A)의 RC 딜레이와 제 2 펄스 생성부 (130B)의 RC 딜레이의 합산 지연값이 제 2 펄스폭으로 설정될 수 있다.
이러한 방식으로, 제 3 펄스 생성부(130C)의 RC 딜레이는 0.5 ns에 대응하는 지연값을 가지고, 타겟 클럭(CLK_5PW)의 라이징 에지로부터 제 3 펄스폭(예를 들어, 3.5 ns)을 가지는 제 3 지연 클럭(DLY_3.5NS)을 출력할 수 있다. 제 4 펄스 생성부(130D)의 RC 딜레이는 1.0 ns에 대응하는 지연값을 가지고, 타겟 클럭(CLK_5PW)의 라이징 에지로부터 제 4 펄스폭(예를 들어, 4.5 ns)을 가지는 제 4 지연 클럭(DLY_4.5NS)을 출력할 수 있다. 제 5 펄스 생성부(130E)의 RC 딜레이는 1.5 ns에 대응하는 지연값을 가지고, 타겟 클럭(CLK_5PW)의 라이징 에지로부터 제 5 펄스폭(예를 들어, 6.0 ns)을 가지는 제 5 지연 클럭(DLY_6.0NS)을 출력할 수 있다.
도 11 은 도 3 의 플래그 검출 회로(140)의 필터부(150) 및 디코딩부(160)의 상세 회로도 이다.
도 11 을 참조하면, 필터부(150)는, 제 1 내지 제 5 플립플롭(DFF1~DFF5) 및 제 1 내지 제 6 인버터(INV1~INV6)를 포함할 수 있다.
제 1 내지 제 5 플립플롭(DFF1~DFF5)은, 제 1 인버터(INV1)에 의해 반전된 타겟 클럭(CLK_5PW), 즉, 타겟 클럭(CLK_5PW)의 폴링 에지에 따라 제 1 내지 제 5 지연 클럭(DLY_2.5NS, DLY_3.0NS, DLY_3.5NS, DLY_4.5NS, DLY_6.0NS)을 각각 래치할 수 있다. 제 1 내지 제 5 플립플롭(DFF1~DFF5)은 글로벌 리셋 신호(RSTB)에 따라 리셋 될 수 있다. 제 2 내지 제 6 인버터(INV2~INV6)는, 제 1 내지 제 5 플립플롭(DFF1~DFF5)의 출력을 각각 반전하여 제 1 내지 제 5 플래그 신호(S3500, S3200, S2667, S2133, S1600)를 출력할 수 있다.
디코딩부(160)는, 제 1 비교부(160A), 제 2 비교부(160B) 및 마스킹부(160C)를 포함할 수 있다.
제 1 비교부(160A)는, 인접한 플래그 신호가 서로 다를 때 활성화되는 제 1 내지 제 4 비교 신호(COMP1~COMP4)를 출력할 수 있다. 제 1 비교부(160A)는, 제 1 내지 제 5 플래그 신호(S3500, S3200, S2667, S2133, S1600) 중 인접한 신호들을 입력받아 XOR 연산하는 제 1 내지 제 4 XOR 게이트(XR1~XR4)를 포함할 수 있다. 예를 들어, 제 2 XOR 게이트(XR2)는, 제 2 플래그 신호(S3200)와 제 3 플래그 신호(S2667)가 서로 다를 때 로직 하이 레벨로 활성화되는 제 2 비교 신호(COMP2)를 출력할 수 있다.
제 2 비교부(160B)는, 제 1 내지 제 4 비교 신호(COMP1~COMP4)와 제 1 내지 제 4 플래그 신호(S3500, S3200, S2667, S2133)를 각각 비교하여 제 1 내지 제 4 예비 제어 신호(PMAX_CR, PHIGH_CR, PMID_CR, PLOW_CR)를 출력할 수 있다. 제 2 비교부(160B)는, 제 1 내지 제 4 비교 신호(COMP1~COMP4)에 각각 대응되는 제 1 내지 제 4 AND 게이트(AD1~AD4)를 포함할 수 있다. 제 1 내지 제 4 AND 게이트(AD1~AD4)는, 제 1 내지 제 4 비교 신호(COMP1~COMP4) 중 대응되는 비교 신호 및 제 1 내지 제 4 플래그 신호(S3500, S3200, S2667, S2133) 중 하나를 앤드 연산하여 제 1 내지 제 4 예비 제어 신호(PMAX_CR, PHIGH_CR, PMID_CR, PLOW_CR)를 출력할 수 있다. 예를 들어, 제 2 AND 게이트(AD2)는, 제 2 비교 신호(COMP2) 및 제 2 플래그 신호(S3200)가 모두 활성화될 때 활성화되는 제 2 예비 제어 신호(PHIGH_CR)를 출력할 수 있다.
마스킹부(160C)는, 제 2 지연 신호(CKE_BUF_LOW)에 따라 제 1 내지 제 4 예비 제어 신호(PMAX_CR, PHIGH_CR, PMID_CR, PLOW_CR)를 마스킹하여 제 1 내지 제 4 전류 제어 신호(MAX_CR, HIGH_CR, MID_CR, LOW_CR)를 출력할 수 있다. 마스킹부(160C)는, 제 2 지연 신호(CKE_BUF_LOW)가 로직 하이 레벨로 활성화되면, 제 1 내지 제 4 예비 제어 신호(PMAX_CR, PHIGH_CR, PMID_CR, PLOW_CR)에 상관없이 제 1 내지 제 4 전류 제어 신호(MAX_CR, HIGH_CR, MID_CR, LOW_CR)를 특정 로직 레벨(예를 들어, 0001)로 고정시켜 출력할 수 있다. 마스킹부(160C)는, 제 2 지연 신호(CKE_BUF_LOW)가 로직 로우 레벨로 비활성화되면, 제 1 내지 제 4 예비 제어 신호(PMAX_CR, PHIGH_CR, PMID_CR, PLOW_CR)를 제 1 내지 제 4 전류 제어 신호(MAX_CR, HIGH_CR, MID_CR, LOW_CR)로 출력할 수 있다. 마스킹부(160C)는, 제 2 지연 신호(CKE_BUF_LOW)와 제 1 내지 제 4 예비 제어 신호(PMAX_CR, PHIGH_CR, PMID_CR, PLOW_CR)를 각각 앤드 연산하는 로직 게이트들(ND1~ND4, INV8~INV11)을 포함할 수 있다.
상기의 구성으로, 필터부(150)는, 제 1 내지 제 5 지연 클럭(DLY_2.5NS, DLY_3.0NS, DLY_3.5NS, DLY_4.5NS, DLY_6.0NS) 중, 타겟 클럭(CLK_5PW)보다 펄스폭이 작은 클럭만을 필터링하여 제 1 내지 제 5 플래그 신호(S3500, S3200, S2667, S2133, S1600)를 출력하고, 디코딩부(160)는, 제 1 내지 제 5 플래그 신호(S3500, S3200, S2667, S2133, S1600)를 디코딩하여 제 1 내지 제 4 전류 제어 신호(MAX_CR, HIGH_CR, MID_CR, LOW_CR)를 생성할 수 있다. 이 때, 디코딩부(160)는, 클럭 인에이블 신호(CKE)의 비활성화 시점으로부터 제 2 시간(D2) 이후에 제 4 전류 제어 신호(LOW_CR)를 활성화시켜 출력함으로써 버퍼 회로(220, 230, 240)의 전류량이 최소가 되도록 제어할 수 있다.
도 12 은 도 3 의 플래그 검출 회로(140)의 제 2 지연부(170)의 상세 회로도 이다.
도 12 를 참조하면, 제 2 지연부(170)는, 직렬로 연결된 제 1 내지 제 4 플립플롭(DFF6~DFF9)을 포함할 수 있다.
제 1 내지 제 4 플립플롭(DFF6~DFF9)은, 내부 클럭(CLK_IN)에 응답하여 클럭 인에이블 신호(CKE)를 순차적으로 지연시켜 제 2 지연 신호(CKE_BUF_LOW)를 출력할 수 있다. 제 1 내지 제 4 플립플롭(DFF6~DFF9)은, 글로벌 리셋 신호(RSTB)에 따라 초기화될 수 있다. 제 1 내지 제 4 플립플롭(DFF6~DFF9)은, 클럭 인에이블 신호(CKE)을 내부 클럭(CLK_IN)의 4 tCK 만큼 지연시켜 제 2 지연 신호(CKE_BUF_LOW)로 출력할 수 있다.
이하, 도 2 내지 도 13 을 참조하여 버퍼 제어 회로(100)의 동작을 설명하기로 한다.
도 13 은 본 발명의 실시예에 따른 버퍼 제어 회로(100)의 동작을 설명하기 위한 타이밍도 이다.
도 13 을 참조하면, 파워업 후 글로벌 리셋 신호(RSTB)가 로직 로우 레벨로 펄싱하는 경우(CASE1)와, 파워 다운 구간 혹은 셀프 리프레시 구간 진입 시 클럭 인에이블 신호(CKE)가 로직 로우 레벨로 비활성화되는 경우(CASE2)가 도시되어 있다.
먼저, CASE1의 경우, 동작 제어 회로(120)는, 글로벌 리셋 신호(RSTB)의 비활성화 시점(즉, 라이징 에지)에 따라 동작 제어 신호(EN)를 활성화시킨다. 클럭 버퍼(210)는 클럭 인에이블 신호(CKE)의 활성화 구간 동안 정 클럭 신호(CLK_T) 및 부 클럭 신호(CLK_C)을 차동 증폭하여 내부 클럭(CLK_IN)을 출력한다. 이 때, 클럭 인에이블 신호(CKE)가 활성화 상태를 유지하고 있으므로, 제 1 지연 신호(CKE_DLY)는 로직 로우 레벨로 고정되고, 제 2 지연 신호(CKE_BUF_LOW)는 로직 하이 레벨로 고정될 수 있다.
타겟 클럭 생성 회로(110)는, 동작 제어 신호(EN)의 활성화 구간 동안 내부 클럭(CLK_IN)의 5배의 주기를 가지는 타겟 클럭(CLK_5PW)을 생성한다. 지연 회로(130)는, 동작 제어 신호(EN)의 활성화 구간 동안, 타겟 클럭(CLK_5PW)의 라이징 에지로부터 각각 제 1 내지 제 5 펄스폭을 가지는 제 1 내지 제 5 지연 클럭(DLY_2.5NS, DLY_3.0NS, DLY_3.5NS, DLY_4.5NS, DLY_6.0NS)을 생성한다.
데이터 전송율(DATA RATE)이 3500 MT/s 이상인 경우, 필터부(150)는, 제 1 내지 제 5 지연 클럭(DLY_2.5NS, DLY_3.0NS, DLY_3.5NS, DLY_4.5NS, DLY_6.0NS) 중, 타겟 클럭(CLK_5PW)보다 펄스폭이 작은 제 1 지연 클럭(DLY_2.5NS)만을 필터링하여, 제 1 플래그 신호(S3500)를 로직 하이 레벨로 출력할 수 있다. 디코딩부(160)는, 제 1 내지 제 5 플래그 신호(S3500, S3200, S2667, S2133, S1600)를 디코딩하여 제 1 전류 제어 신호(MAX_CR)를 활성화시켜 출력할 수 있다. 이에 따라, 버퍼 회로(220, 230, 240)의 전류량 조절부(234)는, 가장 큰 전류량을 차동 증폭부(232)로 추가 제공하여 고주파 동작 시 데이터 아이(DATA EYE)를 확보하여 신호 충실도(SI)를 최적화할 수 있다.
반면, 데이터 전송율(DATA RATE)이 2133 MT/s 미만인 경우, 필터부(150)는, 타겟 클럭(CLK_5PW)보다 펄스폭이 작은 제 1 내지 제 5 지연 클럭(DLY_2.5NS, DLY_3.0NS, DLY_3.5NS, DLY_4.5NS, DLY_6.0NS)를 모두 필터링하여, 제 1 내지 제 5 플래그 신호(S3500, S3200, S2667, S2133, S1600)를 모두 로직 하이 레벨로 출력할 수 있다. 디코딩부(160)는, 제 1 내지 제 5 플래그 신호(S3500, S3200, S2667, S2133, S1600)를 디코딩하여 제 1 내지 제 4 전류 제어 신호(MAX_CR, HIGH_CR, MID_CR, LOW_CR)는 모두 비활성화시켜 출력할 수 있다. 이에 따라, 버퍼 회로(220, 230, 240)의 전류량 조절부(234)는, 차동 증폭부(232)로 제공되는 추가 전류량이 없도록 제어하여 저주파 동작 시 전류 소모를 감소시킬 수 있다.
CASE2의 경우, 스펙에 따라 클럭 인에이블 신호(CKE)가 비활성화되더라도 내부 클럭(CLK_IN)은 소정 클럭 토글링한다. 클럭 인에이블 신호(CKE)가 비활성화되면, 제 2 지연부(170)는, 내부 클럭(CLK_IN)에 응답하여 클럭 인에이블 신호(CKE)를 제 2 시간(D2, 4 tCK)만큼 지연시켜 제 2 지연 신호(CKE_BUF_LOW)를 생성할 수 있다. 디코딩부(160)는, 제 2 지연 신호(CKE_BUF_LOW)가 활성화되면 제 4 전류 제어 신호(LOW_CR)를 활성화시켜 출력한다. 이에 따라, 전류량 조절부(234)는, 차동 증폭부(232)로 제공되는 전류량이 최소가 되도록 제어하여 디폴트로 소모되는 전류 소모를 감소시킬 수 있다.
제 1 지연부(124)는, 클럭 인에이블 신호(CKE)의 비활성화 시점으로부터 제 1 시간(D1, 약 10ns) 후에 소정 구간 펄싱하는 제 1 지연 신호(CKE_DLY)를 생성한다. 동작 제어 회로(120)는, 제 1 지연 신호(CKE_DLY)에 따라 동작 제어 신호(EN)를 활성화시킨다.
타겟 클럭 생성 회로(110)는, 동작 제어 신호(EN)의 활성화 구간 동안 내부 클럭(CLK_IN)의 5배의 주기를 가지는 타겟 클럭(CLK_5PW)을 생성한다. 지연 회로(130)는, 동작 제어 신호(EN)의 활성화 구간 동안 제 1 내지 제 5 지연 클럭(DLY_2.5NS, DLY_3.0NS, DLY_3.5NS, DLY_4.5NS, DLY_6.0NS)을 생성한다.
데이터 전송율(DATA RATE)이 3500 MT/s 이상인 경우, 플래그 검출 회로(140)는, 제 1 전류 제어 신호(MAX_CR)를 활성화시켜 출력하고, 전류량 조절부(234)는, 차동 증폭부(232)로 제공되는 추가 전류량이 없도록 제어하여 저주파 동작 시 전류 소모를 감소시킬 수 있다.
반면, 데이터 전송율(DATA RATE)이 2133 MT/s 미만인 경우, 플래그 검출 회로(140)는, 제 1 내지 제 4 전류 제어 신호(MAX_CR, HIGH_CR, MID_CR, LOW_CR)는 모두 비활성화시켜 출력하고, 전류량 조절부(234)는, 차동 증폭부(232)로 제공되는 전류량이 최소가 되도록 제어하여 디폴트로 소모되는 전류 소모를 감소시킬 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

Claims (21)

  1. 내부 클럭을 소정비로 분주하여 타겟 클럭을 생성하는 타겟 클럭 생성 회로;
    상기 타겟 클럭에 동기되어 순차적으로 증가하는 제 1 내지 제 N 펄스폭을 가지는 제 1 내지 제 N 지연 클럭을 생성하는 지연 회로;
    상기 타겟 클럭에 따라 상기 제 1 내지 제 N 지연 클럭을 필터링하여 제 1 내지 제 N 플래그 신호를 생성하고, 상기 제 1 내지 제 N 플래그 신호를 디코딩하여 제 1 내지 제 N-1 전류 제어 신호를 생성하는 플래그 검출 회로; 및
    상기 제 1 내지 제 N-1 전류 제어 신호에 따라 전류량을 조절하고, 상기 조절된 전류량을 이용하여 입력 신호를 버퍼링하는 버퍼 회로
    를 포함하는 메모리 장치.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 타겟 클럭, 글로벌 리셋 신호 및 클럭 인에이블 신호에 따라 상기 타겟 클럭 생성 회로 및 상기 지연 회로를 활성화시키기 위한 동작 제어 신호를 생성하는 동작 제어 회로
    를 더 포함하는 메모리 장치.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제 2 항에 있어서,
    상기 동작 제어 회로는,
    상기 글로벌 리셋 신호의 비활성화 시점에 따라 상기 동작 제어 신호를 활성화시키거나, 또는 상기 클럭 인에이블 신호의 비활성화 시점으로부터 제 1 시간이 지난 후에 상기 동작 제어 신호를 활성화시키고, 상기 타겟 클럭에 따라 상기 동작 제어 신호를 비활성화시키는 메모리 장치.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제 3 항에 있어서,
    상기 플래그 검출 회로는,
    상기 클럭 인에이블 신호의 비활성화 시점으로부터, 상기 제 1 시간 보다 더 짧은 제 2 시간이 지난 후에 상기 버퍼 회로의 전류량이 최소가 되도록 상기 제 1 내지 제 N-1 전류 제어 신호를 생성하는 메모리 장치.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제 4 항에 있어서,
    상기 제 1 시간은, 셀프 리프레시 모드 진입(SRE) 또는 파워 다운 모드 진입(PDE) 이후 유효 클럭 요건(valid clock requirement)인 tCKSRE에 대응되는 시간이고,
    상기 제 2 시간은, 커맨드 경로 디스에이블 지연 시간(command path disable delay, tCPDED)에 대응되는 시간으로 상기 내부 클럭의 소정 주기로 설정되는
    메모리 장치.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제 2 항에 있어서,
    상기 동작 제어 회로는,
    상기 타겟 클럭에 따라 펄싱하는 피드백 신호를 생성하는 피드백부;
    상기 클럭 인에이블 신호의 비활성화 시점으로부터 제 1 시간 이후에 펄싱하는 제 1 지연 신호를 출력하는 제 1 지연부; 및
    상기 글로벌 리셋 신호 또는 상기 제 1 지연 신호에 따라 활성화되고, 상기 피드백 신호에 따라 비활성화되는 상기 동작 제어 신호를 출력하는 신호 출력부
    를 포함하는 메모리 장치.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제 2 항에 있어서,
    상기 타겟 클럭 생성 회로는,
    상기 동작 제어 신호 및 상기 내부 클럭에 따라 셋 신호를 생성하는 셋 신호 생성부;
    상기 내부 클럭을 카운팅하여 카운팅 신호를 생성하고, 상기 카운팅 신호가 타겟 값에 도달하면 로컬 리셋 신호를 생성하는 리셋 신호 생성부; 및
    상기 셋 신호에 따라 활성화 상태를 유지하고, 상기 로컬 리셋 신호에 따라 비활성화 상태를 유지하는 상기 타겟 클럭을 출력하는 래치부
    를 포함하는 메모리 장치.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제 2 항에 있어서,
    상기 지연 회로는,
    직렬 연결된 제 1 내지 제 N 펄스 생성부를 포함하며,
    제 1 펄스 생성부는, 상기 동작 제어 신호에 따라 활성화되며, 상기 타겟 클럭의 라이징 에지로부터 상기 제 1 펄스폭을 가지는 상기 제 1 지연 클럭을 출력하고,
    제 2 내지 제 N 펄스 생성부는, 앞단의 신호를 입력받아, 상기 타겟 클럭의 라이징 에지로부터 상기 제 2 내지 제 N 펄스폭을 가지는 상기 제 2 내지 제 N 지연 클럭을 각각 출력하는 메모리 장치.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 플래그 검출 회로는,
    상기 타겟 클럭에 따라 상기 제 1 내지 제 N 지연 클럭을 필터링하여 상기 제 1 내지 제 N 플래그 신호를 생성하는 필터부;
    상기 내부 클럭에 응답하여, 클럭 인에이블 신호를 제 2 시간만큼 지연시켜 제 2 지연 신호를 생성하는 제 2 지연부; 및
    상기 제 1 내지 제 N 플래그 신호 중 인접한 신호들을 조합하여 상기 제 1 내지 제 N-1 전류 제어 신호를 생성하며, 상기 제 2 지연 신호가 활성화되면 상기 버퍼 회로의 전류량이 최소가 되도록 상기 제 1 내지 제 N-1 전류 제어 신호를 생성하는 디코딩부
    를 포함하는 메모리 장치.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제 9 항에 있어서,
    상기 필터부는,
    상기 타겟 클럭의 폴링 에지에 따라 상기 제 1 내지 제 N 지연 클럭을 각각 래치하여 상기 제 1 내지 제 N 플래그 신호를 출력하며, 글로벌 리셋 신호에 따라 리셋되는 제 1 내지 제 N 플립플롭
    을 포함하는 메모리 장치.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제 9 항에 있어서,
    상기 디코딩부는,
    상기 제 1 내지 제 N 플래그 신호 중 인접한 플래그 신호가 서로 다를 때 활성화되는 제 1 내지 제 N-1 비교 신호를 출력하는 제 1 비교부;
    상기 제 1 내지 제 N-1 비교 신호와 상기 제 1 내지 제 N-1 플래그 신호를 각각 비교하여 제 1 내지 제 N-1 예비 제어 신호를 출력하는 제 2 비교부; 및
    상기 제 2 지연 신호에 따라 상기 제 1 내지 제 N-1 예비 제어 신호를 마스킹하여 제 1 내지 제 N-1 전류 제어 신호를 출력하는 마스킹부
    를 포함하는 메모리 장치.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 버퍼 회로는,
    상기 입력 신호와 기준 전압을 차동 증폭하는 차동 증폭부; 및
    상기 제 1 내지 제 N-1 전류 제어 신호에 따라 상기 차동 증폭부에 제공되는 전류량을 조절하는 전류량 조절부
    를 포함하는 메모리 장치.
  13. 다수의 메모리 장치; 및
    상기 메모리 장치들과 데이터를 송수신하여, 상기 메모리 장치들을 제어하기 위해 커맨드/어드레스 신호, 클럭 인에이블 신호, 글로벌 리셋 신호 및 외부 클럭을 제공하는 메모리 컨트롤러
    를 포함하며,
    상기 메모리 장치 각각은,
    상기 클럭 인에이블 신호에 따라 상기 외부 클럭을 입력받아 내부 클럭을 출력하는 클럭 버퍼 회로;
    상기 클럭 인에이블 신호 및 상기 글로벌 리셋 신호에 의해 정의되는 스탠바이 구간 동안, 상기 내부 클럭의 주파수에 대응되는 전류 제어 신호를 생성하는 버퍼 제어 회로; 및
    상기 전류 제어 신호에 따라 전류량을 조절하여, 상기 커맨드/어드레스 신호, 상기 제어 신호 및 상기 데이터를 버퍼링하는 버퍼 회로
    를 포함하는 메모리 시스템.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제 13 항에 있어서,
    상기 버퍼 제어 회로는,
    상기 스탠바이 구간 동안, 상기 내부 클럭을 소정비로 분주하여 타겟 클럭을 생성하고, 상기 타겟 클럭에 동기되어 순차적으로 증가하는 펄스폭을 가지는 다수의 지연 클럭을 디코딩하여 상기 전류 제어 신호를 생성하는 메모리 시스템.
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제 14 항에 있어서,
    상기 스탠바이 구간은,
    상기 글로벌 리셋 신호의 비활성화 시점에 설정되거나, 또는 상기 클럭 인에이블 신호의 비활성화 시점으로부터 제 1 시간 이후에 설정되고, 상기 타겟 클럭의 활성화 구간이 종료되는 시점에 응답하여 해제되는 메모리 시스템.
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제 15 항에 있어서,
    상기 클럭 인에이블 신호의 비활성화 시점으로부터, 상기 제 1 시간 보다 더 짧은 제 2 시간이 지난 후에 상기 버퍼 회로의 전류량이 최소가 되도록 상기 전류 제어 신호를 생성하는 메모리 시스템.
  17. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈
    제 16 항에 있어서,
    상기 제 1 시간은, 셀프 리프레시 모드 진입(SRE) 또는 파워 다운 모드 진입(PDE) 이후 유효 클럭 요건(valid clock requirement)인 tCKSRE에 대응되는 시간이고,
    상기 제 2 시간은, 커맨드 경로 디스에이블 지연 시간(command path disable delay, tCPDED)에 대응되는 시간으로 상기 내부 클럭의 소정 주기로 설정되는
    메모리 시스템.
  18. ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈
    제 13 항에 있어서,
    상기 버퍼 제어 회로는,
    타겟 클럭, 상기 글로벌 리셋 신호 및 상기 클럭 인에이블 신호에 따라 동작 제어 신호를 생성하는 동작 제어 회로;
    상기 동작 제어 신호에 따라 활성화되어, 상기 내부 클럭을 소정비로 분주하여 상기 타겟 클럭을 생성하는 타겟 클럭 생성 회로;
    상기 동작 제어 신호에 따라 활성화되어, 상기 타겟 클럭에 동기되어 순차적으로 증가하는 펄스폭을 가지는 다수의 지연 클럭을 생성하는 지연 회로; 및
    상기 타겟 클럭에 따라 상기 다수의 지연 클럭을 필터링하여 다수의 플래그 신호를 생성하고, 상기 다수의 플래그 신호를 디코딩하여 상기 전류 제어 신호를 생성하는 플래그 검출 회로
    를 포함하는 메모리 시스템.
  19. ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈
    제 18 항에 있어서,
    상기 동작 제어 회로는,
    상기 타겟 클럭에 따라 펄싱하는 피드백 신호를 생성하는 피드백부;
    상기 클럭 인에이블 신호의 비활성화 시점으로부터 제 1 시간 이후에 펄싱하는 제 1 지연 신호를 출력하는 제 1 지연부; 및
    상기 글로벌 리셋 신호 또는 상기 제 1 지연 신호에 따라 활성화되고, 상기 피드백 신호에 따라 비활성화되는 상기 동작 제어 신호를 출력하는 신호 출력부
    를 포함하는 메모리 시스템.
  20. ◈청구항 20은(는) 설정등록료 납부시 포기되었습니다.◈
    제 18 항에 있어서,
    상기 플래그 검출 회로는,
    상기 타겟 클럭에 따라 상기 다수의 지연 클럭을 필터링하여 상기 다수의 플래그 신호를 생성하는 필터부;
    상기 내부 클럭에 응답하여, 상기 클럭 인에이블 신호를 제 2 시간만큼 지연시켜 제 2 지연 신호를 생성하는 제 2 지연부; 및
    상기 다수의 플래그 신호 중 인접한 신호들을 조합하여 상기 전류 제어 신호를 생성하며, 상기 제 2 지연 신호가 활성화되면 상기 버퍼 회로의 전류량이 최소가 되도록 상기 전류 제어 신호를 생성하는 디코딩부
    를 포함하는 메모리 시스템.
  21. ◈청구항 21은(는) 설정등록료 납부시 포기되었습니다.◈
    제 13 항에 있어서,
    상기 버퍼 회로는,
    상기 커맨드/어드레스 신호, 상기 제어 신호 및 상기 데이터 중 하나와 기준 전압을 차동 증폭하는 차동 증폭부; 및
    상기 전류 제어 신호에 따라 상기 차동 증폭부에 제공되는 전류량을 조절하는 전류량 조절부
    를 포함하는 메모리 시스템.
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