JP2000163961A - 同期型半導体集積回路装置 - Google Patents
同期型半導体集積回路装置Info
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
-
- G—PHYSICS
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- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
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- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/4076—Timing circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals
Landscapes
- Engineering & Computer Science (AREA)
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- Static Random-Access Memory (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 動作環境変動時においても安定に外部クロッ
ク信号または参照クロック信号に位相同期した内部クロ
ック信号を生成するクロック再生回路を提供する。 【解決手段】 外部クロック信号に粗い精度で位相同期
したクロック信号を生成する周波数決定回路（８３）
と、外部クロック信号に微細精度で位相同期した内部同
期信号を生成する微調整回路（８５）とを設ける。この
微調整回路（８５）は、その調整範囲を超えて位相同期
を行なう場合、周波数決定回路（８３）の位相を調整す
る機能を備える。周波数決定回路（８３）および微調整
回路（８５）はクロック電源電圧（Ｖｃｃｃ）を受け、
他のバッファ回路は、周辺電源電圧（Ｖｃｃｐ）を受け
る。
ク信号または参照クロック信号に位相同期した内部クロ
ック信号を生成するクロック再生回路を提供する。 【解決手段】 外部クロック信号に粗い精度で位相同期
したクロック信号を生成する周波数決定回路（８３）
と、外部クロック信号に微細精度で位相同期した内部同
期信号を生成する微調整回路（８５）とを設ける。この
微調整回路（８５）は、その調整範囲を超えて位相同期
を行なう場合、周波数決定回路（８３）の位相を調整す
る機能を備える。周波数決定回路（８３）および微調整
回路（８５）はクロック電源電圧（Ｖｃｃｃ）を受け、
他のバッファ回路は、周辺電源電圧（Ｖｃｃｐ）を受け
る。
Description
【０００１】
【発明の属する技術分野】この発明は、クロック信号に
同期して動作する同期型半導体集積回路装置に関し、特
に、外部クロック信号を受け、この外部クロック信号に
同期した内部クロック信号を発生するクロック再生回路
の構成に関する。より具体的には、この半導体集積回路
装置の動作環境変更時においても、高速で外部クロック
信号に同期した内部クロック信号を発生するための構成
に関する。
同期して動作する同期型半導体集積回路装置に関し、特
に、外部クロック信号を受け、この外部クロック信号に
同期した内部クロック信号を発生するクロック再生回路
の構成に関する。より具体的には、この半導体集積回路
装置の動作環境変更時においても、高速で外部クロック
信号に同期した内部クロック信号を発生するための構成
に関する。
【０００２】より具体的には、この発明は、電源投入時
またはパワーダウンモード解除時において高速で外部ク
ロック信号に同期した内部クロック信号を発生するため
のクロック発生系の構成に関する。
またはパワーダウンモード解除時において高速で外部ク
ロック信号に同期した内部クロック信号を発生するため
のクロック発生系の構成に関する。
【０００３】
【従来の技術】最近、たとえばシステムクロックである
クロック信号に同期して外部信号の取込およびデータの
入出力を行なうクロック同期型半導体記憶装置が広く用
いられる。外部からのクロック信号をタイミング基準と
して用いているため、制御信号およびアドレス信号相互
のスキューを考慮する必要がなく、また、内部信号がこ
のクロック信号に同期して生成されるため、タイミング
マージンを考慮する必要がなく、内部動作開始タイミン
グを早くすることができ、高速アクセスが可能となる。
クロック信号に同期して外部信号の取込およびデータの
入出力を行なうクロック同期型半導体記憶装置が広く用
いられる。外部からのクロック信号をタイミング基準と
して用いているため、制御信号およびアドレス信号相互
のスキューを考慮する必要がなく、また、内部信号がこ
のクロック信号に同期して生成されるため、タイミング
マージンを考慮する必要がなく、内部動作開始タイミン
グを早くすることができ、高速アクセスが可能となる。
【０００４】また、データの入出力も外部からのクロッ
ク信号に同期して行なわれるため、この外部クロック信
号がデータ転送速度を決定する。したがって、マイクロ
プロセサなどの外部処理装置と同期型半導体記憶装置と
の間のデータ転送を高速で行なうことができる。標準Ｄ
ＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）
を主記憶として用いた場合に生じる、マイクロプロセサ
と主記憶の動作速度のギャップに起因するマイクロプロ
セサの待ち時間増加によるシステム性能の低下という問
題を解消することができる。
ク信号に同期して行なわれるため、この外部クロック信
号がデータ転送速度を決定する。したがって、マイクロ
プロセサなどの外部処理装置と同期型半導体記憶装置と
の間のデータ転送を高速で行なうことができる。標準Ｄ
ＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）
を主記憶として用いた場合に生じる、マイクロプロセサ
と主記憶の動作速度のギャップに起因するマイクロプロ
セサの待ち時間増加によるシステム性能の低下という問
題を解消することができる。
【０００５】図８２は、従来の同期型半導体記憶装置の
全体の構成を概略的に示す図である。図８２において
は、同期型半導体記憶装置として、外部からのクロック
信号ＣＬＫｅｘに同期して動作するシンクロナスＤＲＡ
Ｍ（ダイナミック・ランダム・アクセス・メモリ）の構
成が示される。
全体の構成を概略的に示す図である。図８２において
は、同期型半導体記憶装置として、外部からのクロック
信号ＣＬＫｅｘに同期して動作するシンクロナスＤＲＡ
Ｍ（ダイナミック・ランダム・アクセス・メモリ）の構
成が示される。
【０００６】図８２において、同期型半導体記憶装置
は、外部からのクロック信号ＣＬＫｅｘを受けて、この
外部クロック信号ＣＬＫｅｘに同期した内部クロック信
号ＣＬＫｉｎを生成する内部クロック発生回路５０００
と、複数のメモリセルおよびメモリセル選択回路を含む
メモリ回路５００２と、内部クロック信号ＣＬＫｉｎに
同期して外部から与えられるコマンドＣＭＤおよびクロ
ックイネーブル信号ＣＫＥを取込む入力バッファ５００
４と、入力バッファ５００４からの内部信号に従って指
定された動作モードを識別し、指定された動作モード指
示信号を生成するコマンドデコード回路５００６と、コ
マンドデコード回路５００６からの動作モード指示信号
に従って指定された動作に必要な制御信号を生成する制
御回路５００８と、内部クロック信号ＣＬＫｉｎに同期
して外部からのアドレス信号ＡＤＤを取込み、かつ制御
回路５００８からの制御信号に従って取込んだアドレス
信号をラッチして内部アドレス信号を生成するアドレス
入力回路５０１０を含む。
は、外部からのクロック信号ＣＬＫｅｘを受けて、この
外部クロック信号ＣＬＫｅｘに同期した内部クロック信
号ＣＬＫｉｎを生成する内部クロック発生回路５０００
と、複数のメモリセルおよびメモリセル選択回路を含む
メモリ回路５００２と、内部クロック信号ＣＬＫｉｎに
同期して外部から与えられるコマンドＣＭＤおよびクロ
ックイネーブル信号ＣＫＥを取込む入力バッファ５００
４と、入力バッファ５００４からの内部信号に従って指
定された動作モードを識別し、指定された動作モード指
示信号を生成するコマンドデコード回路５００６と、コ
マンドデコード回路５００６からの動作モード指示信号
に従って指定された動作に必要な制御信号を生成する制
御回路５００８と、内部クロック信号ＣＬＫｉｎに同期
して外部からのアドレス信号ＡＤＤを取込み、かつ制御
回路５００８からの制御信号に従って取込んだアドレス
信号をラッチして内部アドレス信号を生成するアドレス
入力回路５０１０を含む。
【０００７】入力バッファ５００４に与えられるコマン
ドＣＭＤは、複数の制御信号、すなわち、チップセレク
ト信号／ＣＳ、ロウアドレスストローブ信号／ＲＡＳ、
コラムアドレスストローブ信号／ＣＡＳ、およびライト
イネーブル信号／ＷＥを含む。内部クロック信号ＣＬＫ
ｉｎの立上がりエッジにおけるこれらの制御信号の状態
の組合せがコマンドとして処理される。アドレス入力回
路５０１０は、この制御回路５００８の制御の下に、メ
モリ回路５００２に含まれるメモリセル行を指定するロ
ウアドレス信号およびメモリ回路５００２に含まれるメ
モリセル列を指定するコラムアドレス信号をラッチして
内部ロウおよびコラムアドレス信号を生成してメモリ回
路５００２へ与える。
ドＣＭＤは、複数の制御信号、すなわち、チップセレク
ト信号／ＣＳ、ロウアドレスストローブ信号／ＲＡＳ、
コラムアドレスストローブ信号／ＣＡＳ、およびライト
イネーブル信号／ＷＥを含む。内部クロック信号ＣＬＫ
ｉｎの立上がりエッジにおけるこれらの制御信号の状態
の組合せがコマンドとして処理される。アドレス入力回
路５０１０は、この制御回路５００８の制御の下に、メ
モリ回路５００２に含まれるメモリセル行を指定するロ
ウアドレス信号およびメモリ回路５００２に含まれるメ
モリセル列を指定するコラムアドレス信号をラッチして
内部ロウおよびコラムアドレス信号を生成してメモリ回
路５００２へ与える。
【０００８】メモリ回路５００２は、行列状に配列され
る複数のメモリセルを有するアレイ、ロウアドレス信号
をデコードして、アドレス指定された行を選択するため
のロウデコード回路、コラムアドレス信号をデコードし
て、アドレス指定された列を選択するためのコラムデコ
ード回路、選択行に接続されるメモリセルのデータの検
知、増幅およびラッチを行なうセンスアンプなどのメモ
リセルアレイ周辺回路を含む。
る複数のメモリセルを有するアレイ、ロウアドレス信号
をデコードして、アドレス指定された行を選択するため
のロウデコード回路、コラムアドレス信号をデコードし
て、アドレス指定された列を選択するためのコラムデコ
ード回路、選択行に接続されるメモリセルのデータの検
知、増幅およびラッチを行なうセンスアンプなどのメモ
リセルアレイ周辺回路を含む。
【０００９】この同期型半導体記憶装置は、さらに、制
御回路５００８の制御の下に、メモリ回路５００２の選
択メモリセルに対するデータの書込／読出を行なう書込
／読出回路５０１２と、制御回路５００８の制御の下に
動作し、書込／読出回路５０１２と装置外部との間での
データの授受を行なうための入出力回路５０１４と、外
部電源電圧Ｖｅｘから内部電源電圧ＶｃｃｐおよびＶｃ
ｃａを生成する内部電源電圧発生回路５０１６を含む。
御回路５００８の制御の下に、メモリ回路５００２の選
択メモリセルに対するデータの書込／読出を行なう書込
／読出回路５０１２と、制御回路５００８の制御の下に
動作し、書込／読出回路５０１２と装置外部との間での
データの授受を行なうための入出力回路５０１４と、外
部電源電圧Ｖｅｘから内部電源電圧ＶｃｃｐおよびＶｃ
ｃａを生成する内部電源電圧発生回路５０１６を含む。
【００１０】制御回路５００８は、コマンドデコード回
路５００６からの動作モード指示信号に従って、内部ク
ロック信号ＣＬＫｉｎに同期して各種制御信号を生成す
る。書込／読出回路５０１２は、選択メモリセルから読
出されたデータの増幅を行なうプリアンプ、選択メモリ
セルへデータを書込むためのライトドライブ回路、およ
びデータを内部クロック信号ＣＬＫｉｎに同期して転送
する転送回路を含む。入出力回路５０１４は、データ書
込時、外部から与えられるデータＤＱから内部書込デー
タを生成する入力回路およびデータ読出時、書込／読出
回路５０１２から読出されたデータをバッファ処理して
外部読出データを生成する出力回路を含む。
路５００６からの動作モード指示信号に従って、内部ク
ロック信号ＣＬＫｉｎに同期して各種制御信号を生成す
る。書込／読出回路５０１２は、選択メモリセルから読
出されたデータの増幅を行なうプリアンプ、選択メモリ
セルへデータを書込むためのライトドライブ回路、およ
びデータを内部クロック信号ＣＬＫｉｎに同期して転送
する転送回路を含む。入出力回路５０１４は、データ書
込時、外部から与えられるデータＤＱから内部書込デー
タを生成する入力回路およびデータ読出時、書込／読出
回路５０１２から読出されたデータをバッファ処理して
外部読出データを生成する出力回路を含む。
【００１１】内部電源電圧発生回路５０１６は、外部電
源電圧Ｖｅｘを降圧して内部電源電圧ＶｃｃｐおよびＶ
ｃｃａを生成する。電源電圧Ｖｃｃｐは、内部クロック
発生回路５０００、入力バッファ５００４、コマンドデ
コード回路５００６、制御回路５００８、アドレス入力
回路５０１０、書込／読出回路５０１２、入出力回路５
０１４、およびメモリ回路５００２に含まれる周辺回路
へ与えられる。すなわち、この内部電源電圧発生回路５
０１６からの内部電源電圧Ｖｃｃｐは、周辺回路に対し
共通に動作電源電圧として与えられる。内部電源電圧Ｖ
ｃｃａは、メモリ回路５００２に含まれるメモリセルア
レイへ伝達される（より具体的には、センスアンプ駆動
電源電圧として利用される）。
源電圧Ｖｅｘを降圧して内部電源電圧ＶｃｃｐおよびＶ
ｃｃａを生成する。電源電圧Ｖｃｃｐは、内部クロック
発生回路５０００、入力バッファ５００４、コマンドデ
コード回路５００６、制御回路５００８、アドレス入力
回路５０１０、書込／読出回路５０１２、入出力回路５
０１４、およびメモリ回路５００２に含まれる周辺回路
へ与えられる。すなわち、この内部電源電圧発生回路５
０１６からの内部電源電圧Ｖｃｃｐは、周辺回路に対し
共通に動作電源電圧として与えられる。内部電源電圧Ｖ
ｃｃａは、メモリ回路５００２に含まれるメモリセルア
レイへ伝達される（より具体的には、センスアンプ駆動
電源電圧として利用される）。
【００１２】入出力回路５０１４へは、また、最終出力
バッファ回路に対し外部からデータ出力専用の電源電圧
ＶＤＤＱが与えられる。出力専用の電源電圧ＶＤＤＱを
入出力回路５０１４へ与えることにより、データ出力
時、大きな駆動力で出力端子が駆動されて大きな電流が
消費される場合においても、内部電源電圧Ｖｃｃｐおよ
びＶｃｃａは、その電圧レベルを保持し、このデータ出
力動作における電源電圧変動の影響を受けることなく内
部回路を安定に動作させる。
バッファ回路に対し外部からデータ出力専用の電源電圧
ＶＤＤＱが与えられる。出力専用の電源電圧ＶＤＤＱを
入出力回路５０１４へ与えることにより、データ出力
時、大きな駆動力で出力端子が駆動されて大きな電流が
消費される場合においても、内部電源電圧Ｖｃｃｐおよ
びＶｃｃａは、その電圧レベルを保持し、このデータ出
力動作における電源電圧変動の影響を受けることなく内
部回路を安定に動作させる。
【００１３】また、アレイ用の内部電源電圧Ｖｃｃａお
よび周辺回路用の内部電源電圧Ｖｃｃｐを別々に生成す
ることによりメモリ回路５００２に含まれるセンスアン
プ動作時における比較的大きな消費電流の発生時におい
ても、周辺回路用の電源電圧Ｖｃｃｐを安定に必要な電
圧レベルに保持する。また、メモリアレイ部のメモリセ
ルに印加される電源電圧を最適値に設定し、その構成要
素である絶縁ゲート型電界効果トランジスタ（ＭＯＳト
ランジスタ）の耐圧特性を保証する。
よび周辺回路用の内部電源電圧Ｖｃｃｐを別々に生成す
ることによりメモリ回路５００２に含まれるセンスアン
プ動作時における比較的大きな消費電流の発生時におい
ても、周辺回路用の電源電圧Ｖｃｃｐを安定に必要な電
圧レベルに保持する。また、メモリアレイ部のメモリセ
ルに印加される電源電圧を最適値に設定し、その構成要
素である絶縁ゲート型電界効果トランジスタ（ＭＯＳト
ランジスタ）の耐圧特性を保証する。
【００１４】クロックイネーブル信号ＣＫＥは、内部ク
ロック信号ＣＬＫｉｎの発生を制御する。クロックイネ
ーブル信号ＣＫＥがＬレベルの非活性状態となると、次
のクロックサイクルにおいて内部クロック信号ＣＬＫｉ
ｎの発生が停止される。パワーダウンモード時、制御回
路５００８からパワーダウンモード指示信号ＰＤが内部
クロック発生回路５０００へ制御信号が与えられ、内部
クロック発生回路５０００における内部クロック信号Ｃ
ＬＫｉｎの発生動作が停止される。この同期型半導体記
憶装置において、内部回路は内部クロック信号ＣＬＫｉ
ｎに同期して動作している。内部クロック信号ＣＬＫｉ
ｎの発生を停止させることにより、内部回路の動作を停
止し、信号線の充放電を停止し、消費電流を低減する。
この内部クロック信号発生を停止させて内部回路の動作
を停止させて電流消費を低減する動作モードをパワーダ
ウンモードと称する。
ロック信号ＣＬＫｉｎの発生を制御する。クロックイネ
ーブル信号ＣＫＥがＬレベルの非活性状態となると、次
のクロックサイクルにおいて内部クロック信号ＣＬＫｉ
ｎの発生が停止される。パワーダウンモード時、制御回
路５００８からパワーダウンモード指示信号ＰＤが内部
クロック発生回路５０００へ制御信号が与えられ、内部
クロック発生回路５０００における内部クロック信号Ｃ
ＬＫｉｎの発生動作が停止される。この同期型半導体記
憶装置において、内部回路は内部クロック信号ＣＬＫｉ
ｎに同期して動作している。内部クロック信号ＣＬＫｉ
ｎの発生を停止させることにより、内部回路の動作を停
止し、信号線の充放電を停止し、消費電流を低減する。
この内部クロック信号発生を停止させて内部回路の動作
を停止させて電流消費を低減する動作モードをパワーダ
ウンモードと称する。
【００１５】このクロックイネーブル信号ＣＫＥがＬレ
ベルとなるか、または専用コマンドによりパワーダウン
モードが指定されたときにおいては、入力バッファ５０
０４およびアドレス入力回路５０１０のバッファ回路
も、動作を停止し、バッファ回路の出力信号の電圧レベ
ルは低電圧レベルに保持される。
ベルとなるか、または専用コマンドによりパワーダウン
モードが指定されたときにおいては、入力バッファ５０
０４およびアドレス入力回路５０１０のバッファ回路
も、動作を停止し、バッファ回路の出力信号の電圧レベ
ルは低電圧レベルに保持される。
【００１６】内部クロック発生回路５０００は、通常、
ＰＬＬ（フェーズ・ロックド・ループ）回路またはＤＬ
Ｌ（ディレイド・ロックド・ループ）回路で構成され、
外部クロック信号ＣＬＫｅｘに位相同期した内部クロッ
ク信号ＣＬＫｉｎを生成する。内部クロック発生回路５
０００として、通常のバッファ回路を用いた場合、この
バッファ回路におけるゲート遅延が高速クロック信号の
場合にすることができない大きさとなり、内部回路を高
速動作をさせることができない。このような位相同期回
路を用いて内部クロック信号を生成することにより、外
部クロック信号に位相同期した内部クロック信号を生成
し、高速クロック信号に対しても、正確に外部信号の取
込およびデータの入出力を行なうことを図る。
ＰＬＬ（フェーズ・ロックド・ループ）回路またはＤＬ
Ｌ（ディレイド・ロックド・ループ）回路で構成され、
外部クロック信号ＣＬＫｅｘに位相同期した内部クロッ
ク信号ＣＬＫｉｎを生成する。内部クロック発生回路５
０００として、通常のバッファ回路を用いた場合、この
バッファ回路におけるゲート遅延が高速クロック信号の
場合にすることができない大きさとなり、内部回路を高
速動作をさせることができない。このような位相同期回
路を用いて内部クロック信号を生成することにより、外
部クロック信号に位相同期した内部クロック信号を生成
し、高速クロック信号に対しても、正確に外部信号の取
込およびデータの入出力を行なうことを図る。
【００１７】
【発明が解決しようとする課題】図８３は、図８２に示
す内部電源電圧発生回路５０１６に含まれる周辺電源電
圧Ｖｃｃｐを発生する部分の構成を概略的に示す図であ
る。図８３において、内部電源電圧発生回路５０１６
は、内部回路活性化信号φＡＣＴに応答して活性化され
て、外部電源電圧Ｖｅｘから周辺電源電圧Ｖｃｃｐを生
成するアクティブ降圧回路５０１６ａと、常時動作し
て、外部電源電圧Ｖｅｘから周辺電源電圧Ｖｃｃｐを生
成するスタンバイ降圧回路５０１６ｓを含む。スタンバ
イ降圧回路５０１６ｓは、周辺回路の非活性化時におい
て、リーク電流などにより周辺電源電圧Ｖｃｃｐの電圧
レベルが低下するのを防止する。アクティブ降圧回路５
０１６ａは、内部回路活性化信号φＡＣＴの活性化時に
応答して活性化され、大きな電流駆動力をもって、この
周辺回路動作時における消費電流を補償して、周辺電源
電圧Ｖｃｃｐを一定電圧レベルに保持する。
す内部電源電圧発生回路５０１６に含まれる周辺電源電
圧Ｖｃｃｐを発生する部分の構成を概略的に示す図であ
る。図８３において、内部電源電圧発生回路５０１６
は、内部回路活性化信号φＡＣＴに応答して活性化され
て、外部電源電圧Ｖｅｘから周辺電源電圧Ｖｃｃｐを生
成するアクティブ降圧回路５０１６ａと、常時動作し
て、外部電源電圧Ｖｅｘから周辺電源電圧Ｖｃｃｐを生
成するスタンバイ降圧回路５０１６ｓを含む。スタンバ
イ降圧回路５０１６ｓは、周辺回路の非活性化時におい
て、リーク電流などにより周辺電源電圧Ｖｃｃｐの電圧
レベルが低下するのを防止する。アクティブ降圧回路５
０１６ａは、内部回路活性化信号φＡＣＴの活性化時に
応答して活性化され、大きな電流駆動力をもって、この
周辺回路動作時における消費電流を補償して、周辺電源
電圧Ｖｃｃｐを一定電圧レベルに保持する。
【００１８】スタンバイ降圧回路５０１６ｓは、基準電
圧Ｖｒｅｆと周辺電源電圧Ｖｃｃｐを比較する比較器５
０１６ｓａと、比較器５０１６ｓａの出力信号に従って
外部電源ノードから内部電源線へ電流を供給する電流ド
ライブトランジスタ５０１６ｓｂを含む。この電流ドラ
イブトランジスタ５０１６ｓｂの電流駆動力は小さくさ
れる。
圧Ｖｒｅｆと周辺電源電圧Ｖｃｃｐを比較する比較器５
０１６ｓａと、比較器５０１６ｓａの出力信号に従って
外部電源ノードから内部電源線へ電流を供給する電流ド
ライブトランジスタ５０１６ｓｂを含む。この電流ドラ
イブトランジスタ５０１６ｓｂの電流駆動力は小さくさ
れる。
【００１９】アクティブ降圧回路５０１６ａは、内部回
路活性化信号φＡＣＴの活性化に応答して活性化され、
周辺電源電圧Ｖｃｃｐと基準電圧Ｖｒｅｆを比較する比
較回路５０１６ａａと、比較回路５０１６ａａの出力信
号に従って外部電源ノードから内部電源線へ電流を供給
する電流ドライブトランジスタ５０１６ａｂを含む。こ
の電流ドライブトランジスタ５０１６ａｂの電流駆動力
は比較的大きくされる。比較回路５０１６ａａは、基準
電圧Ｖｒｅｆと周辺電源電圧Ｖｃｃｐとを比較する比較
器ＣＭＰと、内部回路活性化信号φＡＣＴに応答して導
通し、この比較器ＣＭＰに対する動作電流経路を形成
し、比較器ＣＭＰを活性化する電流源トランジスタＡＴ
ｒを含む。
路活性化信号φＡＣＴの活性化に応答して活性化され、
周辺電源電圧Ｖｃｃｐと基準電圧Ｖｒｅｆを比較する比
較回路５０１６ａａと、比較回路５０１６ａａの出力信
号に従って外部電源ノードから内部電源線へ電流を供給
する電流ドライブトランジスタ５０１６ａｂを含む。こ
の電流ドライブトランジスタ５０１６ａｂの電流駆動力
は比較的大きくされる。比較回路５０１６ａａは、基準
電圧Ｖｒｅｆと周辺電源電圧Ｖｃｃｐとを比較する比較
器ＣＭＰと、内部回路活性化信号φＡＣＴに応答して導
通し、この比較器ＣＭＰに対する動作電流経路を形成
し、比較器ＣＭＰを活性化する電流源トランジスタＡＴ
ｒを含む。
【００２０】この図８３に示す内部電源電圧発生回路５
０１６ａの構成において、比較器５０１６ｓａは、基準
電圧Ｖｒｅｆよりも周辺電源電圧Ｖｃｃｐが高い場合に
は、Ｈレベルの信号を出力し、電流ドライブトランジス
タ５０１６ｓｂを非導通状態に保持する。一方、基準電
圧Ｖｒｅｆが周辺電源電圧Ｖｃｃｐよりも高い場合に
は、この比較器５０１６ｓａは、その差に応じたローレ
ベルの信号を出力し、電流ドライブトランジスタ５０１
６ｓｂのコンダクタンスを大きくし、外部電源ノードか
ら内部電源線へ電流を供給する。アクティブ降圧回路５
０１６ａも、内部回路活性化信号φＡＣＴの活性化時、
スタンバイ降圧回路５０１６ｓと同様の動作を行なう。
したがって、周辺電源電圧Ｖｃｃｐは、基準電圧Ｖｒｅ
ｆとほぼ同じ電圧レベルに保持される。
０１６ａの構成において、比較器５０１６ｓａは、基準
電圧Ｖｒｅｆよりも周辺電源電圧Ｖｃｃｐが高い場合に
は、Ｈレベルの信号を出力し、電流ドライブトランジス
タ５０１６ｓｂを非導通状態に保持する。一方、基準電
圧Ｖｒｅｆが周辺電源電圧Ｖｃｃｐよりも高い場合に
は、この比較器５０１６ｓａは、その差に応じたローレ
ベルの信号を出力し、電流ドライブトランジスタ５０１
６ｓｂのコンダクタンスを大きくし、外部電源ノードか
ら内部電源線へ電流を供給する。アクティブ降圧回路５
０１６ａも、内部回路活性化信号φＡＣＴの活性化時、
スタンバイ降圧回路５０１６ｓと同様の動作を行なう。
したがって、周辺電源電圧Ｖｃｃｐは、基準電圧Ｖｒｅ
ｆとほぼ同じ電圧レベルに保持される。
【００２１】周辺電源電圧Ｖｃｃｐとアレイ電源電圧Ｖ
ｃｃａを別々に発生するのは、以下の理由による。アレ
イ電源電圧Ｖｃｃａの電圧レベルと周辺電源電圧Ｖｃｃ
ｐの電圧レベルを異ならせることにより、周辺回路を高
速動作させ、かつアレイにおけるメモリセルの耐圧特性
を保証する。また、アレイ電源電圧Ｖｃｃａを消費する
センスアンプ回路は、動作時比較的大きな電流を消費す
る。しかしながら、このセンスアンプ回路に対する電源
電圧を発生する回路は、高速応答特性が要求されない。
一方、周辺電源電圧Ｖｃｃｐを発生する回路は、制御信
号およびデータを高速で伝達するため、高速応答特性が
要求される。したがって、これらの要求される特性を満
たすために、アレイ電源電圧Ｖｃｃａおよび周辺電源電
圧Ｖｃｃｐは、別々の降圧回路から生成される。
ｃｃａを別々に発生するのは、以下の理由による。アレ
イ電源電圧Ｖｃｃａの電圧レベルと周辺電源電圧Ｖｃｃ
ｐの電圧レベルを異ならせることにより、周辺回路を高
速動作させ、かつアレイにおけるメモリセルの耐圧特性
を保証する。また、アレイ電源電圧Ｖｃｃａを消費する
センスアンプ回路は、動作時比較的大きな電流を消費す
る。しかしながら、このセンスアンプ回路に対する電源
電圧を発生する回路は、高速応答特性が要求されない。
一方、周辺電源電圧Ｖｃｃｐを発生する回路は、制御信
号およびデータを高速で伝達するため、高速応答特性が
要求される。したがって、これらの要求される特性を満
たすために、アレイ電源電圧Ｖｃｃａおよび周辺電源電
圧Ｖｃｃｐは、別々の降圧回路から生成される。
【００２２】しかしながら、半導体集積回路の規模が大
きくなり、また内部で伝達されるデータのビット数が大
きくなった場合、同時に動作する回路部分が多くなり、
消費電流が増大する。周辺電源電圧Ｖｃｃｐが変動した
場合、この周辺電源電圧Ｖｃｃｐが内部クロック発生回
路５０００においても消費されるため、内部クロック発
生回路５０００における動作速度が変動する。内部クロ
ック発生回路５０００は、通常、インバータ列を含む。
このインバータ列の動作電流を調整することにより、外
部クロック信号ＣＬＫｅｘと内部クロック信号ＣＬＫｉ
ｎを位相同期させる。しかしながら、この周辺電源電圧
Ｖｃｃｐが変動した場合、この内部クロック発生回路５
０００のインバータの動作特性が変動する。これは、ゲ
ートに与えられる電圧レベルが変動するためである。し
たがって、この周辺電源電圧Ｖｃｃｐ変動時、内部クロ
ック発生回路５０００からの内部クロック信号ＣＬＫｉ
ｎと外部クロック信号ＣＬＫｅｘの同期が外れることに
なり、内部回路を正確に、外部クロック信号に従って同
期動作させることができなくなる。このため、所望のタ
イミングでデータの入出力を行なうことができず、正確
なデータの転送を行なうことができなくなるという問題
が生じる。
きくなり、また内部で伝達されるデータのビット数が大
きくなった場合、同時に動作する回路部分が多くなり、
消費電流が増大する。周辺電源電圧Ｖｃｃｐが変動した
場合、この周辺電源電圧Ｖｃｃｐが内部クロック発生回
路５０００においても消費されるため、内部クロック発
生回路５０００における動作速度が変動する。内部クロ
ック発生回路５０００は、通常、インバータ列を含む。
このインバータ列の動作電流を調整することにより、外
部クロック信号ＣＬＫｅｘと内部クロック信号ＣＬＫｉ
ｎを位相同期させる。しかしながら、この周辺電源電圧
Ｖｃｃｐが変動した場合、この内部クロック発生回路５
０００のインバータの動作特性が変動する。これは、ゲ
ートに与えられる電圧レベルが変動するためである。し
たがって、この周辺電源電圧Ｖｃｃｐ変動時、内部クロ
ック発生回路５０００からの内部クロック信号ＣＬＫｉ
ｎと外部クロック信号ＣＬＫｅｘの同期が外れることに
なり、内部回路を正確に、外部クロック信号に従って同
期動作させることができなくなる。このため、所望のタ
イミングでデータの入出力を行なうことができず、正確
なデータの転送を行なうことができなくなるという問題
が生じる。
【００２３】また、この同期型半導体記憶装置において
は、パワーダウンモードが設けられており、クロックイ
ネーブル信号ＣＫＥがパワーダウンモード時、Ｌレベル
の非活性状態に設定される。この場合、内部クロック発
生回路５０００は、そのクロック発生動作を停止する。
内部クロック発生回路５０００は、高速のクロック信号
を生成するため、高速動作をする必要があり、低しきい
値電圧のＭＯＳ（絶縁ゲート型）トランジスタを構成要
素として利用する。この場合、内部クロック発生回路に
おいて、低しきい値ＭＯＳトランジスタのサブスレッシ
ョルドリーク電流が大きくなる。周辺回路は、パワーダ
ウンモード時動作を停止している。したがって、この周
辺電源電圧Ｖｃｃｐに対するリーク電流が増大し、パワ
ーダウンモード時の消費電流を低減することができなく
なる。
は、パワーダウンモードが設けられており、クロックイ
ネーブル信号ＣＫＥがパワーダウンモード時、Ｌレベル
の非活性状態に設定される。この場合、内部クロック発
生回路５０００は、そのクロック発生動作を停止する。
内部クロック発生回路５０００は、高速のクロック信号
を生成するため、高速動作をする必要があり、低しきい
値電圧のＭＯＳ（絶縁ゲート型）トランジスタを構成要
素として利用する。この場合、内部クロック発生回路に
おいて、低しきい値ＭＯＳトランジスタのサブスレッシ
ョルドリーク電流が大きくなる。周辺回路は、パワーダ
ウンモード時動作を停止している。したがって、この周
辺電源電圧Ｖｃｃｐに対するリーク電流が増大し、パワ
ーダウンモード時の消費電流を低減することができなく
なる。
【００２４】パワーダウンモード時においては、内部ク
ロック信号ＣＬＫｉｎの発生は停止される。このパワー
ダウンモード解除後においては、内部クロック信号ＣＬ
Ｋｉｎを高速で、外部クロック信号ＣＬＫｅｘに位相同
期させる必要がある。しかしながら、外部クロック信号
ＣＬＫｅｘと内部クロック信号ＣＬＫｉｎの位相同期の
精度を高くするために、インバータ列の段数を多くし、
遅延単位時間を小さくした場合、その位相同期確立まで
に長時間を要し、高速で同期を確立することができず、
動作開始タイミングを早くすることができなくなるとい
う問題が生じる。
ロック信号ＣＬＫｉｎの発生は停止される。このパワー
ダウンモード解除後においては、内部クロック信号ＣＬ
Ｋｉｎを高速で、外部クロック信号ＣＬＫｅｘに位相同
期させる必要がある。しかしながら、外部クロック信号
ＣＬＫｅｘと内部クロック信号ＣＬＫｉｎの位相同期の
精度を高くするために、インバータ列の段数を多くし、
遅延単位時間を小さくした場合、その位相同期確立まで
に長時間を要し、高速で同期を確立することができず、
動作開始タイミングを早くすることができなくなるとい
う問題が生じる。
【００２５】この位相同期確立の問題は、電源投入時に
おいても同様に生じる。電源投入時においては、内部回
路が初期化された後に、内部クロック信号ＣＬＫｉｎが
内部クロック発生回路５０００から生成される。この場
合においても、電源電圧安定後高速で、外部クロック信
号ＣＬＫｅｘと内部クロック信号ＣＬＫｉｎの位相同期
を早く確立する必要がある。しかしながら、この場合に
おいても、パワーダウンモード解除時と同様、位相同期
の精度を高くした場合、位相同期確立までに長時間を要
し、この同期型半導体記憶装置を電源投入後早いタイミ
ングで動作させることができなくなるという問題が生じ
る。
おいても同様に生じる。電源投入時においては、内部回
路が初期化された後に、内部クロック信号ＣＬＫｉｎが
内部クロック発生回路５０００から生成される。この場
合においても、電源電圧安定後高速で、外部クロック信
号ＣＬＫｅｘと内部クロック信号ＣＬＫｉｎの位相同期
を早く確立する必要がある。しかしながら、この場合に
おいても、パワーダウンモード解除時と同様、位相同期
の精度を高くした場合、位相同期確立までに長時間を要
し、この同期型半導体記憶装置を電源投入後早いタイミ
ングで動作させることができなくなるという問題が生じ
る。
【００２６】すなわち、従来の同期型半導体記憶装置に
おいては、電源投入後の電源電圧の立上げ時およびパワ
ーダウンモード解除時および周辺回路動作時などの動作
環境変化時において、安定に高精度で外部クロック信号
に位相同期した内部クロック信号を生成することができ
ないという問題があった。
おいては、電源投入後の電源電圧の立上げ時およびパワ
ーダウンモード解除時および周辺回路動作時などの動作
環境変化時において、安定に高精度で外部クロック信号
に位相同期した内部クロック信号を生成することができ
ないという問題があった。
【００２７】それゆえ、この発明の目的は、動作環境変
動時においても、安定に外部クロック信号に位相同期し
た内部クロック信号を高速で生成することのできる同期
型半導体集積回路装置を提供することである。
動時においても、安定に外部クロック信号に位相同期し
た内部クロック信号を高速で生成することのできる同期
型半導体集積回路装置を提供することである。
【００２８】この発明の他の目的は、消費電流を増加さ
せることなく安定に外部クロック信号に位相同期した内
部クロック信号を生成することのできる同期型半導体集
積回路装置を提供することである。
せることなく安定に外部クロック信号に位相同期した内
部クロック信号を生成することのできる同期型半導体集
積回路装置を提供することである。
【００２９】この発明のさらに他の目的は、周辺回路の
動作時などの動作環境変化時においても、この周辺回路
動作の影響を受けることなく安定に外部クロック信号に
位相同期した内部クロック信号を生成することのできる
同期型半導体集積回路装置を提供することである。
動作時などの動作環境変化時においても、この周辺回路
動作の影響を受けることなく安定に外部クロック信号に
位相同期した内部クロック信号を生成することのできる
同期型半導体集積回路装置を提供することである。
【００３０】
【課題を解決するための手段】この発明に係る同期型半
導体集積回路装置は、内部クロック信号を発生する回路
部分に対しては、周辺回路用に設けられた電源回路とは
別に設けられた内部電源回路からの電源電圧を供給し、
周辺回路と内部回路の動作電源電圧供給経路を分離す
る。
導体集積回路装置は、内部クロック信号を発生する回路
部分に対しては、周辺回路用に設けられた電源回路とは
別に設けられた内部電源回路からの電源電圧を供給し、
周辺回路と内部回路の動作電源電圧供給経路を分離す
る。
【００３１】また、内部クロック信号の位相同期調整時
においては、位相の粗調整を行なった後、微調整動作を
行なう。この位相の微調整動作時において微調整範囲を
超えて位相調整が必要となる場合には、粗調整の精度で
内部クロック信号の位相を変更させた後、微調整動作を
実行する。
においては、位相の粗調整を行なった後、微調整動作を
行なう。この位相の微調整動作時において微調整範囲を
超えて位相調整が必要となる場合には、粗調整の精度で
内部クロック信号の位相を変更させた後、微調整動作を
実行する。
【００３２】すなわち、請求項１に係る同期型半導体集
積回路装置は、基準クロック信号を受け、この基準クロ
ック信号に同期した内部クロック信号を生成するクロッ
ク発生回路と、このクロック発生回路に結合され、クロ
ック発生回路へ動作電源電圧を供給するクロック電源回
路と、このクロック電源回路とは別に設けられて、電源
電圧を生成する内部電源回路と、判定の機能を行なうた
めの内部回路とを備える。この内部回路は、内部電源回
路からの電源電圧を動作電源電圧として受けて、内部ク
ロック信号に同期して動作する周辺回路を含む。
積回路装置は、基準クロック信号を受け、この基準クロ
ック信号に同期した内部クロック信号を生成するクロッ
ク発生回路と、このクロック発生回路に結合され、クロ
ック発生回路へ動作電源電圧を供給するクロック電源回
路と、このクロック電源回路とは別に設けられて、電源
電圧を生成する内部電源回路と、判定の機能を行なうた
めの内部回路とを備える。この内部回路は、内部電源回
路からの電源電圧を動作電源電圧として受けて、内部ク
ロック信号に同期して動作する周辺回路を含む。
【００３３】請求項２に係る同期型半導体集積回路装置
は、請求項１のクロック発生回路が、クロックイネーブ
ル信号の活性化に応答して活性化され、内部クロック信
号を発生し、またクロック電源回路が、クロックイネー
ブル信号の活性化に応答してクロック発生回路に対する
動作電源電圧を生成する手段を含む。
は、請求項１のクロック発生回路が、クロックイネーブ
ル信号の活性化に応答して活性化され、内部クロック信
号を発生し、またクロック電源回路が、クロックイネー
ブル信号の活性化に応答してクロック発生回路に対する
動作電源電圧を生成する手段を含む。
【００３４】請求項３に係る同期型半導体集積回路装置
は、請求項１の装置が、さらに、クロック電源回路から
の電源電圧の立上がりに応答して初期化信号を生成する
初期化信号発生回路をさらに備え、クロック発生回路
は、この初期化信号に応答して初期状態にリセットされ
る。
は、請求項１の装置が、さらに、クロック電源回路から
の電源電圧の立上がりに応答して初期化信号を生成する
初期化信号発生回路をさらに備え、クロック発生回路
は、この初期化信号に応答して初期状態にリセットされ
る。
【００３５】請求項４に係る同期型半導体集積回路装置
は、請求項３の装置が、初期化信号を遅延する遅延回路
を備える。クロック発生回路は、この遅延回路の出力信
号の活性化とクロックイネーブル信号の活性化とに応答
して活性化されて、内部クロック信号を生成する。
は、請求項３の装置が、初期化信号を遅延する遅延回路
を備える。クロック発生回路は、この遅延回路の出力信
号の活性化とクロックイネーブル信号の活性化とに応答
して活性化されて、内部クロック信号を生成する。
【００３６】請求項５に係る同期型半導体集積回路装置
は、請求項１の装置が、さらに、クロックイネーブル信
号の活性化に応答して初期化信号を活性化する初期化信
号発生回路と、この初期化信号を遅延する遅延回路とを
備える。クロック電源回路は、クロックイネーブル信号
の活性化に応答して活性化されて動作電源電圧を生成す
る。クロック発生回路は、初期化信号に応答して初期化
され、かつクロックイネーブル信号の活性化と遅延回路
の出力信号の活性化とに応答して活性化されて内部クロ
ック信号を生成する。
は、請求項１の装置が、さらに、クロックイネーブル信
号の活性化に応答して初期化信号を活性化する初期化信
号発生回路と、この初期化信号を遅延する遅延回路とを
備える。クロック電源回路は、クロックイネーブル信号
の活性化に応答して活性化されて動作電源電圧を生成す
る。クロック発生回路は、初期化信号に応答して初期化
され、かつクロックイネーブル信号の活性化と遅延回路
の出力信号の活性化とに応答して活性化されて内部クロ
ック信号を生成する。
【００３７】請求項６に係る同期型半導体集積回路装置
は、請求項１のクロック発生回路が、参照クロック信号
と内部クロック信号との同期をとるための同期化回路
と、この同期化回路への信号の印加および同期化回路か
らの信号の転送を行なうためのバッファ回路群を含む。
同期化回路は、クロック電源回路からの電源電圧を動作
電源電圧として受けて動作し、かつバッファ回路群は、
内部電源回路からの電源電圧を動作電源電圧として受け
て動作する。請求項７に係る同期型半導体集積回路装置
は、請求項１のクロック発生回路が、クロック電源回路
からの電圧を動作電源電圧として受けて動作し、参照ク
ロック信号と周波数および／または位相において近似す
る粗調整クロック信号を生成する周波数決定回路と、ク
ロック電源電圧からの電圧を動作電源電圧として受け
て、周波数決定回路からの粗調整クロック信号を受けか
つ参照クロック信号と内部クロック信号とを比較し、こ
の比較結果に従って粗調整クロック信号の位相をさらに
調整することにより基準クロック信号に同期した微調整
クロック信号を生成して内部クロック信号として出力す
る微調整回路とを含む。
は、請求項１のクロック発生回路が、参照クロック信号
と内部クロック信号との同期をとるための同期化回路
と、この同期化回路への信号の印加および同期化回路か
らの信号の転送を行なうためのバッファ回路群を含む。
同期化回路は、クロック電源回路からの電源電圧を動作
電源電圧として受けて動作し、かつバッファ回路群は、
内部電源回路からの電源電圧を動作電源電圧として受け
て動作する。請求項７に係る同期型半導体集積回路装置
は、請求項１のクロック発生回路が、クロック電源回路
からの電圧を動作電源電圧として受けて動作し、参照ク
ロック信号と周波数および／または位相において近似す
る粗調整クロック信号を生成する周波数決定回路と、ク
ロック電源電圧からの電圧を動作電源電圧として受け
て、周波数決定回路からの粗調整クロック信号を受けか
つ参照クロック信号と内部クロック信号とを比較し、こ
の比較結果に従って粗調整クロック信号の位相をさらに
調整することにより基準クロック信号に同期した微調整
クロック信号を生成して内部クロック信号として出力す
る微調整回路とを含む。
【００３８】請求項８に係る同期型半導体集積回路装置
は、請求項１のクロック発生回路が、基準クロック信号
としての外部からのクロック信号をバッファ処理して参
照クロック信号を生成するクロック入力バッファと、こ
のクロック入力バッファからの参照クロック信号を遅延
する第１のダミー遅延バッファと、複数の縦続接続され
る遅延段を含み、第１のダミー遅延バッファの出力信号
を遅延する第１の遅延回路と、サンプリング信号に応答
して参照クロック信号を通過させてサンプルクロック信
号を生成するゲート回路と、このゲート回路からのサン
プルクロック信号と第１の遅延回路の各遅延段の出力す
るクロック信号とを比較し、該比較結果に従って第１の
遅延回路の特定の遅延段の出力する信号を選択するパッ
ド回路と、このパッド回路の出力信号を遅延する第２の
遅延回路と、この第２の遅延回路の出力するクロック信
号を受ける第２のダミー遅延バッファと、第２のダミー
遅延バッファの出力信号を遅延する第３の遅延回路を備
える。この第３の遅延回路は複数の縦続接続された遅延
段を含み、第３の遅延回路の最大可変遅延時間は、第１
の遅延回路の１段の遅延段の有する遅延時間に相当す
る。
は、請求項１のクロック発生回路が、基準クロック信号
としての外部からのクロック信号をバッファ処理して参
照クロック信号を生成するクロック入力バッファと、こ
のクロック入力バッファからの参照クロック信号を遅延
する第１のダミー遅延バッファと、複数の縦続接続され
る遅延段を含み、第１のダミー遅延バッファの出力信号
を遅延する第１の遅延回路と、サンプリング信号に応答
して参照クロック信号を通過させてサンプルクロック信
号を生成するゲート回路と、このゲート回路からのサン
プルクロック信号と第１の遅延回路の各遅延段の出力す
るクロック信号とを比較し、該比較結果に従って第１の
遅延回路の特定の遅延段の出力する信号を選択するパッ
ド回路と、このパッド回路の出力信号を遅延する第２の
遅延回路と、この第２の遅延回路の出力するクロック信
号を受ける第２のダミー遅延バッファと、第２のダミー
遅延バッファの出力信号を遅延する第３の遅延回路を備
える。この第３の遅延回路は複数の縦続接続された遅延
段を含み、第３の遅延回路の最大可変遅延時間は、第１
の遅延回路の１段の遅延段の有する遅延時間に相当す
る。
【００３９】この請求項８に係る同期型半導体集積回路
装置は、さらに、第３の遅延回路の出力信号を受けて内
部回路へ内部クロック信号として分配するクロックツリ
ーと、クロックツリーの出力する内部クロック信号と参
照クロック信号との位相差を検出する位相差検出回路
と、この位相差検出回路の出力信号に従って第３の遅延
回路の遅延時間を設定する微タップ設定回路と、この微
タップ設定回路の設定する遅延時間が第３の遅延回路の
最大遅延時間と最小遅延時間との間の遷移を示すときタ
ップ調整信号を生成するタップ判定回路とを備える。タ
ップ回路は、タップ調整信号に応答して第１の遅延回路
の選択された遅延段を１段シフトする。
装置は、さらに、第３の遅延回路の出力信号を受けて内
部回路へ内部クロック信号として分配するクロックツリ
ーと、クロックツリーの出力する内部クロック信号と参
照クロック信号との位相差を検出する位相差検出回路
と、この位相差検出回路の出力信号に従って第３の遅延
回路の遅延時間を設定する微タップ設定回路と、この微
タップ設定回路の設定する遅延時間が第３の遅延回路の
最大遅延時間と最小遅延時間との間の遷移を示すときタ
ップ調整信号を生成するタップ判定回路とを備える。タ
ップ回路は、タップ調整信号に応答して第１の遅延回路
の選択された遅延段を１段シフトする。
【００４０】請求項９に係る同期型半導体集積回路装置
は、請求項８の第１ないし第３の遅延回路、タップ回
路、位相差検出回路、および判定回路が、クロック電源
回路からの電源電圧を動作電源電圧として受けて動作
し、クロック入力バッファ、第１および第２のダミー遅
延バッファならびにクロックツリーは内部電源回路から
の電源電圧を動作電源電圧として受ける。
は、請求項８の第１ないし第３の遅延回路、タップ回
路、位相差検出回路、および判定回路が、クロック電源
回路からの電源電圧を動作電源電圧として受けて動作
し、クロック入力バッファ、第１および第２のダミー遅
延バッファならびにクロックツリーは内部電源回路から
の電源電圧を動作電源電圧として受ける。
【００４１】請求項１０に係る同期型半導体集積回路装
置は、請求項８の装置において、第２の遅延回路の出力
部から第３の遅延回路の入力部までの信号伝搬遅延時間
と第３の遅延回路の出力部からクロックツリー出力部ま
での信号伝搬遅延時間が等しくなるように第２および第
３の遅延回路ならびにクロックツリーが配置される。
置は、請求項８の装置において、第２の遅延回路の出力
部から第３の遅延回路の入力部までの信号伝搬遅延時間
と第３の遅延回路の出力部からクロックツリー出力部ま
での信号伝搬遅延時間が等しくなるように第２および第
３の遅延回路ならびにクロックツリーが配置される。
【００４２】請求項１１に係る同期型半導体集積回路装
置は、請求項８の装置が、さらに、第３の遅延回路の出
力部に設けられ、この第３の遅延回路からの出力信号を
バッファ処理してクロックツリーへ印加する第１のダミ
ー遅延バッファと同じゲート遅延時間を有する第３のダ
ミー遅延バッファを備える。
置は、請求項８の装置が、さらに、第３の遅延回路の出
力部に設けられ、この第３の遅延回路からの出力信号を
バッファ処理してクロックツリーへ印加する第１のダミ
ー遅延バッファと同じゲート遅延時間を有する第３のダ
ミー遅延バッファを備える。
【００４３】請求項１２に係る同期型半導体集積回路装
置は、請求項８の装置が、さらに、クロックツリーから
の内部クロック信号をバッファ処理して位相差検出回路
へ伝達する第１のダミー遅延バッファと同じゲート遅延
時間を有するレプリカバッファを備える。クロックツリ
ーの出力部から位相差検出回路の入力部までの信号伝搬
遅延時間は、クロック入力バッファの出力部から位相差
検出回路の入力部までの信号伝搬遅延時間と等しくされ
る。
置は、請求項８の装置が、さらに、クロックツリーから
の内部クロック信号をバッファ処理して位相差検出回路
へ伝達する第１のダミー遅延バッファと同じゲート遅延
時間を有するレプリカバッファを備える。クロックツリ
ーの出力部から位相差検出回路の入力部までの信号伝搬
遅延時間は、クロック入力バッファの出力部から位相差
検出回路の入力部までの信号伝搬遅延時間と等しくされ
る。
【００４４】請求項１３に係る同期型半導体集積回路装
置は、請求項１２のレプリカバッファが、内部電源回路
からの電源電圧を動作電源電圧として受ける。
置は、請求項１２のレプリカバッファが、内部電源回路
からの電源電圧を動作電源電圧として受ける。
【００４５】請求項１４に係る同期型半導体集積回路装
置は、請求項９の第１および第２のダミー遅延回路なら
びにクロックツリーが、クロックイネーブル信号の非活
性化時非活性化され、かつクロック電源回路がこのクロ
ックイネーブル信号の非活性化時非活性化されて電源電
圧発生動作を停止する。
置は、請求項９の第１および第２のダミー遅延回路なら
びにクロックツリーが、クロックイネーブル信号の非活
性化時非活性化され、かつクロック電源回路がこのクロ
ックイネーブル信号の非活性化時非活性化されて電源電
圧発生動作を停止する。
【００４６】請求項１５に係る同期型半導体集積回路装
置は、請求項１３の装置において、レプリカバッファ、
第１および第２のダミー遅延回路ならびにクロックツリ
ーが、クロックイネーブル信号の非活性化に応答して非
活性化されかつクロックイネーブル信号の非活性化に応
答してクロック電源回路も非活性化されて電源電圧発生
動作を停止する。
置は、請求項１３の装置において、レプリカバッファ、
第１および第２のダミー遅延回路ならびにクロックツリ
ーが、クロックイネーブル信号の非活性化に応答して非
活性化されかつクロックイネーブル信号の非活性化に応
答してクロック電源回路も非活性化されて電源電圧発生
動作を停止する。
【００４７】請求項１６に係る同期型半導体集積回路装
置は、請求項８の微タップ設定回路が、第３の遅延回路
の遅延段数と同じ段数を有する双方向シフトレジスタを
備える。この双方向シフトレジスタのシフト動作が位相
差検出回路の出力信号により制御される。双方向シフト
レジスタの各段の出力信号により第３の遅延回路の遅延
段が選択される。
置は、請求項８の微タップ設定回路が、第３の遅延回路
の遅延段数と同じ段数を有する双方向シフトレジスタを
備える。この双方向シフトレジスタのシフト動作が位相
差検出回路の出力信号により制御される。双方向シフト
レジスタの各段の出力信号により第３の遅延回路の遅延
段が選択される。
【００４８】請求項１７に係る同期型半導体集積回路装
置は、請求項７の微調整回路が、内部クロック信号に同
期して動作する回路と周波数決定回路との間の中央の位
置に配置される。この微調整回路と内部回路との間の信
号伝搬遅延時間が、この周波数決定回路と微調整回路と
の間の信号伝搬遅延時間と実質的に等しくされる。
置は、請求項７の微調整回路が、内部クロック信号に同
期して動作する回路と周波数決定回路との間の中央の位
置に配置される。この微調整回路と内部回路との間の信
号伝搬遅延時間が、この周波数決定回路と微調整回路と
の間の信号伝搬遅延時間と実質的に等しくされる。
【００４９】請求項１８に係る同期型半導体集積回路装
置は、請求項２の装置が、さらに、クロックイネーブル
信号の非活性化に応答してクロック発生回路の構成要素
である絶縁ゲート型電界効果トランジスタの基板バイア
スをより深い逆バイアス状態に設定する手段を備える。
置は、請求項２の装置が、さらに、クロックイネーブル
信号の非活性化に応答してクロック発生回路の構成要素
である絶縁ゲート型電界効果トランジスタの基板バイア
スをより深い逆バイアス状態に設定する手段を備える。
【００５０】請求項１９に係る同期型半導体集積回路装
置は、請求項２のクロック発生回路が、基準クロック信
号と内部クロック信号の位相差を検出し、該検出した位
相差を多ビット２進数で保持する位相差保持回路と、こ
の位相差保持回路の多ビット２進数値に従って電流を発
生する電流デコーダと、この電流デコーダからの電流に
より、そのを動作電流が決定される発振動作を行なって
内部クロック信号に相当する信号を生成する発振器とを
備える。この同期型半導体集積回路装置は、さらに、ク
ロックイネーブル信号の非活性化に応答して位相差保持
回路の保持する多ビット２進数値を受けて格納しかつク
ロックイネーブルの活性化に応答して該保持した多ビッ
ト２進数値を位相差保持回路へ転送する補助記憶回路を
備える。この補助記憶回路は、内部電源回路からの電源
電圧を動作電源電圧として受ける。
置は、請求項２のクロック発生回路が、基準クロック信
号と内部クロック信号の位相差を検出し、該検出した位
相差を多ビット２進数で保持する位相差保持回路と、こ
の位相差保持回路の多ビット２進数値に従って電流を発
生する電流デコーダと、この電流デコーダからの電流に
より、そのを動作電流が決定される発振動作を行なって
内部クロック信号に相当する信号を生成する発振器とを
備える。この同期型半導体集積回路装置は、さらに、ク
ロックイネーブル信号の非活性化に応答して位相差保持
回路の保持する多ビット２進数値を受けて格納しかつク
ロックイネーブルの活性化に応答して該保持した多ビッ
ト２進数値を位相差保持回路へ転送する補助記憶回路を
備える。この補助記憶回路は、内部電源回路からの電源
電圧を動作電源電圧として受ける。
【００５１】請求項２０に係る同期型半導体集積回路装
置は、請求項１９の補助記憶回路が、しきい値電圧の絶
対値の大きな高しきい値電圧の絶縁ゲート型電界効果ト
ランジスタを構成要素として含む。クロック発生回路
は、この高しきい値電圧の絶縁ゲート型電界効果トラン
ジスタよりもしきい値電圧の絶対値の小さなしきい値電
圧を有する絶縁ゲート型電界効果トランジスタを構成要
素として含む。
置は、請求項１９の補助記憶回路が、しきい値電圧の絶
対値の大きな高しきい値電圧の絶縁ゲート型電界効果ト
ランジスタを構成要素として含む。クロック発生回路
は、この高しきい値電圧の絶縁ゲート型電界効果トラン
ジスタよりもしきい値電圧の絶対値の小さなしきい値電
圧を有する絶縁ゲート型電界効果トランジスタを構成要
素として含む。
【００５２】請求項２１に係る同期型半導体集積回路装
置は、請求項７の装置が、さらに、基準クロック信号と
内部クロック信号との位相比較により粗調整が完了した
と判定し、該判定結果に従って微調整回路を活性化する
手段を備える。
置は、請求項７の装置が、さらに、基準クロック信号と
内部クロック信号との位相比較により粗調整が完了した
と判定し、該判定結果に従って微調整回路を活性化する
手段を備える。
【００５３】請求項２２に係る同期型半導体集積回路装
置は、請求項８の装置が、さらに、参照クロック信号と
内部クロック信号との位相比較により粗調整が完了した
と判定し、該判定結果に従って内部クロック信号の微調
整を活性化する手段と、この位相調整完了検出信号に応
答してサンプリング信号を非活性状態に保持する回路を
備える。
置は、請求項８の装置が、さらに、参照クロック信号と
内部クロック信号との位相比較により粗調整が完了した
と判定し、該判定結果に従って内部クロック信号の微調
整を活性化する手段と、この位相調整完了検出信号に応
答してサンプリング信号を非活性状態に保持する回路を
備える。
【００５４】請求項２３に係る同期型半導体集積回路装
置は、基準クロック信号に同期した内部クロック信号を
発生するクロック発生回路を備える。このクロック発生
回路は、基準クロック信号に対応する参照クロック信号
を受ける複数の縦続接続される第１の遅延素子段を有
し、これら複数の第１の遅延素子列の出力信号と参照ク
ロック信号との比較に従って第１の精度で基準クロック
信号に同期する粗調整クロック信号を生成する粗調整回
路と、参照クロック信号と内部クロック信号との比較を
行なって第１の精度よりも小さい第２の精度で粗調整ク
ロック信号の位相を調整する微調整回路を含む。この微
調整回路は、粗調整クロック信号を受ける複数の縦続接
続される第２の遅延素子列を有し、この複数の第２の遅
延素子列により与えられる遅延時間の最大は、第１の遅
延素子１段の遅延時間に相当する。この微調整回路は、
粗調整クロック信号の位相差が、微調整範囲を超えると
き、粗調整回路において、粗調整クロック信号の位相を
第１の遅延素子１段分ずらせる手段を含む。
置は、基準クロック信号に同期した内部クロック信号を
発生するクロック発生回路を備える。このクロック発生
回路は、基準クロック信号に対応する参照クロック信号
を受ける複数の縦続接続される第１の遅延素子段を有
し、これら複数の第１の遅延素子列の出力信号と参照ク
ロック信号との比較に従って第１の精度で基準クロック
信号に同期する粗調整クロック信号を生成する粗調整回
路と、参照クロック信号と内部クロック信号との比較を
行なって第１の精度よりも小さい第２の精度で粗調整ク
ロック信号の位相を調整する微調整回路を含む。この微
調整回路は、粗調整クロック信号を受ける複数の縦続接
続される第２の遅延素子列を有し、この複数の第２の遅
延素子列により与えられる遅延時間の最大は、第１の遅
延素子１段の遅延時間に相当する。この微調整回路は、
粗調整クロック信号の位相差が、微調整範囲を超えると
き、粗調整回路において、粗調整クロック信号の位相を
第１の遅延素子１段分ずらせる手段を含む。
【００５５】この請求項２３に係る同期型半導体集積回
路装置は、さらに、内部クロック信号に同期して所定の
動作を行なう内部回路を備える。
路装置は、さらに、内部クロック信号に同期して所定の
動作を行なう内部回路を備える。
【００５６】請求項２４に係る同期型半導体集積回路装
置は、請求項２３の微調整回路が、遅延時間が調整可能
でありかつ微調整回路の出力信号を受けて内部クロック
信号に相当するクロック信号を生成する微調整遅延回路
を含む。この微調整遅延回路の遅延時間の調整範囲は粗
調整回路に含まれる第１の遅延素子の１段の有する遅延
時間以下である。この微調整回路は、さらに、参照クロ
ック信号と内部クロック信号の位相を比較する位相比較
回路と、この位相比較回路の比較結果に従って微調整遅
延回路の遅延時間を調整する遅延設定回路を含む。この
遅延設定回路は、検出位相差が微調整回路の調整可能な
範囲を超える遅延時間に相当するとき、位相調整遅延回
路の第１の遅延素子の遅延段を１段シフトする回路を含
む。
置は、請求項２３の微調整回路が、遅延時間が調整可能
でありかつ微調整回路の出力信号を受けて内部クロック
信号に相当するクロック信号を生成する微調整遅延回路
を含む。この微調整遅延回路の遅延時間の調整範囲は粗
調整回路に含まれる第１の遅延素子の１段の有する遅延
時間以下である。この微調整回路は、さらに、参照クロ
ック信号と内部クロック信号の位相を比較する位相比較
回路と、この位相比較回路の比較結果に従って微調整遅
延回路の遅延時間を調整する遅延設定回路を含む。この
遅延設定回路は、検出位相差が微調整回路の調整可能な
範囲を超える遅延時間に相当するとき、位相調整遅延回
路の第１の遅延素子の遅延段を１段シフトする回路を含
む。
【００５７】請求項２５に係る同期型半導体集積回路装
置は、請求項２４の遅延設定回路が、位相比較回路から
の位相の進み／遅れ指示信号に応答して双方向にその出
力信号を移動させる微調整双方向シフトレジスタと、こ
の微調整双方向シフトレジスタの出力信号の最終段レジ
スタと初段レジスタとの間での遷移に応答して出力信号
を移動させる粗調整双方向シフトレジスタとを含む。こ
の微調整双方向シフトレジスタにより微調整回路の遅延
時間が設定され、粗調整双方向シフトレジスタの出力信
号により、粗調整回路の遅延時間が調整される。
置は、請求項２４の遅延設定回路が、位相比較回路から
の位相の進み／遅れ指示信号に応答して双方向にその出
力信号を移動させる微調整双方向シフトレジスタと、こ
の微調整双方向シフトレジスタの出力信号の最終段レジ
スタと初段レジスタとの間での遷移に応答して出力信号
を移動させる粗調整双方向シフトレジスタとを含む。こ
の微調整双方向シフトレジスタにより微調整回路の遅延
時間が設定され、粗調整双方向シフトレジスタの出力信
号により、粗調整回路の遅延時間が調整される。
【００５８】請求項２６に係る同期型半導体集積回路装
置は、請求項２４の微調整遅延回路が、動作電流が遅延
設定回路の出力信号に従って段階的に調整可能なインバ
ータを含む。
置は、請求項２４の微調整遅延回路が、動作電流が遅延
設定回路の出力信号に従って段階的に調整可能なインバ
ータを含む。
【００５９】請求項２７に係る同期型半導体集積回路装
置は、請求項２４の微調整遅延回路が、動作電流がｍ段
にわたって段階的に変化させることのできる第１のイン
バータと、この第１のインバータと直列に結合され、動
作電流がｎ段にわたって段階的に変更可能な第２のイン
バータとを含む。
置は、請求項２４の微調整遅延回路が、動作電流がｍ段
にわたって段階的に変化させることのできる第１のイン
バータと、この第１のインバータと直列に結合され、動
作電流がｎ段にわたって段階的に変更可能な第２のイン
バータとを含む。
【００６０】請求項２８に係る同期型半導体集積回路装
置は、請求項２４の位相比較回路が、参照クロック信号
を遅延する第１の遅延回路と、内部クロック信号をそれ
ぞれ遅延する第２および第３の遅延回路と、第１の遅延
回路と第２の遅延回路の出力信号を受ける第１のフリッ
プフロップと、第１および第３の遅延回路の出力信号を
受ける第２のフリップフロップと、第１および第２のフ
リップフロップの出力信号をそれぞれラッチするラッチ
回路を備える。第１ないし第３の遅延回路各々は、その
遅延時間が、粗調整回路の第１の遅延素子の１段の遅延
時間に等しい遅延段を含む。
置は、請求項２４の位相比較回路が、参照クロック信号
を遅延する第１の遅延回路と、内部クロック信号をそれ
ぞれ遅延する第２および第３の遅延回路と、第１の遅延
回路と第２の遅延回路の出力信号を受ける第１のフリッ
プフロップと、第１および第３の遅延回路の出力信号を
受ける第２のフリップフロップと、第１および第２のフ
リップフロップの出力信号をそれぞれラッチするラッチ
回路を備える。第１ないし第３の遅延回路各々は、その
遅延時間が、粗調整回路の第１の遅延素子の１段の遅延
時間に等しい遅延段を含む。
【００６１】請求項２９に係る同期型半導体集積回路装
置は、請求項２４の装置において、内部クロック信号お
よび参照クロック信号の位相比較と遅延設定回路の遅延
時間設定動作が、参照クロック信号の交互のクロックサ
イクルにおいて実行される。
置は、請求項２４の装置において、内部クロック信号お
よび参照クロック信号の位相比較と遅延設定回路の遅延
時間設定動作が、参照クロック信号の交互のクロックサ
イクルにおいて実行される。
【００６２】請求項３０に係る同期型半導体集積回路装
置は、請求項２８の各ラッチが、第１のゲートと、第１
のゲートの出力信号を受ける第１のラッチ遅延素子と、
第２のゲートと、第２のゲートの出力信号を受ける第２
のラッチ遅延素子とを含む。第１のゲートは第２のラッ
チ遅延素子の出力信号と対応のフリップフロップの第１
の出力信号とを受け、第２のゲートは、第１のラッチ遅
延素子の出力信号と対応のフリップフロップの第２の出
力信号とを受ける。
置は、請求項２８の各ラッチが、第１のゲートと、第１
のゲートの出力信号を受ける第１のラッチ遅延素子と、
第２のゲートと、第２のゲートの出力信号を受ける第２
のラッチ遅延素子とを含む。第１のゲートは第２のラッ
チ遅延素子の出力信号と対応のフリップフロップの第１
の出力信号とを受け、第２のゲートは、第１のラッチ遅
延素子の出力信号と対応のフリップフロップの第２の出
力信号とを受ける。
【００６３】請求項３１に係る同期型半導体集積回路装
置は、請求項２３の粗調整回路が、内部クロック信号と
参照クロック信号との信号伝搬遅延の差を補償するため
の遅延モニタを含む。
置は、請求項２３の粗調整回路が、内部クロック信号と
参照クロック信号との信号伝搬遅延の差を補償するため
の遅延モニタを含む。
【００６４】請求項３２に係る同期型半導体集積回路装
置は、請求項３１の遅延モニタが、粗調整回路および微
調整回路の初期設定時の遅延時間に等しい遅延時間を与
える遅延段を含む。
置は、請求項３１の遅延モニタが、粗調整回路および微
調整回路の初期設定時の遅延時間に等しい遅延時間を与
える遅延段を含む。
【００６５】請求項３３に係る同期型半導体集積回路装
置は、請求項２３の粗調整回路が、クロックイネーブル
信号の活性化に応答して最初の参照クロック信号を粗調
整回路の複数の第１の遅延素子列へ伝達し、次のサイク
ル以降に非活性化されてこの参照クロック信号の第１の
遅延素子列への伝達を禁止する第１のクロック入力バッ
ファと、クロックイネーブル信号の活性化に応答して最
初および次の第２のサイクルの参照クロック信号を位相
比較のために入力し第３のクロックサイクル以降を非活
性化する第２のクロック入力バッファとを備える。微調
整回路は、この位相調整回路の出力信号の安定化後のク
ロックサイクルにおいて活性化され、参照クロック信号
および内部クロック信号を入力して位相比較する手段を
含む。
置は、請求項２３の粗調整回路が、クロックイネーブル
信号の活性化に応答して最初の参照クロック信号を粗調
整回路の複数の第１の遅延素子列へ伝達し、次のサイク
ル以降に非活性化されてこの参照クロック信号の第１の
遅延素子列への伝達を禁止する第１のクロック入力バッ
ファと、クロックイネーブル信号の活性化に応答して最
初および次の第２のサイクルの参照クロック信号を位相
比較のために入力し第３のクロックサイクル以降を非活
性化する第２のクロック入力バッファとを備える。微調
整回路は、この位相調整回路の出力信号の安定化後のク
ロックサイクルにおいて活性化され、参照クロック信号
および内部クロック信号を入力して位相比較する手段を
含む。
【００６６】請求項３４に係る同期型半導体集積回路装
置は、請求項２３の装置が、さらに、粗調整回路の粗調
整完了を検出するための手段と、該検出時、位相調整動
作を停止させかつ参照クロック信号に対し粗調整により
同期したクロック信号を発生する手段をさらに備える。
この粗調整動作完了検出信号に応答して微調整回路の微
調整動作が活性化される。
置は、請求項２３の装置が、さらに、粗調整回路の粗調
整完了を検出するための手段と、該検出時、位相調整動
作を停止させかつ参照クロック信号に対し粗調整により
同期したクロック信号を発生する手段をさらに備える。
この粗調整動作完了検出信号に応答して微調整回路の微
調整動作が活性化される。
【００６７】請求項３５に係る同期型半導体集積回路装
置は、請求項２３の装置が、さらに、内部回路に動作電
源電圧を供給するための内部回路用電源回路と、この内
部回路用電源回路とは別に設けられ、クロック発生回路
へ動作電源電圧を供給するクロック電源回路を備える。
置は、請求項２３の装置が、さらに、内部回路に動作電
源電圧を供給するための内部回路用電源回路と、この内
部回路用電源回路とは別に設けられ、クロック発生回路
へ動作電源電圧を供給するクロック電源回路を備える。
【００６８】請求項３６に係る同期型半導体集積回路装
置は、請求項３５のクロック発生回路は、クロックイネ
ーブル信号の活性化時活性化されて内部クロック信号発
生動作を行ない、かつクロック電源回路は、このクロッ
クイネーブル信号の活性化に応答して活性化されて動作
電源電圧を生成する。
置は、請求項３５のクロック発生回路は、クロックイネ
ーブル信号の活性化時活性化されて内部クロック信号発
生動作を行ない、かつクロック電源回路は、このクロッ
クイネーブル信号の活性化に応答して活性化されて動作
電源電圧を生成する。
【００６９】請求項３７に係る同期型半導体集積回路装
置は、請求項２３の微調整回路が、粗調整回路出力部と
内部回路のクロック入力部との間の中間の位置に配置さ
れる。
置は、請求項２３の微調整回路が、粗調整回路出力部と
内部回路のクロック入力部との間の中間の位置に配置さ
れる。
【００７０】クロック発生回路専用に電源回路を設ける
ことにより、内部回路動作時において電源電圧が変動し
ても、クロック発生回路はその影響を受けることなく安
定に内部クロック発生動作を行なうことができ、外部ク
ロック信号に位相同期した内部クロック信号を安定に内
部回路へ供給することができる。
ことにより、内部回路動作時において電源電圧が変動し
ても、クロック発生回路はその影響を受けることなく安
定に内部クロック発生動作を行なうことができ、外部ク
ロック信号に位相同期した内部クロック信号を安定に内
部回路へ供給することができる。
【００７１】また、クロック発生回路を粗調整回路およ
び微調整回路とに分け、微調整動作範囲を超えたとき粗
調整量を単位量シフトさせて微調整を行なうことによ
り、内部クロック信号生成のための遅延回路の段数を少
なくすることができ、応じて高速で内部クロック信号を
外部クロック信号に位相同期させることができる。
び微調整回路とに分け、微調整動作範囲を超えたとき粗
調整量を単位量シフトさせて微調整を行なうことによ
り、内部クロック信号生成のための遅延回路の段数を少
なくすることができ、応じて高速で内部クロック信号を
外部クロック信号に位相同期させることができる。
【００７２】また、微調整回路を、内部回路と粗調整回
路の間の中間位置に配置することにより、容易に正確に
内部クロック信号と外部クロック信号との位相同期を確
立することができる（信号伝搬遅延が同じとなるた
め）。
路の間の中間位置に配置することにより、容易に正確に
内部クロック信号と外部クロック信号との位相同期を確
立することができる（信号伝搬遅延が同じとなるた
め）。
【００７３】
【発明の実施の形態】［実施の形態１］図１は、この発
明の実施の形態１に従う同期型半導体記憶装置の全体の
構成を概略的に示す図である。図１においては、１ギガ
ビットＳＤＲＡＭ（シンクロナス・ダイナミック・ラン
ダム・アクセス・メモリ）の全体の構成が一例として示
される。
明の実施の形態１に従う同期型半導体記憶装置の全体の
構成を概略的に示す図である。図１においては、１ギガ
ビットＳＤＲＡＭ（シンクロナス・ダイナミック・ラン
ダム・アクセス・メモリ）の全体の構成が一例として示
される。
【００７４】図１において、同期型半導体記憶装置１
は、複数のバンクを有するメモリ回路２と、外部からの
相補クロック信号ｅＣＬＫおよび／ｅＣＬＫを受けて相
補内部クロック信号ＣＬＫｉおよび／ＣＬＫｉおよびス
トローブ用内部クロック信号ＣＬＫｓを生成するクロッ
ク発生器３と、クロック発生器３からの内部クロック信
号ＣＬＫｉおよび／ＣＬＫｉを受けて、内部クロック信
号ＣＬＫｄを生成する同期クロック発生回路（ＳＭＤ：
シンクロナス・ミラー・ディレイ）４と、クロック発生
器３からのストローブ用内部クロック信号ＣＬＫｓに同
期して外部から与えられる制御信号、すなわち、クロッ
クイネーブル信号ＣＫＥ、ロウアドレスストローブ信号
／ＲＡＳ、コラムアドレスストローブ信号／ＣＡＳ、ラ
イトイネーブル信号／ＷＥ、およびチップセレクト信号
／ＣＳを取込み内部制御信号を生成する制御信号入力バ
ッファ回路５と、ストローブ用内部クロック信号ＣＬＫ
ｓに同期して外部から与えられるアドレス信号ビットＡ
０〜Ａ１２およびバンクアドレス信号ビットＢＡ０〜Ｂ
Ａ２を取込み内部アドレス信号を生成するアドレス入力
バッファ回路６と、同期クロック発生回路（ＳＭＤ）４
からの内部クロック信号ＣＬＫｄに同期してデータの入
出力を行なう入出力バッファ回路７と、制御信号入力バ
ッファ回路５からの内部制御信号をデコードして指定さ
れた動作モードを指示する内部動作モード指示信号を発
生するコマンドデコード回路８と、アドレス入力バッフ
ァ回路６からの内部アドレス信号を受け、コマンドデコ
ード回路８からの制御信号に従って、内部ロウ／コラム
アドレス信号を発生する内部アドレス発生回路９と、グ
ローバルデータバス１２を介してメモリ回路２に結合さ
れ、同期クロック発生回路４からの内部クロック信号Ｃ
ＬＫｄに従って入出力バッファ回路７とメモリ回路２と
の間でのデータの転送を行なうインタフェース回路１０
を含む。
は、複数のバンクを有するメモリ回路２と、外部からの
相補クロック信号ｅＣＬＫおよび／ｅＣＬＫを受けて相
補内部クロック信号ＣＬＫｉおよび／ＣＬＫｉおよびス
トローブ用内部クロック信号ＣＬＫｓを生成するクロッ
ク発生器３と、クロック発生器３からの内部クロック信
号ＣＬＫｉおよび／ＣＬＫｉを受けて、内部クロック信
号ＣＬＫｄを生成する同期クロック発生回路（ＳＭＤ：
シンクロナス・ミラー・ディレイ）４と、クロック発生
器３からのストローブ用内部クロック信号ＣＬＫｓに同
期して外部から与えられる制御信号、すなわち、クロッ
クイネーブル信号ＣＫＥ、ロウアドレスストローブ信号
／ＲＡＳ、コラムアドレスストローブ信号／ＣＡＳ、ラ
イトイネーブル信号／ＷＥ、およびチップセレクト信号
／ＣＳを取込み内部制御信号を生成する制御信号入力バ
ッファ回路５と、ストローブ用内部クロック信号ＣＬＫ
ｓに同期して外部から与えられるアドレス信号ビットＡ
０〜Ａ１２およびバンクアドレス信号ビットＢＡ０〜Ｂ
Ａ２を取込み内部アドレス信号を生成するアドレス入力
バッファ回路６と、同期クロック発生回路（ＳＭＤ）４
からの内部クロック信号ＣＬＫｄに同期してデータの入
出力を行なう入出力バッファ回路７と、制御信号入力バ
ッファ回路５からの内部制御信号をデコードして指定さ
れた動作モードを指示する内部動作モード指示信号を発
生するコマンドデコード回路８と、アドレス入力バッフ
ァ回路６からの内部アドレス信号を受け、コマンドデコ
ード回路８からの制御信号に従って、内部ロウ／コラム
アドレス信号を発生する内部アドレス発生回路９と、グ
ローバルデータバス１２を介してメモリ回路２に結合さ
れ、同期クロック発生回路４からの内部クロック信号Ｃ
ＬＫｄに従って入出力バッファ回路７とメモリ回路２と
の間でのデータの転送を行なうインタフェース回路１０
を含む。
【００７５】制御信号入力バッファ回路５およびアドレ
ス入力バッファ回路６は、活性化時、ロー／ハイ比較基
準電圧Ｖｒｆと各信号とを比較し、その比較結果に従っ
てハイレベル／ローレベルの内部信号を生成する。これ
により、小振幅信号の伝送を可能にする。
ス入力バッファ回路６は、活性化時、ロー／ハイ比較基
準電圧Ｖｒｆと各信号とを比較し、その比較結果に従っ
てハイレベル／ローレベルの内部信号を生成する。これ
により、小振幅信号の伝送を可能にする。
【００７６】コマンドデコード回路８が、与えられたコ
マンドに従って、指定された動作モード指示信号を発生
する。図１においては、この動作モード指示信号として
行選択を指示する行アクセス指示コマンド（アクティブ
コマンド）が与えられたときに活性化される行アクセス
活性化信号ＲＯＷＡ、列アクセス（読出／書込動作）が
指定されたときに列アクセス動作（列選択動作）を活性
化するための列アクセス活性化信号ＣＯＬＡ、プリチャ
ージ動作が指定されたときに対応のメモリアレイ（バン
ク）をプリチャージ状態に指定するためのプリチャージ
指示信号ＰＣ、データ読出動作を活性化するための読出
動作活性化信号ＲＥＡＤ、データ書込が指示されたとき
にデータ書込動作を活性化する書込動作活性化信号ＷＲ
ＩＴＥ、データの書込／読出完了後自動的に該選択メモ
リアレイ（バンク）をプリチャージ状態に駆動するオー
トプリチャージ動作が指定されたときに活性化されるオ
ートプリチャージ動作活性化信号ＡＰＣ、クロックイネ
ーブル信号ＣＫＥの非活性化時またはパワーダウン指定
時に内部をパワーダウンモードに設定するためのパワー
ダウンモード指示信号ＰＤ、およびセルフリフレッシュ
動作が指定されたときに活性化されるセルフリフレッシ
ュ動作指示信号ＳＲを示す。メモリ回路２は、このコマ
ンドデコード回路８からの動作モード指示信号と内部ア
ドレス発生回路９からのアドレス信号（バンクアドレス
信号を含む）を受け、アドレス指定されたバンクに対し
てのみ指定された動作を実行する。
マンドに従って、指定された動作モード指示信号を発生
する。図１においては、この動作モード指示信号として
行選択を指示する行アクセス指示コマンド（アクティブ
コマンド）が与えられたときに活性化される行アクセス
活性化信号ＲＯＷＡ、列アクセス（読出／書込動作）が
指定されたときに列アクセス動作（列選択動作）を活性
化するための列アクセス活性化信号ＣＯＬＡ、プリチャ
ージ動作が指定されたときに対応のメモリアレイ（バン
ク）をプリチャージ状態に指定するためのプリチャージ
指示信号ＰＣ、データ読出動作を活性化するための読出
動作活性化信号ＲＥＡＤ、データ書込が指示されたとき
にデータ書込動作を活性化する書込動作活性化信号ＷＲ
ＩＴＥ、データの書込／読出完了後自動的に該選択メモ
リアレイ（バンク）をプリチャージ状態に駆動するオー
トプリチャージ動作が指定されたときに活性化されるオ
ートプリチャージ動作活性化信号ＡＰＣ、クロックイネ
ーブル信号ＣＫＥの非活性化時またはパワーダウン指定
時に内部をパワーダウンモードに設定するためのパワー
ダウンモード指示信号ＰＤ、およびセルフリフレッシュ
動作が指定されたときに活性化されるセルフリフレッシ
ュ動作指示信号ＳＲを示す。メモリ回路２は、このコマ
ンドデコード回路８からの動作モード指示信号と内部ア
ドレス発生回路９からのアドレス信号（バンクアドレス
信号を含む）を受け、アドレス指定されたバンクに対し
てのみ指定された動作を実行する。
【００７７】この同期型半導体記憶装置は、さらに、外
部からの電源電圧ＶＤＤおよび接地電圧ＶＳＳを受け、
この外部電源電圧ＶＤＤを降圧して内部電源電圧Ｖｃｃ
ｃ、Ｖｃｃｐ、およびＶｃｃａを生成する内部電源回路
１１を含む。内部電源回路１１は、外部電源電圧ＶＤＤ
を降圧して、クロック発生器３および同期クロック発生
回路４へ与えられる動作電源電圧Ｖｃｃｃを生成するク
ロック電源回路１１ａと、外部電源電圧ＶＤＤを降圧し
て、周辺回路用電源電圧Ｖｃｃｐおよびアレイ用電源電
圧Ｖｃｃａを生成する内部電源電圧発生回路１１ｂを含
む。
部からの電源電圧ＶＤＤおよび接地電圧ＶＳＳを受け、
この外部電源電圧ＶＤＤを降圧して内部電源電圧Ｖｃｃ
ｃ、Ｖｃｃｐ、およびＶｃｃａを生成する内部電源回路
１１を含む。内部電源回路１１は、外部電源電圧ＶＤＤ
を降圧して、クロック発生器３および同期クロック発生
回路４へ与えられる動作電源電圧Ｖｃｃｃを生成するク
ロック電源回路１１ａと、外部電源電圧ＶＤＤを降圧し
て、周辺回路用電源電圧Ｖｃｃｐおよびアレイ用電源電
圧Ｖｃｃａを生成する内部電源電圧発生回路１１ｂを含
む。
【００７８】クロック発生器３および同期クロック発生
器４に対する動作電源電圧Ｖｃｃｃと周辺回路およびア
レイ回路に対する電源電圧ＶｃｃｐおよびＶｃｃａを、
別々の電源回路（クロック電源回路１１ａおよび内部電
源電圧発生回路１１ｂ）から生成することにより、クロ
ック電源回路１１ａの生成する内部電源電圧Ｖｃｃｃ
は、内部電源電圧発生回路１１ｂからの電源電圧Ｖｃｃ
ｐおよびＶｃｃａの変動の影響を受けることなく安定に
一定のレベルに保持することができる。これにより、メ
モリ回路２の動作時においても、クロック発生器３およ
び同期クロック発生回路４は、その動作電源電圧Ｖｃｃ
ｃが変動を生ずることがなく、安定に動作し、外部クロ
ック信号ｅＣＬＫおよび／ｅＣＬＫに位相同期した内部
クロック信号ＣＬＫｓおよびＣＬＫｄを生成することが
できる。
器４に対する動作電源電圧Ｖｃｃｃと周辺回路およびア
レイ回路に対する電源電圧ＶｃｃｐおよびＶｃｃａを、
別々の電源回路（クロック電源回路１１ａおよび内部電
源電圧発生回路１１ｂ）から生成することにより、クロ
ック電源回路１１ａの生成する内部電源電圧Ｖｃｃｃ
は、内部電源電圧発生回路１１ｂからの電源電圧Ｖｃｃ
ｐおよびＶｃｃａの変動の影響を受けることなく安定に
一定のレベルに保持することができる。これにより、メ
モリ回路２の動作時においても、クロック発生器３およ
び同期クロック発生回路４は、その動作電源電圧Ｖｃｃ
ｃが変動を生ずることがなく、安定に動作し、外部クロ
ック信号ｅＣＬＫおよび／ｅＣＬＫに位相同期した内部
クロック信号ＣＬＫｓおよびＣＬＫｄを生成することが
できる。
【００７９】図２（Ａ）は、図１に示す制御信号入力バ
ッファ回路５に含まれるバッファの構成を示す図であ
る。この図２（Ａ）に示すバッファ５ａが、信号／ＲＡ
Ｓ、／ＣＡＳ、／ＷＥおよび／ＣＳそれぞれに対応して
設けられる。クロックイネーブル信号ＣＫＥは、基準電
圧Ｖｒｆとの比較は行なわれない。クロックイネーブル
信号ＣＫＥは、主としてパワーダウンモードまたはクロ
ックマスク指定に用いられ、フルスィングするためであ
る。図２（Ａ）において、バッファ５ａは、ストローブ
クロック信号ＣＬＫｓに応答して活性化され、外部信号
φｅｘｔとロー／ハイ比較基準電圧Ｖｒｆとを比較し、
その比較結果に従って内部信号φｉｎｔを生成する。
ッファ回路５に含まれるバッファの構成を示す図であ
る。この図２（Ａ）に示すバッファ５ａが、信号／ＲＡ
Ｓ、／ＣＡＳ、／ＷＥおよび／ＣＳそれぞれに対応して
設けられる。クロックイネーブル信号ＣＫＥは、基準電
圧Ｖｒｆとの比較は行なわれない。クロックイネーブル
信号ＣＫＥは、主としてパワーダウンモードまたはクロ
ックマスク指定に用いられ、フルスィングするためであ
る。図２（Ａ）において、バッファ５ａは、ストローブ
クロック信号ＣＬＫｓに応答して活性化され、外部信号
φｅｘｔとロー／ハイ比較基準電圧Ｖｒｆとを比較し、
その比較結果に従って内部信号φｉｎｔを生成する。
【００８０】図２（Ｂ）は、図２（Ａ）に示すバッファ
５ａの構成の一例を示す図である。図２（Ｂ）におい
て、バッファ５ａは、電源ノードとノード５ａａの間に
接続されかつゲートがノード５ａｂに接続されるｐチャ
ネルＭＯＳトランジスタＰＱ１と、電源ノードとノード
５ａｂとの間に接続されかつそのゲートがノード５ａａ
に接続されるｐチャネルＭＯＳトランジスタＰＱ２と、
ノード５ａａとノード５ａｃの間に接続されかつそのゲ
ートに外部信号φｅｘｔを受けるｎチャネルＭＯＳトラ
ンジスタＮＱ１と、ノード５ａｂとノード５ａｃの間に
接続されかつそのゲートに基準電圧Ｖｒｆを受けるｎチ
ャネルＭＯＳトランジスタＮＱ２と、ノード５ａｃと接
地ノードとの間に接続されかつそのゲートに、補のスト
ローブ用クロック信号／ＣＬＫｓを受けるｎチャネルＭ
ＯＳトランジスタＮＱ３を含む。電源ノードへは、図１
に示す内部電源電圧発生回路１１ｂからの周辺電源電圧
Ｖｃｃｐが与えられる。しかしながら、このバッファ５
ａへは、外部電源電圧ＶＤＤが動作電源電圧として与え
られてもよい。次に、この図２（Ｂ）に示すバッファ５
ａの動作を図２（Ｃ）に示すタイミングチャート図を参
照して説明する。
５ａの構成の一例を示す図である。図２（Ｂ）におい
て、バッファ５ａは、電源ノードとノード５ａａの間に
接続されかつゲートがノード５ａｂに接続されるｐチャ
ネルＭＯＳトランジスタＰＱ１と、電源ノードとノード
５ａｂとの間に接続されかつそのゲートがノード５ａａ
に接続されるｐチャネルＭＯＳトランジスタＰＱ２と、
ノード５ａａとノード５ａｃの間に接続されかつそのゲ
ートに外部信号φｅｘｔを受けるｎチャネルＭＯＳトラ
ンジスタＮＱ１と、ノード５ａｂとノード５ａｃの間に
接続されかつそのゲートに基準電圧Ｖｒｆを受けるｎチ
ャネルＭＯＳトランジスタＮＱ２と、ノード５ａｃと接
地ノードとの間に接続されかつそのゲートに、補のスト
ローブ用クロック信号／ＣＬＫｓを受けるｎチャネルＭ
ＯＳトランジスタＮＱ３を含む。電源ノードへは、図１
に示す内部電源電圧発生回路１１ｂからの周辺電源電圧
Ｖｃｃｐが与えられる。しかしながら、このバッファ５
ａへは、外部電源電圧ＶＤＤが動作電源電圧として与え
られてもよい。次に、この図２（Ｂ）に示すバッファ５
ａの動作を図２（Ｃ）に示すタイミングチャート図を参
照して説明する。
【００８１】ストローブ用内部クロック信号ＣＬＫｓが
Ｌレベルのとき、補の内部クロック信号／ＣＬＫｓはＨ
レベルであり、ＭＯＳトランジスタＮＱ３が導通し、こ
のバッファ５ａが動作する。外部信号φｅｘｔが、基準
電圧Ｖｒｆよりもその電圧レベルが低い場合には、ＭＯ
ＳトランジスタＮＱ２を介して流れる電流が、ＭＯＳト
ランジスタＮＱ１を介して流れる電流よりも大きくな
り、ノード５ａｂの電圧レベルが低下する。このノード
５ａｂの電圧レベルの低下に従ってｐチャネルＭＯＳト
ランジスタＰＱ１が導通し、ノード５ａａの電圧レベル
を上昇させる。このノード５ａａおよび５ａｂの電圧レ
ベルの変化が、ＭＯＳトランジスタＰＱ１およびＰＱ２
により構成されるラッチ回路によりラッチされる。した
がって、ノード５ａｂから出力される内部信号φｉｎｔ
は、Ｌレベルとなる。
Ｌレベルのとき、補の内部クロック信号／ＣＬＫｓはＨ
レベルであり、ＭＯＳトランジスタＮＱ３が導通し、こ
のバッファ５ａが動作する。外部信号φｅｘｔが、基準
電圧Ｖｒｆよりもその電圧レベルが低い場合には、ＭＯ
ＳトランジスタＮＱ２を介して流れる電流が、ＭＯＳト
ランジスタＮＱ１を介して流れる電流よりも大きくな
り、ノード５ａｂの電圧レベルが低下する。このノード
５ａｂの電圧レベルの低下に従ってｐチャネルＭＯＳト
ランジスタＰＱ１が導通し、ノード５ａａの電圧レベル
を上昇させる。このノード５ａａおよび５ａｂの電圧レ
ベルの変化が、ＭＯＳトランジスタＰＱ１およびＰＱ２
により構成されるラッチ回路によりラッチされる。した
がって、ノード５ａｂから出力される内部信号φｉｎｔ
は、Ｌレベルとなる。
【００８２】クロック信号ＣＬＫｓがＨレベルに立上が
ると補の内部クロック信号／ＣＬＫｓがＬレベルとな
り、ＭＯＳトランジスタＮＱ３が非導通状態となる。こ
の状態において、ＭＯＳトランジスタＮＱ１およびＮＱ
２は、電流が流れる経路が遮断されるため、ノード５ａ
ａおよび５ａｂの電圧レベルはＭＯＳトランジスタＰＱ
１およびＰＱ２によりラッチされる。したがって、この
クロック信号ＣＬＫｓの立上がりエッジにおいて、バッ
ファ５ａが、外部信号φｅｘｔを取込みラッチ状態とな
る。クロック信号ＣＬＫｓがＬレベルとなると、バッフ
ァ５ａがラッチ状態から解放され、外部信号φｅｘｔと
基準電圧Ｖｒｅｆとの比較を行ない、その比較結果が、
ＭＯＳトランジスタＰＱ１およびＰＱ２によりラッチさ
れる。小振幅信号の外部信号φｅｘｔから、内部電源電
圧Ｖｃｃｐレベルの振幅の内部信号φｉｎｔを生成する
ことができる。
ると補の内部クロック信号／ＣＬＫｓがＬレベルとな
り、ＭＯＳトランジスタＮＱ３が非導通状態となる。こ
の状態において、ＭＯＳトランジスタＮＱ１およびＮＱ
２は、電流が流れる経路が遮断されるため、ノード５ａ
ａおよび５ａｂの電圧レベルはＭＯＳトランジスタＰＱ
１およびＰＱ２によりラッチされる。したがって、この
クロック信号ＣＬＫｓの立上がりエッジにおいて、バッ
ファ５ａが、外部信号φｅｘｔを取込みラッチ状態とな
る。クロック信号ＣＬＫｓがＬレベルとなると、バッフ
ァ５ａがラッチ状態から解放され、外部信号φｅｘｔと
基準電圧Ｖｒｅｆとの比較を行ない、その比較結果が、
ＭＯＳトランジスタＰＱ１およびＰＱ２によりラッチさ
れる。小振幅信号の外部信号φｅｘｔから、内部電源電
圧Ｖｃｃｐレベルの振幅の内部信号φｉｎｔを生成する
ことができる。
【００８３】なお図１に示すアドレス入力バッファ回路
６においても、各アドレス信号ビットに対して、図２
（Ａ）および（Ｂ）に示すバッファ５ａと同様の構成の
バッファが設けられる。
６においても、各アドレス信号ビットに対して、図２
（Ａ）および（Ｂ）に示すバッファ５ａと同様の構成の
バッファが設けられる。
【００８４】図３は、図１に示す内部アドレス発生回路
９の構成を概略的に示す図である。図３において、内部
アドレス発生回路９は、アドレス入力バッファから与え
られる内部アドレス信号ビットＡ０〜Ａ１２を動作モー
ド指示信号ＲＯＷＡおよびＣＯＬＡに従ってラッチする
アドレスラッチ９ａと、動作モード指示信号ＲＯＷＡお
よびＣＯＬＡに従って、アドレス入力バッファから与え
られるバンクアドレス信号ビットＢＡ０〜ＢＡ２をラッ
チするバンクアドレスラッチ９ｂと、図１に示すコマン
ドデコード回路８からのセルフリフレッシュモード指示
信号ＳＲの活性化時活性化され、所定の間隔でリフレッ
シュ指示信号を出力するセルフリフレッシュタイマ９ｃ
と、セルフリフレッシュタイマ９ｃのリフレッシュ要求
に応答してカウント動作を行ないリフレッシュアドレス
を生成するリフレッシュアドレスカウンタ９ｄと、セル
フリフレッシュ指示信号ＳＲに従ってリフレッシュアド
レスカウンタ９ｄおよびアドレスラッチ９ａの行アドレ
ス信号の一方を選択するマルチプレクサ（ＭＵＸ）９ｅ
を含む。
９の構成を概略的に示す図である。図３において、内部
アドレス発生回路９は、アドレス入力バッファから与え
られる内部アドレス信号ビットＡ０〜Ａ１２を動作モー
ド指示信号ＲＯＷＡおよびＣＯＬＡに従ってラッチする
アドレスラッチ９ａと、動作モード指示信号ＲＯＷＡお
よびＣＯＬＡに従って、アドレス入力バッファから与え
られるバンクアドレス信号ビットＢＡ０〜ＢＡ２をラッ
チするバンクアドレスラッチ９ｂと、図１に示すコマン
ドデコード回路８からのセルフリフレッシュモード指示
信号ＳＲの活性化時活性化され、所定の間隔でリフレッ
シュ指示信号を出力するセルフリフレッシュタイマ９ｃ
と、セルフリフレッシュタイマ９ｃのリフレッシュ要求
に応答してカウント動作を行ないリフレッシュアドレス
を生成するリフレッシュアドレスカウンタ９ｄと、セル
フリフレッシュ指示信号ＳＲに従ってリフレッシュアド
レスカウンタ９ｄおよびアドレスラッチ９ａの行アドレ
ス信号の一方を選択するマルチプレクサ（ＭＵＸ）９ｅ
を含む。
【００８５】アドレスラッチ９ａは、ロウアクセス活性
化信号ＲＯＷＡの活性化時、与えられたアドレス信号ビ
ットをロウアドレス信号ビットとしてラッチする。アド
レスラッチ９ａは、またコラムアクセス活性化信号ＣＯ
ＬＡの活性化時、与えられたアドレス信号ビットをコラ
ムアドレス信号ビットとしてラッチする。したがって、
このアドレスラッチ９ａは、ロウアドレス信号ビットを
ラッチするロウアドレスラッチと、コラムアドレス信号
ビットをラッチするコラムアドレスラッチとを含む。バ
ンクアドレスラッチ９ｂは、ロウアクセス活性化信号Ｒ
ＯＷＡまたはコラムアドレス活性化信号ＣＯＬＡの活性
化時、与えられたバンクアドレス信号ビットＢＡ０〜Ｂ
Ａ２をラッチする。
化信号ＲＯＷＡの活性化時、与えられたアドレス信号ビ
ットをロウアドレス信号ビットとしてラッチする。アド
レスラッチ９ａは、またコラムアクセス活性化信号ＣＯ
ＬＡの活性化時、与えられたアドレス信号ビットをコラ
ムアドレス信号ビットとしてラッチする。したがって、
このアドレスラッチ９ａは、ロウアドレス信号ビットを
ラッチするロウアドレスラッチと、コラムアドレス信号
ビットをラッチするコラムアドレスラッチとを含む。バ
ンクアドレスラッチ９ｂは、ロウアクセス活性化信号Ｒ
ＯＷＡまたはコラムアドレス活性化信号ＣＯＬＡの活性
化時、与えられたバンクアドレス信号ビットＢＡ０〜Ｂ
Ａ２をラッチする。
【００８６】このアドレス入力バッファからの内部アド
レス信号ビットＡ０〜Ａ１２のうちの特定のアドレス信
号ビットは、またモードレジスタ１９へ与えられる。こ
のモードレジスタ１９は、レジスタ設定コマンドの印加
時、特定のアドレス信号ビットをラッチする。このモー
ドレジスタ１９には、バースト長、ＣＡＳレイテンシな
どの動作パラメータを示す情報が格納される。
レス信号ビットＡ０〜Ａ１２のうちの特定のアドレス信
号ビットは、またモードレジスタ１９へ与えられる。こ
のモードレジスタ１９は、レジスタ設定コマンドの印加
時、特定のアドレス信号ビットをラッチする。このモー
ドレジスタ１９には、バースト長、ＣＡＳレイテンシな
どの動作パラメータを示す情報が格納される。
【００８７】この図３に示す内部アドレス発生回路９へ
は、図１に示す内部電源回路からの電源電圧Ｖｃｃｐが
動作電源電圧として与えられる。
は、図１に示す内部電源回路からの電源電圧Ｖｃｃｐが
動作電源電圧として与えられる。
【００８８】図４は、図１に示す入出力バッファ回路７
の構成を概略的に示す図である。図４において、入出力
バッファ回路７は、外部からのマスクデータ信号ＤＭ０
−ＤＭ３（ＤＭ０−３）をクロック信号ＣＬＫｄに従っ
て受ける入力バッファ７ａと、２ビットのデータ選択信
号ＱＳ０−ＱＳ１をクロック信号ＣＬＫｄに同期して入
出力する入出力バッファ７ｂと、データビットＤＱ０−
ＤＱ３１それぞれに対応して設けられ、クロック信号Ｃ
ＬＫｄに同期してデータの入出力を行なうデータ入出力
バッファ７−０〜７−３１を含む。入出力バッファ７ｂ
および７−０〜７−３１の各々は、クロック信号ＣＬＫ
ｄに同期してデータ信号を入力する入力バッファ７ｗ
と、クロック信号ＣＬＫｄに同期してデータを出力する
出力バッファ７ｒを含む。これらの入力バッファの構成
は、図２（Ｂ）に示すものと同様である。出力バッファ
は、クロックトバッファの構成を有する。
の構成を概略的に示す図である。図４において、入出力
バッファ回路７は、外部からのマスクデータ信号ＤＭ０
−ＤＭ３（ＤＭ０−３）をクロック信号ＣＬＫｄに従っ
て受ける入力バッファ７ａと、２ビットのデータ選択信
号ＱＳ０−ＱＳ１をクロック信号ＣＬＫｄに同期して入
出力する入出力バッファ７ｂと、データビットＤＱ０−
ＤＱ３１それぞれに対応して設けられ、クロック信号Ｃ
ＬＫｄに同期してデータの入出力を行なうデータ入出力
バッファ７−０〜７−３１を含む。入出力バッファ７ｂ
および７−０〜７−３１の各々は、クロック信号ＣＬＫ
ｄに同期してデータ信号を入力する入力バッファ７ｗ
と、クロック信号ＣＬＫｄに同期してデータを出力する
出力バッファ７ｒを含む。これらの入力バッファの構成
は、図２（Ｂ）に示すものと同様である。出力バッファ
は、クロックトバッファの構成を有する。
【００８９】データマスク信号ＤＭ０−ＤＭ３の各々
は、書込データに対しマスクをかけるか否かを指定す
る。このデータマスク信号ＤＭ０−ＤＭ３は、それぞれ
１バイトのデータに対しマスクをかけるか否かを決定す
る。したがって、３２ビットのデータＤＱ０〜ＤＱ３１
に対し、バイト（８ビット）単位でマスクをかけること
ができる。
は、書込データに対しマスクをかけるか否かを指定す
る。このデータマスク信号ＤＭ０−ＤＭ３は、それぞれ
１バイトのデータに対しマスクをかけるか否かを決定す
る。したがって、３２ビットのデータＤＱ０〜ＤＱ３１
に対し、バイト（８ビット）単位でマスクをかけること
ができる。
【００９０】データ選択信号ＱＳ０およびＱＳ１は、３
２ビットのデータのうち、有効データビットが、３２ビ
ットであるか１６ビットであるかを示す。すなわち、３
２ビットのデータＤＱ０〜ＤＱ３１のうち、１６ビット
の上位ワードおよび１６ビットの下位ワードが有効であ
るか否かを指定する。
２ビットのデータのうち、有効データビットが、３２ビ
ットであるか１６ビットであるかを示す。すなわち、３
２ビットのデータＤＱ０〜ＤＱ３１のうち、１６ビット
の上位ワードおよび１６ビットの下位ワードが有効であ
るか否かを指定する。
【００９１】この入出力バッファ回路７へは、専用の電
源電圧ＶＤＤＱおよびＶＳＳＱが与えられ、多ビットの
データの入出力時において、これらの入出力バッファ回
路が動作しても、他回路に対する動作電源電圧への影響
が及ぶのを防止される。
源電圧ＶＤＤＱおよびＶＳＳＱが与えられ、多ビットの
データの入出力時において、これらの入出力バッファ回
路が動作しても、他回路に対する動作電源電圧への影響
が及ぶのを防止される。
【００９２】図５は、図１に示すインタフェース回路１
０の構成を概略的に示す図である。図５において、イン
タフェース回路１０は、図１に示す入出力バッファ回路
７からの３２ビットのデータを順次受け、６４ビットの
データに変換してグローバルデータバス１２上に伝達す
るシリアル／パラレル変換回路１０ｗと、グローバルデ
ータバス１２を介して６４ビットのデータを受け、クロ
ック信号ＣＬＫｄに同期して、３２ビットのデータに変
換して順次出力するパラレル／シリアル変換回路１０ｒ
を含む。このシリアル／パラレル変換回路１０ｗおよび
パラレル／シリアル変換回路１０ｒを用いることによ
り、外部クロック信号の立上がりエッジおよび立下がり
エッジに同期してデータを転送することができる（タブ
ルデータレートのデータ入出力）。このシリアル／パラ
レル変換回路１０ｗおよびパラレル／シリアル変換回路
１０ｒへは、動作電源電圧として、図１に示す内部電源
回路からの電源電圧Ｖｃｃｐが与えられる。
０の構成を概略的に示す図である。図５において、イン
タフェース回路１０は、図１に示す入出力バッファ回路
７からの３２ビットのデータを順次受け、６４ビットの
データに変換してグローバルデータバス１２上に伝達す
るシリアル／パラレル変換回路１０ｗと、グローバルデ
ータバス１２を介して６４ビットのデータを受け、クロ
ック信号ＣＬＫｄに同期して、３２ビットのデータに変
換して順次出力するパラレル／シリアル変換回路１０ｒ
を含む。このシリアル／パラレル変換回路１０ｗおよび
パラレル／シリアル変換回路１０ｒを用いることによ
り、外部クロック信号の立上がりエッジおよび立下がり
エッジに同期してデータを転送することができる（タブ
ルデータレートのデータ入出力）。このシリアル／パラ
レル変換回路１０ｗおよびパラレル／シリアル変換回路
１０ｒへは、動作電源電圧として、図１に示す内部電源
回路からの電源電圧Ｖｃｃｐが与えられる。
【００９３】図６は、図１に示すメモリ回路２の構成を
概略的に示す図である。図６において、メモリ回路２
は、８個のバンクＢ♯０〜Ｂ♯７と、これらのバンクＢ
♯０〜Ｂ♯７それぞれに対応して設けられるＩ／Ｏポー
トＰ♯０〜Ｐ♯７を含む。バンクＢ♯０〜Ｂ♯７に対し
アドレスバス２０を介してアドレス発生回路からのアド
レス信号が与えられる。バンクＢ♯０〜Ｂ♯７のうち、
指定されたバンクにおいてのみ指定された動作が実施さ
れる。Ｉ／ＯポートＰ♯０〜Ｐ♯７の各々は、６４ビッ
トのデータの入出力を行なうことができ、各ビットに対
して設けられるプリアンプおよびライトドライバを含
む。これらのＩ／ＯポートＰ♯０〜Ｐ♯７は、共通にグ
ローバルデータバス１２に結合される。
概略的に示す図である。図６において、メモリ回路２
は、８個のバンクＢ♯０〜Ｂ♯７と、これらのバンクＢ
♯０〜Ｂ♯７それぞれに対応して設けられるＩ／Ｏポー
トＰ♯０〜Ｐ♯７を含む。バンクＢ♯０〜Ｂ♯７に対し
アドレスバス２０を介してアドレス発生回路からのアド
レス信号が与えられる。バンクＢ♯０〜Ｂ♯７のうち、
指定されたバンクにおいてのみ指定された動作が実施さ
れる。Ｉ／ＯポートＰ♯０〜Ｐ♯７の各々は、６４ビッ
トのデータの入出力を行なうことができ、各ビットに対
して設けられるプリアンプおよびライトドライバを含
む。これらのＩ／ＯポートＰ♯０〜Ｐ♯７は、共通にグ
ローバルデータバス１２に結合される。
【００９４】図７は、図６に示すメモリ回路２のバンク
の構成を概略的に示す図である。バンクＢ♯０〜Ｂ♯７
は、同じ構成を備えるため、図７においては、１つのバ
ンクＢ♯を代表的に示す。図７においてバンクＢ♯は、
行列状に配列される複数のメモリセルを有するメモリア
レイ２ａと、バンクアドレスが対応のバンクを指定する
とき活性化され、図１に示すコマンドデコード回路から
の動作モード指示信号に従って行選択動作に関連する動
作を制御する行系制御回路２ｂと、行系制御回路２ｂの
制御の下に動作し、メモリアレイ２ａのアドレス指定さ
れた行を選択状態へ駆動するための行デコード回路２ｃ
と、バンクアドレス信号により指定されたとき活性化さ
れ、図１に示すコマンドデコード回路からの動作モード
指示信号に従って指定された列選択に関連する動作を行
なう列系制御回路２ｄと、アドレス信号をデコードし、
アドレス指定された列を選択するための列デコード回路
２ｅを含む。
の構成を概略的に示す図である。バンクＢ♯０〜Ｂ♯７
は、同じ構成を備えるため、図７においては、１つのバ
ンクＢ♯を代表的に示す。図７においてバンクＢ♯は、
行列状に配列される複数のメモリセルを有するメモリア
レイ２ａと、バンクアドレスが対応のバンクを指定する
とき活性化され、図１に示すコマンドデコード回路から
の動作モード指示信号に従って行選択動作に関連する動
作を制御する行系制御回路２ｂと、行系制御回路２ｂの
制御の下に動作し、メモリアレイ２ａのアドレス指定さ
れた行を選択状態へ駆動するための行デコード回路２ｃ
と、バンクアドレス信号により指定されたとき活性化さ
れ、図１に示すコマンドデコード回路からの動作モード
指示信号に従って指定された列選択に関連する動作を行
なう列系制御回路２ｄと、アドレス信号をデコードし、
アドレス指定された列を選択するための列デコード回路
２ｅを含む。
【００９５】行系制御回路２ｄは、行デコード回路２ｃ
の活性／非活性化を制御するとともに、メモリアレイ２
ａに含まれるセンスアンプの活性／非活性化およびビッ
ト線のプリチャージ動作を制御する。列系制御回路２ｄ
は、また、列デコード回路２ｅの活性／非活性の制御と
ともに、図示しない内部データバスのプリチャージ動作
を制御する。バンクアドレス信号により指定されたバン
クにおいてのみ、行系制御回路２ｂまたは列系制御回路
２ｄが動作して、指定された動作を実行する。
の活性／非活性化を制御するとともに、メモリアレイ２
ａに含まれるセンスアンプの活性／非活性化およびビッ
ト線のプリチャージ動作を制御する。列系制御回路２ｄ
は、また、列デコード回路２ｅの活性／非活性の制御と
ともに、図示しない内部データバスのプリチャージ動作
を制御する。バンクアドレス信号により指定されたバン
クにおいてのみ、行系制御回路２ｂまたは列系制御回路
２ｄが動作して、指定された動作を実行する。
【００９６】バンクＢ♯０〜Ｂ♯７に対し、周辺電源電
圧Ｖｃｃｐは行系制御回路２ｂ、行デコード回路２ｃ、
列系制御回路２ｄおよび列デコード回路２ｅへ与えられ
る。メモリアレイ２ａに含まれるセンスアンプへは、ア
レイ電源電圧Ｖｃｃａが与えられる。
圧Ｖｃｃｐは行系制御回路２ｂ、行デコード回路２ｃ、
列系制御回路２ｄおよび列デコード回路２ｅへ与えられ
る。メモリアレイ２ａに含まれるセンスアンプへは、ア
レイ電源電圧Ｖｃｃａが与えられる。
【００９７】なお、これらの行系制御回路２ｂおよび列
系制御回路２ａは、それぞれ内部クロック信号ＣＬＫｉ
および／ＣＬＫｉに従って動作する。
系制御回路２ａは、それぞれ内部クロック信号ＣＬＫｉ
および／ＣＬＫｉに従って動作する。
【００９８】図８（Ａ）は、図１に示すクロック発生器
３の構成を概略的に示す図である。図８（Ａ）におい
て、クロック発生器３は、外部クロック信号ｅＣＬＫお
よび／ｅＣＬＫを比較して内部クロック信号ＣＬＫｉを
生成する比較器３ａと、外部クロック信号ｅＣＬＫおよ
び／ｅＣＬＫを比較して内部クロック信号／ＣＬＫｉを
生成する比較器３ｂと、これらの内部クロック信号ＣＬ
ＫｉおよびＣＬＫｉからストローブ用内部クロック信号
ＣＬＫｓを生成するＤＬＬ（ディレイド・ロックト・ル
ープ）３ｃを含む。比較器３ａおよび３ｂは、差動増幅
器で構成され、互いに相補な内部クロック信号ＣＬＫｉ
および／ＣＬＫｉを生成する（ダブルデータレートでの
データ転送が実現される）。ＤＬＬ３ｃは、その構成は
後に詳細に説明するが、内部クロック信号ＣＬＫｉを遅
延して、この遅延クロック信号と外部クロック信号ｅＣ
ＬＫの位相を同期させる。
３の構成を概略的に示す図である。図８（Ａ）におい
て、クロック発生器３は、外部クロック信号ｅＣＬＫお
よび／ｅＣＬＫを比較して内部クロック信号ＣＬＫｉを
生成する比較器３ａと、外部クロック信号ｅＣＬＫおよ
び／ｅＣＬＫを比較して内部クロック信号／ＣＬＫｉを
生成する比較器３ｂと、これらの内部クロック信号ＣＬ
ＫｉおよびＣＬＫｉからストローブ用内部クロック信号
ＣＬＫｓを生成するＤＬＬ（ディレイド・ロックト・ル
ープ）３ｃを含む。比較器３ａおよび３ｂは、差動増幅
器で構成され、互いに相補な内部クロック信号ＣＬＫｉ
および／ＣＬＫｉを生成する（ダブルデータレートでの
データ転送が実現される）。ＤＬＬ３ｃは、その構成は
後に詳細に説明するが、内部クロック信号ＣＬＫｉを遅
延して、この遅延クロック信号と外部クロック信号ｅＣ
ＬＫの位相を同期させる。
【００９９】図８（Ｂ）は、図８（Ａ）に示すクロック
発生器３の動作を概略的に示す図である。外部クロック
信号ｅＣＬＫおよび／ｅＣＬＫは互いに相補なクロック
信号である。比較的長い外部配線を介してこれらのクロ
ック信号ｅＣＬＫおよび／ｅＣＬＫは伝達され、波形に
なまりが生じる。比較器３ａおよび３ｂは、これらの外
部クロック信号ｅＣＬＫおよび／ｅＣＬＫの交差部を検
出して、内部クロック信号ＣＬＫｉおよび／ＣＬＫｉを
変化させる。したがって、内部クロック信号ＣＬＫｉお
よび／ＣＬＫｉは、外部クロック信号ｅＣＬＫおよび／
ｅＣＬＫの交差部をトリガとしてその状態が変化する。
これにより、波形整形された内部クロック信号ＣＬＫｉ
および／ＣＬＫｉを生成することができる。内部クロッ
ク信号ＣＬＫｉおよび／ＣＬＫｉは、外部クロック信号
ｅＣＬＫよりも位相が少し遅れる（クロック信号ｅＣＬ
Ｋおよび／ｅＣＬＫの交差部をトリガとしているた
め）。ＤＬＬ３ｃを利用することにより、外部クロック
信号ｅＣＬＫに位相同期したストローブ用クロック信号
ＣＬＫｓを生成することができ、正確なタイミングで、
外部制御信号および外部アドレス信号を取込むことがで
きる。クロック発生器３に対し、別に設けられたクロッ
ク電源回路からの電源電圧Ｖｃｃｃが動作電源電圧とし
て供給される。
発生器３の動作を概略的に示す図である。外部クロック
信号ｅＣＬＫおよび／ｅＣＬＫは互いに相補なクロック
信号である。比較的長い外部配線を介してこれらのクロ
ック信号ｅＣＬＫおよび／ｅＣＬＫは伝達され、波形に
なまりが生じる。比較器３ａおよび３ｂは、これらの外
部クロック信号ｅＣＬＫおよび／ｅＣＬＫの交差部を検
出して、内部クロック信号ＣＬＫｉおよび／ＣＬＫｉを
変化させる。したがって、内部クロック信号ＣＬＫｉお
よび／ＣＬＫｉは、外部クロック信号ｅＣＬＫおよび／
ｅＣＬＫの交差部をトリガとしてその状態が変化する。
これにより、波形整形された内部クロック信号ＣＬＫｉ
および／ＣＬＫｉを生成することができる。内部クロッ
ク信号ＣＬＫｉおよび／ＣＬＫｉは、外部クロック信号
ｅＣＬＫよりも位相が少し遅れる（クロック信号ｅＣＬ
Ｋおよび／ｅＣＬＫの交差部をトリガとしているた
め）。ＤＬＬ３ｃを利用することにより、外部クロック
信号ｅＣＬＫに位相同期したストローブ用クロック信号
ＣＬＫｓを生成することができ、正確なタイミングで、
外部制御信号および外部アドレス信号を取込むことがで
きる。クロック発生器３に対し、別に設けられたクロッ
ク電源回路からの電源電圧Ｖｃｃｃが動作電源電圧とし
て供給される。
【０１００】図９は、図１に示す同期クロック発生回路
４の構成を概略的に示す図である。図９において、同期
クロック発生回路４は、活性化信号ＳＭＤａｃｔの活性
化時活性化されて同期動作を行なうシンクロナス・ミラ
ー・ディレイ（ＳＭＤ）４ｂと、このＳＭＤ４ｂに内部
クロック信号ＣＬＫｉおよび／ＣＬＫｉのエッジをトリ
ガとするクロック信号を供給しかつＳＭＤ４ｂからのク
ロック信号ＣＬＫｄを出力するコントローラ４ａを含
む。コントローラ４ａへは、モードレジスタからのＣＡ
ＳレイテンシデータＣＬＴが与えられる。また、コント
ローラ４ａは、図１に示すインタフェース回路からのデ
ータの書込／読出およびデータ入出力バッファ回路の動
作の制御を実行する。次に、この図９に示す同期クロッ
ク発生回路４のデータ読出時の動作を、図１０に示すタ
イミングチャート図を参照して説明する。
４の構成を概略的に示す図である。図９において、同期
クロック発生回路４は、活性化信号ＳＭＤａｃｔの活性
化時活性化されて同期動作を行なうシンクロナス・ミラ
ー・ディレイ（ＳＭＤ）４ｂと、このＳＭＤ４ｂに内部
クロック信号ＣＬＫｉおよび／ＣＬＫｉのエッジをトリ
ガとするクロック信号を供給しかつＳＭＤ４ｂからのク
ロック信号ＣＬＫｄを出力するコントローラ４ａを含
む。コントローラ４ａへは、モードレジスタからのＣＡ
ＳレイテンシデータＣＬＴが与えられる。また、コント
ローラ４ａは、図１に示すインタフェース回路からのデ
ータの書込／読出およびデータ入出力バッファ回路の動
作の制御を実行する。次に、この図９に示す同期クロッ
ク発生回路４のデータ読出時の動作を、図１０に示すタ
イミングチャート図を参照して説明する。
【０１０１】クロックサイクル♯１において、アクティ
ブコマンドＡＣＴが与えられる。このアクティブコマン
ドＡＣＴは、バンクを選択し、かつ該選択バンクにおい
てメモリセルアレイを活性状態に駆動するコマンドであ
る。このアクティブコマンドＡＣＴが与えられると、選
択されたバンクから、次いでデータアクセスが行なわれ
る。このデータアクセスに備えるため、アクティブコマ
ンドＡＣＴが与えられると、それまで非活性状態にあっ
てＳＭＤ活性化信号ＳＭＤａｃｔがＨレベルからＬレベ
ルの活性状態へ駆動される。このＳＭＤ活性化信号ＳＭ
Ｄａｃｔの活性化に応答して、ＳＭＤ４ｂが同期動作を
開始する。またコントローラ４ａは、このアクティブコ
マンドＡＣＴが与えられると、内部クロック信号ＣＬＫ
ｉまたは／ＣＬＫｉのエッジに同期した信号を、ＳＭＤ
４ｂへ与える。このＳＭＤ４ｂにおいては、内部クロッ
ク信号ＣＬＫｉまたは／ＣＬＫｉに位相同期した２倍の
周波数のクロック信号ＣＬＫｄを生成するまでにはある
時間が必要とされる。この期間は、ロック時間と呼ば
れ、図１０においては、内部クロック信号ＣＬＫｉの２
クロックサイクル期間が一例として示される。
ブコマンドＡＣＴが与えられる。このアクティブコマン
ドＡＣＴは、バンクを選択し、かつ該選択バンクにおい
てメモリセルアレイを活性状態に駆動するコマンドであ
る。このアクティブコマンドＡＣＴが与えられると、選
択されたバンクから、次いでデータアクセスが行なわれ
る。このデータアクセスに備えるため、アクティブコマ
ンドＡＣＴが与えられると、それまで非活性状態にあっ
てＳＭＤ活性化信号ＳＭＤａｃｔがＨレベルからＬレベ
ルの活性状態へ駆動される。このＳＭＤ活性化信号ＳＭ
Ｄａｃｔの活性化に応答して、ＳＭＤ４ｂが同期動作を
開始する。またコントローラ４ａは、このアクティブコ
マンドＡＣＴが与えられると、内部クロック信号ＣＬＫ
ｉまたは／ＣＬＫｉのエッジに同期した信号を、ＳＭＤ
４ｂへ与える。このＳＭＤ４ｂにおいては、内部クロッ
ク信号ＣＬＫｉまたは／ＣＬＫｉに位相同期した２倍の
周波数のクロック信号ＣＬＫｄを生成するまでにはある
時間が必要とされる。この期間は、ロック時間と呼ば
れ、図１０においては、内部クロック信号ＣＬＫｉの２
クロックサイクル期間が一例として示される。
【０１０２】このロック時間が経過すると、クロックサ
イクル♯４において、データ読出を指示するリードコマ
ンドＣＲＥＡＤが与えられる。このリードコマンドＣＲ
ＥＡＤがあたえられると、選択バンクにおいて、データ
の読出が行なわれる。コントローラ４ａは、このリード
コマンドが与えられると、ＳＭＤ４ｂからのクロック信
号を出力してインタフェース回路および出力バッファ回
路へ与える。コントローラ４ａは、またＣＡＳレイテン
シデータＣＬＴに従ってインタフェース回路および出力
バッファ回路の活性化を実行する。ＣＡＳレイテンシが
４の場合、リードコマンドＣＲＥＡＤが与えられてか
ら、４クロックサイクル経過後に、データの読出が行な
われる。したがって、クロックサイクル♯７において、
クロック信号ＣＬＫｉの立下がりに応答してデータの読
出が行なわれる。インタフェース回路は、このクロック
サイクル♯７においては、６４ビットのデータを並列に
受けて、次いでクロック信号ＣＬＫｄに従って３２ビッ
トのデータを順次出力する。クロック信号ＣＬＫｄは、
内部クロック信号ＣＬＫｉおよび／ＣＬＫｉのエッジを
トリガとして生成されている。したがって、このクロッ
ク信号ＣＬＫｄに従って、データの出力を行なうことに
より、内部クロック信号ＣＬＫｉ、すなわち外部クロッ
ク信号ｅＣＬＫの立上がりおよび立下がりエッジに同期
してデータの出力が行なわれる。バースト長が８であ
り、８個のデータが順次クロック信号ＣＬＫｄに従って
読出される。バースト長のデータの読出が完了すると、
クロックサイクル♯１１において、クロック信号ＣＬＫ
ｄが連続的に出力されても、コントローラ４ａの制御に
より出力バッファは出力ハイインピーダンス状態へ駆動
される。
イクル♯４において、データ読出を指示するリードコマ
ンドＣＲＥＡＤが与えられる。このリードコマンドＣＲ
ＥＡＤがあたえられると、選択バンクにおいて、データ
の読出が行なわれる。コントローラ４ａは、このリード
コマンドが与えられると、ＳＭＤ４ｂからのクロック信
号を出力してインタフェース回路および出力バッファ回
路へ与える。コントローラ４ａは、またＣＡＳレイテン
シデータＣＬＴに従ってインタフェース回路および出力
バッファ回路の活性化を実行する。ＣＡＳレイテンシが
４の場合、リードコマンドＣＲＥＡＤが与えられてか
ら、４クロックサイクル経過後に、データの読出が行な
われる。したがって、クロックサイクル♯７において、
クロック信号ＣＬＫｉの立下がりに応答してデータの読
出が行なわれる。インタフェース回路は、このクロック
サイクル♯７においては、６４ビットのデータを並列に
受けて、次いでクロック信号ＣＬＫｄに従って３２ビッ
トのデータを順次出力する。クロック信号ＣＬＫｄは、
内部クロック信号ＣＬＫｉおよび／ＣＬＫｉのエッジを
トリガとして生成されている。したがって、このクロッ
ク信号ＣＬＫｄに従って、データの出力を行なうことに
より、内部クロック信号ＣＬＫｉ、すなわち外部クロッ
ク信号ｅＣＬＫの立上がりおよび立下がりエッジに同期
してデータの出力が行なわれる。バースト長が８であ
り、８個のデータが順次クロック信号ＣＬＫｄに従って
読出される。バースト長のデータの読出が完了すると、
クロックサイクル♯１１において、クロック信号ＣＬＫ
ｄが連続的に出力されても、コントローラ４ａの制御に
より出力バッファは出力ハイインピーダンス状態へ駆動
される。
【０１０３】このＳＭＤ４ｂ（その詳細構成は後に説明
する）を利用することにより、外部クロック信号の立上
がりおよび立下がりに同期して内部クロック信号を生成
して、データの出力を行なうことができる。この同期ク
ロック発生回路４も、図１に示すクロック電源回路から
の電源電圧Ｖｃｃｃを動作電源電圧として動作する。し
たがってデータ読出時において、出力バッファおよびイ
ンタフェース回路が動作しても、その影響を受けること
なく安定に電源電圧Ｖｃｃｃが保持されるため、正確
に、内部クロック信号ＣＬＫｉに位相同期したクロック
信号ＣＬＫｄを生成することができる。
する）を利用することにより、外部クロック信号の立上
がりおよび立下がりに同期して内部クロック信号を生成
して、データの出力を行なうことができる。この同期ク
ロック発生回路４も、図１に示すクロック電源回路から
の電源電圧Ｖｃｃｃを動作電源電圧として動作する。し
たがってデータ読出時において、出力バッファおよびイ
ンタフェース回路が動作しても、その影響を受けること
なく安定に電源電圧Ｖｃｃｃが保持されるため、正確
に、内部クロック信号ＣＬＫｉに位相同期したクロック
信号ＣＬＫｄを生成することができる。
【０１０４】なお、図１０において、データ読出時の動
作タイミング図を示すが、データ書込時においても、同
様、信号ＳＭＤａｃｔが活性状態とされてクロック信号
ＣＬＫｄが生成される。書込コマンドＣＷＲＩＴＥが与
えられるとそのクロックサイクルから、書込データがク
ロック信号ＣＬＫｄに同期して取込まれる。
作タイミング図を示すが、データ書込時においても、同
様、信号ＳＭＤａｃｔが活性状態とされてクロック信号
ＣＬＫｄが生成される。書込コマンドＣＷＲＩＴＥが与
えられるとそのクロックサイクルから、書込データがク
ロック信号ＣＬＫｄに同期して取込まれる。
【０１０５】［電源配置１］図１１は、この発明の実施
の形態１に従う同期型半導体記憶装置における電源配置
の構成を概略的に示す図である。図１１においては、ク
ロック電源回路１１ａは、クロック発生器３および同期
クロック発生回路４に対し共通に、クロック電源線２１
を介して動作電源電圧Ｖｃｃｃを供給する。クロック電
源線２１には、安定化容量２２が結合される。この図１
１に示す電源配置においては、クロック発生器３および
同期クロック発生器４に対し共通に動作電源電圧Ｖｃｃ
ｃが供給される。他の周辺回路に対しては、図１に示す
内部電源電圧発生回路１１ｂからの電源電圧Ｖｃｃｐお
よびＶｃｃａが供給される。したがって、クロック発生
器３および同期クロック発生回路４に対し共通にクロッ
ク電源回路１１ａを設けても、これらのクロック発生器
３および同期クロック発生回路４に対し、他の周辺回路
およびアレイ回路（センスアンプ回路）の動作の影響を
受けることなく安定に動作電源電圧Ｖｃｃｃを供給する
ことができる。
の形態１に従う同期型半導体記憶装置における電源配置
の構成を概略的に示す図である。図１１においては、ク
ロック電源回路１１ａは、クロック発生器３および同期
クロック発生回路４に対し共通に、クロック電源線２１
を介して動作電源電圧Ｖｃｃｃを供給する。クロック電
源線２１には、安定化容量２２が結合される。この図１
１に示す電源配置においては、クロック発生器３および
同期クロック発生器４に対し共通に動作電源電圧Ｖｃｃ
ｃが供給される。他の周辺回路に対しては、図１に示す
内部電源電圧発生回路１１ｂからの電源電圧Ｖｃｃｐお
よびＶｃｃａが供給される。したがって、クロック発生
器３および同期クロック発生回路４に対し共通にクロッ
ク電源回路１１ａを設けても、これらのクロック発生器
３および同期クロック発生回路４に対し、他の周辺回路
およびアレイ回路（センスアンプ回路）の動作の影響を
受けることなく安定に動作電源電圧Ｖｃｃｃを供給する
ことができる。
【０１０６】［電源配置２］図１２は、この発明の実施
の形態１に従う同期型半導体記憶装置の電源配置の他の
構成を示す図である。この図１２に示す電源配置におい
ては、クロック電源回路１１ａからの電源電圧Ｖｃｃｃ
が、クロック発生器３に含まれるＤＬＬ３ｃおよび同期
クロック発生回路４に含まれるＳＭＤ４ｂに電源線２１
を介して供給される。これらのクロック発生器３および
同期クロック発生回路４に含まれる他の回路（バッファ
回路および制御回路）に対しては、電源線２３を介して
内部電源電圧発生回路１１ｂからの周辺電源電圧Ｖｃｃ
ｐが供給される。この図１２に示すように、同期動作に
関連するＤＬＬ３ｃおよびＳＭＤ４ｂに対してのみ、ク
ロック電源回路１１ａからの電源電圧Ｖｃｃｃを動作電
源電圧として供給することにより、これらのクロック発
生器３および同期クロック発生回路４における同期動作
に関連する回路部分を、安定に動作させることができ
る。
の形態１に従う同期型半導体記憶装置の電源配置の他の
構成を示す図である。この図１２に示す電源配置におい
ては、クロック電源回路１１ａからの電源電圧Ｖｃｃｃ
が、クロック発生器３に含まれるＤＬＬ３ｃおよび同期
クロック発生回路４に含まれるＳＭＤ４ｂに電源線２１
を介して供給される。これらのクロック発生器３および
同期クロック発生回路４に含まれる他の回路（バッファ
回路および制御回路）に対しては、電源線２３を介して
内部電源電圧発生回路１１ｂからの周辺電源電圧Ｖｃｃ
ｐが供給される。この図１２に示すように、同期動作に
関連するＤＬＬ３ｃおよびＳＭＤ４ｂに対してのみ、ク
ロック電源回路１１ａからの電源電圧Ｖｃｃｃを動作電
源電圧として供給することにより、これらのクロック発
生器３および同期クロック発生回路４における同期動作
に関連する回路部分を、安定に動作させることができ
る。
【０１０７】［電源配置３］図１３は、この発明の実施
の形態１における同期型半導体記憶装置のさらに他の電
源配置を示す図である。図１２において、クロック電源
回路１１ａは、クロック発生器３に対して設けられるク
ロック電源回路１１ａａと、同期クロック発生回路４に
対して設けられるクロック電源回路１１ａｂを含む。ク
ロック電源回路１１ａａは、電源線２１ａを介してクロ
ック発生器３に動作電源電圧を供給し、またクロック電
源回路１１ａｂは、電源線２１ｂを介して同期クロック
発生回路４に電源電圧を供給する。内部電源電圧発生回
路１１ｂは、これらのクロック電源回路１１ａと別に設
けられ、電源線２３を介して内部回路２５へ電源電圧を
供給する。この内部回路は、コマンドデコード回路など
の周辺回路、各バンクにおけるロウ／コラム選択回路、
およびアレイ回路（センスアンプ回路）等を含む。
の形態１における同期型半導体記憶装置のさらに他の電
源配置を示す図である。図１２において、クロック電源
回路１１ａは、クロック発生器３に対して設けられるク
ロック電源回路１１ａａと、同期クロック発生回路４に
対して設けられるクロック電源回路１１ａｂを含む。ク
ロック電源回路１１ａａは、電源線２１ａを介してクロ
ック発生器３に動作電源電圧を供給し、またクロック電
源回路１１ａｂは、電源線２１ｂを介して同期クロック
発生回路４に電源電圧を供給する。内部電源電圧発生回
路１１ｂは、これらのクロック電源回路１１ａと別に設
けられ、電源線２３を介して内部回路２５へ電源電圧を
供給する。この内部回路は、コマンドデコード回路など
の周辺回路、各バンクにおけるロウ／コラム選択回路、
およびアレイ回路（センスアンプ回路）等を含む。
【０１０８】図１３に示すように、クロック発生器３お
よび同期クロック発生回路４それぞれに別々にクロック
電源回路１１ａａおよび１１ａｂを設ける。これによ
り、クロック発生器３および同期クロック発生回路４そ
れぞれの近傍にクロック電源回路１１ａａおよび１１ａ
ｂを配置することができ、電源線２１ａおよび２１ｂに
おける配線抵抗による電圧降下の影響を受けることなく
所望の電圧レベルの動作電源電圧を、これらのクロック
発生器３および同期クロック発生回路４へ供給すること
ができる。また、クロック発生器３および同期クロック
発生回路４それぞれに近接してクロック電源回路１１ａ
ａおよび１１ａｂを配置することにより、電源線２１ａ
および２１ｂは最小配線長となり、チップ上に電源線を
延在させて配設する必要がなく、電源線のレイアウトが
容易となる。また、クロック発生器３および同期クロッ
ク発生回路４の動作が他回路の電源電圧に影響を及ぼす
のを防止することができる。
よび同期クロック発生回路４それぞれに別々にクロック
電源回路１１ａａおよび１１ａｂを設ける。これによ
り、クロック発生器３および同期クロック発生回路４そ
れぞれの近傍にクロック電源回路１１ａａおよび１１ａ
ｂを配置することができ、電源線２１ａおよび２１ｂに
おける配線抵抗による電圧降下の影響を受けることなく
所望の電圧レベルの動作電源電圧を、これらのクロック
発生器３および同期クロック発生回路４へ供給すること
ができる。また、クロック発生器３および同期クロック
発生回路４それぞれに近接してクロック電源回路１１ａ
ａおよび１１ａｂを配置することにより、電源線２１ａ
および２１ｂは最小配線長となり、チップ上に電源線を
延在させて配設する必要がなく、電源線のレイアウトが
容易となる。また、クロック発生器３および同期クロッ
ク発生回路４の動作が他回路の電源電圧に影響を及ぼす
のを防止することができる。
【０１０９】なお、この図１３に示す電源配置において
も、クロック電源回路１１ａａは、クロック発生器３に
含まれるＤＬＬへ電源電圧を供給し、クロック電源回路
１１ａｂが、同期クロック発生回路４に含まれるＳＭＤ
に動作電源電圧を供給するように構成され、内部電源電
圧発生回路１１ｂからの電源電圧が、これらのクロック
発生器３および同期クロック発生回路４に含まれる制御
部またはバッファ回路へ電源電圧を供給するように構成
されてもよい（図１２参照）。以下の説明において、こ
の図１１から図１３に示す電源配置のいずれが用いられ
てもよい。すなわち、クロック発生器３および同期クロ
ック発生回路４に共通に動作電源電圧が供給されてもよ
く、また別々に動作電源電圧が供給されてもよい。ま
た、以下の説明においては、このクロック発生器３およ
び同期クロック発生回路４を総称的に、クロック再生回
路として示す。このクロック再生回路は、クロック発生
器３および同期クロック発生回路の一方のみまたは両者
を総称する。
も、クロック電源回路１１ａａは、クロック発生器３に
含まれるＤＬＬへ電源電圧を供給し、クロック電源回路
１１ａｂが、同期クロック発生回路４に含まれるＳＭＤ
に動作電源電圧を供給するように構成され、内部電源電
圧発生回路１１ｂからの電源電圧が、これらのクロック
発生器３および同期クロック発生回路４に含まれる制御
部またはバッファ回路へ電源電圧を供給するように構成
されてもよい（図１２参照）。以下の説明において、こ
の図１１から図１３に示す電源配置のいずれが用いられ
てもよい。すなわち、クロック発生器３および同期クロ
ック発生回路４に共通に動作電源電圧が供給されてもよ
く、また別々に動作電源電圧が供給されてもよい。ま
た、以下の説明においては、このクロック発生器３およ
び同期クロック発生回路４を総称的に、クロック再生回
路として示す。このクロック再生回路は、クロック発生
器３および同期クロック発生回路の一方のみまたは両者
を総称する。
【０１１０】以上のように、この発明の実施の形態１に
従えば、外部クロック信号に同期した内部クロック信号
を生成するクロック再生回路に対し、内部回路へ電源電
圧を供給する電源回路と別に設けられたクロック電源回
路から動作電源電圧を供給している。したがって、内部
回路の動作による内部電源電圧の変動の影響を受けるこ
となく、クロック用電源電圧を一定に保持して、安定に
外部クロック信号に同期した内部クロック信号を生成す
ることができる。これにより、電源電圧変動または内部
回路動作時などのクロック再生回路の動作環境変動時に
おいても、安定に、外部クロック信号に位相同期した内
部クロック信号を生成することができる。
従えば、外部クロック信号に同期した内部クロック信号
を生成するクロック再生回路に対し、内部回路へ電源電
圧を供給する電源回路と別に設けられたクロック電源回
路から動作電源電圧を供給している。したがって、内部
回路の動作による内部電源電圧の変動の影響を受けるこ
となく、クロック用電源電圧を一定に保持して、安定に
外部クロック信号に同期した内部クロック信号を生成す
ることができる。これにより、電源電圧変動または内部
回路動作時などのクロック再生回路の動作環境変動時に
おいても、安定に、外部クロック信号に位相同期した内
部クロック信号を生成することができる。
【０１１１】［実施の形態２］図１４は、この発明の実
施の形態２に従う同期型半導体記憶装置の要部の構成を
概略的に示す図である。図１４においては、クロック電
源回路１１ａの構成を示す。このクロック電源回路１１
ａからの電源電圧Ｖｃｃｃが、電源線２１を介してクロ
ック再生回路３０、特にクロック信号の位相調整に関連
する部分へ動作電源電圧として与えられる。クロック電
源回路１１ａおよびクロック再生回路３０は、先に説明
したように、図１１から図１３に示す構成のいずれであ
ってもよい。
施の形態２に従う同期型半導体記憶装置の要部の構成を
概略的に示す図である。図１４においては、クロック電
源回路１１ａの構成を示す。このクロック電源回路１１
ａからの電源電圧Ｖｃｃｃが、電源線２１を介してクロ
ック再生回路３０、特にクロック信号の位相調整に関連
する部分へ動作電源電圧として与えられる。クロック電
源回路１１ａおよびクロック再生回路３０は、先に説明
したように、図１１から図１３に示す構成のいずれであ
ってもよい。
【０１１２】クロック電源回路１１ａは、クロックイネ
ーブル信号ＣＫＥの活性化時活性化され、電源線２１上
の電源電圧Ｖｃｃｃと基準電圧Ｖｒｅｆとを比較する比
較器３１ａと、比較器３１ａの出力信号に従って外部電
源ノードから電源線２１へ電流を供給する電流ドライブ
トランジスタ３１ｂを含む。クロック電源回路１１ａ
は、クロックイネーブル信号ＣＫＥの活性化時活性化さ
れて動作し、電源電圧Ｖｃｃｃを基準電圧Ｖｒｅｆの電
圧レベルに保持する。クロック活性化信号ＣＫＥの活性
化時、クロック再生回路３０は活性化され、外部クロッ
ク信号ｅＣＬＫから内部クロック信号ｉｎｔＣＬＫを生
成する。ここで、内部クロック信号ｉｎｔＣＬＫは、先
の実施の形態１において説明した信号ＣＬＫｉ，／ＣＬ
Ｋｉ，ＣＬＫｓおよびＣＬＫｄのいずれかである。クロ
ック電源回路１１ａは、クロック再生回路３０の動作時
においてのみ活性化されて電源電圧Ｖｃｃｃを生成す
る。クロック再生回路３０に対してさらに、補のクロッ
クイネーブル信号／ＣＫＥに応答して周辺電源電圧Ｖｃ
ｃｐを供給するためのｐチャネルＭＯＳトランジスタ３
１ｃが設けられる。この周辺電源電圧Ｖｃｃｐはクロッ
ク再生回路３０に含まれるバッファおよびクロック信号
を出力するドライバへ与えられる。次に、図１４に示す
回路の動作を、図１５に示すタイミングチャートを参照
して説明する。
ーブル信号ＣＫＥの活性化時活性化され、電源線２１上
の電源電圧Ｖｃｃｃと基準電圧Ｖｒｅｆとを比較する比
較器３１ａと、比較器３１ａの出力信号に従って外部電
源ノードから電源線２１へ電流を供給する電流ドライブ
トランジスタ３１ｂを含む。クロック電源回路１１ａ
は、クロックイネーブル信号ＣＫＥの活性化時活性化さ
れて動作し、電源電圧Ｖｃｃｃを基準電圧Ｖｒｅｆの電
圧レベルに保持する。クロック活性化信号ＣＫＥの活性
化時、クロック再生回路３０は活性化され、外部クロッ
ク信号ｅＣＬＫから内部クロック信号ｉｎｔＣＬＫを生
成する。ここで、内部クロック信号ｉｎｔＣＬＫは、先
の実施の形態１において説明した信号ＣＬＫｉ，／ＣＬ
Ｋｉ，ＣＬＫｓおよびＣＬＫｄのいずれかである。クロ
ック電源回路１１ａは、クロック再生回路３０の動作時
においてのみ活性化されて電源電圧Ｖｃｃｃを生成す
る。クロック再生回路３０に対してさらに、補のクロッ
クイネーブル信号／ＣＫＥに応答して周辺電源電圧Ｖｃ
ｃｐを供給するためのｐチャネルＭＯＳトランジスタ３
１ｃが設けられる。この周辺電源電圧Ｖｃｃｐはクロッ
ク再生回路３０に含まれるバッファおよびクロック信号
を出力するドライバへ与えられる。次に、図１４に示す
回路の動作を、図１５に示すタイミングチャートを参照
して説明する。
【０１１３】外部クロック信号ｅＣＬＫのクロックサイ
クル♯ａにおいて、外部クロックイネーブル信号ｅｘｔ
ＣＫＥをＬレベルの非活性状態とする。この外部クロッ
クイネーブル信号ｅｘｔＣＫＥがＬレベルとされると、
次のクロックサイクルから内部クロック信号の発生が停
止される。したがって、内部クロック信号ｉｎｔＣＬＫ
（図８（Ａ）参照）は、次のクロックサイクル♯ｂか
ら、発生が停止されてその電圧レベルが一定レベル（図
１５においてはＬレベル）に固定される。この外部クロ
ックイネーブル信号ｅｘｔＣＫＥがＬレベルに設定され
ると、そのクロックサイクル♯ａにおいて、パワーダウ
ンモード指示信号ＰＤがＨレベルとなり、内部回路動作
が停止される。このパワーダウンモードが指定される
と、図１４に示すクロック電源回路１１ａの比較器３１
ａが非活性化され、その出力信号がＨレベル（外部電源
電圧ＶＤＤレベル）に固定される。これにより、電流ド
ライブトランジスタ３１ｂが非導通状態となり、電源線
２１と電源ノードとが切り離される。フローティング状
態の電源線２１上の電源電圧Ｖｃｃｃが、接地電圧レベ
ルへ放電される。したがって、クロック再生回路３０の
構成要素が低しきい値電圧のＭＯＳトランジスタであっ
ても、何らリーク電流の問題は生じず、このクロック再
生回路３０における消費電流は０とすることができる。
また、ＭＯＳトランジスタ３１ｃが非導通状態となり、
内部のクロックバッファおよびドライバへの動作電源電
圧の供給が停止され、これらのバッファおよびドライバ
の動作が停止し、周辺電源電圧Ｖｃｃｐの消費は生じな
い。
クル♯ａにおいて、外部クロックイネーブル信号ｅｘｔ
ＣＫＥをＬレベルの非活性状態とする。この外部クロッ
クイネーブル信号ｅｘｔＣＫＥがＬレベルとされると、
次のクロックサイクルから内部クロック信号の発生が停
止される。したがって、内部クロック信号ｉｎｔＣＬＫ
（図８（Ａ）参照）は、次のクロックサイクル♯ｂか
ら、発生が停止されてその電圧レベルが一定レベル（図
１５においてはＬレベル）に固定される。この外部クロ
ックイネーブル信号ｅｘｔＣＫＥがＬレベルに設定され
ると、そのクロックサイクル♯ａにおいて、パワーダウ
ンモード指示信号ＰＤがＨレベルとなり、内部回路動作
が停止される。このパワーダウンモードが指定される
と、図１４に示すクロック電源回路１１ａの比較器３１
ａが非活性化され、その出力信号がＨレベル（外部電源
電圧ＶＤＤレベル）に固定される。これにより、電流ド
ライブトランジスタ３１ｂが非導通状態となり、電源線
２１と電源ノードとが切り離される。フローティング状
態の電源線２１上の電源電圧Ｖｃｃｃが、接地電圧レベ
ルへ放電される。したがって、クロック再生回路３０の
構成要素が低しきい値電圧のＭＯＳトランジスタであっ
ても、何らリーク電流の問題は生じず、このクロック再
生回路３０における消費電流は０とすることができる。
また、ＭＯＳトランジスタ３１ｃが非導通状態となり、
内部のクロックバッファおよびドライバへの動作電源電
圧の供給が停止され、これらのバッファおよびドライバ
の動作が停止し、周辺電源電圧Ｖｃｃｐの消費は生じな
い。
【０１１４】パワーダウンモードが完了すると、クロッ
クサイクル♯ｃにおいてクロックイネーブル信号ｅｘｔ
ＣＫＥをＨレベルに設定する。この場合、このクロック
サイクル♯ｃの前のサイクルにおいては、外部クロック
イネーブル信号ｅｘｔＣＫＥがＬレベルであるため、ク
ロックサイクル♯ｃにおいて内部クロック信号ｉｎｔＣ
ＬＫの発生を停止させ、次のクロックサイクル♯ｄか
ら、内部クロック信号ｉｎｔＣＬＫが生成される。外部
クロックイネーブル信号ｅｘｔＣＫＥがＨレベルに駆動
されると、またクロック再生回路３０が活性化され、内
部クロック信号ｉｎｔＣＬＫが生成される。ここで、ク
ロックバッファおよびドライバへは導通状態となったＭ
ＯＳトランジスタ３１ｃから電圧Ｖｃｃｐが供給される
ため、これらのバッファ／ドライバの動作が電源電圧Ｖ
ｃｃｃに悪影響を及ぼすことがなく、正確に内部クロッ
ク信号ｉｎｔＣＬＫを生成することができる。一方、パ
ワーダウンモードが解除されたため、クロック電源回路
１１ａが活性化され、この電源線２１上の電源電圧Ｖｃ
ｃｃを、接地電圧レベルから基準電圧Ｖｒｅｆレベルへ
駆動する。
クサイクル♯ｃにおいてクロックイネーブル信号ｅｘｔ
ＣＫＥをＨレベルに設定する。この場合、このクロック
サイクル♯ｃの前のサイクルにおいては、外部クロック
イネーブル信号ｅｘｔＣＫＥがＬレベルであるため、ク
ロックサイクル♯ｃにおいて内部クロック信号ｉｎｔＣ
ＬＫの発生を停止させ、次のクロックサイクル♯ｄか
ら、内部クロック信号ｉｎｔＣＬＫが生成される。外部
クロックイネーブル信号ｅｘｔＣＫＥがＨレベルに駆動
されると、またクロック再生回路３０が活性化され、内
部クロック信号ｉｎｔＣＬＫが生成される。ここで、ク
ロックバッファおよびドライバへは導通状態となったＭ
ＯＳトランジスタ３１ｃから電圧Ｖｃｃｐが供給される
ため、これらのバッファ／ドライバの動作が電源電圧Ｖ
ｃｃｃに悪影響を及ぼすことがなく、正確に内部クロッ
ク信号ｉｎｔＣＬＫを生成することができる。一方、パ
ワーダウンモードが解除されたため、クロック電源回路
１１ａが活性化され、この電源線２１上の電源電圧Ｖｃ
ｃｃを、接地電圧レベルから基準電圧Ｖｒｅｆレベルへ
駆動する。
【０１１５】なお、図１４に示す構成においては、内部
クロックイネーブル信号ＣＫＥが、クロック電源回路１
１ａおよびクロック再生回路３０へ与えられている。し
かしながら、これに代えて、パワーダウンモード指示信
号／ＰＤが、クロック電源回路１１ａおよびクロック再
生回路３０へ与えられるように構成されてもよい。ま
た、パワーダウンモード指示信号ＰＤと内部クロックイ
ネーブル信号／ＣＫＥとは、ほぼ同じタイミングで活性
化されるように示されている。しかしながら、外部クロ
ック信号ｅｘｔＣＫＥが、所定クロックサイクルにわた
ってＬレベルの非活性状態に保持されたときに、パワー
ダウンモード指示信号ＰＤが活性状態へ駆動される構成
が用いられてもよい。パワーダウンモード時において
は、内部で、セルフリフレッシュ動作が実行される。し
たがって、内部電源電圧発生回路１１ｂ（図１１から図
１３参照）は、このパワーダウンモード時においても、
スタンバイ降圧回路の部分が動作し、電源電圧を一定の
基準電圧レベルに保持している。クロックイネーブル信
号ＣＫＥまたはパワーダウンモード指示信号ＰＤに従っ
てクロック電源回路１１ａおよびクロック再生回路３０
の活性／非活性が制御される。以下では、内部クロック
イネーブル信号ＣＫＥによる動作制御を示す。
クロックイネーブル信号ＣＫＥが、クロック電源回路１
１ａおよびクロック再生回路３０へ与えられている。し
かしながら、これに代えて、パワーダウンモード指示信
号／ＰＤが、クロック電源回路１１ａおよびクロック再
生回路３０へ与えられるように構成されてもよい。ま
た、パワーダウンモード指示信号ＰＤと内部クロックイ
ネーブル信号／ＣＫＥとは、ほぼ同じタイミングで活性
化されるように示されている。しかしながら、外部クロ
ック信号ｅｘｔＣＫＥが、所定クロックサイクルにわた
ってＬレベルの非活性状態に保持されたときに、パワー
ダウンモード指示信号ＰＤが活性状態へ駆動される構成
が用いられてもよい。パワーダウンモード時において
は、内部で、セルフリフレッシュ動作が実行される。し
たがって、内部電源電圧発生回路１１ｂ（図１１から図
１３参照）は、このパワーダウンモード時においても、
スタンバイ降圧回路の部分が動作し、電源電圧を一定の
基準電圧レベルに保持している。クロックイネーブル信
号ＣＫＥまたはパワーダウンモード指示信号ＰＤに従っ
てクロック電源回路１１ａおよびクロック再生回路３０
の活性／非活性が制御される。以下では、内部クロック
イネーブル信号ＣＫＥによる動作制御を示す。
【０１１６】なお、内部クロックイネーブル信号ＣＫＥ
は、単に外部クロックイネーブル信号ｅｘｔＣＫＥをバ
ッファ処理して生成される（外部クロックイネーブル信
号ｅｘｔＣＫＥに対し、この内部クロックイネーブル信
号ＣＫＥを、所定時間遅延する）。パワーダウンモード
指示信号ＰＤは、外部クロック信号ｅＣＬＫの立上がり
エッジにおける外部クロックイネーブル信号ｅｘｔＣＫ
Ｅの状態に従って生成される。
は、単に外部クロックイネーブル信号ｅｘｔＣＫＥをバ
ッファ処理して生成される（外部クロックイネーブル信
号ｅｘｔＣＫＥに対し、この内部クロックイネーブル信
号ＣＫＥを、所定時間遅延する）。パワーダウンモード
指示信号ＰＤは、外部クロック信号ｅＣＬＫの立上がり
エッジにおける外部クロックイネーブル信号ｅｘｔＣＫ
Ｅの状態に従って生成される。
【０１１７】また、クロック再生回路３０においては、
位相比較器、ダミー遅延、クロック遅延素子部、および
クロック信号の遅延量を決定する電圧／電流発生部など
のノイズの影響を受け易く、ノイズにより持続的に安定
な出力を維持するのが困難な回路に対してはクロック電
源電圧Ｖｃｃｃが与えられる。クロックバッファおよび
ドライバ等は比較的大きな駆動力で出力負荷を駆動する
ため、その動作自体がノイズ源となる。このため、これ
らのバッファ／ドライバへは周辺電源電圧Ｖｃｃｐが与
えられ、クロック電源電圧Ｖｃｃｃにノイズが伝搬する
のを防止する。
位相比較器、ダミー遅延、クロック遅延素子部、および
クロック信号の遅延量を決定する電圧／電流発生部など
のノイズの影響を受け易く、ノイズにより持続的に安定
な出力を維持するのが困難な回路に対してはクロック電
源電圧Ｖｃｃｃが与えられる。クロックバッファおよび
ドライバ等は比較的大きな駆動力で出力負荷を駆動する
ため、その動作自体がノイズ源となる。このため、これ
らのバッファ／ドライバへは周辺電源電圧Ｖｃｃｐが与
えられ、クロック電源電圧Ｖｃｃｃにノイズが伝搬する
のを防止する。
【０１１８】以上のように、この発明の実施の形態２に
従えば、クロック再生回路に専用に設けられたクロック
電源回路を、このクロック再生回路動作時においてのみ
活性化するように構成しているため、クロック再生回路
非動作時において消費電流を低減することができる。ま
た、クロック再生回路３０において、低しきい値電圧の
ＭＯＳトランジスタを用いても、スタンバイ時（クロッ
ク再生回路のスタンバイ時でありパワーダウンモード
時）におけるサブスレッショルドリーク電流の増大は生
じず、パワーダウンモード時における消費電流を大幅に
低減することができる。
従えば、クロック再生回路に専用に設けられたクロック
電源回路を、このクロック再生回路動作時においてのみ
活性化するように構成しているため、クロック再生回路
非動作時において消費電流を低減することができる。ま
た、クロック再生回路３０において、低しきい値電圧の
ＭＯＳトランジスタを用いても、スタンバイ時（クロッ
ク再生回路のスタンバイ時でありパワーダウンモード
時）におけるサブスレッショルドリーク電流の増大は生
じず、パワーダウンモード時における消費電流を大幅に
低減することができる。
【０１１９】なお、上述の説明においては、電源電圧に
ついて説明しているが、接地電圧についても同様の分離
構成がとられる。この場合、単に接地線と接地ノードと
の接続の制御がクロックイネーブル信号ＣＫＥにより行
なわれてもよい。また、構成要素であるＰＭＯＳトラン
ジスタおよびＮＭＯＳトランジスタの基板電位を電源線
２１の電圧Ｖｃｃｃおよび接地電圧として、これらの基
板電位が他回路と分離して設定されてもよい。
ついて説明しているが、接地電圧についても同様の分離
構成がとられる。この場合、単に接地線と接地ノードと
の接続の制御がクロックイネーブル信号ＣＫＥにより行
なわれてもよい。また、構成要素であるＰＭＯＳトラン
ジスタおよびＮＭＯＳトランジスタの基板電位を電源線
２１の電圧Ｖｃｃｃおよび接地電圧として、これらの基
板電位が他回路と分離して設定されてもよい。
【０１２０】［実施の形態３］図１６は、この発明の実
施の形態３に従う同期型半導体記憶装置の要部の構成を
概略的に示す図である。図１６において、クロック再生
回路３０に対し、電源線２１上の電源電圧Ｖｃｃｃが所
定の電圧レベルに立上がったか否かを検出する電源立上
がり検出回路３２と、この電源立上がり検出回路３２か
らの立上がり検出信号ＩＮＩＴを所定時間遅延する遅延
回路３４と、遅延回路３４の出力信号の立上がりに応答
してセットされかつ電源立上がり検出回路３２からの立
上がり検出信号ＩＮＩＴの立上がりに応答してリセット
されるセット／リセットフリップフロップ３５と、セッ
ト／リセットフリップフロップ３５の出力信号とクロッ
クイネーブル信号ＣＫＥを受けるゲート回路３６が設け
られる。
施の形態３に従う同期型半導体記憶装置の要部の構成を
概略的に示す図である。図１６において、クロック再生
回路３０に対し、電源線２１上の電源電圧Ｖｃｃｃが所
定の電圧レベルに立上がったか否かを検出する電源立上
がり検出回路３２と、この電源立上がり検出回路３２か
らの立上がり検出信号ＩＮＩＴを所定時間遅延する遅延
回路３４と、遅延回路３４の出力信号の立上がりに応答
してセットされかつ電源立上がり検出回路３２からの立
上がり検出信号ＩＮＩＴの立上がりに応答してリセット
されるセット／リセットフリップフロップ３５と、セッ
ト／リセットフリップフロップ３５の出力信号とクロッ
クイネーブル信号ＣＫＥを受けるゲート回路３６が設け
られる。
【０１２１】電源立上がり検出回路３２は、この電源線
２１上の電源電圧Ｖｃｃｃが、所定の電圧レベルに到達
すると、ワンショットのパルス信号を初期化信号ＩＮＩ
Ｔとして出力する。この初期化信号ＩＮＩＴに従って、
クロック再生回路３０は、その内部ノードが初期状態に
設定される。このクロック再生回路３０の初期設定され
る内部ノードとしては、たとえば、後に説明する遅延段
の出力を選択するタップ段が、初期状態にリセットされ
る。クロック再生回路３０の構成に応じて、必要な内部
ノードが初期設定されればよい。
２１上の電源電圧Ｖｃｃｃが、所定の電圧レベルに到達
すると、ワンショットのパルス信号を初期化信号ＩＮＩ
Ｔとして出力する。この初期化信号ＩＮＩＴに従って、
クロック再生回路３０は、その内部ノードが初期状態に
設定される。このクロック再生回路３０の初期設定され
る内部ノードとしては、たとえば、後に説明する遅延段
の出力を選択するタップ段が、初期状態にリセットされ
る。クロック再生回路３０の構成に応じて、必要な内部
ノードが初期設定されればよい。
【０１２２】ゲート回路３６は、ＡＮＤ回路で構成さ
れ、セット／リセットフリップフロップ３５の出力信号
がＨレベルにあり、かつクロックイネーブル信号ＣＫＥ
がＨレベルのときに、Ｈレベルの信号ＣＫＡＣＴを出力
してクロック再生回路３０を活性化する。クロック再生
回路３０は、ゲート回路３６の出力信号ＣＫＡＣＴがＨ
レベルの活性状態となると、外部クロック信号ｅＣＬＫ
に従って内部クロック信号ｉｎｔＣＬＫを生成する。ク
ロック電源回路１１ａは、図１４に示す構成と同じ構成
を備え、対応する部分には同一参照番号を付す。次に、
この図１６に示す構成の動作を図１７に示すタイミング
チャートを参照して説明する。
れ、セット／リセットフリップフロップ３５の出力信号
がＨレベルにあり、かつクロックイネーブル信号ＣＫＥ
がＨレベルのときに、Ｈレベルの信号ＣＫＡＣＴを出力
してクロック再生回路３０を活性化する。クロック再生
回路３０は、ゲート回路３６の出力信号ＣＫＡＣＴがＨ
レベルの活性状態となると、外部クロック信号ｅＣＬＫ
に従って内部クロック信号ｉｎｔＣＬＫを生成する。ク
ロック電源回路１１ａは、図１４に示す構成と同じ構成
を備え、対応する部分には同一参照番号を付す。次に、
この図１６に示す構成の動作を図１７に示すタイミング
チャートを参照して説明する。
【０１２３】パワーダウンモードにおいては、クロック
イネーブル信号ＣＫＥは、Ｌレベルにあり、クロック電
源回路１１ａは非活性状態にあり、電源電圧Ｖｃｃｃは
接地電圧レベルに放電されている。クロック再生回路３
０は、また非活性状態にあり、その内部クロック信号発
生動作は停止されている。
イネーブル信号ＣＫＥは、Ｌレベルにあり、クロック電
源回路１１ａは非活性状態にあり、電源電圧Ｖｃｃｃは
接地電圧レベルに放電されている。クロック再生回路３
０は、また非活性状態にあり、その内部クロック信号発
生動作は停止されている。
【０１２４】パワーダウンモードが解除され、クロック
イネーブル信号ＣＫＥ（内部クロックイネーブル信号）
がＨレベルに立上がると、まずクロック電源回路１１ａ
が活性化され、電源線２１上の電源電圧Ｖｃｃｃと基準
電圧Ｖｒｅｆとの比較を行ない、その比較結果に従って
電源電圧Ｖｃｃｃの電圧レベルを上昇させる。ここで、
パワーダウンモードにおいても、外部電源電圧ＶＤＤ
は、持続的に供給されている。電源電圧Ｖｃｃｃが所定
の電圧レベルに到達すると、電源立上がり検出回路３２
が、ワンショットパルス信号の形で、初期化信号ＩＮＩ
Ｔを出力する。この初期化信号ＩＮＩＴに従ってクロッ
ク再生回路３０の内部ノード（遅延タップ段のノード）
およびセット／リセットフリップフロップ３５がリセッ
トされる。次に、所定時間が経過すると、遅延回路３４
の出力信号がＨレベルに立上がり、セット／リセットフ
リップフロップ３５がセットされ、その出力信号がＨレ
ベルとなる。クロックイネーブル信号ＣＫＥはＨレベル
にあるため、ゲート回路３６が、このセット／リセット
フリップフロップ３５の出力信号の立上がりに応答して
クロック活性化信号ＣＫＡＣＴをＨレベルへ駆動し、ク
ロック再生回路３０を活性化する。これにより、電源線
２１上の電源電圧Ｖｃｃｃが、所定の電圧レベル以上に
到達した時点でクロック再生回路３０を動作させること
ができ、安定かつ高速に、外部クロック信号ｅＣＬＫに
同期した内部クロック信号ｉｎｔＣＬＫを生成すること
ができる。
イネーブル信号ＣＫＥ（内部クロックイネーブル信号）
がＨレベルに立上がると、まずクロック電源回路１１ａ
が活性化され、電源線２１上の電源電圧Ｖｃｃｃと基準
電圧Ｖｒｅｆとの比較を行ない、その比較結果に従って
電源電圧Ｖｃｃｃの電圧レベルを上昇させる。ここで、
パワーダウンモードにおいても、外部電源電圧ＶＤＤ
は、持続的に供給されている。電源電圧Ｖｃｃｃが所定
の電圧レベルに到達すると、電源立上がり検出回路３２
が、ワンショットパルス信号の形で、初期化信号ＩＮＩ
Ｔを出力する。この初期化信号ＩＮＩＴに従ってクロッ
ク再生回路３０の内部ノード（遅延タップ段のノード）
およびセット／リセットフリップフロップ３５がリセッ
トされる。次に、所定時間が経過すると、遅延回路３４
の出力信号がＨレベルに立上がり、セット／リセットフ
リップフロップ３５がセットされ、その出力信号がＨレ
ベルとなる。クロックイネーブル信号ＣＫＥはＨレベル
にあるため、ゲート回路３６が、このセット／リセット
フリップフロップ３５の出力信号の立上がりに応答して
クロック活性化信号ＣＫＡＣＴをＨレベルへ駆動し、ク
ロック再生回路３０を活性化する。これにより、電源線
２１上の電源電圧Ｖｃｃｃが、所定の電圧レベル以上に
到達した時点でクロック再生回路３０を動作させること
ができ、安定かつ高速に、外部クロック信号ｅＣＬＫに
同期した内部クロック信号ｉｎｔＣＬＫを生成すること
ができる。
【０１２５】なお、この図１６に示す構成において、ゲ
ート回路３６、セット／リセットフリップフロップ３５
および遅延回路３４は、電源電圧ＶｃｃｃまたはＶｃｃ
ｐを一方動作電源電圧として動作する。セット／リセッ
トフリップフロップ３５を、この初期化信号ＩＮＩＴに
代えて、クロックイネーブル信号ＣＫＥの立上がりに応
答してリセットする構成が用いられてもよい。
ート回路３６、セット／リセットフリップフロップ３５
および遅延回路３４は、電源電圧ＶｃｃｃまたはＶｃｃ
ｐを一方動作電源電圧として動作する。セット／リセッ
トフリップフロップ３５を、この初期化信号ＩＮＩＴに
代えて、クロックイネーブル信号ＣＫＥの立上がりに応
答してリセットする構成が用いられてもよい。
【０１２６】図１８は、図１６に示す電源立上がり検出
回路３２の構成の一例を示す図である。図１８におい
て、電源立上がり検出回路３２は、基準電圧を生成する
基準電圧発生回路３２ａと、電源線２１上の電源電圧Ｖ
ｃｃｃと基準電圧発生回路３２ａの発生する基準電圧と
を比較する比較器３２ｂと、比較器３２ｂの出力信号Ｐ
ＯＲの立上がりに応答してワンショットのパルスの信号
を発生するワンショットパルス発生回路３２ｃと、ワン
ショットパルス発生回路３２ｃの出力信号のレベルを、
電源電圧Ｖｃｃｃレベルに変換するレベル変換回路３２
ｄを含む。比較器３２ｂおよびワンショットパルス発生
回路３２ｃは、外部電源電圧ＶＤＤを一方動作電源電圧
として動作する。
回路３２の構成の一例を示す図である。図１８におい
て、電源立上がり検出回路３２は、基準電圧を生成する
基準電圧発生回路３２ａと、電源線２１上の電源電圧Ｖ
ｃｃｃと基準電圧発生回路３２ａの発生する基準電圧と
を比較する比較器３２ｂと、比較器３２ｂの出力信号Ｐ
ＯＲの立上がりに応答してワンショットのパルスの信号
を発生するワンショットパルス発生回路３２ｃと、ワン
ショットパルス発生回路３２ｃの出力信号のレベルを、
電源電圧Ｖｃｃｃレベルに変換するレベル変換回路３２
ｄを含む。比較器３２ｂおよびワンショットパルス発生
回路３２ｃは、外部電源電圧ＶＤＤを一方動作電源電圧
として動作する。
【０１２７】基準電圧発生回路３２ａは、電源ノードと
ノードＮＤｘの間に接続される高抵抗の抵抗素子Ｒと、
ノードＮＤｘと接地との間に直列に接続されるダイオー
ド接続されるｎチャネルＭＯＳトランジスタＴｒ１およ
びＴｒ２を含む。抵抗素子Ｒの抵抗値は、ＭＯＳトラン
ジスタＴｒ１およびＴｒ２の有するチャネル抵抗よりも
十分大きな値に設定される。これらのＭＯＳトランジス
タＴｒ１およびＴｒ２はダイオードモードで動作し、ノ
ードＮＤｘには、２・Ｖｔｈの電圧が生成される。ここ
で、Ｖｔｈは、ＭＯＳトランジスタＴｒ１およびＴｒ２
のしきい値電圧を示す。次に、この図１８に示す電源立
上がり検出回路３２の動作を図１９に示す波形図を参照
して説明する。
ノードＮＤｘの間に接続される高抵抗の抵抗素子Ｒと、
ノードＮＤｘと接地との間に直列に接続されるダイオー
ド接続されるｎチャネルＭＯＳトランジスタＴｒ１およ
びＴｒ２を含む。抵抗素子Ｒの抵抗値は、ＭＯＳトラン
ジスタＴｒ１およびＴｒ２の有するチャネル抵抗よりも
十分大きな値に設定される。これらのＭＯＳトランジス
タＴｒ１およびＴｒ２はダイオードモードで動作し、ノ
ードＮＤｘには、２・Ｖｔｈの電圧が生成される。ここ
で、Ｖｔｈは、ＭＯＳトランジスタＴｒ１およびＴｒ２
のしきい値電圧を示す。次に、この図１８に示す電源立
上がり検出回路３２の動作を図１９に示す波形図を参照
して説明する。
【０１２８】基準電圧発生回路３２ａは、外部電源電圧
ＶＤＤが印加されているため（パワーダウンモード時に
おいても外部電源電圧が印加される）、２・Ｖｔｈの電
圧を生成する。パワーダウンモード時においては、電源
電圧Ｖｃｃｃは接地電圧レベルであり、比較器３２ｂの
出力信号は接地電圧レベルのＬレベルである。パワーダ
ウンモードが解除されると、クロックイネーブル信号Ｃ
ＫＥの立上がりに応答して、この電源電圧Ｖｃｃｃの電
圧レベルも上昇する。
ＶＤＤが印加されているため（パワーダウンモード時に
おいても外部電源電圧が印加される）、２・Ｖｔｈの電
圧を生成する。パワーダウンモード時においては、電源
電圧Ｖｃｃｃは接地電圧レベルであり、比較器３２ｂの
出力信号は接地電圧レベルのＬレベルである。パワーダ
ウンモードが解除されると、クロックイネーブル信号Ｃ
ＫＥの立上がりに応答して、この電源電圧Ｖｃｃｃの電
圧レベルも上昇する。
【０１２９】電源電圧Ｖｃｃｃが、基準電圧発生回路３
２ａからの電圧（２・Ｖｔｈ）のレベルを超えると、比
較器３２ｂの出力信号ＰＯＲがＬレベルからＨレベルに
立上がる。この信号ＰＯＲの立上がりに応答してワンシ
ョットパルス発生回路３２ｃが、ワンショットのパルス
信号を生成する。ワンショットパルス発生回路３２ｃ
は、外部電源電圧ＶＤＤを一方動作電源電圧として受け
ており、このワンショットパルスの電圧レベルは外部電
源電圧ＶＤＤレベルである。レベル変換回路３２ｄが、
このワンショットパルス発生回路３２ｃからの外部電源
電圧ＶＤＤレベルの信号を、電源電圧Ｖｃｃｃレベルの
信号に変換する。クロック再生回路３０へは、降圧電源
電圧Ｖｃｃｃレベルの初期化信号ＩＮＩＴが与えられ
る。
２ａからの電圧（２・Ｖｔｈ）のレベルを超えると、比
較器３２ｂの出力信号ＰＯＲがＬレベルからＨレベルに
立上がる。この信号ＰＯＲの立上がりに応答してワンシ
ョットパルス発生回路３２ｃが、ワンショットのパルス
信号を生成する。ワンショットパルス発生回路３２ｃ
は、外部電源電圧ＶＤＤを一方動作電源電圧として受け
ており、このワンショットパルスの電圧レベルは外部電
源電圧ＶＤＤレベルである。レベル変換回路３２ｄが、
このワンショットパルス発生回路３２ｃからの外部電源
電圧ＶＤＤレベルの信号を、電源電圧Ｖｃｃｃレベルの
信号に変換する。クロック再生回路３０へは、降圧電源
電圧Ｖｃｃｃレベルの初期化信号ＩＮＩＴが与えられ
る。
【０１３０】この比較器３２ｂ、ワンショットパルス発
生回路３２ｃおよびレベル変換回路３２ｄに、それぞれ
しきい値電圧の大きなＭＯＳトランジスタを構成要素と
して用いることにより、パワーダウンモード時における
サブスレッショルドリーク電流を十分無視することので
きる程度にまで小さくすることができる。比較器３２ｂ
においては、基準電圧発生回路３２ａからの電圧によ
り、外部電源ノードから接地ノードへ電流が流れる経路
が存在する。しかしながら、この比較器３２ｂは、高速
応答特性は要求されないため、この比較器３２ｂの消費
電流は十分小さくすることができる。これに代えて、比
較器３２ｂが、クロックイネーブル信号ＣＫＥの非活性
化時非活性状態に保持される構成が用いられてもよい。
比較器３２ｂの電流源トランジスタのゲートへ、クロッ
クイネーブル信号ＣＫＥ（または／ＣＫＥ）を与える構
成が用いられればよい。
生回路３２ｃおよびレベル変換回路３２ｄに、それぞれ
しきい値電圧の大きなＭＯＳトランジスタを構成要素と
して用いることにより、パワーダウンモード時における
サブスレッショルドリーク電流を十分無視することので
きる程度にまで小さくすることができる。比較器３２ｂ
においては、基準電圧発生回路３２ａからの電圧によ
り、外部電源ノードから接地ノードへ電流が流れる経路
が存在する。しかしながら、この比較器３２ｂは、高速
応答特性は要求されないため、この比較器３２ｂの消費
電流は十分小さくすることができる。これに代えて、比
較器３２ｂが、クロックイネーブル信号ＣＫＥの非活性
化時非活性状態に保持される構成が用いられてもよい。
比較器３２ｂの電流源トランジスタのゲートへ、クロッ
クイネーブル信号ＣＫＥ（または／ＣＫＥ）を与える構
成が用いられればよい。
【０１３１】［変更例］図２０は、この発明の実施の形
態３の同期型半導体記憶装置の変更例を示す図である。
図２０においては、パワーダウンモード解除時における
クロック再生回路３０に対する制御部の構成が図１６に
示す構成と異なる。
態３の同期型半導体記憶装置の変更例を示す図である。
図２０においては、パワーダウンモード解除時における
クロック再生回路３０に対する制御部の構成が図１６に
示す構成と異なる。
【０１３２】図２０において、クロック再生回路３０に
対し、クロックイネーブル信号ＣＫＥを所定時間遅延す
る遅延回路４０と、この遅延回路４０の出力信号の立上
がりに応答してワンショットのパルスの形で初期化信号
ＩＮＩＴを発生するワンショットパルス発生回路４４
と、遅延回路４０の出力信号をさらに遅延する遅延回路
４２と、クロックイネーブル信号ＣＫＥと遅延回路４２
の出力信号を受け、クロック活性化信号ＣＫＡＣＴを生
成してクロック再生回路３０へ与えるゲート回路４６が
設けられる。ワンショットパルス発生回路４４は、この
クロック再生回路３０に含まれる所定のノード（たとえ
ば遅延段のタップ選択回路）を初期状態へリセットす
る。
対し、クロックイネーブル信号ＣＫＥを所定時間遅延す
る遅延回路４０と、この遅延回路４０の出力信号の立上
がりに応答してワンショットのパルスの形で初期化信号
ＩＮＩＴを発生するワンショットパルス発生回路４４
と、遅延回路４０の出力信号をさらに遅延する遅延回路
４２と、クロックイネーブル信号ＣＫＥと遅延回路４２
の出力信号を受け、クロック活性化信号ＣＫＡＣＴを生
成してクロック再生回路３０へ与えるゲート回路４６が
設けられる。ワンショットパルス発生回路４４は、この
クロック再生回路３０に含まれる所定のノード（たとえ
ば遅延段のタップ選択回路）を初期状態へリセットす
る。
【０１３３】クロック再生回路３０は、先の図１６に示
す構成と同様、クロック活性化信号ＣＫＡＣＴの活性化
時、活性化されて外部クロック信号ｅＣＬＫに位相同期
した内部クロック信号ｉｎｔＣＬＫを生成する。次に、
図２０に示す回路の動作を図２１に示す信号波形図を参
照して説明する。
す構成と同様、クロック活性化信号ＣＫＡＣＴの活性化
時、活性化されて外部クロック信号ｅＣＬＫに位相同期
した内部クロック信号ｉｎｔＣＬＫを生成する。次に、
図２０に示す回路の動作を図２１に示す信号波形図を参
照して説明する。
【０１３４】パワーダウンモード時において、クロック
入力信号ＣＫＥがＬレベルであり、電源電圧Ｖｃｃｃ
は、接地電圧レベルに放電されている。
入力信号ＣＫＥがＬレベルであり、電源電圧Ｖｃｃｃ
は、接地電圧レベルに放電されている。
【０１３５】パワーダウンモードが解除され、クロック
イネーブル信号ＣＫＥがＨレベルに立上がり、クロック
電源回路１１ａが活性化され、電源電圧Ｖｃｃｃの電圧
レベルが上昇する。遅延回路４０の有する遅延時間が経
過すると、ワンショットパルス発生回路４４が、ワンシ
ョットパルスの形で、初期化信号ＩＮＩＴを活性化し、
応じてクロック再生回路３０の所定の内部ノードが初期
状態に設定される。
イネーブル信号ＣＫＥがＨレベルに立上がり、クロック
電源回路１１ａが活性化され、電源電圧Ｖｃｃｃの電圧
レベルが上昇する。遅延回路４０の有する遅延時間が経
過すると、ワンショットパルス発生回路４４が、ワンシ
ョットパルスの形で、初期化信号ＩＮＩＴを活性化し、
応じてクロック再生回路３０の所定の内部ノードが初期
状態に設定される。
【０１３６】さらに、遅延回路４２の出力信号がＨレベ
ルに立上がると、ゲート回路４６からのクロック活性化
信号ＣＫＡＣＴがＨレベルとなり、クロック再生回路３
０が活性化され、クロック発生動作を開始する。
ルに立上がると、ゲート回路４６からのクロック活性化
信号ＣＫＡＣＴがＨレベルとなり、クロック再生回路３
０が活性化され、クロック発生動作を開始する。
【０１３７】遅延回路４０の有する遅延時間を適当な値
に設定することにより、クロックイネーブル信号ＣＫＥ
の活性化後、電源電圧Ｖｃｃｃが所定の電圧レベル以上
となったとき、初期化信号ＩＮＩＴをＨレベルへ駆動す
ることができる。
に設定することにより、クロックイネーブル信号ＣＫＥ
の活性化後、電源電圧Ｖｃｃｃが所定の電圧レベル以上
となったとき、初期化信号ＩＮＩＴをＨレベルへ駆動す
ることができる。
【０１３８】なお、この図２０に示す構成において、ク
ロックイネーブル信号ＣＫＥを遅延する必要がある。こ
の場合、電源電圧Ｖｃｃｃを遅延回路４０および４２の
動作電源電圧として利用した場合、所望の遅延時間を与
えることができなくなることが考えられる。したがっ
て、この遅延回路４０および４２に対しては、周辺電源
電圧Ｖｃｃｐを動作電源電圧として供給する。これによ
り、電源電圧Ｖｃｃｃが、不安定な状態においても遅延
回路４０および４２は安定に動作し、所定の遅延時間を
もってそれぞれの出力信号をＨレベルへ駆動することが
できる。
ロックイネーブル信号ＣＫＥを遅延する必要がある。こ
の場合、電源電圧Ｖｃｃｃを遅延回路４０および４２の
動作電源電圧として利用した場合、所望の遅延時間を与
えることができなくなることが考えられる。したがっ
て、この遅延回路４０および４２に対しては、周辺電源
電圧Ｖｃｃｐを動作電源電圧として供給する。これによ
り、電源電圧Ｖｃｃｃが、不安定な状態においても遅延
回路４０および４２は安定に動作し、所定の遅延時間を
もってそれぞれの出力信号をＨレベルへ駆動することが
できる。
【０１３９】図２０に示す構成においては、電源電圧Ｖ
ｃｃｃの電圧レベルの検出は行なっていない。単に、ク
ロックイネーブル信号ＣＫＥの立上がりに応答して所定
時間経過後に、クロック再生回路の初期化および活性化
を行なっている。これにより、正確なタイミングで、ク
ロック再生回路の初期化およびクロック発生動作開始を
行なわせることができる（タイマを用いて動作タイミン
グを決定するのと同じであるため）。
ｃｃｃの電圧レベルの検出は行なっていない。単に、ク
ロックイネーブル信号ＣＫＥの立上がりに応答して所定
時間経過後に、クロック再生回路の初期化および活性化
を行なっている。これにより、正確なタイミングで、ク
ロック再生回路の初期化およびクロック発生動作開始を
行なわせることができる（タイマを用いて動作タイミン
グを決定するのと同じであるため）。
【０１４０】以上のように、この発明の実施の形態３に
従えば、クロックイネーブル信号に従って内部クロック
電源回路を活性化した後、クロック再生回路の初期化お
よび活性化を順次行なうように構成しているため、電源
回路が安定化させたときにクロック再生回路の同期動作
を行なわせることができ、高速かつ安定にパワーダウン
モード解除時において内部クロック信号を発生させるこ
とができる。
従えば、クロックイネーブル信号に従って内部クロック
電源回路を活性化した後、クロック再生回路の初期化お
よび活性化を順次行なうように構成しているため、電源
回路が安定化させたときにクロック再生回路の同期動作
を行なわせることができ、高速かつ安定にパワーダウン
モード解除時において内部クロック信号を発生させるこ
とができる。
【０１４１】この図１６から図２０に示す構成は、ま
た、このパワーダウンモード解除時のみならず、通常の
電源投入時においても適用することができる。電源投入
時、クロックイネーブル信号ＣＫＥをＨレベルとして、
電源投入が行なわれてもよく、また電源投入後、所定の
タイミングでクロックイネーブル信号ＣＫＥがＨレベル
へ駆動される構成のいずれが用いられてもよい。その場
合においても、電源投入後高速で外部クロック信号に位
相同期した内部クロック信号を生成することができる。
基準電圧Ｖｒｅｆは、外部電源電圧から生成されるた
め、電源電圧Ｖｃｃｃが安定レベルに到達するより先に
外部電源電圧ＶＤＤが一定の電圧レベルに到達する。し
たがって、パワーダウンモード解除時と同様の動作を、
電源投入時においても行なうことができる。
た、このパワーダウンモード解除時のみならず、通常の
電源投入時においても適用することができる。電源投入
時、クロックイネーブル信号ＣＫＥをＨレベルとして、
電源投入が行なわれてもよく、また電源投入後、所定の
タイミングでクロックイネーブル信号ＣＫＥがＨレベル
へ駆動される構成のいずれが用いられてもよい。その場
合においても、電源投入後高速で外部クロック信号に位
相同期した内部クロック信号を生成することができる。
基準電圧Ｖｒｅｆは、外部電源電圧から生成されるた
め、電源電圧Ｖｃｃｃが安定レベルに到達するより先に
外部電源電圧ＶＤＤが一定の電圧レベルに到達する。し
たがって、パワーダウンモード解除時と同様の動作を、
電源投入時においても行なうことができる。
【０１４２】ここで参照する遅延は、トランジスタの論
理ゲートによる遅延、寄生抵抗Ｒおよび寄生容量Ｃによ
るＲＣ遅延、ならびに入力されるクロック数をカウント
するカウンタにおけるカウント数に応じて生ずる遅延の
いずれであってもよい。
理ゲートによる遅延、寄生抵抗Ｒおよび寄生容量Ｃによ
るＲＣ遅延、ならびに入力されるクロック数をカウント
するカウンタにおけるカウント数に応じて生ずる遅延の
いずれであってもよい。
【０１４３】また、図１８に示すレベル検出回路と組合
せて、この図１８のレベル検出回路の出力信号とクロッ
クイネーブル信号ＣＫＥとの論理積（ＡＮＤ）結果を遅
延回路４０へ与えてもよい。この場合、レベル検出回路
の出力信号としては、ワンショットの信号ＩＮＩＴでは
なく信号ＰＯＲに相当する信号が用いられる。
せて、この図１８のレベル検出回路の出力信号とクロッ
クイネーブル信号ＣＫＥとの論理積（ＡＮＤ）結果を遅
延回路４０へ与えてもよい。この場合、レベル検出回路
の出力信号としては、ワンショットの信号ＩＮＩＴでは
なく信号ＰＯＲに相当する信号が用いられる。
【０１４４】［実施の形態４］ ［クロック再生回路の構成１］図２２は、クロック再生
回路の構成例を示す図である。図２２においては、同期
クロック発生回路４に含まれるシンクロナス・ミラー・
ディレイ４ｂの構成を示す。図２２において、ＳＭＤ４
ｂは、クロック入力バッファ５０から与えられる内部ク
ロック信号ＣＬＫｉを所定時間ｄ１＋ｄ２遅延するダミ
ー遅延回路５１と、ダミー遅延回路５１の出力信号を遅
延する複数の遅延段５２ａを含むフォワードディレイア
レイ５２と、内部クロック信号ＣＬＫｉとフォワードデ
ィレイアレイ５２の各遅延段の出力とを比較し、一致し
た出力信号を伝達するミラーコントロール回路５３と、
ミラーコントロール回路５３により選択された出力信号
を遅延するバックワードディレイアレイ５４と、このバ
ックワードディレイアレイ５４の出力信号をバッファ処
理して同期内部クロック信号ＣＬＫｄを生成するクロッ
クドライバ５６を含む。
回路の構成例を示す図である。図２２においては、同期
クロック発生回路４に含まれるシンクロナス・ミラー・
ディレイ４ｂの構成を示す。図２２において、ＳＭＤ４
ｂは、クロック入力バッファ５０から与えられる内部ク
ロック信号ＣＬＫｉを所定時間ｄ１＋ｄ２遅延するダミ
ー遅延回路５１と、ダミー遅延回路５１の出力信号を遅
延する複数の遅延段５２ａを含むフォワードディレイア
レイ５２と、内部クロック信号ＣＬＫｉとフォワードデ
ィレイアレイ５２の各遅延段の出力とを比較し、一致し
た出力信号を伝達するミラーコントロール回路５３と、
ミラーコントロール回路５３により選択された出力信号
を遅延するバックワードディレイアレイ５４と、このバ
ックワードディレイアレイ５４の出力信号をバッファ処
理して同期内部クロック信号ＣＬＫｄを生成するクロッ
クドライバ５６を含む。
【０１４５】クロック入力バッファ５０は、図８（Ａ）
に示す比較器３ａおよび３ｂに対応するように示す。し
かしながら、このクロック入力バッファ５０は、図９に
示すコントローラ４ａにおいて、内部クロック信号ＣＬ
Ｋａおよび／ＣＬＫｉのエッジをトリガとして倍周波数
のクロック信号を生成する回路であってもよい。このク
ロック入力バッファ５０は、内部クロックイネーブル信
号ＣＫＥの活性化時活性化され、外部クロック信号ｅＣ
ＬＫ（または内部クロック信号ＣＬＫｉ，／ＣＬＫｉ）
に従って内部クロック信号を生成する。このクロック入
力バッファ５０は、遅延時間ｄ１を有する。ダミー遅延
回路５１は、遅延時間ｄ１＋ｄ２を有する。遅延時間ｄ
２は、クロックドライバ５６の有する遅延時間と等し
い。
に示す比較器３ａおよび３ｂに対応するように示す。し
かしながら、このクロック入力バッファ５０は、図９に
示すコントローラ４ａにおいて、内部クロック信号ＣＬ
Ｋａおよび／ＣＬＫｉのエッジをトリガとして倍周波数
のクロック信号を生成する回路であってもよい。このク
ロック入力バッファ５０は、内部クロックイネーブル信
号ＣＫＥの活性化時活性化され、外部クロック信号ｅＣ
ＬＫ（または内部クロック信号ＣＬＫｉ，／ＣＬＫｉ）
に従って内部クロック信号を生成する。このクロック入
力バッファ５０は、遅延時間ｄ１を有する。ダミー遅延
回路５１は、遅延時間ｄ１＋ｄ２を有する。遅延時間ｄ
２は、クロックドライバ５６の有する遅延時間と等し
い。
【０１４６】フォワードディレイアレイ５２は、縦続接
続される複数の遅延段５２ａを含み、それぞれダミー遅
延回路５１から与えられたクロック信号を遅延して次段
の遅延回路へ伝達するとともに、ミラーコントロール回
路５３へ出力する。ミラーコントロール回路５３は、こ
のフォワードディレイアレイ５２に含まれる遅延段５２
ａそれぞれに対応して設けられる選択ゲート５３ａを有
する。この選択ゲート５３ａは、クロック入力バッファ
５０からのクロック信号ＣＬＫｉと、フォワードディレ
イアレイ５２の対応の遅延段５２ａの出力信号の位相の
一致／不一致を判定し、位相が一致したクロック信号を
選択してバックワードディレイアレイ５４へ伝達する。
続される複数の遅延段５２ａを含み、それぞれダミー遅
延回路５１から与えられたクロック信号を遅延して次段
の遅延回路へ伝達するとともに、ミラーコントロール回
路５３へ出力する。ミラーコントロール回路５３は、こ
のフォワードディレイアレイ５２に含まれる遅延段５２
ａそれぞれに対応して設けられる選択ゲート５３ａを有
する。この選択ゲート５３ａは、クロック入力バッファ
５０からのクロック信号ＣＬＫｉと、フォワードディレ
イアレイ５２の対応の遅延段５２ａの出力信号の位相の
一致／不一致を判定し、位相が一致したクロック信号を
選択してバックワードディレイアレイ５４へ伝達する。
【０１４７】バックワードディレイアレイ５４は、この
ミラーコントロール回路５３に含まれる選択ゲート５３
ａそれぞれに対応して設けられる遅延段５４ａを含む。
このバックワードディレイアレイ５４の遅延段５４ａの
有する遅延時間は、フォワードディレイアレイ５２に含
まれる遅延段５２ａが有する遅延時間と等しい。このバ
ックワードディレイアレイ５４は、ミラーコントロール
回路５３により選択されたクロック信号を受けて伝達す
る。
ミラーコントロール回路５３に含まれる選択ゲート５３
ａそれぞれに対応して設けられる遅延段５４ａを含む。
このバックワードディレイアレイ５４の遅延段５４ａの
有する遅延時間は、フォワードディレイアレイ５２に含
まれる遅延段５２ａが有する遅延時間と等しい。このバ
ックワードディレイアレイ５４は、ミラーコントロール
回路５３により選択されたクロック信号を受けて伝達す
る。
【０１４８】次に、この図２２に示すＳＭＤ４ｂの動作
を図２３に示すタイムチャート図を参照して説明する。
今、このＳＭＤ４ｂへ与えられるクロック信号を、外部
クロック信号ｅＣＬＫとする（図１０に示すように、こ
のＳＭＤ４ｂに与えられる信号は、内部クロック信号Ｃ
ＬＫｉの倍周波数のクロック信号であってもよい）。外
部クロック信号ｅＣＬＫの周期をｔＣとする。また、ク
ロックイネーブル信号ＣＫＥは、Ｈレベルの活性状態に
あるとする。クロック入力バッファ５０からは、外部ク
ロック信号ｅＣＬＫに対し、遅延時間ｄ１遅れた内部ク
ロック信号ＣＬＫｉが生成される。この内部クロック信
号ＣＬＫｉが、ミラーコントロール回路５３へ与えら
れ、またダミー遅延回路５１を介してフォワードディレ
イアレイ５２へ伝達される。ダミー遅延回路５１は、遅
延時間ｄ１＋ｄ２を有している。フォワードディレイア
レイ５２は、その単位遅延段５２ａが有する遅延時間、
ダミー遅延回路５１から与えられた信号を遅延して順次
伝達する。ミラーコントロール回路５３が、この内部ク
ロック信号ＣＬＫｉとフォワードディレイアレイ５２の
各遅延段の出力信号とを比較し、位相の一致したクロッ
ク信号を選択する。最初の（第ｎの）クロック信号にお
いては、フォワードディレイアレイ５２からのクロック
信号は出力されないため、ミラーコントロール回路５３
の出力信号もＬレベルである。
を図２３に示すタイムチャート図を参照して説明する。
今、このＳＭＤ４ｂへ与えられるクロック信号を、外部
クロック信号ｅＣＬＫとする（図１０に示すように、こ
のＳＭＤ４ｂに与えられる信号は、内部クロック信号Ｃ
ＬＫｉの倍周波数のクロック信号であってもよい）。外
部クロック信号ｅＣＬＫの周期をｔＣとする。また、ク
ロックイネーブル信号ＣＫＥは、Ｈレベルの活性状態に
あるとする。クロック入力バッファ５０からは、外部ク
ロック信号ｅＣＬＫに対し、遅延時間ｄ１遅れた内部ク
ロック信号ＣＬＫｉが生成される。この内部クロック信
号ＣＬＫｉが、ミラーコントロール回路５３へ与えら
れ、またダミー遅延回路５１を介してフォワードディレ
イアレイ５２へ伝達される。ダミー遅延回路５１は、遅
延時間ｄ１＋ｄ２を有している。フォワードディレイア
レイ５２は、その単位遅延段５２ａが有する遅延時間、
ダミー遅延回路５１から与えられた信号を遅延して順次
伝達する。ミラーコントロール回路５３が、この内部ク
ロック信号ＣＬＫｉとフォワードディレイアレイ５２の
各遅延段の出力信号とを比較し、位相の一致したクロッ
ク信号を選択する。最初の（第ｎの）クロック信号にお
いては、フォワードディレイアレイ５２からのクロック
信号は出力されないため、ミラーコントロール回路５３
の出力信号もＬレベルである。
【０１４９】次に第（ｎ＋１）番目のクロック信号ｅＣ
ＬＫが与えられると、クロック入力バッファ５０から、
遅延時間ｄ１遅れた信号が出力される。ミラーコントロ
ール回路５３においては、フォワードディレイアレイ５
２から出力されるクロック信号とこの第（ｎ＋１）番目
のクロック信号ｅＣＬＫとの位相比較が行なわれる。こ
の第（ｎ＋１）番目のクロック信号ＣＬＫｉと位相同期
した信号がミラーコントロール回路５３において選択さ
れてバックワードディレイアレイ５４へ伝達される。バ
ックワードディレイアレイ５４の遅延段５４ａは、フォ
ワードディレイアレイ５２の遅延段５２ａの有する遅延
時間と同じ遅延時間を有している。この位相が一致した
場合において、フォワードディレイアレイ５２の出力信
号は、この第（ｎ＋１）番目の内部クロック信号ＣＬＫ
ｉに位相同期している。したがって、このフォワードデ
ィレイアレイ５２の出力信号は、ダミー遅延回路５１の
出力信号に対しｔＣ−（ｄ１＋ｄ２）の遅延時間を有し
ている。このフォワードディレイアレイ５２の出力信号
がミラーコントロール回路５３により選択されてバック
ワードディレイアレイ５４へ伝達される。バックワード
ディレイアレイ５４は、このフォワードディレイアレイ
５２における遅延時間と同じ遅延時間をもってクロック
信号を出力してクロックドライバ５６へ与える。クロッ
クドライバ５６は、遅延時間ｄ２を有している。したが
って、このクロックドライバ５６から出力されるクロッ
ク信号ＣＬＫｄは、第ｎ番目のクロック信号ｅＣＬＫに
対し、次式で示される遅延時間Ｔを有している。
ＬＫが与えられると、クロック入力バッファ５０から、
遅延時間ｄ１遅れた信号が出力される。ミラーコントロ
ール回路５３においては、フォワードディレイアレイ５
２から出力されるクロック信号とこの第（ｎ＋１）番目
のクロック信号ｅＣＬＫとの位相比較が行なわれる。こ
の第（ｎ＋１）番目のクロック信号ＣＬＫｉと位相同期
した信号がミラーコントロール回路５３において選択さ
れてバックワードディレイアレイ５４へ伝達される。バ
ックワードディレイアレイ５４の遅延段５４ａは、フォ
ワードディレイアレイ５２の遅延段５２ａの有する遅延
時間と同じ遅延時間を有している。この位相が一致した
場合において、フォワードディレイアレイ５２の出力信
号は、この第（ｎ＋１）番目の内部クロック信号ＣＬＫ
ｉに位相同期している。したがって、このフォワードデ
ィレイアレイ５２の出力信号は、ダミー遅延回路５１の
出力信号に対しｔＣ−（ｄ１＋ｄ２）の遅延時間を有し
ている。このフォワードディレイアレイ５２の出力信号
がミラーコントロール回路５３により選択されてバック
ワードディレイアレイ５４へ伝達される。バックワード
ディレイアレイ５４は、このフォワードディレイアレイ
５２における遅延時間と同じ遅延時間をもってクロック
信号を出力してクロックドライバ５６へ与える。クロッ
クドライバ５６は、遅延時間ｄ２を有している。したが
って、このクロックドライバ５６から出力されるクロッ
ク信号ＣＬＫｄは、第ｎ番目のクロック信号ｅＣＬＫに
対し、次式で示される遅延時間Ｔを有している。
【０１５０】 Ｔ＝ｄ１＋（ｄ１＋ｄ２）＋２・｛ｔＣ−（ｄ１＋ｄ２）｝＋ｄ２ ＝２・ｔＣ したがって、このクロックドライバ５６から出力される
クロック信号ＣＬＫｄは、第ｎ番目のクロック信号ｅＣ
ＬＫに対して２クロックサイクル遅延して出力されてお
り、したがって、第（ｎ＋２）番目のクロック信号ｅＣ
ＬＫと位相が同期している。以降この動作を繰返され
て、クロックドライバ５６からは、外部クロック信号ｅ
ＣＬＫに位相同期したクロック信号が出力される。
クロック信号ＣＬＫｄは、第ｎ番目のクロック信号ｅＣ
ＬＫに対して２クロックサイクル遅延して出力されてお
り、したがって、第（ｎ＋２）番目のクロック信号ｅＣ
ＬＫと位相が同期している。以降この動作を繰返され
て、クロックドライバ５６からは、外部クロック信号ｅ
ＣＬＫに位相同期したクロック信号が出力される。
【０１５１】図２４は、図２２に示すフォワードディレ
イアレイ５２、ミラーコントロール回路５３およびバッ
クワードディレイアレイ５４のそれぞれの１段の構成を
示す図である。図２４において、フォワードディレイア
レイ５２に含まれる遅延段５２ａは、入力ノードＵＩＮ
１およびＵＩＮ２に与えられる信号を受けるＮＡＮＤ回
路５２ａａと、ＮＡＮＤ回路５２ａａの出力信号を反転
するインバータ５２ａｂを含む。ミラーコントロール回
路５３に含まれる選択ゲート５３ａは、クロック信号Ｃ
ＬＫｉと遅延段５２ａのインバータ５２ａｂから出力さ
れる出力信号ＵＯＵＴ１を受けるＮＡＮＤ回路５３ａａ
を含む。このＮＡＮＤ回路５３ａａの出力信号が、また
フォワードディレイアレイ５２に含まれる後段の遅延段
への入力信号として与えられる。この接続については後
に詳細に説明する。
イアレイ５２、ミラーコントロール回路５３およびバッ
クワードディレイアレイ５４のそれぞれの１段の構成を
示す図である。図２４において、フォワードディレイア
レイ５２に含まれる遅延段５２ａは、入力ノードＵＩＮ
１およびＵＩＮ２に与えられる信号を受けるＮＡＮＤ回
路５２ａａと、ＮＡＮＤ回路５２ａａの出力信号を反転
するインバータ５２ａｂを含む。ミラーコントロール回
路５３に含まれる選択ゲート５３ａは、クロック信号Ｃ
ＬＫｉと遅延段５２ａのインバータ５２ａｂから出力さ
れる出力信号ＵＯＵＴ１を受けるＮＡＮＤ回路５３ａａ
を含む。このＮＡＮＤ回路５３ａａの出力信号が、また
フォワードディレイアレイ５２に含まれる後段の遅延段
への入力信号として与えられる。この接続については後
に詳細に説明する。
【０１５２】バックワードディレイアレイ５４の遅延段
５４ａは、選択ゲート５３ａの出力信号と前段の遅延段
の出力信号ＢＩＮを受けるＮＡＮＤ回路５４ａａと、Ｎ
ＡＮＤ回路５４ａａの出力信号を受けて次段の遅延回路
へ伝達される出力信号ＢＯＵＴを生成するインバータ回
路５４ａｂと、インバータ回路５４ａｂの出力信号と接
地電圧とを受けるＮＡＮＤ回路５４ａｃを含む。このＮ
ＡＮＤ回路５４ａｃは、選択ゲート５３ａａに相当し、
バックワードディレイアレイにおける遅延段５４ａの遅
延時間とフォワードディレイアレイ５２に含まれる遅延
段５２ａの遅延時間とを等しくする（インバータ５２ａ
ｂおよび５４ａｂの出力負荷を等しくする）。これによ
り、フォワードディレイアレイとバックワードディレイ
アレイにおける各段の遅延時間を等しくすることができ
る。
５４ａは、選択ゲート５３ａの出力信号と前段の遅延段
の出力信号ＢＩＮを受けるＮＡＮＤ回路５４ａａと、Ｎ
ＡＮＤ回路５４ａａの出力信号を受けて次段の遅延回路
へ伝達される出力信号ＢＯＵＴを生成するインバータ回
路５４ａｂと、インバータ回路５４ａｂの出力信号と接
地電圧とを受けるＮＡＮＤ回路５４ａｃを含む。このＮ
ＡＮＤ回路５４ａｃは、選択ゲート５３ａａに相当し、
バックワードディレイアレイにおける遅延段５４ａの遅
延時間とフォワードディレイアレイ５２に含まれる遅延
段５２ａの遅延時間とを等しくする（インバータ５２ａ
ｂおよび５４ａｂの出力負荷を等しくする）。これによ
り、フォワードディレイアレイとバックワードディレイ
アレイにおける各段の遅延時間を等しくすることができ
る。
【０１５３】図２５は、このフォワードディレイアレイ
５２、ミラーコントロール回路５３およびバックワード
ディレイアレイ５４における各遅延段および選択ゲート
の接続を概略的に示す図である。図２５において、フォ
ワードディレイアレイ５２ａ−１〜５２ａ−３の各々
は、前段の遅延段の出力信号と２段前の選択ゲート５３
ａ−１〜５３ａ−３の出力信号とをバックワードディレ
イアレイの遅延段５４ａ−１〜５４−３の各々は、対応
の選択ゲート５３ａ−１〜５３ａ−３の出力信号と前段
の遅延段５４ａ−２〜５４ａ−４（図示せず）の出力信
号とを受ける。遅延段５４ａ−１〜５４ａ−３それぞれ
の負荷容量としてのＮＡＮＤ回路５４ａｃには共通に接
地電圧が供給される。このバックワードディレイアレイ
５４における最終段（フォワードディレイアレイ５２の
最終段の遅延段に対して設けられる）は、対応の選択ゲ
ートの出力信号と電源電圧Ｖｃｃｃとを受ける。次に、
この図２４および図２５に示すＳＭＤの動作を図２６に
示す信号波形図を参照して説明する。
５２、ミラーコントロール回路５３およびバックワード
ディレイアレイ５４における各遅延段および選択ゲート
の接続を概略的に示す図である。図２５において、フォ
ワードディレイアレイ５２ａ−１〜５２ａ−３の各々
は、前段の遅延段の出力信号と２段前の選択ゲート５３
ａ−１〜５３ａ−３の出力信号とをバックワードディレ
イアレイの遅延段５４ａ−１〜５４−３の各々は、対応
の選択ゲート５３ａ−１〜５３ａ−３の出力信号と前段
の遅延段５４ａ−２〜５４ａ−４（図示せず）の出力信
号とを受ける。遅延段５４ａ−１〜５４ａ−３それぞれ
の負荷容量としてのＮＡＮＤ回路５４ａｃには共通に接
地電圧が供給される。このバックワードディレイアレイ
５４における最終段（フォワードディレイアレイ５２の
最終段の遅延段に対して設けられる）は、対応の選択ゲ
ートの出力信号と電源電圧Ｖｃｃｃとを受ける。次に、
この図２４および図２５に示すＳＭＤの動作を図２６に
示す信号波形図を参照して説明する。
【０１５４】今、遅延段５２ａ−２の出力信号φ２が、
クロック信号ＣＬＫｉと位相が揃っている場合を考え
る。また、遅延段５２ａ−１〜５２ａ−３および５４ａ
−１〜５４ａ−３の有する遅延時間は、このクロック信
号ＣＬＫｉのパルス幅の１／２であるとする。
クロック信号ＣＬＫｉと位相が揃っている場合を考え
る。また、遅延段５２ａ−１〜５２ａ−３および５４ａ
−１〜５４ａ−３の有する遅延時間は、このクロック信
号ＣＬＫｉのパルス幅の１／２であるとする。
【０１５５】先のクロック信号ＣＬＫｉが、このフォワ
ードディレイアレイにおいて順次遅延される。遅延段５
２ａ−１の出力信号φ１は、１周期後の内部クロック信
号ＣＬＫｉよりも位相が進んでいる。この場合、遅延段
５２ａ−１の出力信号φ１がＨレベルに立上がると、内
部クロック信号ＣＬＫｉと信号φ１がともにＨレベルに
なる間、選択ゲート５３ａ−１の出力信号ψ１がＬレベ
ルとなる。ここで、ミラーコントロール回路の選択ゲー
ト５３ａ−１〜５３ａ−３の遅延時間は無視できる値で
あると仮定する。選択ゲート５３ａ−１の出力信号ψ１
は、遅延段５４ａ−１へ与えられるとともに、遅延段５
２ａ−３へ与えられている。遅延段５２ａ−２は、した
がって、この信号φ１を所定期間遅延して信号φ２を生
成する。この信号φ２は、内部クロック信号ＣＬＫｉと
位相が同期している。したがって、この信号φ２に従っ
て、選択ゲート５３ａ−２の出力信号ψ２は、Ｌレベル
に立下がる。一方、信号φ１がＬレベルとなると、遅延
段５２ａ−３は、その入力信号φ２が変化しても、その
出力信号ψ３はＬレベルを維持する。
ードディレイアレイにおいて順次遅延される。遅延段５
２ａ−１の出力信号φ１は、１周期後の内部クロック信
号ＣＬＫｉよりも位相が進んでいる。この場合、遅延段
５２ａ−１の出力信号φ１がＨレベルに立上がると、内
部クロック信号ＣＬＫｉと信号φ１がともにＨレベルに
なる間、選択ゲート５３ａ−１の出力信号ψ１がＬレベ
ルとなる。ここで、ミラーコントロール回路の選択ゲー
ト５３ａ−１〜５３ａ−３の遅延時間は無視できる値で
あると仮定する。選択ゲート５３ａ−１の出力信号ψ１
は、遅延段５４ａ−１へ与えられるとともに、遅延段５
２ａ−３へ与えられている。遅延段５２ａ−２は、した
がって、この信号φ１を所定期間遅延して信号φ２を生
成する。この信号φ２は、内部クロック信号ＣＬＫｉと
位相が同期している。したがって、この信号φ２に従っ
て、選択ゲート５３ａ−２の出力信号ψ２は、Ｌレベル
に立下がる。一方、信号φ１がＬレベルとなると、遅延
段５２ａ−３は、その入力信号φ２が変化しても、その
出力信号ψ３はＬレベルを維持する。
【０１５６】選択ゲート５３ａ−１の出力信号ψ１がＨ
レベルに立上がると、信号φ２に従って、遅延段５２ａ
−３の出力信号が変化する。したがって、この信号φ３
は、信号ψ１がＨレベルに立上がってから、遅延段５２
ａ−３の有する遅延時間経過後、信号φ３がＨレベルと
なる。したがって、信号φ３のＨレベルの期間は、信号
φ２および信号ψ１がともにＨレベルにある期間に等し
くなる。この信号φ３がＨレベルに立上がったとき、ク
ロック信号ＣＬＫｉはＬレベルに立上がっているため、
選択ゲート５３ａ−３の出力する信号ψ３は変化せず、
Ｈレベルを維持する。以降、このフォワードディレイア
レイにおいては、後段の遅延段の出力する信号は変化せ
ず、Ｌレベルを維持し、クロック信号の伝達が停止され
る。一方、信号ψ３はＨレベルであるため、遅延段５４
ａ−３の出力する信号Ａ１もＨレベルとされる（バック
ワードディレイアレイにおいて、その前段の遅延段の出
力信号はＨレベルである）。したがって、信号Ａ１がＨ
レベルであるため、遅延段５４ａｃは、選択ゲート５３
ａ−２の出力信号ψ２を入力して、所定の遅延時間遅延
して出力する。遅延段５４ａ−１においては、信号ψ１
がＬレベルとなると、信号Ａ３が、その信号Ａ２の状態
にかかわらず、Ｌレベルとなる。したがって、信号ψ１
はＬレベルとなると、遅延段５４ａ−１の有する遅延時
間経過後、信号Ａ３がＬレベルに低下し、次いで、信号
ψ１がＨレベルに立上がっても、今度は信号ψ２がＬレ
ベルとなるため、続いて、信号Ａ３がＬレベルを維持す
る。信号Ａ２がＨレベルとなると、遅延段５４ａ−１の
有する遅延時間経過後、信号Ａ３がＨレベルとなる。こ
の信号Ａ３が、バックワードディレイアレイの遅延段を
順次伝達される。したがって、このバックワードディレ
イアレイからの出力信号は、クロック信号ＣＬＫｉに対
し、遅延段１段分の誤差を有するものの、位相同期した
信号となる。遅延段５２ａ−１〜５２ａ−３および５４
ａ−１〜５４ａ−３の有する遅延時間を適当な値に設定
することにより、高精度で、クロック信号ＣＬＫｉに位
相同期した内部クロック信号を生成することができる。
レベルに立上がると、信号φ２に従って、遅延段５２ａ
−３の出力信号が変化する。したがって、この信号φ３
は、信号ψ１がＨレベルに立上がってから、遅延段５２
ａ−３の有する遅延時間経過後、信号φ３がＨレベルと
なる。したがって、信号φ３のＨレベルの期間は、信号
φ２および信号ψ１がともにＨレベルにある期間に等し
くなる。この信号φ３がＨレベルに立上がったとき、ク
ロック信号ＣＬＫｉはＬレベルに立上がっているため、
選択ゲート５３ａ−３の出力する信号ψ３は変化せず、
Ｈレベルを維持する。以降、このフォワードディレイア
レイにおいては、後段の遅延段の出力する信号は変化せ
ず、Ｌレベルを維持し、クロック信号の伝達が停止され
る。一方、信号ψ３はＨレベルであるため、遅延段５４
ａ−３の出力する信号Ａ１もＨレベルとされる（バック
ワードディレイアレイにおいて、その前段の遅延段の出
力信号はＨレベルである）。したがって、信号Ａ１がＨ
レベルであるため、遅延段５４ａｃは、選択ゲート５３
ａ−２の出力信号ψ２を入力して、所定の遅延時間遅延
して出力する。遅延段５４ａ−１においては、信号ψ１
がＬレベルとなると、信号Ａ３が、その信号Ａ２の状態
にかかわらず、Ｌレベルとなる。したがって、信号ψ１
はＬレベルとなると、遅延段５４ａ−１の有する遅延時
間経過後、信号Ａ３がＬレベルに低下し、次いで、信号
ψ１がＨレベルに立上がっても、今度は信号ψ２がＬレ
ベルとなるため、続いて、信号Ａ３がＬレベルを維持す
る。信号Ａ２がＨレベルとなると、遅延段５４ａ−１の
有する遅延時間経過後、信号Ａ３がＨレベルとなる。こ
の信号Ａ３が、バックワードディレイアレイの遅延段を
順次伝達される。したがって、このバックワードディレ
イアレイからの出力信号は、クロック信号ＣＬＫｉに対
し、遅延段１段分の誤差を有するものの、位相同期した
信号となる。遅延段５２ａ−１〜５２ａ−３および５４
ａ−１〜５４ａ−３の有する遅延時間を適当な値に設定
することにより、高精度で、クロック信号ＣＬＫｉに位
相同期した内部クロック信号を生成することができる。
【０１５７】なお、この図２４に示す構成において、選
択ゲート５３ａ−１〜５３ａ−３にＮＡＮＤ回路を用い
ているため、フォワードディレイアレイの伝達されるク
ロック信号は、反転されてバックワードディレイアレイ
を伝達される。このクロック信号ＣＬＫｄとクロック信
号ＣＬＫｉは同相のクロック信号とするためには、適当
なところにおいて、インバータ回路が挿入されればよ
い。
択ゲート５３ａ−１〜５３ａ−３にＮＡＮＤ回路を用い
ているため、フォワードディレイアレイの伝達されるク
ロック信号は、反転されてバックワードディレイアレイ
を伝達される。このクロック信号ＣＬＫｄとクロック信
号ＣＬＫｉは同相のクロック信号とするためには、適当
なところにおいて、インバータ回路が挿入されればよ
い。
【０１５８】このＳＭＤにおいて、内部ノードをリセッ
トする場合、クロック入力バッファ５０からクロック信
号を伝達する信号線は、電源投入時不安定であるため、
初期化時、このクロック信号線（クロック入力バッファ
の出力部）が、Ｌレベルにリセットする構成が用いられ
ればよい。この場合、信号ψ１〜ψ３が、Ｈレベルにリ
セットされる。
トする場合、クロック入力バッファ５０からクロック信
号を伝達する信号線は、電源投入時不安定であるため、
初期化時、このクロック信号線（クロック入力バッファ
の出力部）が、Ｌレベルにリセットする構成が用いられ
ればよい。この場合、信号ψ１〜ψ３が、Ｈレベルにリ
セットされる。
【０１５９】［クロック再生回路の構成２］図２７は、
クロック再生回路の他の構成を概略的に示す図である。
図２７において、クロック再生回路は、ＤＬＬの構成を
備える。このＤＬＬ３ｂは、クロック信号ＣＬＫｉ（ま
たは外部クロック信号ｅＣＬＫ）と内部クロック信号ｉ
ｎｔＣＬＫとを比較する位相比較器６０と、位相比較器
６０からのアップ／ダウン指示信号ＵＰおよびＤＯＷＮ
をカウントするアップ／ダウンカウンタ６２と、アップ
／ダウンカウンタ６２のｎビットの出力信号を電流情報
に変換する電流発生器６４と、電流発生器６４からの電
流ＩＯにより動作電流が決定されて動作し、クロック信
号ＣＬＫｉを遅延して内部クロック信号ｉｎｔＣＬＫを
生成する遅延段６６と、クロックイネーブル信号ＣＫＥ
の活性／非活性化時アップ／ダウンカウンタ６２のカウ
ント値を退避する退避回路６８を含む。
クロック再生回路の他の構成を概略的に示す図である。
図２７において、クロック再生回路は、ＤＬＬの構成を
備える。このＤＬＬ３ｂは、クロック信号ＣＬＫｉ（ま
たは外部クロック信号ｅＣＬＫ）と内部クロック信号ｉ
ｎｔＣＬＫとを比較する位相比較器６０と、位相比較器
６０からのアップ／ダウン指示信号ＵＰおよびＤＯＷＮ
をカウントするアップ／ダウンカウンタ６２と、アップ
／ダウンカウンタ６２のｎビットの出力信号を電流情報
に変換する電流発生器６４と、電流発生器６４からの電
流ＩＯにより動作電流が決定されて動作し、クロック信
号ＣＬＫｉを遅延して内部クロック信号ｉｎｔＣＬＫを
生成する遅延段６６と、クロックイネーブル信号ＣＫＥ
の活性／非活性化時アップ／ダウンカウンタ６２のカウ
ント値を退避する退避回路６８を含む。
【０１６０】位相比較器６０、アップ／ダウンカウンタ
６２、電流発生器６４および遅延段６６は、電源線２１
上に与えられる電源電圧Ｖｃｃｃを動作電源電圧として
受ける。退避回路６８は、周辺電源電圧Ｖｃｃｐを動作
電源電圧として受ける。クロック電源回路１１ａは、ク
ロックイネーブル信号ＣＫＥの非活性化時、非活性化さ
れ、この電源線２１上の電源電圧Ｖｃｃｃは、接地電圧
レベルに放電される。
６２、電流発生器６４および遅延段６６は、電源線２１
上に与えられる電源電圧Ｖｃｃｃを動作電源電圧として
受ける。退避回路６８は、周辺電源電圧Ｖｃｃｐを動作
電源電圧として受ける。クロック電源回路１１ａは、ク
ロックイネーブル信号ＣＫＥの非活性化時、非活性化さ
れ、この電源線２１上の電源電圧Ｖｃｃｃは、接地電圧
レベルに放電される。
【０１６１】このクロックイネーブル信号ＣＫＥの非活
性化時すなわちパワーダウンモード時において、アップ
／ダウンカウンタ６２のカウント値を退避回路６８へ退
避させて、そこに保存する。パワーダウンモード解除時
においては、この退避回路６８に退避されたカウント値
をアップ／ダウンカウンタ６２へ転送する。これによ
り、パワーダウンモード解除時においても、高速で、ク
ロック信号ＣＬＫｉに位相同期した内部クロック信号ｉ
ｎｔＣＬＫを生成することができる。次に、各部の構成
について簡単に説明する。
性化時すなわちパワーダウンモード時において、アップ
／ダウンカウンタ６２のカウント値を退避回路６８へ退
避させて、そこに保存する。パワーダウンモード解除時
においては、この退避回路６８に退避されたカウント値
をアップ／ダウンカウンタ６２へ転送する。これによ
り、パワーダウンモード解除時においても、高速で、ク
ロック信号ＣＬＫｉに位相同期した内部クロック信号ｉ
ｎｔＣＬＫを生成することができる。次に、各部の構成
について簡単に説明する。
【０１６２】図２８は、図２７に示す位相比較器６０の
構成の一例を示す図である。図２８において、位相比較
器６０は、初期化指示信号ＰＲＥＰを受けるインバータ
６０ａと、初期化指示信号ＰＲＥＰとクロック信号ＣＬ
Ｋｉを受けるＮＡＮＤ回路６０ｂと、クロックイネーブ
ル信号／ＣＫＥおよびテストモード指示信号ＴＥＳＴを
受けるＮＯＲ回路６０ｃと、初期化指示信号ＰＲＥＰと
内部クロック信号ｉｎｔＣＬＫを受けるＮＡＮＤ回路６
０ｄと、インバータ６０ａの出力信号とクロック信号Ｃ
ＬＫｉを受けるＮＡＮＤ回路６０ｅと、ＮＡＮＤ回路６
０ｂの出力信号を受けるインバータ６０ｆと、ＮＯＲ回
路６０ｃの出力信号を受けるインバータ６０ｇと、ＮＡ
ＮＤ回路６０ｄおよび６０ｅの出力信号を受けるＮＡＮ
Ｄ回路６０ｈと、インバータ６０ｆの出力信号を第１の
入力に受けるＮＡＮＤ回路６０ｉと、インバータ６０ｆ
の出力信号を第１の入力に受けるＮＡＮＤ回路６０ｊ
と、ＮＡＮＤ回路６０ｊの出力信号とＮＡＮＤ回路６０
ｓの出力信号とを受けてその出力信号をＮＡＮＤ回路６
０ｊの第２の入力へ与えるＮＡＮＤ回路６０ｋと、ＮＡ
ＮＤ回路６０ｓの出力信号を第１の入力に受けるＮＡＮ
Ｄ回路６０ｌと、ＮＡＮＤ回路６０ｌの出力信号とＮＡ
ＮＤ回路６０ｈの出力信号とを受けてその出力信号をＮ
ＡＮＤ回路６０ｌの第２の入力へ与えるＮＡＮＤ回路６
０ｍと、ＮＡＮＤ回路６０ｍの出力信号とＮＡＮＤ回路
６０ｈの出力信号とを受けるＮＡＮＤ回路６０ｎと、Ｎ
ＡＮＤ回路６０ｉの出力信号を第１の入力に受けるＮＡ
ＮＤ回路６０ｏと、ＮＡＮＤ回路６０ｏの出力信号とＮ
ＡＮＤ回路６０ｊの出力信号とＮＡＮＤ回路６０ｓの出
力信号とを受けてその出力信号をＮＡＮＤ回路６０ｏの
第２の入力へ与える３入力ＮＡＮＤ回路６０ｐと、ＮＡ
ＮＤ回路６０ｓの出力信号とＮＡＮＤ回路６０ｍの出力
信号とＮＡＮＤ回路６０ｒの出力信号とを受けるＮＡＮ
Ｄ回路６０ｑを含む。ＮＡＮＤ回路６０ｒは、ＮＡＮＤ
回路６０ｑの出力信号とＮＡＮＤ回路６０ｎの出力信号
とを受ける。
構成の一例を示す図である。図２８において、位相比較
器６０は、初期化指示信号ＰＲＥＰを受けるインバータ
６０ａと、初期化指示信号ＰＲＥＰとクロック信号ＣＬ
Ｋｉを受けるＮＡＮＤ回路６０ｂと、クロックイネーブ
ル信号／ＣＫＥおよびテストモード指示信号ＴＥＳＴを
受けるＮＯＲ回路６０ｃと、初期化指示信号ＰＲＥＰと
内部クロック信号ｉｎｔＣＬＫを受けるＮＡＮＤ回路６
０ｄと、インバータ６０ａの出力信号とクロック信号Ｃ
ＬＫｉを受けるＮＡＮＤ回路６０ｅと、ＮＡＮＤ回路６
０ｂの出力信号を受けるインバータ６０ｆと、ＮＯＲ回
路６０ｃの出力信号を受けるインバータ６０ｇと、ＮＡ
ＮＤ回路６０ｄおよび６０ｅの出力信号を受けるＮＡＮ
Ｄ回路６０ｈと、インバータ６０ｆの出力信号を第１の
入力に受けるＮＡＮＤ回路６０ｉと、インバータ６０ｆ
の出力信号を第１の入力に受けるＮＡＮＤ回路６０ｊ
と、ＮＡＮＤ回路６０ｊの出力信号とＮＡＮＤ回路６０
ｓの出力信号とを受けてその出力信号をＮＡＮＤ回路６
０ｊの第２の入力へ与えるＮＡＮＤ回路６０ｋと、ＮＡ
ＮＤ回路６０ｓの出力信号を第１の入力に受けるＮＡＮ
Ｄ回路６０ｌと、ＮＡＮＤ回路６０ｌの出力信号とＮＡ
ＮＤ回路６０ｈの出力信号とを受けてその出力信号をＮ
ＡＮＤ回路６０ｌの第２の入力へ与えるＮＡＮＤ回路６
０ｍと、ＮＡＮＤ回路６０ｍの出力信号とＮＡＮＤ回路
６０ｈの出力信号とを受けるＮＡＮＤ回路６０ｎと、Ｎ
ＡＮＤ回路６０ｉの出力信号を第１の入力に受けるＮＡ
ＮＤ回路６０ｏと、ＮＡＮＤ回路６０ｏの出力信号とＮ
ＡＮＤ回路６０ｊの出力信号とＮＡＮＤ回路６０ｓの出
力信号とを受けてその出力信号をＮＡＮＤ回路６０ｏの
第２の入力へ与える３入力ＮＡＮＤ回路６０ｐと、ＮＡ
ＮＤ回路６０ｓの出力信号とＮＡＮＤ回路６０ｍの出力
信号とＮＡＮＤ回路６０ｒの出力信号とを受けるＮＡＮ
Ｄ回路６０ｑを含む。ＮＡＮＤ回路６０ｒは、ＮＡＮＤ
回路６０ｑの出力信号とＮＡＮＤ回路６０ｎの出力信号
とを受ける。
【０１６３】位相比較器６０は、さらに、インバータ６
０ｇの出力信号とＮＡＮＤ回路６０ｐの出力信号とを受
けるＮＯＲ回路６０ｔと、ＮＯＲ回路６０ｔの出力信号
を受ける２段の縦続接続されるインバータ６０ｕおよび
６０ｖと、ＮＡＮＤ回路６０ｑの出力信号とインバータ
６０ｇの出力信号とを受けるＮＯＲ回路６０ｗと、ＮＯ
Ｒ回路６０ｗの出力信号を受ける２段の縦続接続される
インバータ６０ｘおよび６０ｙを含む。インバータ６０
ｖからカウントアップ指示信号ＵＰが出力され、インバ
ータ６０ｉから、カウントダウン指示信号ＤＯＷＮが出
力される。
０ｇの出力信号とＮＡＮＤ回路６０ｐの出力信号とを受
けるＮＯＲ回路６０ｔと、ＮＯＲ回路６０ｔの出力信号
を受ける２段の縦続接続されるインバータ６０ｕおよび
６０ｖと、ＮＡＮＤ回路６０ｑの出力信号とインバータ
６０ｇの出力信号とを受けるＮＯＲ回路６０ｗと、ＮＯ
Ｒ回路６０ｗの出力信号を受ける２段の縦続接続される
インバータ６０ｘおよび６０ｙを含む。インバータ６０
ｖからカウントアップ指示信号ＵＰが出力され、インバ
ータ６０ｉから、カウントダウン指示信号ＤＯＷＮが出
力される。
【０１６４】ＮＡＮＤ回路６０ｊおよび６０ｋが、イン
バータ６０ｆの出力信号がＬレベルのときにセットさ
れ、かつＮＡＮＤ回路６０ｓの出力信号がＬレベルのと
きにリセットされるフリップフロップを構成する。ＮＡ
ＮＤ回路６０ｌおよび６０ｍが、ＮＡＮＤ回路６０ｈの
出力信号がＬレベルのときにセットされかつＮＡＮＤ回
路６０ｓの出力信号がＬレベルのときにリセットされる
フリップフロップを構成する。
バータ６０ｆの出力信号がＬレベルのときにセットさ
れ、かつＮＡＮＤ回路６０ｓの出力信号がＬレベルのと
きにリセットされるフリップフロップを構成する。ＮＡ
ＮＤ回路６０ｌおよび６０ｍが、ＮＡＮＤ回路６０ｈの
出力信号がＬレベルのときにセットされかつＮＡＮＤ回
路６０ｓの出力信号がＬレベルのときにリセットされる
フリップフロップを構成する。
【０１６５】ＮＡＮＤ回路６０ｏおよび６０ｐが、ＮＡ
ＮＤ回路６０ｉの出力信号がＬレベルのときにセットさ
れかつＮＡＮＤ回路６０ｊまたは６０ｓの出力信号がＬ
レベルのときにリセットされるフリップフロップを構成
する。ＮＡＮＤ回路６０ｑおよび６０ｒが、ＮＡＮＤ回
路６０ｎの出力信号がＬレベルのときにセットされ、か
つＮＡＮＤ回路６０ｍまたは６０ｓの出力信号がＬレベ
ルのときにリセットされるフリップフロップを構成す
る。次に、この図２８に示す位相比較器６０の動作を、
図２９に示すタイミングチャート図を参照して説明す
る。
ＮＤ回路６０ｉの出力信号がＬレベルのときにセットさ
れかつＮＡＮＤ回路６０ｊまたは６０ｓの出力信号がＬ
レベルのときにリセットされるフリップフロップを構成
する。ＮＡＮＤ回路６０ｑおよび６０ｒが、ＮＡＮＤ回
路６０ｎの出力信号がＬレベルのときにセットされ、か
つＮＡＮＤ回路６０ｍまたは６０ｓの出力信号がＬレベ
ルのときにリセットされるフリップフロップを構成す
る。次に、この図２８に示す位相比較器６０の動作を、
図２９に示すタイミングチャート図を参照して説明す
る。
【０１６６】パワーダウンモード時においては、クロッ
クイネーブル信号ＣＫＥはＬレベルであり、位相比較器
６０へは、電源電圧Ｖｃｃｃは接地電圧レベルである。
パワーダウンモードが解除され、電源電圧Ｖｃｃｃが一
定電圧レベルに到達して安定化すると、クロック再生回
路に対するクロックイネーブル信号ＣＫＥがＨレベルへ
駆動される（実施の形態３参照）。このクロックイネー
ブル信号／ＣＫＥがＨレベルに立上がることにより、Ｎ
ＯＲ回路６０ｃに与えられる信号ＣＫＥはＬレベルとな
り、ＮＯＲ回路６０ｃおよびインバータ６０ｇがバッフ
ァ回路として動作する。
クイネーブル信号ＣＫＥはＬレベルであり、位相比較器
６０へは、電源電圧Ｖｃｃｃは接地電圧レベルである。
パワーダウンモードが解除され、電源電圧Ｖｃｃｃが一
定電圧レベルに到達して安定化すると、クロック再生回
路に対するクロックイネーブル信号ＣＫＥがＨレベルへ
駆動される（実施の形態３参照）。このクロックイネー
ブル信号／ＣＫＥがＨレベルに立上がることにより、Ｎ
ＯＲ回路６０ｃに与えられる信号ＣＫＥはＬレベルとな
り、ＮＯＲ回路６０ｃおよびインバータ６０ｇがバッフ
ァ回路として動作する。
【０１６７】初期設定時において、アップ指示信号およ
びダウン指示信号ＵＰおよびＤＯＷＮの状態は、不安定
である。そこで、初期化指示信号ＰＲＥＰを、Ｌレベル
に保持する。この状態においては、ＮＡＮＤ回路６０ｂ
の出力信号がＨレベルとなり、応じてインバータ６０ｆ
からの信号ＳＲＣＫがＬレベルに固定される。一方、Ｎ
ＡＮＤ回路６０ｄの出力信号がＨレベルとなり、ＮＡＮ
Ｄ回路６０ｅおよび６０ｈを介して、クロック信号ＣＬ
Ｋｉが伝達され、信号ＲＦＣＫが、クロック信号ＣＬＫ
ｉに同期して変化する。信号ＲＲＣＫがＨレベルに立上
がると、ＮＡＮＤ回路６０ｍの出力信号がＨレベルであ
るため、応じてＮＡＮＤ回路６０ｎの出力信号がＬレベ
ルとなり、ＮＡＮＤ回路６０ｒの出力信号がＨレベルと
なる。ＮＡＮＤ回路６０ｓの出力信号がＨレベルであれ
ば、ＮＡＮＤ回路６０ｑの出力信号がＬレベルとなり、
ＮＯＲ回路６０ｗの出力信号がＨレベルとなり、応じて
ダウン指示信号ＤＯＷＮがＨレベルに設定される。ＮＡ
ＮＤ回路６０ｓの出力信号がＬレベルのとき、すなわ
ち、ＮＡＮＤ回路６０ｏの出力信号およびＮＡＮＤ回路
６０ｒの出力信号がＨレベルとなるとき、ＮＡＮＤ回路
６０ｑの出力信号はＨレベルとなり、ダウン指示信号Ｄ
ＯＷＮがＬレベルに設定される。しかしながら、この状
態においては、ＮＡＮＤ回路６０ｌの出力信号がＨレベ
ルとなり、応じてＮＡＮＤ回路６０ｍの出力信号がＬレ
ベルとなり、ＮＡＮＤ回路６０ｎの出力信号をＨレベル
へ駆動する。ＮＡＮＤ回路６０ｎの出力信号がＨレベル
となると、ＮＡＮＤ回路６０ｒは、その両入力がＨレベ
ルとなり、その出力信号がＬレベルとなり、ＮＡＮＤ回
路６０ｓの出力信号をＨレベルへ駆動する。したがっ
て、次のサイクルにおいて再び信号ＲＲＣＫがＨレベル
に立上がると、確実に、ダウン指示信号ＤＯＷＮがＨレ
ベルに駆動される。また、このＮＡＮＤ回路６０ｓの出
力信号をＨレベルへ駆動すると、ＮＡＮＤ回路６０ｊの
出力信号はＨレベルのため、ＮＡＮＤ回路６０ｏおよび
６０ｐで形成されるフリップフロップは、初期状態のラ
ッチ状態を保持する。したがって、カウントアップ信号
ＵＰも、このＮＡＮＤ回路６０ｏおよび６０ｐの初期設
定されたラッチ状態に応じた電圧レベルに保持される。
びダウン指示信号ＵＰおよびＤＯＷＮの状態は、不安定
である。そこで、初期化指示信号ＰＲＥＰを、Ｌレベル
に保持する。この状態においては、ＮＡＮＤ回路６０ｂ
の出力信号がＨレベルとなり、応じてインバータ６０ｆ
からの信号ＳＲＣＫがＬレベルに固定される。一方、Ｎ
ＡＮＤ回路６０ｄの出力信号がＨレベルとなり、ＮＡＮ
Ｄ回路６０ｅおよび６０ｈを介して、クロック信号ＣＬ
Ｋｉが伝達され、信号ＲＦＣＫが、クロック信号ＣＬＫ
ｉに同期して変化する。信号ＲＲＣＫがＨレベルに立上
がると、ＮＡＮＤ回路６０ｍの出力信号がＨレベルであ
るため、応じてＮＡＮＤ回路６０ｎの出力信号がＬレベ
ルとなり、ＮＡＮＤ回路６０ｒの出力信号がＨレベルと
なる。ＮＡＮＤ回路６０ｓの出力信号がＨレベルであれ
ば、ＮＡＮＤ回路６０ｑの出力信号がＬレベルとなり、
ＮＯＲ回路６０ｗの出力信号がＨレベルとなり、応じて
ダウン指示信号ＤＯＷＮがＨレベルに設定される。ＮＡ
ＮＤ回路６０ｓの出力信号がＬレベルのとき、すなわ
ち、ＮＡＮＤ回路６０ｏの出力信号およびＮＡＮＤ回路
６０ｒの出力信号がＨレベルとなるとき、ＮＡＮＤ回路
６０ｑの出力信号はＨレベルとなり、ダウン指示信号Ｄ
ＯＷＮがＬレベルに設定される。しかしながら、この状
態においては、ＮＡＮＤ回路６０ｌの出力信号がＨレベ
ルとなり、応じてＮＡＮＤ回路６０ｍの出力信号がＬレ
ベルとなり、ＮＡＮＤ回路６０ｎの出力信号をＨレベル
へ駆動する。ＮＡＮＤ回路６０ｎの出力信号がＨレベル
となると、ＮＡＮＤ回路６０ｒは、その両入力がＨレベ
ルとなり、その出力信号がＬレベルとなり、ＮＡＮＤ回
路６０ｓの出力信号をＨレベルへ駆動する。したがっ
て、次のサイクルにおいて再び信号ＲＲＣＫがＨレベル
に立上がると、確実に、ダウン指示信号ＤＯＷＮがＨレ
ベルに駆動される。また、このＮＡＮＤ回路６０ｓの出
力信号をＨレベルへ駆動すると、ＮＡＮＤ回路６０ｊの
出力信号はＨレベルのため、ＮＡＮＤ回路６０ｏおよび
６０ｐで形成されるフリップフロップは、初期状態のラ
ッチ状態を保持する。したがって、カウントアップ信号
ＵＰも、このＮＡＮＤ回路６０ｏおよび６０ｐの初期設
定されたラッチ状態に応じた電圧レベルに保持される。
【０１６８】この初期設定動作が完了すると、次いで、
初期化信号ＰＲＥＰがＨレベルへ駆動され、インバータ
６０ａの出力信号がＬレベルとなる。これにより、ＮＡ
ＮＤ回路６０ｅの出力信号がＨレベルに固定され、ＮＡ
ＮＤ回路６０ｄおよび６０ｈを介して内部クロック信号
ｉｎｔＣＬＫが信号ＲＲＣＫとして伝達される。一方、
ＮＡＮＤ回路６０ｂおよびインバータ６０ｆを介して、
クロック信号ＣＬＫｉが信号ＳＲＣＫとして伝達され
る。この状態において、信号ＳＲＣＫがＬレベルからＨ
レベルに立上がると、ＮＡＮＤ回路６０ｉの出力信号が
Ｌレベルとなり、応じてＮＡＮＤ回路６０ｏの出力信号
がＨレベルとなり、ＮＡＮＤ回路６０ｐの出力信号がＬ
レベルとなる。また、ＮＡＮＤ回路６０ｏの出力信号が
Ｈレベルとなると、ＮＡＮＤ回路６０ｒの出力信号がＨ
レベルであるため、ＮＡＮＤ回路６０ｓの出力信号がＬ
レベルとなり、ＮＡＮＤ回路６０ｑの出力信号がＨレベ
ルとなり、ダウン指示信号ＤＯＷＮがＬレベルに駆動さ
れる。信号ＳＲＣＫがＬレベルに立下がると、ＮＡＮＤ
回路６０ｐの出力信号がＨレベルとなり、アップ指示信
号ＵＰは、応じてＬレベルとなる。
初期化信号ＰＲＥＰがＨレベルへ駆動され、インバータ
６０ａの出力信号がＬレベルとなる。これにより、ＮＡ
ＮＤ回路６０ｅの出力信号がＨレベルに固定され、ＮＡ
ＮＤ回路６０ｄおよび６０ｈを介して内部クロック信号
ｉｎｔＣＬＫが信号ＲＲＣＫとして伝達される。一方、
ＮＡＮＤ回路６０ｂおよびインバータ６０ｆを介して、
クロック信号ＣＬＫｉが信号ＳＲＣＫとして伝達され
る。この状態において、信号ＳＲＣＫがＬレベルからＨ
レベルに立上がると、ＮＡＮＤ回路６０ｉの出力信号が
Ｌレベルとなり、応じてＮＡＮＤ回路６０ｏの出力信号
がＨレベルとなり、ＮＡＮＤ回路６０ｐの出力信号がＬ
レベルとなる。また、ＮＡＮＤ回路６０ｏの出力信号が
Ｈレベルとなると、ＮＡＮＤ回路６０ｒの出力信号がＨ
レベルであるため、ＮＡＮＤ回路６０ｓの出力信号がＬ
レベルとなり、ＮＡＮＤ回路６０ｑの出力信号がＨレベ
ルとなり、ダウン指示信号ＤＯＷＮがＬレベルに駆動さ
れる。信号ＳＲＣＫがＬレベルに立下がると、ＮＡＮＤ
回路６０ｐの出力信号がＨレベルとなり、アップ指示信
号ＵＰは、応じてＬレベルとなる。
【０１６９】次いで、信号ＳＲＣＫと信号ＲＲＣＫの位
相比較が行なわれる。ここで信号ＲＲＣＫは、信号ＣＬ
Ｋｉを遅延した信号である。この状態において、信号Ｒ
ＲＣＫの立上がりに応答して、ダウン指示信号ＤＯＷＮ
がＨレベルへ駆動され、信号ＳＲＣＫがＨレベルに立上
がると、このダウン指示信号ＤＯＷＮが、Ｌレベルにリ
セットされる。この状態においては、カウントアップ指
示信号ＵＰはＬレベルを保持する。すなわち、信号ＲＲ
ＣＫが、信号ＳＲＣＫよりも先にＨレベルとなると、Ｎ
ＡＮＤ回路６０ｑの出力信号がＬレベルとなり、ダウン
指示信号ＤＯＷＮがＨレベルとなり、ＮＡＮＤ回路６０
ｒの出力信号はＨレベルに保持される。信号ＳＲＣＫが
次いでＨレベルに立上がると、ＮＡＮＤ回路６０ｏの出
力信号がＨレベルとなり、ＮＡＮＤ回路６０ｓの出力信
号がＬレベルとなり、ダウン指示信号ＤＯＷＮをＬレベ
ルへリセットする。信号ＵＰはＬレベルを維持する。逆
に、信号ＳＲＣＫが、信号ＲＲＣＫよりも早く立上がっ
た場合（位相が進んでいる場合）においては、ＮＡＮＤ
回路６０ｏの出力信号がＨレベルとなると、ＮＡＮＤ回
路６０ｐの出力信号がＬレベルとなり、カウントアップ
指示信号ＵＰがＨレベルへ駆動される。信号ＲＲＣＫ
が、次いでＨレベルに立上がると、ＮＡＮＤ回路６０ｒ
の出力信号がＨレベルとなり、ＮＡＮＤ回路６０ｓの出
力信号がＬレベルとなり、ＮＡＮＤ回路６０ｐの出力信
号がＨレベルとなり、カウントアップ指示信号ＵＰがＬ
レベルへリセットされる。一方、カウントダウン指示信
号ＤＯＷＮは、Ｌレベルを保持する（ＮＡＮＤ回路６０
ｑおよび６０ｒのラッチ状態は変化しないため、ＮＡＮ
Ｄ回路６０ｍの出力信号はＨレベルに保持されるた
め）。
相比較が行なわれる。ここで信号ＲＲＣＫは、信号ＣＬ
Ｋｉを遅延した信号である。この状態において、信号Ｒ
ＲＣＫの立上がりに応答して、ダウン指示信号ＤＯＷＮ
がＨレベルへ駆動され、信号ＳＲＣＫがＨレベルに立上
がると、このダウン指示信号ＤＯＷＮが、Ｌレベルにリ
セットされる。この状態においては、カウントアップ指
示信号ＵＰはＬレベルを保持する。すなわち、信号ＲＲ
ＣＫが、信号ＳＲＣＫよりも先にＨレベルとなると、Ｎ
ＡＮＤ回路６０ｑの出力信号がＬレベルとなり、ダウン
指示信号ＤＯＷＮがＨレベルとなり、ＮＡＮＤ回路６０
ｒの出力信号はＨレベルに保持される。信号ＳＲＣＫが
次いでＨレベルに立上がると、ＮＡＮＤ回路６０ｏの出
力信号がＨレベルとなり、ＮＡＮＤ回路６０ｓの出力信
号がＬレベルとなり、ダウン指示信号ＤＯＷＮをＬレベ
ルへリセットする。信号ＵＰはＬレベルを維持する。逆
に、信号ＳＲＣＫが、信号ＲＲＣＫよりも早く立上がっ
た場合（位相が進んでいる場合）においては、ＮＡＮＤ
回路６０ｏの出力信号がＨレベルとなると、ＮＡＮＤ回
路６０ｐの出力信号がＬレベルとなり、カウントアップ
指示信号ＵＰがＨレベルへ駆動される。信号ＲＲＣＫ
が、次いでＨレベルに立上がると、ＮＡＮＤ回路６０ｒ
の出力信号がＨレベルとなり、ＮＡＮＤ回路６０ｓの出
力信号がＬレベルとなり、ＮＡＮＤ回路６０ｐの出力信
号がＨレベルとなり、カウントアップ指示信号ＵＰがＬ
レベルへリセットされる。一方、カウントダウン指示信
号ＤＯＷＮは、Ｌレベルを保持する（ＮＡＮＤ回路６０
ｑおよび６０ｒのラッチ状態は変化しないため、ＮＡＮ
Ｄ回路６０ｍの出力信号はＨレベルに保持されるた
め）。
【０１７０】したがって、信号ＳＲＣＫおよびＲＲＣＫ
の位相が等しい場合には、ＮＡＮＤ回路６０ｓの出力信
号はＬレベルを保持するため、信号ＵＰおよびＤＯＷＮ
はともにＬレベルを保持する。これにより、信号ＳＲＣ
ＫおよびＲＲＣＫすなわちクロック信号ＣＬＫｉおよび
ｉｎｔＣＬＫの位相差に応じてカウントアップ指示信号
ＵＰおよびカウントダウン指示信号ＤＯＷＮを生成する
ことができる。
の位相が等しい場合には、ＮＡＮＤ回路６０ｓの出力信
号はＬレベルを保持するため、信号ＵＰおよびＤＯＷＮ
はともにＬレベルを保持する。これにより、信号ＳＲＣ
ＫおよびＲＲＣＫすなわちクロック信号ＣＬＫｉおよび
ｉｎｔＣＬＫの位相差に応じてカウントアップ指示信号
ＵＰおよびカウントダウン指示信号ＤＯＷＮを生成する
ことができる。
【０１７１】アップ／ダウンカウンタ６２は、通常の双
方向２進カウンタで構成され、カウントアップ指示信号
ＵＰの活性化時そのカウント値を増分し、一方、カウン
トダウン指示信号ＤＯＷＮの活性化時、そのカウント値
を減分する。カウント値が大きくなると、遅延量が小さ
くされ、カウント値が小さくなるにつれて、遅延量が大
きくされる。
方向２進カウンタで構成され、カウントアップ指示信号
ＵＰの活性化時そのカウント値を増分し、一方、カウン
トダウン指示信号ＤＯＷＮの活性化時、そのカウント値
を減分する。カウント値が大きくなると、遅延量が小さ
くされ、カウント値が小さくなるにつれて、遅延量が大
きくされる。
【０１７２】図３０は、図２７に示す電流発生器６４の
構成を概略的に示す図である。図３０において、電流発
生器６４は、カウンタ６０のカウント値に従ってそのカ
ウント値に対応する電流を生成する電流合成回路６４ａ
と、この電流合成回路６４ａの出力信号に従って、遅延
段の動作電流を決定する基準電圧ＶｒｐおよびＶｒｎを
生成する電圧生成回路６４ｂを含む。電流合成回路６４
ａは、それぞれカウンタ６０のカウント値の桁に応じた
電流Ｉ／４、Ｉ／２、Ｉ、２Ｉ、４Ｉ、…を導通時供給
するｎチャネルＭＯＳトランジスタＮ４１、Ｎ４２、Ｎ
４３、Ｎ４４およびＮ４５を含む。これらのＭＯＳトラ
ンジスタＮ４１〜Ｎ４５は、共通にソースノードがノー
ドｎ１に接続される。なお、電流合成回路６４ａにおい
て、カウンタ６０のカウントビットそれぞれに対応して
ｎチャネルＭＯＳトランジスタ（電流源トランジスタ）
が設けられるが、図３０においては代表的に、５つのＭ
ＯＳトランジスタＮ４１〜Ｎ４５を示す。また、カウン
タ６０のカウント値をデコードして、電流合成回路６４
ａの電流源トランジスタが選択的に導通状態とされる構
成が用いられてもよい。
構成を概略的に示す図である。図３０において、電流発
生器６４は、カウンタ６０のカウント値に従ってそのカ
ウント値に対応する電流を生成する電流合成回路６４ａ
と、この電流合成回路６４ａの出力信号に従って、遅延
段の動作電流を決定する基準電圧ＶｒｐおよびＶｒｎを
生成する電圧生成回路６４ｂを含む。電流合成回路６４
ａは、それぞれカウンタ６０のカウント値の桁に応じた
電流Ｉ／４、Ｉ／２、Ｉ、２Ｉ、４Ｉ、…を導通時供給
するｎチャネルＭＯＳトランジスタＮ４１、Ｎ４２、Ｎ
４３、Ｎ４４およびＮ４５を含む。これらのＭＯＳトラ
ンジスタＮ４１〜Ｎ４５は、共通にソースノードがノー
ドｎ１に接続される。なお、電流合成回路６４ａにおい
て、カウンタ６０のカウントビットそれぞれに対応して
ｎチャネルＭＯＳトランジスタ（電流源トランジスタ）
が設けられるが、図３０においては代表的に、５つのＭ
ＯＳトランジスタＮ４１〜Ｎ４５を示す。また、カウン
タ６０のカウント値をデコードして、電流合成回路６４
ａの電流源トランジスタが選択的に導通状態とされる構
成が用いられてもよい。
【０１７３】ノードｎ１には、また遅延段を自走動作さ
せるためのベース電流Ｉｂを供給するｎチャネルＭＯＳ
トランジスタＮ５１が接続される。ＭＯＳトランジスタ
Ｎ５１はゲートが、動作電源電圧Ｖｃｃｃを受け、その
ソースがノードＮ１に接続される。電圧生成回路６４ｂ
は、ノードｎ１と接地ノードの間に接続されかつそのゲ
ートがノードｎ１に接続されるｎチャネルＭＯＳトラン
ジスタＮ６１と、ソースが電源電圧Ｖｃｃｃを受け、か
つそのゲートおよびドレインが共通に接続されるｐチャ
ネルＭＯＳトランジスタＰ６１と、ＭＯＳトランジスタ
Ｐ６１と接地ノードの間に接続されかつそのゲートがノ
ードｎ１に接続されるｎチャネルＭＯＳトランジスタＮ
６２を含む。ＭＯＳトランジスタＰ６１のゲートから、
基準電圧Ｖｒｐが出力され、ｎチャネルＭＯＳトランジ
スタＮ６１およびＮ６２のゲートから、基準電圧Ｖｒｎ
が出力される。ＭＯＳトランジスタＮ６１およびＮ６２
は、カレントミラー回路を構成する。これらのＭＯＳト
ランジスタＮ６１およびＮ６２、およびＰ６１には、同
じ大きさの電流が流れる。ＭＯＳトランジスタＰ６１お
よびＮ６１は、そのゲートおよびドレインの相互接続に
より、ドレイン電流に応じた電圧ＶｒｐおよびＶｒｎを
生成する。
せるためのベース電流Ｉｂを供給するｎチャネルＭＯＳ
トランジスタＮ５１が接続される。ＭＯＳトランジスタ
Ｎ５１はゲートが、動作電源電圧Ｖｃｃｃを受け、その
ソースがノードＮ１に接続される。電圧生成回路６４ｂ
は、ノードｎ１と接地ノードの間に接続されかつそのゲ
ートがノードｎ１に接続されるｎチャネルＭＯＳトラン
ジスタＮ６１と、ソースが電源電圧Ｖｃｃｃを受け、か
つそのゲートおよびドレインが共通に接続されるｐチャ
ネルＭＯＳトランジスタＰ６１と、ＭＯＳトランジスタ
Ｐ６１と接地ノードの間に接続されかつそのゲートがノ
ードｎ１に接続されるｎチャネルＭＯＳトランジスタＮ
６２を含む。ＭＯＳトランジスタＰ６１のゲートから、
基準電圧Ｖｒｐが出力され、ｎチャネルＭＯＳトランジ
スタＮ６１およびＮ６２のゲートから、基準電圧Ｖｒｎ
が出力される。ＭＯＳトランジスタＮ６１およびＮ６２
は、カレントミラー回路を構成する。これらのＭＯＳト
ランジスタＮ６１およびＮ６２、およびＰ６１には、同
じ大きさの電流が流れる。ＭＯＳトランジスタＰ６１お
よびＮ６１は、そのゲートおよびドレインの相互接続に
より、ドレイン電流に応じた電圧ＶｒｐおよびＶｒｎを
生成する。
【０１７４】図３０に示す電流合成回路６４ａの構成に
おいては、カウンタ６０のカウントビットに応じて、Ｍ
ＯＳトランジスタＮ４１〜Ｎ４５が選択的に導通し、カ
ウントビット値に応じた電流がノードｎ１に伝達され
る。したがって、この電圧発生回路６４ｂには、電流生
成回路６４ａからノードｎ１に伝達される電流とベース
電流Ｉｂの和の電流が流れる。この電流に応じて基準電
圧ＶｒｐおよびＶｒｎが生成される。
おいては、カウンタ６０のカウントビットに応じて、Ｍ
ＯＳトランジスタＮ４１〜Ｎ４５が選択的に導通し、カ
ウントビット値に応じた電流がノードｎ１に伝達され
る。したがって、この電圧発生回路６４ｂには、電流生
成回路６４ａからノードｎ１に伝達される電流とベース
電流Ｉｂの和の電流が流れる。この電流に応じて基準電
圧ＶｒｐおよびＶｒｎが生成される。
【０１７５】図３１は、電流合成回路６４ａに対し、電
流を供給する電流供給回路の構成の一例を示す図であ
る。図３１において、電流供給回路は、参照電流Ｉを生
成する参照電流源６４ｃと、参照電流源６４ｃからの参
照電流Ｉに従って、それぞれ電流Ｉ、２・Ｉ、１／２・
Ｉを生成する重み付き電流生成回路６４ｄを含む。
流を供給する電流供給回路の構成の一例を示す図であ
る。図３１において、電流供給回路は、参照電流Ｉを生
成する参照電流源６４ｃと、参照電流源６４ｃからの参
照電流Ｉに従って、それぞれ電流Ｉ、２・Ｉ、１／２・
Ｉを生成する重み付き電流生成回路６４ｄを含む。
【０１７６】参照電流源６４ｃは、ゲートが接地に接続
されて定電流源として機能するｐチャネルＭＯＳトラン
ジスタＰ１およびＰ２と、ＭＯＳトランジスタＰ２と接
地ノードの間に接続されかつそのゲートがドレインに結
合されるｎチャネルＭＯＳトランジスタＮ１を含む。ｐ
チャネルＭＯＳトランジスタＰ１およびＰ２は、抵抗モ
ードで動作し、一定の電流を供給する。
されて定電流源として機能するｐチャネルＭＯＳトラン
ジスタＰ１およびＰ２と、ＭＯＳトランジスタＰ２と接
地ノードの間に接続されかつそのゲートがドレインに結
合されるｎチャネルＭＯＳトランジスタＮ１を含む。ｐ
チャネルＭＯＳトランジスタＰ１およびＰ２は、抵抗モ
ードで動作し、一定の電流を供給する。
【０１７７】重み付き電流生成回路６４ｄは、重み付き
電流Ｉ、２Ｉ、１／２Ｉ、…にそれぞれに対応して設け
られるセル電流源６４ｄａ、６４ｄｂ、６４ｄｃ、…を
含む。図３１においては、３つのセル電流源６４ｄａ〜
６４ｄｃを代表的に示す。
電流Ｉ、２Ｉ、１／２Ｉ、…にそれぞれに対応して設け
られるセル電流源６４ｄａ、６４ｄｂ、６４ｄｃ、…を
含む。図３１においては、３つのセル電流源６４ｄａ〜
６４ｄｃを代表的に示す。
【０１７８】セル電流源６４ｄａは、ｎチャネルＭＯＳ
トランジスタＮ１とカレントミラー回路を構成するｎチ
ャネルＭＯＳトランジスタＮ１１と、電源ノードとＭＯ
Ｓトランジスタの間に接続されかつそのゲートが、ＭＯ
ＳトランジスタＮ１１のドレインに結合されるｐチャネ
ルＭＯＳトランジスタＰ１１と、電源ノードと出力ノー
ドの間に接続されかつそのゲートがＭＯＳトランジスタ
Ｐ１１のゲートに接続されるｐチャネルＭＯＳトランジ
スタＰ１２を含む。
トランジスタＮ１とカレントミラー回路を構成するｎチ
ャネルＭＯＳトランジスタＮ１１と、電源ノードとＭＯ
Ｓトランジスタの間に接続されかつそのゲートが、ＭＯ
ＳトランジスタＮ１１のドレインに結合されるｐチャネ
ルＭＯＳトランジスタＰ１１と、電源ノードと出力ノー
ドの間に接続されかつそのゲートがＭＯＳトランジスタ
Ｐ１１のゲートに接続されるｐチャネルＭＯＳトランジ
スタＰ１２を含む。
【０１７９】セル電流源６４ｄｂは、互いに並列に設け
られかつそのゲートがＭＯＳトランジスタＮ１のゲート
に接続されるｎチャネルＭＯＳトランジスタＮ２１およ
びＮ２２と、ＭＯＳトランジスタＮ２１およびＮ２２の
ドレインと電源ノードの間に接続されかつそのゲートが
ＭＯＳトランジスタＮ２１およびＮ２２の共通ドレイン
に結合されるｐチャネルＭＯＳトランジスタＰ２１と、
出力ノードと電源ノードの間に接続されかつそのゲート
がＭＯＳトランジスタＰ２１のゲートに接続されるｐチ
ャネルＭＯＳトランジスタＰ２２を含む。
られかつそのゲートがＭＯＳトランジスタＮ１のゲート
に接続されるｎチャネルＭＯＳトランジスタＮ２１およ
びＮ２２と、ＭＯＳトランジスタＮ２１およびＮ２２の
ドレインと電源ノードの間に接続されかつそのゲートが
ＭＯＳトランジスタＮ２１およびＮ２２の共通ドレイン
に結合されるｐチャネルＭＯＳトランジスタＰ２１と、
出力ノードと電源ノードの間に接続されかつそのゲート
がＭＯＳトランジスタＰ２１のゲートに接続されるｐチ
ャネルＭＯＳトランジスタＰ２２を含む。
【０１８０】セル電流源６４ｄｃは、そのゲートがｎチ
ャネルＭＯＳトランジスタＮ１のゲートに接続されるｎ
チャネルＭＯＳトランジスタＮ３１と、ＭＯＳトランジ
スタＮ３１と電源ノードの間に互いに並列に接続されか
つそれぞれのゲートが、ＭＯＳトランジスタＮ３１のド
レインに接続されるｐチャネルＭＯＳトランジスタＰ３
１およびＰ３２と、電源ノードと出力ノードの間に接続
されかつそのゲートがＭＯＳトランジスタＰ３１および
Ｐ３２のゲートに接続されるｐチャネルＭＯＳトランジ
スタＰ３３を含む。
ャネルＭＯＳトランジスタＮ１のゲートに接続されるｎ
チャネルＭＯＳトランジスタＮ３１と、ＭＯＳトランジ
スタＮ３１と電源ノードの間に互いに並列に接続されか
つそれぞれのゲートが、ＭＯＳトランジスタＮ３１のド
レインに接続されるｐチャネルＭＯＳトランジスタＰ３
１およびＰ３２と、電源ノードと出力ノードの間に接続
されかつそのゲートがＭＯＳトランジスタＰ３１および
Ｐ３２のゲートに接続されるｐチャネルＭＯＳトランジ
スタＰ３３を含む。
【０１８１】ＭＯＳトランジスタＮ１、Ｎ１１、Ｎ２
２、Ｎ２１、Ｎ３１は、同じサイズ（チャネル長とチャ
ネル幅の比）を有し、同じ電流供給力を有する。また、
ＭＯＳトランジスタＰ１１、Ｐ１２、Ｐ２１、Ｐ２２、
Ｐ３１、Ｐ３２、Ｐ３３は、同じサイズ（チャネル長と
チャネル幅の比）を有し、同じ大きさの電流を流す。
２、Ｎ２１、Ｎ３１は、同じサイズ（チャネル長とチャ
ネル幅の比）を有し、同じ電流供給力を有する。また、
ＭＯＳトランジスタＰ１１、Ｐ１２、Ｐ２１、Ｐ２２、
Ｐ３１、Ｐ３２、Ｐ３３は、同じサイズ（チャネル長と
チャネル幅の比）を有し、同じ大きさの電流を流す。
【０１８２】セル電流源６４ｄａにおいては、ＭＯＳト
ランジスタＮ１およびＮ１１が、カレントミラー回路を
構成し、ＭＯＳトランジスタＰ１１とＰ１２とがカレン
トミラー回路を構成する。したがって、このセル電流源
６４ｄａからは、参照電流Ｉと同じ大きさの電流が出力
される。
ランジスタＮ１およびＮ１１が、カレントミラー回路を
構成し、ＭＯＳトランジスタＰ１１とＰ１２とがカレン
トミラー回路を構成する。したがって、このセル電流源
６４ｄａからは、参照電流Ｉと同じ大きさの電流が出力
される。
【０１８３】セル電流源６４ｄｂにおいては、ＭＯＳト
ランジスタＮ２１およびＮ２２が、ＭＯＳトランジスタ
Ｎ１とカレントミラー回路を構成し、これらのＭＯＳト
ランジスタＮ２１およびＮ２２に同じ大きさの電流Ｉが
流れる。これらのＭＯＳトランジスタＮ２１およびＮ２
２は、ＭＯＳトランジスタＰ２１を介して電流が供給さ
れるため、ＭＯＳトランジスタＰ２１には、電流２・Ｉ
が流れる。ＭＯＳトランジスタＰ２１およびＰ２２はカ
レントミラー回路を構成しており、したがって、ＭＯＳ
トランジスタＰ２２からは、電流２・Ｉが出力される。
ランジスタＮ２１およびＮ２２が、ＭＯＳトランジスタ
Ｎ１とカレントミラー回路を構成し、これらのＭＯＳト
ランジスタＮ２１およびＮ２２に同じ大きさの電流Ｉが
流れる。これらのＭＯＳトランジスタＮ２１およびＮ２
２は、ＭＯＳトランジスタＰ２１を介して電流が供給さ
れるため、ＭＯＳトランジスタＰ２１には、電流２・Ｉ
が流れる。ＭＯＳトランジスタＰ２１およびＰ２２はカ
レントミラー回路を構成しており、したがって、ＭＯＳ
トランジスタＰ２２からは、電流２・Ｉが出力される。
【０１８４】セル電流源６４ｄｃにおいては、ＭＯＳト
ランジスタＮ３１がＭＯＳトランジスタＮ１とカレント
ミラー回路を構成し、電流Ｉを流す。このＭＯＳトラン
ジスタＮ３１は、ＭＯＳトランジスタＰ３１およびＰ３
２から電流が供給される。したがって、これらのＭＯＳ
トランジスタＰ３１およびＰ３２それぞれにおいては電
流１／２・Ｉの大きさの電流が流れる。ＭＯＳトランジ
スタＰ３３は、ＭＯＳトランジスタＰ３１およびＰ３２
とカレントミラー回路を構成している。したがって、Ｍ
ＯＳトランジスタＰ３３からは、電流１／２・Ｉの大き
さの電流が流れる。
ランジスタＮ３１がＭＯＳトランジスタＮ１とカレント
ミラー回路を構成し、電流Ｉを流す。このＭＯＳトラン
ジスタＮ３１は、ＭＯＳトランジスタＰ３１およびＰ３
２から電流が供給される。したがって、これらのＭＯＳ
トランジスタＰ３１およびＰ３２それぞれにおいては電
流１／２・Ｉの大きさの電流が流れる。ＭＯＳトランジ
スタＰ３３は、ＭＯＳトランジスタＰ３１およびＰ３２
とカレントミラー回路を構成している。したがって、Ｍ
ＯＳトランジスタＰ３３からは、電流１／２・Ｉの大き
さの電流が流れる。
【０１８５】他の電流４・Ｉ、１／４・Ｉ、…について
も、同様の構成を用いることにより、容易に作成するこ
とができる。
も、同様の構成を用いることにより、容易に作成するこ
とができる。
【０１８６】図３２は、図２７に示す遅延段６６の構成
を概略的に示す図である。図３２において、遅延段６６
は、偶数段のインバータＩＶ０〜ＩＶｍを含む。これら
のインバータＩＶ０〜ＩＶｍは同一構成を備え、図３２
においては、インバータＩＶ０の構成を代表的に示す。
を概略的に示す図である。図３２において、遅延段６６
は、偶数段のインバータＩＶ０〜ＩＶｍを含む。これら
のインバータＩＶ０〜ＩＶｍは同一構成を備え、図３２
においては、インバータＩＶ０の構成を代表的に示す。
【０１８７】インバータＩＶ０は、電源ノードと出力ノ
ードの間に直列に接続されるｐチャネルＭＯＳトランジ
スタＰ７１およびＰ７２と、出力ノードと接地ノードの
間に直列に接続されるｎチャネルＭＯＳトランジスタＮ
７１およびＮ７２を含む。ＭＯＳトランジスタＰ７２お
よびＮ７２のゲートへは、入力クロック信号ＣＬＫｉが
与えられる。ＭＯＳトランジスタＰ７１のゲートへは、
基準電圧Ｖｒｐが与えられ、ＭＯＳトランジスタＮ７１
のゲートへは基準電圧Ｖｒｎが与えられる。ＭＯＳトラ
ンジスタＰ７１は、図３０に示すＭＯＳトランジスタＰ
６１とカレントミラー回路を構成し、ＭＯＳトランジス
タＰ６１を流れる電流のミラー電流を供給する。ＭＯＳ
トランジスタＮ７１は、図３０に示すＭＯＳトランジス
タＮ６１とカレントミラー回路を構成し、このＭＯＳト
ランジスタＮ６１を流れる電流のミラー電流を供給す
る。インバータＩＶ０〜ＩＶｍの動作速度は、その動作
電流により決定される。したがって、基準電圧Ｖｒｐお
よびＶｒｎの値を調整することにより、インバータＩＶ
０〜ＩＶｍの動作電流、すなわち動作速度が調整され、
内部クロック信号ｉｎｔＣＬＫの位相を調整することが
できる。この遅延段６６へは、電源電圧Ｖｃｃｃが与え
られ、この電源電圧Ｖｃｃｃから、電流生成回路６４ｂ
が決定する動作電流が消費される。
ードの間に直列に接続されるｐチャネルＭＯＳトランジ
スタＰ７１およびＰ７２と、出力ノードと接地ノードの
間に直列に接続されるｎチャネルＭＯＳトランジスタＮ
７１およびＮ７２を含む。ＭＯＳトランジスタＰ７２お
よびＮ７２のゲートへは、入力クロック信号ＣＬＫｉが
与えられる。ＭＯＳトランジスタＰ７１のゲートへは、
基準電圧Ｖｒｐが与えられ、ＭＯＳトランジスタＮ７１
のゲートへは基準電圧Ｖｒｎが与えられる。ＭＯＳトラ
ンジスタＰ７１は、図３０に示すＭＯＳトランジスタＰ
６１とカレントミラー回路を構成し、ＭＯＳトランジス
タＰ６１を流れる電流のミラー電流を供給する。ＭＯＳ
トランジスタＮ７１は、図３０に示すＭＯＳトランジス
タＮ６１とカレントミラー回路を構成し、このＭＯＳト
ランジスタＮ６１を流れる電流のミラー電流を供給す
る。インバータＩＶ０〜ＩＶｍの動作速度は、その動作
電流により決定される。したがって、基準電圧Ｖｒｐお
よびＶｒｎの値を調整することにより、インバータＩＶ
０〜ＩＶｍの動作電流、すなわち動作速度が調整され、
内部クロック信号ｉｎｔＣＬＫの位相を調整することが
できる。この遅延段６６へは、電源電圧Ｖｃｃｃが与え
られ、この電源電圧Ｖｃｃｃから、電流生成回路６４ｂ
が決定する動作電流が消費される。
【０１８８】図３３は、図２７に示す退避回路６８の構
成を概略的に示す図である。図３３においては、カウン
タ６２の１段に対応して設けられる退避回路の構成を示
す。図３３において、カウンタ６２に含まれるカウント
ビットＢｉを出力するカウンタ段６２ａは、ラッチ回路
を構成するインバータ６２ａａおよび６２ａｂを含む。
インバータ６２ａａの電流駆動力は、インバータ６２ａ
ｂの電流駆動力よりも大きくされる。このカウンタ段６
２ａの構成は任意であり、双方向（アップ／ダウン）の
カウント動作を行なう構成であり、かつそのカウント値
をラッチする構成であればよい。図３３においては、カ
ウンタ６２において、ラッチ段として代表的な、インバ
ータラッチを示す。
成を概略的に示す図である。図３３においては、カウン
タ６２の１段に対応して設けられる退避回路の構成を示
す。図３３において、カウンタ６２に含まれるカウント
ビットＢｉを出力するカウンタ段６２ａは、ラッチ回路
を構成するインバータ６２ａａおよび６２ａｂを含む。
インバータ６２ａａの電流駆動力は、インバータ６２ａ
ｂの電流駆動力よりも大きくされる。このカウンタ段６
２ａの構成は任意であり、双方向（アップ／ダウン）の
カウント動作を行なう構成であり、かつそのカウント値
をラッチする構成であればよい。図３３においては、カ
ウンタ６２において、ラッチ段として代表的な、インバ
ータラッチを示す。
【０１８９】退避回路６８は、退避指示信号φｓａｖｅ
に応答して、このカウンタ段６２ａのラッチビットを転
送しかつロード指示信号φｌｏａｄに従って、退避した
情報をカウンタ段６２ａへ転送する転送回路６８ａと、
転送回路６８ａを介して与えられたカウントビットをラ
ッチしかつ転送回路６８ａを介してカウンタ段６２ａへ
転送するレジスタ回路６８ｂを含む。このレジスタ回路
６８ｂは、ラッチ回路を構成するインバータ６８ｂａお
よび６８ｂｂを含む。インバータ６８ｂａは、カウンタ
段６２ａに含まれるインバータ６２ａａと反並行に接続
される。インバータ６８ｂａの電流駆動能力は、インバ
ータ６８ｂｂの電流駆動力よりも十分大きくされる。
に応答して、このカウンタ段６２ａのラッチビットを転
送しかつロード指示信号φｌｏａｄに従って、退避した
情報をカウンタ段６２ａへ転送する転送回路６８ａと、
転送回路６８ａを介して与えられたカウントビットをラ
ッチしかつ転送回路６８ａを介してカウンタ段６２ａへ
転送するレジスタ回路６８ｂを含む。このレジスタ回路
６８ｂは、ラッチ回路を構成するインバータ６８ｂａお
よび６８ｂｂを含む。インバータ６８ｂａは、カウンタ
段６２ａに含まれるインバータ６２ａａと反並行に接続
される。インバータ６８ｂａの電流駆動能力は、インバ
ータ６８ｂｂの電流駆動力よりも十分大きくされる。
【０１９０】転送回路６８ａは、退避指示信号φｓａｖ
ｅおよびロード指示信号φｌｏａｄに応答して導通し、
カウンタ段６２ａとレジスタ回路６８ｂを接続するトラ
ンスファゲート６８ａａおよび６８ａｂを含む。転送回
路６８ａは、また、ＣＭＯＳトランスミッションゲート
で構成されてもよい。
ｅおよびロード指示信号φｌｏａｄに応答して導通し、
カウンタ段６２ａとレジスタ回路６８ｂを接続するトラ
ンスファゲート６８ａａおよび６８ａｂを含む。転送回
路６８ａは、また、ＣＭＯＳトランスミッションゲート
で構成されてもよい。
【０１９１】カウンタ６２は、クロック電源電圧Ｖｃｃ
ｃを動作電源電圧として受ける。一方、退避回路６８
は、周辺電源電圧Ｖｃｃｐを動作電源電圧として受け
る。次に、この図３３に示す退避回路の動作を、図３４
に示す動作波形図を参照して説明する。
ｃを動作電源電圧として受ける。一方、退避回路６８
は、周辺電源電圧Ｖｃｃｐを動作電源電圧として受け
る。次に、この図３３に示す退避回路の動作を、図３４
に示す動作波形図を参照して説明する。
【０１９２】パワーダウンモード移行時において、外部
クロックイネーブル信号ｅｘｔＣＫＥがＨレベルからＬ
レベルに駆動される。内部クロックイネーブル信号ｉｎ
ｔＣＫＥは、この外部クロックイネーブル信号ｅｘｔＣ
ＫＥよりも半クロックサイクル遅れてＬレベルに立下が
る。退避指示信号φｓａｖｅは、この外部クロックイネ
ーブル信号ｅｘｔＣＫＥの立下がりと内部クロック信号
ＣＬＫｉの立上がりに応答してワンショットのパルス形
態で発生される。この退避指示信号φｓａｖｅがＨレベ
ルとなると、転送回路６８ａにおいて、トランスファゲ
ート６８ａａがオン状態となり、インバータ６２ａａの
出力信号が、退避回路６８のレジスタ回路６８ｂに転送
され、インバータ６８ｂａおよび６８ｂｂによりラッチ
される。
クロックイネーブル信号ｅｘｔＣＫＥがＨレベルからＬ
レベルに駆動される。内部クロックイネーブル信号ｉｎ
ｔＣＫＥは、この外部クロックイネーブル信号ｅｘｔＣ
ＫＥよりも半クロックサイクル遅れてＬレベルに立下が
る。退避指示信号φｓａｖｅは、この外部クロックイネ
ーブル信号ｅｘｔＣＫＥの立下がりと内部クロック信号
ＣＬＫｉの立上がりに応答してワンショットのパルス形
態で発生される。この退避指示信号φｓａｖｅがＨレベ
ルとなると、転送回路６８ａにおいて、トランスファゲ
ート６８ａａがオン状態となり、インバータ６２ａａの
出力信号が、退避回路６８のレジスタ回路６８ｂに転送
され、インバータ６８ｂａおよび６８ｂｂによりラッチ
される。
【０１９３】次いで、内部クロックイネーブル信号ｉｎ
ｔＣＫＥがＬレベルに立下がると、電源電圧Ｖｃｃｃの
発生動作が停止される（実施の形態２参照）。一方、退
避回路６８は、周辺電源電圧Ｖｃｃｐを動作電源電圧と
して受けており、安定に、この退避したカウントビット
を保持する。
ｔＣＫＥがＬレベルに立下がると、電源電圧Ｖｃｃｃの
発生動作が停止される（実施の形態２参照）。一方、退
避回路６８は、周辺電源電圧Ｖｃｃｐを動作電源電圧と
して受けており、安定に、この退避したカウントビット
を保持する。
【０１９４】パワーダウンモードが完了すると、まず外
部クロックイネーブル信号ｅｘｔＣＫＥがＨレベルに立
下がり、次いで、遅れて、内部クロックイネーブル信号
ｉｎｔＣＫＥがＨレベルに立上がる。この内部クロック
イネーブル信号ｉｎｔＣＫＥの立上がりに応答して、ク
ロック電源回路が活性化され、電源電圧Ｖｃｃｃが基準
電圧レベルに上昇する。内部クロックイネーブル信号ｉ
ｎｔＣＫＥの立上がりに応答して、ワンショットパルス
の形態で、ロード指示信号φｌｏａｄが活性化される。
これにより、レジスタ回路６８ｂに保持されたデータが
転送ゲート６８ａｂを介してカウンタ段６２ａへ転送さ
れる。カウンタ段６２ａは、電源電圧Ｖｃｃｃが安定状
態に到達しているため、退避回路６８から転送されたカ
ウントビットを正確に保持することができる。これによ
りＤＬＬは、パワーダウンモード解除後、その遅延量が
パワーダウン移行直前の遅延量に設定されており、高速
で、外部クロック信号に同期した内部クロック信号を生
成することができる。転送ロード指示信号φｌｏａｄ
は、先の実施の形態２における初期化信号ＩＮＩＴと同
じ信号であってもよい。また、カウンタ６２の初期化
（リセット）後、保持カウント値のカウンタ６２へのロ
ードが行なわれてもよい。
部クロックイネーブル信号ｅｘｔＣＫＥがＨレベルに立
下がり、次いで、遅れて、内部クロックイネーブル信号
ｉｎｔＣＫＥがＨレベルに立上がる。この内部クロック
イネーブル信号ｉｎｔＣＫＥの立上がりに応答して、ク
ロック電源回路が活性化され、電源電圧Ｖｃｃｃが基準
電圧レベルに上昇する。内部クロックイネーブル信号ｉ
ｎｔＣＫＥの立上がりに応答して、ワンショットパルス
の形態で、ロード指示信号φｌｏａｄが活性化される。
これにより、レジスタ回路６８ｂに保持されたデータが
転送ゲート６８ａｂを介してカウンタ段６２ａへ転送さ
れる。カウンタ段６２ａは、電源電圧Ｖｃｃｃが安定状
態に到達しているため、退避回路６８から転送されたカ
ウントビットを正確に保持することができる。これによ
りＤＬＬは、パワーダウンモード解除後、その遅延量が
パワーダウン移行直前の遅延量に設定されており、高速
で、外部クロック信号に同期した内部クロック信号を生
成することができる。転送ロード指示信号φｌｏａｄ
は、先の実施の形態２における初期化信号ＩＮＩＴと同
じ信号であってもよい。また、カウンタ６２の初期化
（リセット）後、保持カウント値のカウンタ６２へのロ
ードが行なわれてもよい。
【０１９５】この図３３に示すように、退避回路６８を
設けることにより、カウンタ６２の構成要素に、ローＶ
ｔｈのＭＯＳトランジスタを利用することができ、高速
動作を実現することができる。パワーダウンモード時に
おいても、電源電圧Ｖｃｃｃが接地電圧レベルに低下す
るため、このカウンタ６２においては、リーク電流は生
じない。一方、退避回路６８においては、ハイＶｔｈの
ＭＯＳトランジスタを利用する。パワーダウンモード時
においても、そのサブスレッショルドリーク電流は無視
することができ、低消費電流で、安定にカウントビット
値を保持することができる。
設けることにより、カウンタ６２の構成要素に、ローＶ
ｔｈのＭＯＳトランジスタを利用することができ、高速
動作を実現することができる。パワーダウンモード時に
おいても、電源電圧Ｖｃｃｃが接地電圧レベルに低下す
るため、このカウンタ６２においては、リーク電流は生
じない。一方、退避回路６８においては、ハイＶｔｈの
ＭＯＳトランジスタを利用する。パワーダウンモード時
においても、そのサブスレッショルドリーク電流は無視
することができ、低消費電流で、安定にカウントビット
値を保持することができる。
【０１９６】また、このデジタルＤＬＬの構成におい
て、初期化指示信号ＩＮＩＴに従って、位相比較器６０
（図２８参照）の各ラッチ回路のラッチノードを初期状
態に設定する構成が用いられればよい。また、さらに、
カウンタ６２のカウント値の初期状態のリセットの後、
退避回路６８からの退避されたカウントビットがカウン
タ６２へ転送される構成が用いられてもよい。
て、初期化指示信号ＩＮＩＴに従って、位相比較器６０
（図２８参照）の各ラッチ回路のラッチノードを初期状
態に設定する構成が用いられればよい。また、さらに、
カウンタ６２のカウント値の初期状態のリセットの後、
退避回路６８からの退避されたカウントビットがカウン
タ６２へ転送される構成が用いられてもよい。
【０１９７】図３５は、退避指示信号を発生する部分の
構成を概略的に示す図である。図３５において、退避指
示信号発生回路は、外部クロックイネーブル信号ｅｘｔ
ＣＫＥを受けるインバータ７０ａと、インバータ７０ａ
の出力信号と内部クロック信号ＣＬＫｉを受けるＡＮＤ
回路７０ｂと、ＡＮＤ回路７０ｂの出力信号の立上がり
に応答してワンショットのパルスを発生するワンショッ
トパルス発生回路７０ｃを含む。このワンショットパル
ス発生回路７０ｃから、退避指示信号φｓａｖｅが出力
される。したがって、この図３５に示す回路構成を利用
すれば、図３５の動作波形に示すタイミングで、退避指
示信号φｓａｖｅを生成することができる。
構成を概略的に示す図である。図３５において、退避指
示信号発生回路は、外部クロックイネーブル信号ｅｘｔ
ＣＫＥを受けるインバータ７０ａと、インバータ７０ａ
の出力信号と内部クロック信号ＣＬＫｉを受けるＡＮＤ
回路７０ｂと、ＡＮＤ回路７０ｂの出力信号の立上がり
に応答してワンショットのパルスを発生するワンショッ
トパルス発生回路７０ｃを含む。このワンショットパル
ス発生回路７０ｃから、退避指示信号φｓａｖｅが出力
される。したがって、この図３５に示す回路構成を利用
すれば、図３５の動作波形に示すタイミングで、退避指
示信号φｓａｖｅを生成することができる。
【０１９８】図３６は、退避指示信号発生部の他の構成
を概略的に示す図である。図３６において、退避指示信
号発生部は、外部クロックイネーブル信号ｅｘｔＣＫＥ
を受けるインバータ７０ｄと、インバータ７０ｄの出力
信号の立上がりに応答してワンショットのパルスを発生
するワンショットパルス発生回路７０ｅを含む。ワンシ
ョットパルス発生回路７０ｅから、退避指示信号φｓａ
ｖｅが出力される。この図３６に示す構成に従えば、外
部クロックイネーブル信号ｅｘｔＣＫＥの立下がりに応
答して、退避指示信号φｓａｖｅが生成される。この図
３５および３６に示す退避指示信号発生部の構成のいず
れを用いても、電源電圧Ｖｃｃｃが、安定な状態にある
間に、カウンタ６２から退避回路６８へ、カウントビッ
トを退避させることができる。
を概略的に示す図である。図３６において、退避指示信
号発生部は、外部クロックイネーブル信号ｅｘｔＣＫＥ
を受けるインバータ７０ｄと、インバータ７０ｄの出力
信号の立上がりに応答してワンショットのパルスを発生
するワンショットパルス発生回路７０ｅを含む。ワンシ
ョットパルス発生回路７０ｅから、退避指示信号φｓａ
ｖｅが出力される。この図３６に示す構成に従えば、外
部クロックイネーブル信号ｅｘｔＣＫＥの立下がりに応
答して、退避指示信号φｓａｖｅが生成される。この図
３５および３６に示す退避指示信号発生部の構成のいず
れを用いても、電源電圧Ｖｃｃｃが、安定な状態にある
間に、カウンタ６２から退避回路６８へ、カウントビッ
トを退避させることができる。
【０１９９】ロード指示信号φｌｏａｄは、先の図２０
等に示す初期化指示信号ＩＮＩＴを生成する回路構成を
利用することができる。
等に示す初期化指示信号ＩＮＩＴを生成する回路構成を
利用することができる。
【０２００】以上のように、この発明の実施の形態４に
従えば、クロック電源回路をパワーダウンモード時非活
性状態に保持しているため、クロック再生回路に、ロー
ＶｔｈのＭＯＳトランジスタを用いることができ、高速
動作するクロック再生回路を生成することができる。ま
た、パワーダウンモード時においては、クロック電源電
圧Ｖｃｃｃが、接地電圧レベルに低下するため、このク
ロック再生回路におけるリーク電流は生じず、超低消費
電流を実現することができる。
従えば、クロック電源回路をパワーダウンモード時非活
性状態に保持しているため、クロック再生回路に、ロー
ＶｔｈのＭＯＳトランジスタを用いることができ、高速
動作するクロック再生回路を生成することができる。ま
た、パワーダウンモード時においては、クロック電源電
圧Ｖｃｃｃが、接地電圧レベルに低下するため、このク
ロック再生回路におけるリーク電流は生じず、超低消費
電流を実現することができる。
【０２０１】また、ＤＬＬにおいて、カウント値をパワ
ーダウンモード時に退避回路に退避させて、パワーダウ
ンモード解除時、この退避回路の退避カウントビットを
再びカウンタに初期設定するように構成しているため、
パワーダウンモード解除後、高速で、外部クロック信号
に位相同期した内部クロック信号を生成することができ
る。
ーダウンモード時に退避回路に退避させて、パワーダウ
ンモード解除時、この退避回路の退避カウントビットを
再びカウンタに初期設定するように構成しているため、
パワーダウンモード解除後、高速で、外部クロック信号
に位相同期した内部クロック信号を生成することができ
る。
【０２０２】［実施の形態５］図３７は、この発明の実
施の形態５に従うクロック発生器の構成を示す図であ
る。図３７において、クロック発生器３は、パッド７５
ａおよび７５ｂへ与えられる外部クロック信号ｅＣＬＫ
および／ｅＣＬＫを受けて参照クロック信号ＲＦＣＫを
生成するクロック入力バッファ８０と、クロック入力バ
ッファ８０からの参照クロック信号ＲＦＣＫを遅延する
ダミー遅延回路（ＤＭＣ）８１と、サンプリングトリガ
信号ＳＭＰに応答して活性化され、参照クロック信号Ｒ
ＦＣＫを活性化時伝達するバッファ回路８２と、ダミー
遅延回路８１の出力クロック信号とバッファ回路８２か
らのクロック信号との位相を比較し、第１の精度で、位
相同期したクロック信号ＣＬＫｏを生成する周波数決定
回路８３と、周波数決定回路８３からのクロック信号Ｃ
ＬＫｏをバッファ処理するバッファ回路８４と、このバ
ッファ回路８４からのクロック信号に従ってクロック信
号ＣＬＫｆを出力する微調整回路８５と、微調整回路８
５の出力するクロック信号ＣＬＫｆをバッファ処理する
バッファ回路８６と、バッファ回路８６からのクロック
信号を内部回路９０へ分配するクロックツリー８７と、
クロックツリー８７の微調整回路８５に最も近い出力ク
ロック信号ｉｎｔＣＬＫを受けるレプリカバッファ８８
を含む。
施の形態５に従うクロック発生器の構成を示す図であ
る。図３７において、クロック発生器３は、パッド７５
ａおよび７５ｂへ与えられる外部クロック信号ｅＣＬＫ
および／ｅＣＬＫを受けて参照クロック信号ＲＦＣＫを
生成するクロック入力バッファ８０と、クロック入力バ
ッファ８０からの参照クロック信号ＲＦＣＫを遅延する
ダミー遅延回路（ＤＭＣ）８１と、サンプリングトリガ
信号ＳＭＰに応答して活性化され、参照クロック信号Ｒ
ＦＣＫを活性化時伝達するバッファ回路８２と、ダミー
遅延回路８１の出力クロック信号とバッファ回路８２か
らのクロック信号との位相を比較し、第１の精度で、位
相同期したクロック信号ＣＬＫｏを生成する周波数決定
回路８３と、周波数決定回路８３からのクロック信号Ｃ
ＬＫｏをバッファ処理するバッファ回路８４と、このバ
ッファ回路８４からのクロック信号に従ってクロック信
号ＣＬＫｆを出力する微調整回路８５と、微調整回路８
５の出力するクロック信号ＣＬＫｆをバッファ処理する
バッファ回路８６と、バッファ回路８６からのクロック
信号を内部回路９０へ分配するクロックツリー８７と、
クロックツリー８７の微調整回路８５に最も近い出力ク
ロック信号ｉｎｔＣＬＫを受けるレプリカバッファ８８
を含む。
【０２０３】レプリカバッファ８８からのクロック信号
と参照クロック信号ＲＦＣＫの位相比較に従って、微調
整回路８５は、その出力クロック信号ＣＬＫｆの位相を
調整する。クロック入力バッファ８０およびバッファ回
路８４は、遅延時間Ｔａを有し、バッファ回路８６およ
びレプリカバッファ８８は、遅延時間Ｔｃを有する。サ
ンプリングバッファ回路８２は、遅延時間Ｔｂを有す
る。ダミー遅延回路８１は、遅延時間２・Ｔｂ＋Ｔｇ＋
Ｔａを有する。これは、周波数決定回路８３は、その構
成については後に詳細に説明するが、フォワードディレ
イチェーンおよびバックワードディレイチェーンを含ん
でおり、このバッファ回路８２からの出力信号に対する
遅延は、フォワードディレイチェーンおよびバックワー
ドディレイチェーン両者において影響を及ぼすため、ダ
ミー遅延回路８１においては、遅延時間２・Ｔｂが設定
される。遅延時間Ｔｇは、この周波数決定回路８３にお
けるフォワードディレイチェーンの遅延段を選択するた
めのタップ段の遅延時間を示す。
と参照クロック信号ＲＦＣＫの位相比較に従って、微調
整回路８５は、その出力クロック信号ＣＬＫｆの位相を
調整する。クロック入力バッファ８０およびバッファ回
路８４は、遅延時間Ｔａを有し、バッファ回路８６およ
びレプリカバッファ８８は、遅延時間Ｔｃを有する。サ
ンプリングバッファ回路８２は、遅延時間Ｔｂを有す
る。ダミー遅延回路８１は、遅延時間２・Ｔｂ＋Ｔｇ＋
Ｔａを有する。これは、周波数決定回路８３は、その構
成については後に詳細に説明するが、フォワードディレ
イチェーンおよびバックワードディレイチェーンを含ん
でおり、このバッファ回路８２からの出力信号に対する
遅延は、フォワードディレイチェーンおよびバックワー
ドディレイチェーン両者において影響を及ぼすため、ダ
ミー遅延回路８１においては、遅延時間２・Ｔｂが設定
される。遅延時間Ｔｇは、この周波数決定回路８３にお
けるフォワードディレイチェーンの遅延段を選択するた
めのタップ段の遅延時間を示す。
【０２０４】クロックツリーは鏡映対称に配置されるバ
ッファを含み、内部回路９０の各バッファへ同じ遅延時
間でクロック信号を伝達する。内部回路９０は、アドレ
スバッファおよび制御信号入力バッファを含む。
ッファを含み、内部回路９０の各バッファへ同じ遅延時
間でクロック信号を伝達する。内部回路９０は、アドレ
スバッファおよび制御信号入力バッファを含む。
【０２０５】この図３７に示すクロック発生器３の構成
において、同期動作に関連する周波数決定回路８３およ
び微調整回路８５は、クロック電源電圧Ｖｃｃｃを動作
電源電圧として受ける。クロック入力バッファ８０、ダ
ミー遅延回路８１、サンプリングバッファ回路８２、バ
ッファ回路８４および８６、クロックツリー８７、およ
びレプリカバッファ８８は、動作電源電圧として周辺電
源電圧Ｖｃｃｐを受ける。これらのバッファ回路は、大
きな電流駆動力が必要とされるため、その動作により、
同期動作を行なう周波数決定回路８３および微調整回路
８５の動作電源電圧が変動するのを防止し、これによ
り、安定に同期動作を行なわせる。
において、同期動作に関連する周波数決定回路８３およ
び微調整回路８５は、クロック電源電圧Ｖｃｃｃを動作
電源電圧として受ける。クロック入力バッファ８０、ダ
ミー遅延回路８１、サンプリングバッファ回路８２、バ
ッファ回路８４および８６、クロックツリー８７、およ
びレプリカバッファ８８は、動作電源電圧として周辺電
源電圧Ｖｃｃｐを受ける。これらのバッファ回路は、大
きな電流駆動力が必要とされるため、その動作により、
同期動作を行なう周波数決定回路８３および微調整回路
８５の動作電源電圧が変動するのを防止し、これによ
り、安定に同期動作を行なわせる。
【０２０６】また、クロックイネーブル信号ＣＫＥの非
活性化時、すなわちパワーダウンモード時またはスタン
バイ状態時においては、周波数決定回路８３および微調
整回路８５が動作を停止する（電源電圧Ｖｃｃｃが、接
地電圧レベルに低下される）ため、その不安定な信号電
位が、これらのバッファ回路に与えられても動作しない
ように、これらのバッファ回路８０、８１、８２、８
４、８６、８７および８８は、クロックイネーブル信号
ＣＫＥの非活性化時、非活性状態とされる。これによ
り、スタンバイ状態時における消費電流の低減および誤
動作の防止を図る。
活性化時、すなわちパワーダウンモード時またはスタン
バイ状態時においては、周波数決定回路８３および微調
整回路８５が動作を停止する（電源電圧Ｖｃｃｃが、接
地電圧レベルに低下される）ため、その不安定な信号電
位が、これらのバッファ回路に与えられても動作しない
ように、これらのバッファ回路８０、８１、８２、８
４、８６、８７および８８は、クロックイネーブル信号
ＣＫＥの非活性化時、非活性状態とされる。これによ
り、スタンバイ状態時における消費電流の低減および誤
動作の防止を図る。
【０２０７】微調整回路８５は、レプリカバッファ８８
からのクロック信号とクロック入力バッファ８０からの
クロック信号ＲＦＣＫの位相比較結果に従ってその出力
クロック信号ＣＬＫｆの位相を調整する。周波数決定回
路８３は、その内部に含まれる遅延段が、比較的大きな
遅延時間を有しており、遅延段１段の遅延時間ＴＤの精
度でその出力クロック信号ＣＬＫｏと外部クロック信号
ｅＣＬＫの位相を同期させる。一方、微調整回路８５
は、この第１の精度（遅延時間ＴＤ）よりも精度の高い
第２の精度（ＴＤ／ｎ）で位相調整を行なう。この微調
整回路８５の位相調整範囲は、周波数決定回路８３に含
まれる１遅延段の遅延時間である。
からのクロック信号とクロック入力バッファ８０からの
クロック信号ＲＦＣＫの位相比較結果に従ってその出力
クロック信号ＣＬＫｆの位相を調整する。周波数決定回
路８３は、その内部に含まれる遅延段が、比較的大きな
遅延時間を有しており、遅延段１段の遅延時間ＴＤの精
度でその出力クロック信号ＣＬＫｏと外部クロック信号
ｅＣＬＫの位相を同期させる。一方、微調整回路８５
は、この第１の精度（遅延時間ＴＤ）よりも精度の高い
第２の精度（ＴＤ／ｎ）で位相調整を行なう。この微調
整回路８５の位相調整範囲は、周波数決定回路８３に含
まれる１遅延段の遅延時間である。
【０２０８】微調整回路８５は、その調整範囲を超えて
位相を調整する必要がある場合には、アップ指示信号Ｔ
ＵＰおよびダウン指示信号ＴＤＯＷＮを選択的に活性化
して、周波数決定回路８３のディレイチェーンの遅延段
を１段シフトさせる（図３８参照）。この動作は、カウ
ンタの桁上げ／桁下げ動作に類似する。これにより、周
波数決定回路８３の遅延段数を低減することができる。
位相を調整する必要がある場合には、アップ指示信号Ｔ
ＵＰおよびダウン指示信号ＴＤＯＷＮを選択的に活性化
して、周波数決定回路８３のディレイチェーンの遅延段
を１段シフトさせる（図３８参照）。この動作は、カウ
ンタの桁上げ／桁下げ動作に類似する。これにより、周
波数決定回路８３の遅延段数を低減することができる。
【０２０９】この図３７に示すクロック発生器３におい
ては、外部クロック信号ｅＣＬＫとクロックツリー８７
の出力する内部クロック信号ｉｎｔＣＬＫの位相を等し
くする。この場合、高速で、外部クロック信号ｅＣＬＫ
と内部クロック信号ｉｎｔＣＬＫの位相同期を確立する
ために、回路配置を調整する。
ては、外部クロック信号ｅＣＬＫとクロックツリー８７
の出力する内部クロック信号ｉｎｔＣＬＫの位相を等し
くする。この場合、高速で、外部クロック信号ｅＣＬＫ
と内部クロック信号ｉｎｔＣＬＫの位相同期を確立する
ために、回路配置を調整する。
【０２１０】図３９は、クロック発生器３の内部配線に
おける信号伝搬遅延を概略的に示す図である。図３９に
おいて、クロック入力パッド７５ａおよび７５ｂから微
調整回路８５のノードＤに至る経路の信号伝搬遅延時間
は、Ｌａに設定され、また周波数決定回路８３のクロッ
ク出力ノードＢから微調整回路８５のクロック入力ノー
ドＣの間の信号伝搬遅延時間が、Ｌａに設定される。ま
た、微調整回路８５のクロック出力ノードからクロック
ツリー８７を介してクロックツリーの回路作用点（クロ
ック信号出力ノード）Ａまでに至る経路の信号伝搬遅延
時間はＬｂに設定される。回路作用点Ａから微調整回路
８５の入力ノードＥに至る伝搬経路の遅延時間がＬｂに
設定される。
おける信号伝搬遅延を概略的に示す図である。図３９に
おいて、クロック入力パッド７５ａおよび７５ｂから微
調整回路８５のノードＤに至る経路の信号伝搬遅延時間
は、Ｌａに設定され、また周波数決定回路８３のクロッ
ク出力ノードＢから微調整回路８５のクロック入力ノー
ドＣの間の信号伝搬遅延時間が、Ｌａに設定される。ま
た、微調整回路８５のクロック出力ノードからクロック
ツリー８７を介してクロックツリーの回路作用点（クロ
ック信号出力ノード）Ａまでに至る経路の信号伝搬遅延
時間はＬｂに設定される。回路作用点Ａから微調整回路
８５の入力ノードＥに至る伝搬経路の遅延時間がＬｂに
設定される。
【０２１１】遅延時間ＬａおよびＬｂを互いに等しく設
定する。この場合、微調整回路８５においては、ノード
ＤおよびＥに与えられるクロック信号の位相差が０とな
るようにクロック信号ＣＬＫｆの位相を調整する。ノー
ドＡから微調整回路８５のクロック入力ノードＥの伝搬
経路の信号伝搬遅延時間は、Ｌｂであり、またクロック
入力ノード７５ａ，７５ｂから微調整回路８５のクロッ
ク入力ノードＤに至る経路の信号伝搬遅延時間がＬｂで
あり、互いに等しい。したがって、この微調整回路８５
においてノードＤおよびＥのクロックの位相を等しくす
ることにより、ノードＡのクロック信号ｉｎｔＣＬＫと
クロック入力パッド７５ａのクロック信号ｅＣＬＫの位
相を等しくすることができる。微調整回路８５は、ノー
ドＢからの信号を遅延して、出力クロック信号ＣＬＫｆ
を生成している。ノードＢのクロック信号ＣＬＫｏは、
周波数決定回路８３により、クロック入力パッド７５ａ
に与えられるクロック信号ｅＣＬＫに位相同期してい
る。したがって、微調整回路８５は、同様、外部クロッ
ク信号ｅＣＬＫに従ってその出力クロック信号ＣＬＫｆ
の位相を調整している。したがって、この微調整回路８
５における位相調整時において、信号ＴＵＰおよびＴＤ
ＯＷＮに従って周波数決定回路８３の遅延量を調整した
場合、正確に、このノードＢからのクロック信号ＣＬＫ
ｏを、外部クロック信号ｅＣＬＫに位相同期させること
ができる。図４０は、クロック発生器３の概略的配置を
示す図である。図４０において、微調整回路８５は、ク
ロック入力パッド７５とクロックツリー８７の回路作用
点のほぼ中間位置に配置される。周波数決定回路８３
は、クロック入力ノード７５と微調整回路８５の間に配
設される。微調整回路８５とクロック入力パッド７５の
間の信号伝搬遅延時間と微調整回路８５からクロックツ
リー８７の回路作用点Ａの間の信号伝搬遅延をともにＬ
と等しくすることができ、図３９に示すように、各信号
伝搬遅延経路の伝搬遅延時間を容易に等しくすることが
できる。これにより、容易に、パワーダウンモード（ス
タンバイモード）解除時において、外部クロック信号に
同期して内部クロック信号を生成することができる。
定する。この場合、微調整回路８５においては、ノード
ＤおよびＥに与えられるクロック信号の位相差が０とな
るようにクロック信号ＣＬＫｆの位相を調整する。ノー
ドＡから微調整回路８５のクロック入力ノードＥの伝搬
経路の信号伝搬遅延時間は、Ｌｂであり、またクロック
入力ノード７５ａ，７５ｂから微調整回路８５のクロッ
ク入力ノードＤに至る経路の信号伝搬遅延時間がＬｂで
あり、互いに等しい。したがって、この微調整回路８５
においてノードＤおよびＥのクロックの位相を等しくす
ることにより、ノードＡのクロック信号ｉｎｔＣＬＫと
クロック入力パッド７５ａのクロック信号ｅＣＬＫの位
相を等しくすることができる。微調整回路８５は、ノー
ドＢからの信号を遅延して、出力クロック信号ＣＬＫｆ
を生成している。ノードＢのクロック信号ＣＬＫｏは、
周波数決定回路８３により、クロック入力パッド７５ａ
に与えられるクロック信号ｅＣＬＫに位相同期してい
る。したがって、微調整回路８５は、同様、外部クロッ
ク信号ｅＣＬＫに従ってその出力クロック信号ＣＬＫｆ
の位相を調整している。したがって、この微調整回路８
５における位相調整時において、信号ＴＵＰおよびＴＤ
ＯＷＮに従って周波数決定回路８３の遅延量を調整した
場合、正確に、このノードＢからのクロック信号ＣＬＫ
ｏを、外部クロック信号ｅＣＬＫに位相同期させること
ができる。図４０は、クロック発生器３の概略的配置を
示す図である。図４０において、微調整回路８５は、ク
ロック入力パッド７５とクロックツリー８７の回路作用
点のほぼ中間位置に配置される。周波数決定回路８３
は、クロック入力ノード７５と微調整回路８５の間に配
設される。微調整回路８５とクロック入力パッド７５の
間の信号伝搬遅延時間と微調整回路８５からクロックツ
リー８７の回路作用点Ａの間の信号伝搬遅延をともにＬ
と等しくすることができ、図３９に示すように、各信号
伝搬遅延経路の伝搬遅延時間を容易に等しくすることが
できる。これにより、容易に、パワーダウンモード（ス
タンバイモード）解除時において、外部クロック信号に
同期して内部クロック信号を生成することができる。
【０２１２】図４１は、図３９に示す周波数決定回路８
３の構成を概略的に示す図である。図４１において、周
波数決定回路８３は、ダミー遅延回路８１の出力信号を
遅延するフォワードディレイチェーン９２と、バッファ
８２の出力信号とフォワードディレイチェーン９２の各
遅延段の出力信号とを比較し、位相の一致した信号を選
択するタップチェーン９４と、タップチェーン９４の出
力信号を遅延するバックワードディレイチェーン９６を
含む。フォワードディレイチェーン９２は、それぞれが
単位遅延時間を有する複数のカスケード接続される遅延
段９２ａを含む。タップチェーン９４は、このフォワー
ドディレイチェーン９２の各遅延段９２ａそれぞれに対
応して設けられるタップ９４ａを有し、タップ９４ａ
は、対応のフォワードディレイチェーン９２の遅延段の
出力信号とバッファ８２から与えられるクロック信号の
位相の一致／不一致を判定し、該一致したときに対応の
遅延段の出力信号を選択的に通過させる。バックワード
ディレイチェーン９６は、カスケード接続される遅延段
９６ａを有し、フォワードディレイチェーン９２と逆方
向に、タップチェーン９４から与えられたクロック信号
を伝達する。遅延段９２ａおよび９６ａは、同じ遅延時
間（ＴＤ）を有する。タップチェーン９４のタップ９４
ａは、フリップフロップ（ラッチ回路）を有し、タップ
チェーンにおける選択タップの状態を保持する。このタ
ップチェーン９２へは、また、図３９に示す微調整回路
８５からのアップ指示信号およびダウン指示信号ＴＵＰ
およびＴＤＯＷＮが与えられる。これらの指示信号ＴＵ
ＰおよびＴＤＯＷＮが与えられると、タップチェーン９
４は、選択タップを、１段指定された方向にシフトす
る。次に、この図４１に示す周波数決定回路８３の動作
を図４２に示すタイミングチャートを参照して説明す
る。
３の構成を概略的に示す図である。図４１において、周
波数決定回路８３は、ダミー遅延回路８１の出力信号を
遅延するフォワードディレイチェーン９２と、バッファ
８２の出力信号とフォワードディレイチェーン９２の各
遅延段の出力信号とを比較し、位相の一致した信号を選
択するタップチェーン９４と、タップチェーン９４の出
力信号を遅延するバックワードディレイチェーン９６を
含む。フォワードディレイチェーン９２は、それぞれが
単位遅延時間を有する複数のカスケード接続される遅延
段９２ａを含む。タップチェーン９４は、このフォワー
ドディレイチェーン９２の各遅延段９２ａそれぞれに対
応して設けられるタップ９４ａを有し、タップ９４ａ
は、対応のフォワードディレイチェーン９２の遅延段の
出力信号とバッファ８２から与えられるクロック信号の
位相の一致／不一致を判定し、該一致したときに対応の
遅延段の出力信号を選択的に通過させる。バックワード
ディレイチェーン９６は、カスケード接続される遅延段
９６ａを有し、フォワードディレイチェーン９２と逆方
向に、タップチェーン９４から与えられたクロック信号
を伝達する。遅延段９２ａおよび９６ａは、同じ遅延時
間（ＴＤ）を有する。タップチェーン９４のタップ９４
ａは、フリップフロップ（ラッチ回路）を有し、タップ
チェーンにおける選択タップの状態を保持する。このタ
ップチェーン９２へは、また、図３９に示す微調整回路
８５からのアップ指示信号およびダウン指示信号ＴＵＰ
およびＴＤＯＷＮが与えられる。これらの指示信号ＴＵ
ＰおよびＴＤＯＷＮが与えられると、タップチェーン９
４は、選択タップを、１段指定された方向にシフトす
る。次に、この図４１に示す周波数決定回路８３の動作
を図４２に示すタイミングチャートを参照して説明す
る。
【０２１３】参照クロック信号ＲＦＣＫは、外部クロッ
ク信号ｅＣＬＫに対し遅延時間Ｔａを有している（クロ
ック入力バッファ８０の遅延時間）。この参照クロック
信号ＲＦＣＫは、ダミー遅延回路８１を介してフォワー
ドディレイチェーン９２へ与えられる。このダミー遅延
回路８１は、遅延時間Ｔａ＋Ｔｇ＋２Ｔｂを有してい
る。サンプリングトリガ信号ＳＭＰは、Ｌレベルであ
り、バッファ８２は、非活性状態にある。したがって、
タップチェーン９２は、このサイクルにおいては、参照
クロック信号ＲＦＣＫの伝達は禁止される。
ク信号ｅＣＬＫに対し遅延時間Ｔａを有している（クロ
ック入力バッファ８０の遅延時間）。この参照クロック
信号ＲＦＣＫは、ダミー遅延回路８１を介してフォワー
ドディレイチェーン９２へ与えられる。このダミー遅延
回路８１は、遅延時間Ｔａ＋Ｔｇ＋２Ｔｂを有してい
る。サンプリングトリガ信号ＳＭＰは、Ｌレベルであ
り、バッファ８２は、非活性状態にある。したがって、
タップチェーン９２は、このサイクルにおいては、参照
クロック信号ＲＦＣＫの伝達は禁止される。
【０２１４】次のクロックサイクルにおいて、サンプリ
ング信号ＳＭＰが活性状態とされ、バッファ８２が活性
化され、参照クロック信号ＲＦＣＫをタップチェーン９
４へ与える。バッファ８２は、遅延時間Ｔｂを有してお
り、したがって、このバッファ８２からの出力信号は、
外部クロック信号ｅＣＬＫに対し、遅延時間Ｔａ＋Ｔｂ
を有している。タップチェーン９４の各タップ段９４ａ
においては、フォワードディレイチェーン９２の各遅延
段９２ａの出力信号とバッファ８２からのクロック信号
との位相の一致／不一致を判定する。バッファ８２の出
力信号と位相の一致したフォワードディレイチェーン９
２の出力信号が選択されてタップチェーン９４を介して
バックワードディレイチェーン９６へ与えられる。タッ
プチェーン９４のタップ段９４ａは遅延時間Ｔｇを有し
ている。このタップチェーン９４の出力信号が、バック
ワードディレイチェーン９６を介してフォワードディレ
イチェーン９２における遅延段の段数と同じ段数の遅延
段を介して伝達されてクロック信号ＣＬＫｏが生成され
る。この場合、フォワードディレイチェーン９２および
バックワードディレイチェーン９６両者において、クロ
ック信号の遅延時間はＴである。このディレイチェーン
９２および９６における遅延時間Ｔは、次式で求められ
る。
ング信号ＳＭＰが活性状態とされ、バッファ８２が活性
化され、参照クロック信号ＲＦＣＫをタップチェーン９
４へ与える。バッファ８２は、遅延時間Ｔｂを有してお
り、したがって、このバッファ８２からの出力信号は、
外部クロック信号ｅＣＬＫに対し、遅延時間Ｔａ＋Ｔｂ
を有している。タップチェーン９４の各タップ段９４ａ
においては、フォワードディレイチェーン９２の各遅延
段９２ａの出力信号とバッファ８２からのクロック信号
との位相の一致／不一致を判定する。バッファ８２の出
力信号と位相の一致したフォワードディレイチェーン９
２の出力信号が選択されてタップチェーン９４を介して
バックワードディレイチェーン９６へ与えられる。タッ
プチェーン９４のタップ段９４ａは遅延時間Ｔｇを有し
ている。このタップチェーン９４の出力信号が、バック
ワードディレイチェーン９６を介してフォワードディレ
イチェーン９２における遅延段の段数と同じ段数の遅延
段を介して伝達されてクロック信号ＣＬＫｏが生成され
る。この場合、フォワードディレイチェーン９２および
バックワードディレイチェーン９６両者において、クロ
ック信号の遅延時間はＴである。このディレイチェーン
９２および９６における遅延時間Ｔは、次式で求められ
る。
【０２１５】ここで、外部クロック信号ｅＣＬＫのサイ
クルをｔＣＫとする。参照クロック信号ＲＦＣＫは、外
部クロック信号ｅＣＬＫに対し遅延時間Ｔａを有してお
り、ダミー遅延回路８１は、この参照クロック信号ＲＦ
ＣＫを、時間Ｔａ＋Ｔｇ＋２Ｔｂ遅延している。このフ
ォワードディレイチェーン９２の遅延信号が、バッファ
８２の出力信号と位相が同じとなる。したがって、次式
が求められる。
クルをｔＣＫとする。参照クロック信号ＲＦＣＫは、外
部クロック信号ｅＣＬＫに対し遅延時間Ｔａを有してお
り、ダミー遅延回路８１は、この参照クロック信号ＲＦ
ＣＫを、時間Ｔａ＋Ｔｇ＋２Ｔｂ遅延している。このフ
ォワードディレイチェーン９２の遅延信号が、バッファ
８２の出力信号と位相が同じとなる。したがって、次式
が求められる。
【０２１６】ｔＣＫ＋Ｔａ＋Ｔｂ＝Ｔａ＋Ｔａ＋Ｔｇ＋
２・Ｔｂ＋Ｔ Ｔ＝ｔＣＫ−（Ｔａ＋Ｔｂ＋Ｔｂ） このフォワードディレイチェーン９２の出力信号は、タ
ップ段９４ａおよびバックワードディレイチェーン９６
を介して遅延される。したがって、このクロック信号Ｃ
ＬＫｏは、外部クロック信号ｅＣＬＫに対し、次式で示
される遅延時間を有している。
２・Ｔｂ＋Ｔ Ｔ＝ｔＣＫ−（Ｔａ＋Ｔｂ＋Ｔｂ） このフォワードディレイチェーン９２の出力信号は、タ
ップ段９４ａおよびバックワードディレイチェーン９６
を介して遅延される。したがって、このクロック信号Ｃ
ＬＫｏは、外部クロック信号ｅＣＬＫに対し、次式で示
される遅延時間を有している。
【０２１７】 ｔＣＫ＋Ｔａ＋Ｔｂ＋Ｔｇ＋Ｔ＝２・ｔＣＫ したがって、このバックワードディレイチェーン９６か
らは、２つ後の外部クロック信号ｅＣＬＫに位相同期し
たクロック信号ＣＬＫｏが出力される。この状態は、ア
ップ指示信号ＴＵＰおよびＴＤＯＷＮが一定値を保持す
る限り、一定に保持される。ただし、サンプリング信号
ＳＭＰが活性化されて、バッファ８２が活性化される
と、そのときには、この周波数決定回路８３において周
波数決定動作が実行され、タップチェーン９４が最適タ
ップを選択して保持する。
らは、２つ後の外部クロック信号ｅＣＬＫに位相同期し
たクロック信号ＣＬＫｏが出力される。この状態は、ア
ップ指示信号ＴＵＰおよびＴＤＯＷＮが一定値を保持す
る限り、一定に保持される。ただし、サンプリング信号
ＳＭＰが活性化されて、バッファ８２が活性化される
と、そのときには、この周波数決定回路８３において周
波数決定動作が実行され、タップチェーン９４が最適タ
ップを選択して保持する。
【０２１８】この周波数決定回路８３においては、遅延
段９２ａおよび９６ａの有する遅延時間（第１の精度）
の誤差が生じる。この誤差を、微調整回路８５で調整す
る。
段９２ａおよび９６ａの有する遅延時間（第１の精度）
の誤差が生じる。この誤差を、微調整回路８５で調整す
る。
【０２１９】図４３は、図３９に示す微調整回路８５の
構成をより具体的に示す図である。図４３において微調
整回路８５は、ノードＤに与えられるクロック信号とノ
ードＥに与えられるクロック信号の位相を比較する位相
比較回路１００と、位相比較回路１００からのカウント
アップ指示信号ＵＰおよびカウントダウン指示信号ＤＯ
ＷＮに従って双方向にその格納データをシフトする双方
向シフトレジスタ１０２と、双方向シフトレジスタ１０
２の出力信号に従ってその遅延量が設定される微調ディ
レイチェーン１０４を含む。この微調ディレイチェーン
１０４は、その遅延時間がＴＤ／ｎに設定されるｎ段の
遅延段１０４ａを有する。したがって、この微調ディレ
イチェーン１０４の最大遅延時間は、図４１に示すフォ
ワードディレイチェーン９２およびバックワードディレ
イチェーン９６における各遅延段９２ａおよび９６ａの
有する遅延時間に等しい。微調ディレイチェーン１０４
は、ＴＤ／ｎのステップで、クロック信号の遅延時間を
調整する。双方向シフトレジスタ１０２は、微調ディレ
イチェーン１０４の遅延段１０４ａそれぞれに対応して
設けられるレジスタ１０２ａを含む。この双方向シフト
レジスタ１０２は、リング状に、その格納データをシフ
トさせることができる。
構成をより具体的に示す図である。図４３において微調
整回路８５は、ノードＤに与えられるクロック信号とノ
ードＥに与えられるクロック信号の位相を比較する位相
比較回路１００と、位相比較回路１００からのカウント
アップ指示信号ＵＰおよびカウントダウン指示信号ＤＯ
ＷＮに従って双方向にその格納データをシフトする双方
向シフトレジスタ１０２と、双方向シフトレジスタ１０
２の出力信号に従ってその遅延量が設定される微調ディ
レイチェーン１０４を含む。この微調ディレイチェーン
１０４は、その遅延時間がＴＤ／ｎに設定されるｎ段の
遅延段１０４ａを有する。したがって、この微調ディレ
イチェーン１０４の最大遅延時間は、図４１に示すフォ
ワードディレイチェーン９２およびバックワードディレ
イチェーン９６における各遅延段９２ａおよび９６ａの
有する遅延時間に等しい。微調ディレイチェーン１０４
は、ＴＤ／ｎのステップで、クロック信号の遅延時間を
調整する。双方向シフトレジスタ１０２は、微調ディレ
イチェーン１０４の遅延段１０４ａそれぞれに対応して
設けられるレジスタ１０２ａを含む。この双方向シフト
レジスタ１０２は、リング状に、その格納データをシフ
トさせることができる。
【０２２０】微調整回路８５は、さらに、双方向シフト
レジスタ１０２に含まれる初段および最終段レジスタＲ
ＡおよびＲＢの出力信号を受け、両レジスタ間のシフト
動作時に、タップアップ指示信号ＴＵＰおよびタップダ
ウン信号ＴＤＯＷＮの一方を活性化する判定回路１０６
を含む。この判定回路１０６は、双方向シフトレジスタ
１０２の格納値の、最小値（レジスタＲＢ）から最大値
（レジスタＲＡ）への移行時においてはタップダウン指
示信号ＴＤＯＷＮを活性化し、周波数決定回路における
遅延時間を短くする。一方、この双方向シフトレジスタ
１０２において、その出力値が最大値（レジスタＲＡ）
から最小値（レジスタＲＢ）へ移行するとき、判定回路
１０６は、タップアップ指示信号ＴＵＰを活性化して、
周波数決定回路における遅延時間を１遅延段分（各ディ
レイチェーンにおいて）大きくする。これにより、周波
数決定回路８３において遅延時間ＴＤの精度で設定され
たクロック信号の位相は、さらにＴＤ／ｎの精度で調整
し、クロック信号の位相差が遅延時間ＴＤよりも大きい
場合（微調整範囲を越えるとき）には、周波数決定回路
の遅延時間を調整して、高速で、外部クロック信号と内
部クロック信号との位相同期を確立する。また、この粗
調整および微調整とすることにより、周波数決定回路に
おいて、遅延段の段数を少なくすることができ、回路構
成要素数を低減することができる。次に、この図４３に
示す微調整回路８５の動作を簡単に、図４４に示す信号
波形図を参照して説明する。
レジスタ１０２に含まれる初段および最終段レジスタＲ
ＡおよびＲＢの出力信号を受け、両レジスタ間のシフト
動作時に、タップアップ指示信号ＴＵＰおよびタップダ
ウン信号ＴＤＯＷＮの一方を活性化する判定回路１０６
を含む。この判定回路１０６は、双方向シフトレジスタ
１０２の格納値の、最小値（レジスタＲＢ）から最大値
（レジスタＲＡ）への移行時においてはタップダウン指
示信号ＴＤＯＷＮを活性化し、周波数決定回路における
遅延時間を短くする。一方、この双方向シフトレジスタ
１０２において、その出力値が最大値（レジスタＲＡ）
から最小値（レジスタＲＢ）へ移行するとき、判定回路
１０６は、タップアップ指示信号ＴＵＰを活性化して、
周波数決定回路における遅延時間を１遅延段分（各ディ
レイチェーンにおいて）大きくする。これにより、周波
数決定回路８３において遅延時間ＴＤの精度で設定され
たクロック信号の位相は、さらにＴＤ／ｎの精度で調整
し、クロック信号の位相差が遅延時間ＴＤよりも大きい
場合（微調整範囲を越えるとき）には、周波数決定回路
の遅延時間を調整して、高速で、外部クロック信号と内
部クロック信号との位相同期を確立する。また、この粗
調整および微調整とすることにより、周波数決定回路に
おいて、遅延段の段数を少なくすることができ、回路構
成要素数を低減することができる。次に、この図４３に
示す微調整回路８５の動作を簡単に、図４４に示す信号
波形図を参照して説明する。
【０２２１】今、図４４に示すように、ノードＤのクロ
ック信号がノードＥのクロック信号よりも、時間ＴＤ＋
τだけ進んでいる場合を考える。この場合、位相比較回
路１００は、カウントアップ指示信号ＵＰを活性化し、
双方向シフトレジスタ１０２において、図４３の右方向
に、シフト動作を開始させ、微調ディレイチェーン１０
４の遅延時間を短くして、クロックバッファ８６からの
クロック信号の位相を進める。双方向シフトレジスタ１
０２の最小遅延に相当するレジスタＲＢの出力信号が活
性状態となった場合においても、依然ノードＤとノード
Ｅのクロック信号の位相差はτだけ存在する。その場
合、位相比較回路１００は、再びカウントアップ指示信
号ＵＰを活性化する。双方向シフトレジスタ１０２にお
いては、レジスタＲＢからレジスタＲＡへ、その活性状
態の信号が伝達される。判定回路１０６は、このシフト
動作を検出すると、タップダウン指示信号ＴＤＷＮを活
性化し、周波数決定回路におけるクロック信号（クロッ
ク信号ＣＬＫｏ）の位相を１遅延段分速くする。ノード
Ｅのクロック信号が、ノードＤのクロック信号よりも、
時間ＴＤ−τの時間だけ位相が速くされるが、しかしな
がら、このとき、微調ディレイチェーン１０４の遅延量
は、双方向シフトレジスタのシフト動作により、最大値
ＴＤであり、実際の遅延時間はτである。この状態にお
いて再び位相比較回路１００が比較動作を行なって、カ
ウントアップ（シフトアップ）指示信号ＵＰを活性状態
にし、双方向シフトレジスタ１０２においてシフト動作
を行なわせる。再び、微調ディレイチェーン１０４の遅
延時間を短くして、ノードＥのクロック信号の位相を速
くすることができる。いわゆる桁上げ／桁下げ動作と同
様にして、周波数決定回路の遅延量を調整して、この微
小微調整回路８５において微調整動作を行ない、高速
で、内部クロック信号と外部クロック信号の位相を同期
させることができる。
ック信号がノードＥのクロック信号よりも、時間ＴＤ＋
τだけ進んでいる場合を考える。この場合、位相比較回
路１００は、カウントアップ指示信号ＵＰを活性化し、
双方向シフトレジスタ１０２において、図４３の右方向
に、シフト動作を開始させ、微調ディレイチェーン１０
４の遅延時間を短くして、クロックバッファ８６からの
クロック信号の位相を進める。双方向シフトレジスタ１
０２の最小遅延に相当するレジスタＲＢの出力信号が活
性状態となった場合においても、依然ノードＤとノード
Ｅのクロック信号の位相差はτだけ存在する。その場
合、位相比較回路１００は、再びカウントアップ指示信
号ＵＰを活性化する。双方向シフトレジスタ１０２にお
いては、レジスタＲＢからレジスタＲＡへ、その活性状
態の信号が伝達される。判定回路１０６は、このシフト
動作を検出すると、タップダウン指示信号ＴＤＷＮを活
性化し、周波数決定回路におけるクロック信号（クロッ
ク信号ＣＬＫｏ）の位相を１遅延段分速くする。ノード
Ｅのクロック信号が、ノードＤのクロック信号よりも、
時間ＴＤ−τの時間だけ位相が速くされるが、しかしな
がら、このとき、微調ディレイチェーン１０４の遅延量
は、双方向シフトレジスタのシフト動作により、最大値
ＴＤであり、実際の遅延時間はτである。この状態にお
いて再び位相比較回路１００が比較動作を行なって、カ
ウントアップ（シフトアップ）指示信号ＵＰを活性状態
にし、双方向シフトレジスタ１０２においてシフト動作
を行なわせる。再び、微調ディレイチェーン１０４の遅
延時間を短くして、ノードＥのクロック信号の位相を速
くすることができる。いわゆる桁上げ／桁下げ動作と同
様にして、周波数決定回路の遅延量を調整して、この微
小微調整回路８５において微調整動作を行ない、高速
で、内部クロック信号と外部クロック信号の位相を同期
させることができる。
【０２２２】なお、図４４においては、ノードＤのクロ
ック信号が、ノードＥのクロック信号よりも位相が速い
場合を示している。しかしながら、逆に、ノードＤのク
ロック信号の位相が、ノードＥのクロック信号の位相よ
りも遅い場合においては、位相比較回路１００からは、
カウントダウン（シフトダウン）指示信号ＤＷＮが生成
され、判定回路１０６が、タップアップ指示信号ＴＵＰ
を活性状態とする。
ック信号が、ノードＥのクロック信号よりも位相が速い
場合を示している。しかしながら、逆に、ノードＤのク
ロック信号の位相が、ノードＥのクロック信号の位相よ
りも遅い場合においては、位相比較回路１００からは、
カウントダウン（シフトダウン）指示信号ＤＷＮが生成
され、判定回路１０６が、タップアップ指示信号ＴＵＰ
を活性状態とする。
【０２２３】この微調ディレイチェーン１０４は、ｎ段
の遅延段で構成され、双方向シフトレジスタ１０２の出
力信号に従って、この遅延段の出力信号が選択される構
成を用いられてもよい。これに代えて、後に詳細に説明
するように、インバータ遅延回路の動作電流が、双方向
シフトレジスタ１０２の出力信号に従って調整されて、
遅延時間が調整される構成が用いられてもよい。
の遅延段で構成され、双方向シフトレジスタ１０２の出
力信号に従って、この遅延段の出力信号が選択される構
成を用いられてもよい。これに代えて、後に詳細に説明
するように、インバータ遅延回路の動作電流が、双方向
シフトレジスタ１０２の出力信号に従って調整されて、
遅延時間が調整される構成が用いられてもよい。
【０２２４】図４５は、図４３に示す双方向シフトレジ
スタ１０２の構成の一例を示す図である。図４５（Ａ）
においては、１段のレジスタ回路の構成を代表的に示
す。図４５（Ａ）において、レジスタ回路１０２ａは、
マスタラッチ回路１０２ａｍとスレーブラッチ１０２ａ
ｓと、ラッチ回路１０２ａｍおよび１０２ａｓの間で転
送指示信号Ｔφ２に応答してデータの転送を行なうスイ
ッチング素子ＳＷ２と、転送指示信号Ｔφ１に応答して
レジスタ間でのデータ転送を行なうスイッチング素子Ｓ
Ｗ１を含む。マスタラッチ回路１０２ａｍは、インバー
タＩＶａと、ラッチ指示信号Ｔφ３に応答して導通し、
インバータＩＶａの出力信号を伝達するスイッチング素
子ＳＷ３と、ラッチ指示信号Ｔφ４に応答して導通し、
インバータＩＶｂの出力信号を伝達するスイッチング素
子ＳＷ４を含む。スイッチング素子ＳＷ３の伝達する信
号は、インバータＩＶｂの入力部に伝達される。インバ
ータＩＶｂの出力信号は、スイッチング素子ＳＷ４を介
してインバータＩＶａの入力部に伝達される。
スタ１０２の構成の一例を示す図である。図４５（Ａ）
においては、１段のレジスタ回路の構成を代表的に示
す。図４５（Ａ）において、レジスタ回路１０２ａは、
マスタラッチ回路１０２ａｍとスレーブラッチ１０２ａ
ｓと、ラッチ回路１０２ａｍおよび１０２ａｓの間で転
送指示信号Ｔφ２に応答してデータの転送を行なうスイ
ッチング素子ＳＷ２と、転送指示信号Ｔφ１に応答して
レジスタ間でのデータ転送を行なうスイッチング素子Ｓ
Ｗ１を含む。マスタラッチ回路１０２ａｍは、インバー
タＩＶａと、ラッチ指示信号Ｔφ３に応答して導通し、
インバータＩＶａの出力信号を伝達するスイッチング素
子ＳＷ３と、ラッチ指示信号Ｔφ４に応答して導通し、
インバータＩＶｂの出力信号を伝達するスイッチング素
子ＳＷ４を含む。スイッチング素子ＳＷ３の伝達する信
号は、インバータＩＶｂの入力部に伝達される。インバ
ータＩＶｂの出力信号は、スイッチング素子ＳＷ４を介
してインバータＩＶａの入力部に伝達される。
【０２２５】スレーブラッチ回路１０２ａｓは、インバ
ータＩＶｃと、ラッチ指示信号Ｔφ３に応答して導通
し、インバータＩＶｃの出力信号をスイッチング素子Ｓ
Ｗ１へ伝達するスイッチング素子ＳＷ５と、スイッチン
グ素子ＳＷ５またはＳＷ１を介して与えられる信号を受
けるインバータＩＶｄと、ラッチ指示信号Ｔφ４に応答
して導通し、インバータＩＶｄの出力信号をスイッチン
グ素子ＳＷ２およびインバータＩＶｃの入力部へ伝達す
るスイッチング素子ＳＷ６を含む。インバータＩＶａ〜
ＩＶｄは、同じ電流駆動力を有する。次に動作について
簡単に説明する。
ータＩＶｃと、ラッチ指示信号Ｔφ３に応答して導通
し、インバータＩＶｃの出力信号をスイッチング素子Ｓ
Ｗ１へ伝達するスイッチング素子ＳＷ５と、スイッチン
グ素子ＳＷ５またはＳＷ１を介して与えられる信号を受
けるインバータＩＶｄと、ラッチ指示信号Ｔφ４に応答
して導通し、インバータＩＶｄの出力信号をスイッチン
グ素子ＳＷ２およびインバータＩＶｃの入力部へ伝達す
るスイッチング素子ＳＷ６を含む。インバータＩＶａ〜
ＩＶｄは、同じ電流駆動力を有する。次に動作について
簡単に説明する。
【０２２６】ラッチ状態においては、転送指示信号Ｔφ
１およびＴφ２は、Ｌレベルにあり、スイッチング素子
ＳＷ１およびＳＷ２は、非導通状態にある。ラッチ指示
信号Ｔφ３およびＴφ４がＨレベルにあり、スイッチン
グ素子ＳＷ３〜ＳＷ６が導通状態にある。この状態にお
いては、マスタラッチ回路１０２ａｍおよびスレーブラ
ッチ回路１０２ａｓは、それぞれ、インバータラッチ回
路を構成し、与えられた信号をラッチする。したがって
各レジスタ回路１０２ａの出力する信号φＢｉは、ラッ
チ状態にある。
１およびＴφ２は、Ｌレベルにあり、スイッチング素子
ＳＷ１およびＳＷ２は、非導通状態にある。ラッチ指示
信号Ｔφ３およびＴφ４がＨレベルにあり、スイッチン
グ素子ＳＷ３〜ＳＷ６が導通状態にある。この状態にお
いては、マスタラッチ回路１０２ａｍおよびスレーブラ
ッチ回路１０２ａｓは、それぞれ、インバータラッチ回
路を構成し、与えられた信号をラッチする。したがって
各レジスタ回路１０２ａの出力する信号φＢｉは、ラッ
チ状態にある。
【０２２７】次に、図４５（Ｂ）を参照して、カウント
アップ指示信号ＵＰが図４３に示す位相比較回路１００
から発生された場合の動作について説明する。この状態
においては、まず転送指示信号Ｔφ２がＨレベルとな
り、また応じて、ラッチ指示信号Ｔφ４がＬレベルとな
る。ラッチ指示信号Ｔφ３はＨレベルを保持し、また転
送指示信号Ｔφ１がＬレベルを維持する。この状態にお
いては、スイッチング素子ＳＷ２が導通状態となり、ま
たスイッチング素子ＳＷ４およびＳＷ６が非導通状態と
なる。これにより、レジスタ回路１０２ａにおいて、マ
スタラッチ回路１０２ａｍおよび１０２ａｓはラッチ状
態から解放され、インバータＩＶａの出力信号が、スイ
ッチング素子ＳＷ３およびＳＷ２を介してスレーブラッ
チ回路１０２ａｓのインバータＩＶｃへ伝達される。す
なわち、このレジスタ回路１０２ａにおいてマスタラッ
チ回路１０２ａｍからスレーブラッチ回路１０２ａｓへ
のデータの転送が実行される。
アップ指示信号ＵＰが図４３に示す位相比較回路１００
から発生された場合の動作について説明する。この状態
においては、まず転送指示信号Ｔφ２がＨレベルとな
り、また応じて、ラッチ指示信号Ｔφ４がＬレベルとな
る。ラッチ指示信号Ｔφ３はＨレベルを保持し、また転
送指示信号Ｔφ１がＬレベルを維持する。この状態にお
いては、スイッチング素子ＳＷ２が導通状態となり、ま
たスイッチング素子ＳＷ４およびＳＷ６が非導通状態と
なる。これにより、レジスタ回路１０２ａにおいて、マ
スタラッチ回路１０２ａｍおよび１０２ａｓはラッチ状
態から解放され、インバータＩＶａの出力信号が、スイ
ッチング素子ＳＷ３およびＳＷ２を介してスレーブラッ
チ回路１０２ａｓのインバータＩＶｃへ伝達される。す
なわち、このレジスタ回路１０２ａにおいてマスタラッ
チ回路１０２ａｍからスレーブラッチ回路１０２ａｓへ
のデータの転送が実行される。
【０２２８】この転送動作が完了すると、次いで、転送
指示信号Ｔφ１がＨレベルとなり、また応じて、ラッチ
指示信号Ｔφ４が、Ｌレベルとなる。この状態において
は、スイッチング素子ＳＷ１が導通し、また、スイッチ
ング素子ＳＷ４およびＳＷ６が非導通状態となる。マス
タラッチ回路１０２ａｍおよびスレーブラッチ回路１０
２ａｓがラッチ状態から解放される。スレーブラッチ回
路１０２ａｓのインバータＩＶｃの出力信号がスイッチ
ング素子ＳＷ５およびＳＷ１を介して次段のレジスタ回
路１０２ａのマスタラッチ回路１０２ａｍへ伝達され
る。この転送動作が完了すると、転送指示信号Ｔφ１が
Ｌレベルとなり、またラッチ指示信号Ｔφ４がＨレベル
となり、マスタラッチ回路１０２ａｍおよびスレーブラ
ッチ回路１０２ａｓがともにラッチ状態となる。したが
って、この転送指示信号Ｔφ１により、レジスタ回路１
０２ａ間のデータの転送が行なわれる。この転送指示信
号Ｔφ１およびＴφ２により、レジスタ間のデータの転
送が実行され、シフト動作が完了する。
指示信号Ｔφ１がＨレベルとなり、また応じて、ラッチ
指示信号Ｔφ４が、Ｌレベルとなる。この状態において
は、スイッチング素子ＳＷ１が導通し、また、スイッチ
ング素子ＳＷ４およびＳＷ６が非導通状態となる。マス
タラッチ回路１０２ａｍおよびスレーブラッチ回路１０
２ａｓがラッチ状態から解放される。スレーブラッチ回
路１０２ａｓのインバータＩＶｃの出力信号がスイッチ
ング素子ＳＷ５およびＳＷ１を介して次段のレジスタ回
路１０２ａのマスタラッチ回路１０２ａｍへ伝達され
る。この転送動作が完了すると、転送指示信号Ｔφ１が
Ｌレベルとなり、またラッチ指示信号Ｔφ４がＨレベル
となり、マスタラッチ回路１０２ａｍおよびスレーブラ
ッチ回路１０２ａｓがともにラッチ状態となる。したが
って、この転送指示信号Ｔφ１により、レジスタ回路１
０２ａ間のデータの転送が行なわれる。この転送指示信
号Ｔφ１およびＴφ２により、レジスタ間のデータの転
送が実行され、シフト動作が完了する。
【０２２９】次に、図４５（Ｃ）を参照して、図４３に
示す位相比較回路１００から、カウントダウン指示信号
ＤＷＮが発生された場合の動作について説明する。この
場合においては、まず転送指示信号Ｔφ１がＨレベルと
なり、応じて、ラッチ指示信号Ｔφ３がＬレベルとな
る。転送指示信号Ｔφ２がＬレベルを維持し、またラッ
チ指示信号Ｔφ４はＨレベルを維持する。この場合、ス
イッチング素子ＳＷ２が非導通状態となり、またスイッ
チング素子ＳＷ１が導通状態となり、またスイッチング
素子ＳＷ３およびＳＷ５が非導通状態となる。スイッチ
ング素子ＳＷ４およびＳＷ６は、導通状態を維持する。
この状態においては、レジスタ回路１０２ａのマスタラ
ッチ回路１０２ａｍの保持データが、前段のレジスタ回
路のスレーブラッチへ転送される。この転送動作が完了
すると、スイッチング素子ＳＷ１およびＳＷ２がすべて
非導通状態となり、またスイッチング素子ＳＷ３〜ＳＷ
６が導通状態となり、レジスタ回路１０２ａそれぞれに
おいて、マスタラッチ回路１０２ａｍおよびスレーブラ
ッチ回路１０２ａｓはラッチ状態を維持する。
示す位相比較回路１００から、カウントダウン指示信号
ＤＷＮが発生された場合の動作について説明する。この
場合においては、まず転送指示信号Ｔφ１がＨレベルと
なり、応じて、ラッチ指示信号Ｔφ３がＬレベルとな
る。転送指示信号Ｔφ２がＬレベルを維持し、またラッ
チ指示信号Ｔφ４はＨレベルを維持する。この場合、ス
イッチング素子ＳＷ２が非導通状態となり、またスイッ
チング素子ＳＷ１が導通状態となり、またスイッチング
素子ＳＷ３およびＳＷ５が非導通状態となる。スイッチ
ング素子ＳＷ４およびＳＷ６は、導通状態を維持する。
この状態においては、レジスタ回路１０２ａのマスタラ
ッチ回路１０２ａｍの保持データが、前段のレジスタ回
路のスレーブラッチへ転送される。この転送動作が完了
すると、スイッチング素子ＳＷ１およびＳＷ２がすべて
非導通状態となり、またスイッチング素子ＳＷ３〜ＳＷ
６が導通状態となり、レジスタ回路１０２ａそれぞれに
おいて、マスタラッチ回路１０２ａｍおよびスレーブラ
ッチ回路１０２ａｓはラッチ状態を維持する。
【０２３０】次いで、転送指示信号Ｔφ２がＨレベルと
なり、また、ラッチ指示信号Ｔφ３がＬレベルとなる。
スイッチング素子ＳＷ１は非導通状態を維持し、一方ス
イッチング素子ＳＷ２が導通状態となる。また、スイッ
チング素子ＳＷ３およびＳＷ５が非導通状態となり、マ
スタラッチ回路１０２ａｍおよび１０２ａｓがラッチ状
態から解放される。スイッチング素子ＳＷ２が導通状態
にあるため、レジスタ回路１０２ａそれぞれにおいて、
スレーブラッチ回路１０２ａｓからマスタラッチ回路１
０２ａｍへのデータ転送が行なわれる。これにより、レ
ジスタ回路１０２ａから、前段のレジスタ回路へのデー
タ転送動作が完了する。この転送動作が完了すると、レ
ジスタ回路１０２ａは、スイッチング素子ＳＷ１および
ＳＷ２が非導通状態、スイッチング素子ＳＷ３〜ＳＷ６
がすべて導通状態となり、ラッチ状態となる。
なり、また、ラッチ指示信号Ｔφ３がＬレベルとなる。
スイッチング素子ＳＷ１は非導通状態を維持し、一方ス
イッチング素子ＳＷ２が導通状態となる。また、スイッ
チング素子ＳＷ３およびＳＷ５が非導通状態となり、マ
スタラッチ回路１０２ａｍおよび１０２ａｓがラッチ状
態から解放される。スイッチング素子ＳＷ２が導通状態
にあるため、レジスタ回路１０２ａそれぞれにおいて、
スレーブラッチ回路１０２ａｓからマスタラッチ回路１
０２ａｍへのデータ転送が行なわれる。これにより、レ
ジスタ回路１０２ａから、前段のレジスタ回路へのデー
タ転送動作が完了する。この転送動作が完了すると、レ
ジスタ回路１０２ａは、スイッチング素子ＳＷ１および
ＳＷ２が非導通状態、スイッチング素子ＳＷ３〜ＳＷ６
がすべて導通状態となり、ラッチ状態となる。
【０２３１】図４６は、図４５（Ａ）に示す転送指示信
号Ｔφ１およびＴφ２ならびにラッチ指示信号Ｔφ３お
よびＴφ４を発生する制御回路の部分の構成を概略的に
示す図である。図４６において、制御信号発生回路は、
カウントアップ指示信号とカウントダウン指示信号を受
けるＯＲ回路１１０と、ＯＲ回路１１０の出力信号の立
上がりに応答してワンショットのパルス信号を発生する
ワンショットパルス発生回路１１２と、ワンショットパ
ルス発生回路１１２の出力信号φｐｆを所定時間遅延す
る遅延回路１１４と、カウントアップ指示信号ＵＰの活
性化に応答してセットされかつカウントダウン指示信号
ＤＷＮの活性化に応じてリセットされるセット／リセッ
トフリップフロップ１１６と、フリップフロップ１１６
の出力信号ＵＰ／ＤＷＮに応答して、ワンショットパル
ス発生回路１１２の出力信号φｐｆおよび遅延回路１１
４の出力信号φｐｄの前段経路を切換えて転送指示信号
Ｔφ１およびＴφ２を生成する切換回路１１８と、フリ
ップフロップ１１６からのアップ／ダウン指示信号ＵＰ
／ＤＷＮに応答して信号φｐｆおよびφｐｄの伝播経路
を切換えてラッチ指示信号Ｔφ３およびＴφ４を生成す
る切換回路１１９を含む。
号Ｔφ１およびＴφ２ならびにラッチ指示信号Ｔφ３お
よびＴφ４を発生する制御回路の部分の構成を概略的に
示す図である。図４６において、制御信号発生回路は、
カウントアップ指示信号とカウントダウン指示信号を受
けるＯＲ回路１１０と、ＯＲ回路１１０の出力信号の立
上がりに応答してワンショットのパルス信号を発生する
ワンショットパルス発生回路１１２と、ワンショットパ
ルス発生回路１１２の出力信号φｐｆを所定時間遅延す
る遅延回路１１４と、カウントアップ指示信号ＵＰの活
性化に応答してセットされかつカウントダウン指示信号
ＤＷＮの活性化に応じてリセットされるセット／リセッ
トフリップフロップ１１６と、フリップフロップ１１６
の出力信号ＵＰ／ＤＷＮに応答して、ワンショットパル
ス発生回路１１２の出力信号φｐｆおよび遅延回路１１
４の出力信号φｐｄの前段経路を切換えて転送指示信号
Ｔφ１およびＴφ２を生成する切換回路１１８と、フリ
ップフロップ１１６からのアップ／ダウン指示信号ＵＰ
／ＤＷＮに応答して信号φｐｆおよびφｐｄの伝播経路
を切換えてラッチ指示信号Ｔφ３およびＴφ４を生成す
る切換回路１１９を含む。
【０２３２】図４７（Ａ）は、図４６に示す切換回路１
１８の構成の一例を示す図である。図４７（Ａ）におい
て、切換回路１１８は、アップ／ダウン指示信号ＺＵＰ
／ＤＷＮとパルス信号φｐｆを受けるＡＮＤ回路１１８
ａと、パルス信号φｐｆとアップ／ダウン指示信号ＵＰ
／ＤＷＮを受けるＡＮＤ回路１１８ｂと、アップ／ダウ
ン指示信号ＵＰ／ＤＷＮと遅延パルス信号φｐｄを受け
るＡＮＤ回路１１８ｃと、遅延パルス信号φｐｄとアッ
プ／ダウン指示信号ＵＰ／ＤＷＮを受けるＡＮＤ回路１
１８ｄと、ＡＮＤゲート１１８ａおよび１１８ｃの出力
信号を受けて転送指示信号Ｔφ１を生成するＯＲ回路１
１８ｅと、ＡＮＤ回路１１８ｂおよび１１８ｄの出力信
号を受けて転送指示信号Ｔφ２を生成するＯＲ回路１１
８ｆを含む。
１８の構成の一例を示す図である。図４７（Ａ）におい
て、切換回路１１８は、アップ／ダウン指示信号ＺＵＰ
／ＤＷＮとパルス信号φｐｆを受けるＡＮＤ回路１１８
ａと、パルス信号φｐｆとアップ／ダウン指示信号ＵＰ
／ＤＷＮを受けるＡＮＤ回路１１８ｂと、アップ／ダウ
ン指示信号ＵＰ／ＤＷＮと遅延パルス信号φｐｄを受け
るＡＮＤ回路１１８ｃと、遅延パルス信号φｐｄとアッ
プ／ダウン指示信号ＵＰ／ＤＷＮを受けるＡＮＤ回路１
１８ｄと、ＡＮＤゲート１１８ａおよび１１８ｃの出力
信号を受けて転送指示信号Ｔφ１を生成するＯＲ回路１
１８ｅと、ＡＮＤ回路１１８ｂおよび１１８ｄの出力信
号を受けて転送指示信号Ｔφ２を生成するＯＲ回路１１
８ｆを含む。
【０２３３】カウントアップ指示信号ＵＰの活性化時、
アップ／ダウン指示信号ＵＰ／ＤＷＮがＨレベルとな
り、補のアップ／ダウン指示信号をＺＵＰ／ＤＷＮがＬ
レベルとなる。この状態においては、転送指示信号Ｔφ
２が、パルス信号φｐｆに応答して活性状態とされ、転
送指示信号Ｔφ１が、遅延パルス指示信号φｐｄの活性
化に応答して活性化される。一方、カウントダウン指示
信号ＤＷＮの活性化時には、アップ／ダウン指示信号Ｚ
ＵＰ／ＤＷＮがＨレベル、アップ／ダウン指示信号ＵＰ
／ＤＷＮがＬレベルとなる。この状態においては、ＡＮ
Ｄ回路１１８ａおよび１１８ｄが能動化されるため、転
送指示信号Ｔφ１がパルス信号φｐｆに応答して活性化
され、転送指示信号Ｔφ２が、遅延パルス信号φｐｄに
従って活性化される。図４５（Ｂ）および（Ｃ）に示す
ように、カウントアップ動作時およびカウントダウン動
作時において転送指示信号Ｔφ１およびＴφ２の活性化
シーケンスを逆転することができ、シフトレジスタのシ
フト動作を双方向に制御することができる。
アップ／ダウン指示信号ＵＰ／ＤＷＮがＨレベルとな
り、補のアップ／ダウン指示信号をＺＵＰ／ＤＷＮがＬ
レベルとなる。この状態においては、転送指示信号Ｔφ
２が、パルス信号φｐｆに応答して活性状態とされ、転
送指示信号Ｔφ１が、遅延パルス指示信号φｐｄの活性
化に応答して活性化される。一方、カウントダウン指示
信号ＤＷＮの活性化時には、アップ／ダウン指示信号Ｚ
ＵＰ／ＤＷＮがＨレベル、アップ／ダウン指示信号ＵＰ
／ＤＷＮがＬレベルとなる。この状態においては、ＡＮ
Ｄ回路１１８ａおよび１１８ｄが能動化されるため、転
送指示信号Ｔφ１がパルス信号φｐｆに応答して活性化
され、転送指示信号Ｔφ２が、遅延パルス信号φｐｄに
従って活性化される。図４５（Ｂ）および（Ｃ）に示す
ように、カウントアップ動作時およびカウントダウン動
作時において転送指示信号Ｔφ１およびＴφ２の活性化
シーケンスを逆転することができ、シフトレジスタのシ
フト動作を双方向に制御することができる。
【０２３４】図４７（Ｂ）は、図４６に示す切換回路１
１９の構成の一例を示す図である。図４７（Ｂ）におい
て、切換回路１１９は、パルス信号φｐｆと遅延パルス
信号φｐｄを受けるＯＲ回路１１９ａと、ＯＲ回路１１
９ａの出力信号と補のアップ／ダウン指示信号ＺＵＰ／
ＤＷＮを受けてラッチ指示信号Ｔφ３を生成するＮＡＮ
Ｄ回路１１９ｂと、ＯＲ回路１１９ａの出力信号とアッ
プ／ダウン指示信号ＵＰ／ＤＷＮを受けてラッチ指示信
号Ｔφ４を生成するＮＡＮＤ回路１１９ｃを含む。
１９の構成の一例を示す図である。図４７（Ｂ）におい
て、切換回路１１９は、パルス信号φｐｆと遅延パルス
信号φｐｄを受けるＯＲ回路１１９ａと、ＯＲ回路１１
９ａの出力信号と補のアップ／ダウン指示信号ＺＵＰ／
ＤＷＮを受けてラッチ指示信号Ｔφ３を生成するＮＡＮ
Ｄ回路１１９ｂと、ＯＲ回路１１９ａの出力信号とアッ
プ／ダウン指示信号ＵＰ／ＤＷＮを受けてラッチ指示信
号Ｔφ４を生成するＮＡＮＤ回路１１９ｃを含む。
【０２３５】カウントアップ（シフトアップ）動作時に
おいては、アップ／ダウン指示信号ＵＰ／ＤＷＮがＨレ
ベルとなり、ラッチ指示信号Ｔφ４が、パルス信号φｐ
ｆおよびφｐｄの発生時においてＬレベルとなる。一
方、ラッチ指示信号Ｔφ３は、補のアップ／ダウン指示
信号ＺＵＰ／ＤＷＮがＬレベルとなるため、Ｈレベルを
維持する。カウントダウン（シフトダウン）動作時にお
いては、逆に、補のアップ／ダウン指示信号ＺＵＰ／Ｄ
ＷＮがＨレベルなり、アップ／ダウン指示信号ＵＰ／Ｄ
ＷＮがＬレベルとなる。したがってこの状態において
は、ラッチ指示信号Ｔφ３が、パルス信号φｐｆおよび
φｐｄの活性化時、Ｌレベルとなる。これにより、図４
５（Ａ）に示す双方向シフトレジスタのシフト動作時に
おいて、図４５（Ａ）に示すマスタラッチ回路およびス
レーブラッチ回路のラッチ状態を排除して、高速で、か
つ正確にデータの転送を行なうことができる。
おいては、アップ／ダウン指示信号ＵＰ／ＤＷＮがＨレ
ベルとなり、ラッチ指示信号Ｔφ４が、パルス信号φｐ
ｆおよびφｐｄの発生時においてＬレベルとなる。一
方、ラッチ指示信号Ｔφ３は、補のアップ／ダウン指示
信号ＺＵＰ／ＤＷＮがＬレベルとなるため、Ｈレベルを
維持する。カウントダウン（シフトダウン）動作時にお
いては、逆に、補のアップ／ダウン指示信号ＺＵＰ／Ｄ
ＷＮがＨレベルなり、アップ／ダウン指示信号ＵＰ／Ｄ
ＷＮがＬレベルとなる。したがってこの状態において
は、ラッチ指示信号Ｔφ３が、パルス信号φｐｆおよび
φｐｄの活性化時、Ｌレベルとなる。これにより、図４
５（Ａ）に示す双方向シフトレジスタのシフト動作時に
おいて、図４５（Ａ）に示すマスタラッチ回路およびス
レーブラッチ回路のラッチ状態を排除して、高速で、か
つ正確にデータの転送を行なうことができる。
【０２３６】［判定回路の構成］図４８は、図４３に示
す判定回路１０６の構成を概略的に示す図である。図４
８において、判定回路１０６は、双方向シフトレジスタ
のレジスタ回路ＲＡの出力信号φＢＲＡの立上がりに応
答してワンショットのパルス信号を発生するワンショッ
トパルス発生回路１０６ａと、双方向シフトレジスタ１
０２のレジスタ回路ＲＢの出力信号φＢＲＢの立上がり
に応答してワンショットのパルス信号を発生するワンシ
ョットパルス発生回路１０６ｂと、ワンショットパルス
発生回路１０６ａの出力信号とアップ／ダウン指示信号
ＵＰ／ＤＷＮを受けてタップダウン指示信号ＴＤＷＮを
出力するＡＮＤ回路１０６ｃと、ワンショットパルス発
生回路１０６ｂの出力信号とアップ／ダウン指示信号Ｚ
ＵＰ／ＤＷＮを受けてタップアップ指示信号ＴＵＰを出
力するＡＮＤ回路１０６ｄを含む。
す判定回路１０６の構成を概略的に示す図である。図４
８において、判定回路１０６は、双方向シフトレジスタ
のレジスタ回路ＲＡの出力信号φＢＲＡの立上がりに応
答してワンショットのパルス信号を発生するワンショッ
トパルス発生回路１０６ａと、双方向シフトレジスタ１
０２のレジスタ回路ＲＢの出力信号φＢＲＢの立上がり
に応答してワンショットのパルス信号を発生するワンシ
ョットパルス発生回路１０６ｂと、ワンショットパルス
発生回路１０６ａの出力信号とアップ／ダウン指示信号
ＵＰ／ＤＷＮを受けてタップダウン指示信号ＴＤＷＮを
出力するＡＮＤ回路１０６ｃと、ワンショットパルス発
生回路１０６ｂの出力信号とアップ／ダウン指示信号Ｚ
ＵＰ／ＤＷＮを受けてタップアップ指示信号ＴＵＰを出
力するＡＮＤ回路１０６ｄを含む。
【０２３７】双方向シフトレジスタ１０２は、カウント
アップ指示信号ＵＰが活性化されると、遅延時間が短く
なる方向にシフト動作を行ない、カウントダウン指示信
号ＤＷＮが活性化されると双方向シフトレジスタ１０２
は、その遅延時間が大きくなる方向にシフト動作を行な
う。したがって、カウントアップ指示信号が出力され、
アップ／ダウン指示信号ＵＰ／ＤＷＮが活性状態のとき
に、レジスタＲＡの出力信号φＢＲＡがＨレベルに立上
がるときは、レジスタ回路ＲＢからレジスタ回路ＲＡへ
データが転送された状態を示す。この状態においては、
タップダウン指示信号ＴＤＷＮを活性化して、周波数決
定回路に含まれるタップチェーンのタップを１段遅延時
間が短くなる方向へシフトさせる。一方、補のアップ／
ダウン指示信号ＺＵＰ／ＤＷＮがＨレベルのときにレジ
スタ回路ＲＢの出力信号φＢＲＢがＨレベルに立上がる
ときは、レジスタＲＡからレジスタＲＢへのデータ転送
が行なわれている。この状態においては、周波数決定回
路においてタップチェーンのタップを１段遅延時間を大
きくする方向にシフトさせる必要がある。したがって、
この状態においてＡＮＤ回路１０６からのタップアップ
指示信号ＴＵＰがＨレベルの活性状態へ駆動される。
アップ指示信号ＵＰが活性化されると、遅延時間が短く
なる方向にシフト動作を行ない、カウントダウン指示信
号ＤＷＮが活性化されると双方向シフトレジスタ１０２
は、その遅延時間が大きくなる方向にシフト動作を行な
う。したがって、カウントアップ指示信号が出力され、
アップ／ダウン指示信号ＵＰ／ＤＷＮが活性状態のとき
に、レジスタＲＡの出力信号φＢＲＡがＨレベルに立上
がるときは、レジスタ回路ＲＢからレジスタ回路ＲＡへ
データが転送された状態を示す。この状態においては、
タップダウン指示信号ＴＤＷＮを活性化して、周波数決
定回路に含まれるタップチェーンのタップを１段遅延時
間が短くなる方向へシフトさせる。一方、補のアップ／
ダウン指示信号ＺＵＰ／ＤＷＮがＨレベルのときにレジ
スタ回路ＲＢの出力信号φＢＲＢがＨレベルに立上がる
ときは、レジスタＲＡからレジスタＲＢへのデータ転送
が行なわれている。この状態においては、周波数決定回
路においてタップチェーンのタップを１段遅延時間を大
きくする方向にシフトさせる必要がある。したがって、
この状態においてＡＮＤ回路１０６からのタップアップ
指示信号ＴＵＰがＨレベルの活性状態へ駆動される。
【０２３８】この図４８に示す判定回路の構成を利用す
ることにより、微調整回路においてその調整範囲を超え
て遅延時間を調整する必要がある場合、周波数決定回路
において１段遅延時間をシフトして、内部クロック信号
の位相の微調整動作を続行することができる。
ることにより、微調整回路においてその調整範囲を超え
て遅延時間を調整する必要がある場合、周波数決定回路
において１段遅延時間をシフトして、内部クロック信号
の位相の微調整動作を続行することができる。
【０２３９】図４９は、図４３に示す判定回路１０６の
変更例を概略的に示す図である。図４９において、判定
回路１０６は、レジスタＲＢの出力信号φＢＲＢの立上
がりを検出する立上がり検出回路１０６ｅと、レジスタ
ＲＡの出力信号φＢＲＡの立下がりを検出する立下がり
検出回路１０６ｆと、信号φＢＲＡの立上がりを検出す
る立上がり検出回路１０６ｇと、信号φＢＲＢの立下が
りを検出する立下がり検出回路１０６ｈと、立上がり検
出回路１０６ｅの出力信号と立下がり検出回路１０６ｆ
の出力信号とを受けて、タップダウン指示信号ＴＤＷＮ
を出力するＡＮＤ回路１０６ｉと、立上がり検出回路１
０６ｇの出力信号と立下がり検出回路１０６ｈの出力信
号とを受けて、タップアップ指示信号ＴＵＰを出力する
ＡＮＤ回路１０６ｊを含む。立上がり検出回路１０６
ｅ、および１０６ｇならびに立下がり検出回路１０６ｆ
および１０６ｈは、それぞれワンショットパルス発生回
路またはフリップフロップで構成される。
変更例を概略的に示す図である。図４９において、判定
回路１０６は、レジスタＲＢの出力信号φＢＲＢの立上
がりを検出する立上がり検出回路１０６ｅと、レジスタ
ＲＡの出力信号φＢＲＡの立下がりを検出する立下がり
検出回路１０６ｆと、信号φＢＲＡの立上がりを検出す
る立上がり検出回路１０６ｇと、信号φＢＲＢの立下が
りを検出する立下がり検出回路１０６ｈと、立上がり検
出回路１０６ｅの出力信号と立下がり検出回路１０６ｆ
の出力信号とを受けて、タップダウン指示信号ＴＤＷＮ
を出力するＡＮＤ回路１０６ｉと、立上がり検出回路１
０６ｇの出力信号と立下がり検出回路１０６ｈの出力信
号とを受けて、タップアップ指示信号ＴＵＰを出力する
ＡＮＤ回路１０６ｊを含む。立上がり検出回路１０６
ｅ、および１０６ｇならびに立下がり検出回路１０６ｆ
および１０６ｈは、それぞれワンショットパルス発生回
路またはフリップフロップで構成される。
【０２４０】信号φＢＲＢが立下がりかつ信号φＢＲＡ
が立上がった場合、レジスタＲＢからレジスタＲＡへデ
ータが転送されている。この状態においては、内部クロ
ック信号の位相は遅延段１段速くする必要があり、タッ
プダウン指示信号ＴＤＷＮを活性状態へ駆動する。一
方、信号φＢＲＢが立上がりかつ信号φＢＲＡが立下が
る場合、レジスタＲＡからレジスタＲＢへデータが転送
されており、カウントダウンモード（シフトダウン）の
動作が行なわれている。したがってこの状態において
は、内部クロック信号の遅延時間を１段遅くするため
に、タップアップ指示信号ＴＵＰを活性状態へ駆動す
る。
が立上がった場合、レジスタＲＢからレジスタＲＡへデ
ータが転送されている。この状態においては、内部クロ
ック信号の位相は遅延段１段速くする必要があり、タッ
プダウン指示信号ＴＤＷＮを活性状態へ駆動する。一
方、信号φＢＲＢが立上がりかつ信号φＢＲＡが立下が
る場合、レジスタＲＡからレジスタＲＢへデータが転送
されており、カウントダウンモード（シフトダウン）の
動作が行なわれている。したがってこの状態において
は、内部クロック信号の遅延時間を１段遅くするため
に、タップアップ指示信号ＴＵＰを活性状態へ駆動す
る。
【０２４１】図４８および図４９に示す判定回路の構成
のいずれが用いられてもよい。微調整動作時において、
その微調整範囲を超えて位相修正を行なう必要がある場
合、周波数決定回路において１段遅延時間を大きくまた
は小さくして、再び微調整動作を行なうことができる。
これは、カウンタのキャリー／ボロー動作と同様であ
る。但し、フォワードディレイチェーンおよびバックワ
ードディレイアレイの遅延段が影響を与えるため、各デ
ィレイチェーンの２段の遅延時間の変化が生じる。
のいずれが用いられてもよい。微調整動作時において、
その微調整範囲を超えて位相修正を行なう必要がある場
合、周波数決定回路において１段遅延時間を大きくまた
は小さくして、再び微調整動作を行なうことができる。
これは、カウンタのキャリー／ボロー動作と同様であ
る。但し、フォワードディレイチェーンおよびバックワ
ードディレイアレイの遅延段が影響を与えるため、各デ
ィレイチェーンの２段の遅延時間の変化が生じる。
【０２４２】図５０は、粗調整／微調整切換制御部の構
成を概略的に示す図である。図５０において、粗調整／
微調整切換回路は、入力クロック信号ＣＬＫｉ（または
ｅＣＬＫ）の立上がりに応答してワンショットのパルス
信号を発生するワンショットパルス発生回路１２０と、
内部クロック信号ｉｎｔＣＬＫの立上がりに応答してワ
ンショットのパルス信号を発生するワンショットパルス
発生回路１２１と、ワンショットパルス発生回路１２０
および１２１の出力信号φａおよびφｂを受けるＥＸＯ
Ｒ回路１２２と、周辺電源ノードとノード１２５の間に
接続され、一定の定電流を供給する定電流源１２３と、
ノード１２５と接地ノードの間に接続されかつそのゲー
トにＥＸＯＲ回路１２２の出力信号φｃを受けるｎチャ
ネルＭＯＳトランジスタ１２４と、ノード１２５と接地
ノードの間に接続される容量素子１２６と、ノード１２
５の信号電位を反転してロック検出信号ＤＥＴを出力す
るインバータ１２７を含む。
成を概略的に示す図である。図５０において、粗調整／
微調整切換回路は、入力クロック信号ＣＬＫｉ（または
ｅＣＬＫ）の立上がりに応答してワンショットのパルス
信号を発生するワンショットパルス発生回路１２０と、
内部クロック信号ｉｎｔＣＬＫの立上がりに応答してワ
ンショットのパルス信号を発生するワンショットパルス
発生回路１２１と、ワンショットパルス発生回路１２０
および１２１の出力信号φａおよびφｂを受けるＥＸＯ
Ｒ回路１２２と、周辺電源ノードとノード１２５の間に
接続され、一定の定電流を供給する定電流源１２３と、
ノード１２５と接地ノードの間に接続されかつそのゲー
トにＥＸＯＲ回路１２２の出力信号φｃを受けるｎチャ
ネルＭＯＳトランジスタ１２４と、ノード１２５と接地
ノードの間に接続される容量素子１２６と、ノード１２
５の信号電位を反転してロック検出信号ＤＥＴを出力す
るインバータ１２７を含む。
【０２４３】クロック信号ＣＬＫｉおよびｉｎｔＣＬＫ
は、同期確立時に位相が同期するクロック信号であれば
よい。次に、この図５０に示す粗調整／微調整切換回路
の動作を図５１に示す信号波形図を参照して説明する。
は、同期確立時に位相が同期するクロック信号であれば
よい。次に、この図５０に示す粗調整／微調整切換回路
の動作を図５１に示す信号波形図を参照して説明する。
【０２４４】クロックイネーブル信号ＣＫＥがＨレベル
となり、クロック信号ＣＬＫｉが外部クロック信号ｅＣ
ＬＫに従って生成される。初期状態において、クロック
発生器は位相調整を行なっても、位相のずれた状態で、
内部クロック信号ｉｎｔＣＬＫが生成される。これらの
クロック信号ＣＬＫｉおよびｉｎｔＣＬＫの立上がりに
応答して、それぞれワンショットパルス発生回路１２０
および１２１からワンショットのパルス信号φａおよび
φｂが出力される。位相が同期していない場合には、Ｅ
ＸＯＲ回路１２２の出力信号φｃは、これらのパルス信
号φａおよびφｂに従ってＨレベルとなる。この信号φ
ｃがＨレベルとなると、ＭＯＳトランジスタ１２４が導
通し、ノード１２５を接地電圧レベルへ放電する。この
容量素子１２６を所定電圧以上に充電するのに、クロッ
ク信号ＣＬＫｉの１サイクル期間以上必要とすれば、位
相が同期していない状態においては、ノード１２５は、
ＭＯＳトランジスタ１２４により放電されてＬレベルの
電圧レベルを保持し、検出信号ＤＥＴは、Ｈレベルとな
る。
となり、クロック信号ＣＬＫｉが外部クロック信号ｅＣ
ＬＫに従って生成される。初期状態において、クロック
発生器は位相調整を行なっても、位相のずれた状態で、
内部クロック信号ｉｎｔＣＬＫが生成される。これらの
クロック信号ＣＬＫｉおよびｉｎｔＣＬＫの立上がりに
応答して、それぞれワンショットパルス発生回路１２０
および１２１からワンショットのパルス信号φａおよび
φｂが出力される。位相が同期していない場合には、Ｅ
ＸＯＲ回路１２２の出力信号φｃは、これらのパルス信
号φａおよびφｂに従ってＨレベルとなる。この信号φ
ｃがＨレベルとなると、ＭＯＳトランジスタ１２４が導
通し、ノード１２５を接地電圧レベルへ放電する。この
容量素子１２６を所定電圧以上に充電するのに、クロッ
ク信号ＣＬＫｉの１サイクル期間以上必要とすれば、位
相が同期していない状態においては、ノード１２５は、
ＭＯＳトランジスタ１２４により放電されてＬレベルの
電圧レベルを保持し、検出信号ＤＥＴは、Ｈレベルとな
る。
【０２４５】クロック信号ＣＬＫｉおよびｉｎｔＣＬＫ
の位相が同期すると、ワンショットパルス発生回路１２
０および１２１からのパルス信号φａおよびφｂがほぼ
同じタイミングで形成される（粗調整回路の精度の誤差
は生じる）。ＥＸＯＲ回路１２２の出力信号φｃは、Ｌ
レベルを保持し、ＭＯＳトランジスタ１２４は非導通状
態を維持する。これにより、容量素子１２６は、定電流
源１２３からの充電電流により充電され、ノード１２５
の電圧レベルは、Ｈレベルとなり、インバータ１２７か
らの検出信号ＤＥＴがＬレベルとなる。この検出信号Ｄ
ＥＴがＬレベルとなると、粗調整動作が完了したと判定
される。この検出信号ＤＥＴを、微調整回路へ与えて、
その活性／非活性を調整することにより、粗調整動作を
周波数決定回路において行なった後に、微調整動作を行
なうことができる。この粗調整動作期間中、サンプリン
グトリガ信号ＳＭＰが、クロック信号ＣＬＫｉに同期し
て与えられて、周波数決定回路において粗調整動作が実
行される。
の位相が同期すると、ワンショットパルス発生回路１２
０および１２１からのパルス信号φａおよびφｂがほぼ
同じタイミングで形成される（粗調整回路の精度の誤差
は生じる）。ＥＸＯＲ回路１２２の出力信号φｃは、Ｌ
レベルを保持し、ＭＯＳトランジスタ１２４は非導通状
態を維持する。これにより、容量素子１２６は、定電流
源１２３からの充電電流により充電され、ノード１２５
の電圧レベルは、Ｈレベルとなり、インバータ１２７か
らの検出信号ＤＥＴがＬレベルとなる。この検出信号Ｄ
ＥＴがＬレベルとなると、粗調整動作が完了したと判定
される。この検出信号ＤＥＴを、微調整回路へ与えて、
その活性／非活性を調整することにより、粗調整動作を
周波数決定回路において行なった後に、微調整動作を行
なうことができる。この粗調整動作期間中、サンプリン
グトリガ信号ＳＭＰが、クロック信号ＣＬＫｉに同期し
て与えられて、周波数決定回路において粗調整動作が実
行される。
【０２４６】この図５０に示す検出回路を用いることに
より、周波数決定回路のディレイチェーンの遅延段の精
度で、クロック信号の位相同期が確立したことが判定さ
れ、不必要に、微調整回路を動作させる必要がなく、消
費電流を低減することができる。
より、周波数決定回路のディレイチェーンの遅延段の精
度で、クロック信号の位相同期が確立したことが判定さ
れ、不必要に、微調整回路を動作させる必要がなく、消
費電流を低減することができる。
【０２４７】容量素子１２６の容量値およびＭＯＳトラ
ンジスタ１２４のチャネル抵抗は、この検出回路の位相
検出精度に合わせて適当に定められればよい。
ンジスタ１２４のチャネル抵抗は、この検出回路の位相
検出精度に合わせて適当に定められればよい。
【０２４８】なお、内部クロック信号ｉｎｔＣＬＫが、
データの入出力を行なう入出力バッファ回路へ与えられ
る場合、この粗調整／微調整切換用の信号として、行選
択を指示するアクティブコマンドＡＣＴ印加時に生成さ
れる内部活性化信号φａｃｔが用いられてもよい。アク
ティブコマンドが与えられた後に、データのリード／ラ
イトを示すリード／ライトコマンドが与えられるため、
アクティブコマンド印加時において、微調整動作を開始
するように構成してもよい。
データの入出力を行なう入出力バッファ回路へ与えられ
る場合、この粗調整／微調整切換用の信号として、行選
択を指示するアクティブコマンドＡＣＴ印加時に生成さ
れる内部活性化信号φａｃｔが用いられてもよい。アク
ティブコマンドが与えられた後に、データのリード／ラ
イトを示すリード／ライトコマンドが与えられるため、
アクティブコマンド印加時において、微調整動作を開始
するように構成してもよい。
【０２４９】また、この図５０に示す検出回路は、クロ
ックイネーブル信号ＣＫＥの活性化時に、活性化される
ように構成されてもよい。
ックイネーブル信号ＣＫＥの活性化時に、活性化される
ように構成されてもよい。
【０２５０】図５２は、この発明の実施の形態５の変更
例の構成を示す図である。図５２においては、ＳＭＤを
利用する同期クロック発生回路の構成が一例として示さ
れる。この図５２に示す構成においては、クロック入力
バッファ５０、ダミー遅延回路５１、およびクロックド
ライバ５６が、周辺電源電圧Ｖｃｃｐを動作電源電圧で
受ける。一方、同期動作を行なうフォワードディレイア
レイ５２、ミラーコントロール回路５３、およびバック
ワードディレイアレイ５４は、クロック電源電圧Ｖｃｃ
ｃを、動作電源電圧として受ける。また、クロック入力
バッファ５０、ダミー遅延回路５１、およびクロックド
ライバ５６は、クロックイネーブル信号ＣＫＥに従って
活性／非活性が制御される。このような、ＳＭＤを利用
する回路構成においても、先の、ＤＬＬを利用する回路
と同様、同期回路群に低しきい値電圧のＭＯＳトランジ
スタを利用することができ、高速動作する同期回路部を
生成することができる。また、先のクロック発生器につ
いて説明した効果と同様の効果を得ることができる。こ
のＳＭＤにおいて、図示の構成を粗調整部とし、クロッ
クドライバ５６の入力部に微調整部が設けられ微調整部
の出力信号によりバックワードディレイアレイの出力ク
ロックの遅延が調整されてもよい。
例の構成を示す図である。図５２においては、ＳＭＤを
利用する同期クロック発生回路の構成が一例として示さ
れる。この図５２に示す構成においては、クロック入力
バッファ５０、ダミー遅延回路５１、およびクロックド
ライバ５６が、周辺電源電圧Ｖｃｃｐを動作電源電圧で
受ける。一方、同期動作を行なうフォワードディレイア
レイ５２、ミラーコントロール回路５３、およびバック
ワードディレイアレイ５４は、クロック電源電圧Ｖｃｃ
ｃを、動作電源電圧として受ける。また、クロック入力
バッファ５０、ダミー遅延回路５１、およびクロックド
ライバ５６は、クロックイネーブル信号ＣＫＥに従って
活性／非活性が制御される。このような、ＳＭＤを利用
する回路構成においても、先の、ＤＬＬを利用する回路
と同様、同期回路群に低しきい値電圧のＭＯＳトランジ
スタを利用することができ、高速動作する同期回路部を
生成することができる。また、先のクロック発生器につ
いて説明した効果と同様の効果を得ることができる。こ
のＳＭＤにおいて、図示の構成を粗調整部とし、クロッ
クドライバ５６の入力部に微調整部が設けられ微調整部
の出力信号によりバックワードディレイアレイの出力ク
ロックの遅延が調整されてもよい。
【０２５１】以上のように、この発明の実施の形態５に
従えば、クロック発生器を粗調整を行なう回路と微調整
を行なう回路とで構成しているため、粗調整回路の遅延
回路段数を低減することができる。また、微調整回路の
遅延時間を、粗調整回路の遅延段１段分の遅延時間に相
当させ、微調整回路の調整範囲を超えた場合には、粗調
整回路の遅延段を１段シフトするように構成しているた
め、高精度でかつ高速に、内部クロック信号を外部クロ
ック信号に位相同期させることができる。
従えば、クロック発生器を粗調整を行なう回路と微調整
を行なう回路とで構成しているため、粗調整回路の遅延
回路段数を低減することができる。また、微調整回路の
遅延時間を、粗調整回路の遅延段１段分の遅延時間に相
当させ、微調整回路の調整範囲を超えた場合には、粗調
整回路の遅延段を１段シフトするように構成しているた
め、高精度でかつ高速に、内部クロック信号を外部クロ
ック信号に位相同期させることができる。
【０２５２】また、微調整回路を、内部クロック信号が
生成される回路作用点と、クロック入力ノードとの間の
中間位置に配置しているため、容易に、かつ高速に、内
部クロック信号と外部クロック信号との位相を同期させ
ることができる。
生成される回路作用点と、クロック入力ノードとの間の
中間位置に配置しているため、容易に、かつ高速に、内
部クロック信号と外部クロック信号との位相を同期させ
ることができる。
【０２５３】また、信号の同期を行なう部分に対しての
みクロック用電源電圧を動作電源電圧として印加し、他
のバッファ回路部分は、周辺電源電圧を印加するように
構成しているため、同期回路部分に低しきい値電圧のＭ
ＯＳトランジスタを利用することができ、高速のクロッ
ク信号に対しても、確実に、位相同期した内部クロック
信号を生成することができる。また、バッファ回路にお
いては、高しきい値電圧のＭＯＳトランジスタを構成要
素として利用することにより、パワーダウンモード時ま
たはスタンバイモード時における消費電流を低減するこ
とができる。また、これらのバッファ回路群を、クロッ
クイネーブル信号に応答して活性／非活性化することに
より、パワーダウンモード時（スタンバイモード時）に
おいて、同期回路部分の不安定な電位（ノイズなどの処
理）に従って動作するのを防止することができ、不必要
に、電流が消費されるのを防止することができ、また回
路の誤動作を防止することができる。
みクロック用電源電圧を動作電源電圧として印加し、他
のバッファ回路部分は、周辺電源電圧を印加するように
構成しているため、同期回路部分に低しきい値電圧のＭ
ＯＳトランジスタを利用することができ、高速のクロッ
ク信号に対しても、確実に、位相同期した内部クロック
信号を生成することができる。また、バッファ回路にお
いては、高しきい値電圧のＭＯＳトランジスタを構成要
素として利用することにより、パワーダウンモード時ま
たはスタンバイモード時における消費電流を低減するこ
とができる。また、これらのバッファ回路群を、クロッ
クイネーブル信号に応答して活性／非活性化することに
より、パワーダウンモード時（スタンバイモード時）に
おいて、同期回路部分の不安定な電位（ノイズなどの処
理）に従って動作するのを防止することができ、不必要
に、電流が消費されるのを防止することができ、また回
路の誤動作を防止することができる。
【０２５４】［実施の形態６］図５３は、この発明の実
施の形態６に従う同期型半導体記憶装置の要部の構成を
示す図である。図５３においては、クロック電源回路１
１ａおよびクロック再生回路３０に対し、基板電圧制御
回路１３０が設けられる。この基板電圧制御回路１３０
は、クロックイネーブル信号ＣＫＥに従って、これらの
クロック電源回路１１ａおよびクロック再生回路３０の
構成要素であるＭＯＳトランジスタの基板バイアス電圧
Ｖｓｕｂの電圧レベルを変更する。すなわち、クロック
イネーブル信号ＣＫＥが非活性状態にあり、この同期型
半導体記憶装置がパワーダウンモードまたはスタンバイ
モードにある状態においては、クロック電源回路１１ａ
およびクロック再生回路３０に含まれるＭＯＳトランジ
スタの基板バイアスを深くし、サブスレッショルドリー
ク電流を低減する。一方、クロックイネーブル信号ＣＫ
Ｅの活性化時においては、基板電圧制御回路１３０は、
これらのクロック電源回路１１ａおよびクロック再生回
路３０に含まれるＭＯＳトランジスタの基板バイアスを
浅くし、高速動作を可能にする。
施の形態６に従う同期型半導体記憶装置の要部の構成を
示す図である。図５３においては、クロック電源回路１
１ａおよびクロック再生回路３０に対し、基板電圧制御
回路１３０が設けられる。この基板電圧制御回路１３０
は、クロックイネーブル信号ＣＫＥに従って、これらの
クロック電源回路１１ａおよびクロック再生回路３０の
構成要素であるＭＯＳトランジスタの基板バイアス電圧
Ｖｓｕｂの電圧レベルを変更する。すなわち、クロック
イネーブル信号ＣＫＥが非活性状態にあり、この同期型
半導体記憶装置がパワーダウンモードまたはスタンバイ
モードにある状態においては、クロック電源回路１１ａ
およびクロック再生回路３０に含まれるＭＯＳトランジ
スタの基板バイアスを深くし、サブスレッショルドリー
ク電流を低減する。一方、クロックイネーブル信号ＣＫ
Ｅの活性化時においては、基板電圧制御回路１３０は、
これらのクロック電源回路１１ａおよびクロック再生回
路３０に含まれるＭＯＳトランジスタの基板バイアスを
浅くし、高速動作を可能にする。
【０２５５】図５４は、基板電圧制御回路１３０の構成
を概略的に示す図である。図５４においては、クロック
電源回路１１ａおよびクロック再生回路３０に含まれる
バッファ回路の部分に対して基板電圧ＶＰＳおよびＶＮ
Ｓを生成する回路部分を示す。
を概略的に示す図である。図５４においては、クロック
電源回路１１ａおよびクロック再生回路３０に含まれる
バッファ回路の部分に対して基板電圧ＶＰＳおよびＶＮ
Ｓを生成する回路部分を示す。
【０２５６】図５４において、基板電圧制御回路１３０
は、基板バイアス電圧Ｖｐ１を生成する基板バイアス発
生回路１３０ａと、基板バイアス電圧Ｖｐ２を生成する
基板バイアス発生回路１３０ｂと、基板バイアス電圧Ｖ
ｎ１を生成する基板バイアス発生回路１３０ｃと、基板
バイアス電圧Ｖｎ２を生成する基板バイアス発生回路１
３０ｄと、クロックイネーブル信号ＣＫＥに従って、基
板バイアス電圧Ｖｐ１およびＶｐ２の一方を選択してＰ
−ＭＯＳトランジスタ基板領域へ印加される基板電圧Ｖ
ＰＳを生成する切換回路１３０ｅと、クロックイネーブ
ル信号ＣＫＥに従って、基板バイアス電圧Ｖｎ１および
Ｖｎ２の一方を選択してｎチャネルＭＯＳトランジスタ
の基板領域へ印加される基板電圧ＶＮＳを出力する切換
回路１３０ｆを含む。
は、基板バイアス電圧Ｖｐ１を生成する基板バイアス発
生回路１３０ａと、基板バイアス電圧Ｖｐ２を生成する
基板バイアス発生回路１３０ｂと、基板バイアス電圧Ｖ
ｎ１を生成する基板バイアス発生回路１３０ｃと、基板
バイアス電圧Ｖｎ２を生成する基板バイアス発生回路１
３０ｄと、クロックイネーブル信号ＣＫＥに従って、基
板バイアス電圧Ｖｐ１およびＶｐ２の一方を選択してＰ
−ＭＯＳトランジスタ基板領域へ印加される基板電圧Ｖ
ＰＳを生成する切換回路１３０ｅと、クロックイネーブ
ル信号ＣＫＥに従って、基板バイアス電圧Ｖｎ１および
Ｖｎ２の一方を選択してｎチャネルＭＯＳトランジスタ
の基板領域へ印加される基板電圧ＶＮＳを出力する切換
回路１３０ｆを含む。
【０２５７】図５４において、クロック電源回路１１ａ
およびクロック再生回路３０に含まれるバッファ回路を
代表的に回路１３５で示す。この回路１３５は、ｐチャ
ネルＭＯＳトランジスタＰＱおよびｎチャネルＭＯＳト
ランジスタＮＱを含む。ＭＯＳトランジスタＰＱは、切
換回路１３０ｅからの基板電圧ＶＰＳをそのＮ型基板領
域（ウェルまたは半導体層）に受ける。ｎチャネルＭＯ
ＳトランジスタＮＱは、切換回路１３０ｆからの基板電
圧ＶＮＳをそのＰ型基板領域（ウェル領域または半導体
層）に受ける。次に、図５４に示す基板電圧制御回路１
３０の動作を図５５に示す信号波形図を参照して説明す
る。
およびクロック再生回路３０に含まれるバッファ回路を
代表的に回路１３５で示す。この回路１３５は、ｐチャ
ネルＭＯＳトランジスタＰＱおよびｎチャネルＭＯＳト
ランジスタＮＱを含む。ＭＯＳトランジスタＰＱは、切
換回路１３０ｅからの基板電圧ＶＰＳをそのＮ型基板領
域（ウェルまたは半導体層）に受ける。ｎチャネルＭＯ
ＳトランジスタＮＱは、切換回路１３０ｆからの基板電
圧ＶＮＳをそのＰ型基板領域（ウェル領域または半導体
層）に受ける。次に、図５４に示す基板電圧制御回路１
３０の動作を図５５に示す信号波形図を参照して説明す
る。
【０２５８】ここで、基板バイアス電圧Ｖｐ１よりも基
板バイアス電圧Ｖｐ２が高く、また基板バイアス電圧Ｖ
ｎ１は、基板バイアス電圧Ｖｎ２よりも高い状態を考え
る。基板バイアス電圧Ｖｎ１およびＶｎ２は、負電圧で
ある。
板バイアス電圧Ｖｐ２が高く、また基板バイアス電圧Ｖ
ｎ１は、基板バイアス電圧Ｖｎ２よりも高い状態を考え
る。基板バイアス電圧Ｖｎ１およびＶｎ２は、負電圧で
ある。
【０２５９】クロックイネーブル信号ＣＫＥがＨレベル
の活性状態のときには、切換回路１３０ｅは、基板バイ
アス発生回路１３０ａからの基板バイアス電圧Ｖｐ１を
選択して基板電圧ＶＰＳとして出力する。また、切換回
路１３０ｆは、このクロックイネーブル信号ＣＫＥのＨ
レベルに応答して、基板バイアス発生回路１３０ｃから
の基板バイアス電圧Ｖｎ１を選択して、基板電圧ＶＮＳ
を出力する。この状態においては、回路１３５に含まれ
るＭＯＳトランジスタＮＱおよびＰＱが、それぞれ所定
のしきい値電圧を持って動作する。
の活性状態のときには、切換回路１３０ｅは、基板バイ
アス発生回路１３０ａからの基板バイアス電圧Ｖｐ１を
選択して基板電圧ＶＰＳとして出力する。また、切換回
路１３０ｆは、このクロックイネーブル信号ＣＫＥのＨ
レベルに応答して、基板バイアス発生回路１３０ｃから
の基板バイアス電圧Ｖｎ１を選択して、基板電圧ＶＮＳ
を出力する。この状態においては、回路１３５に含まれ
るＭＯＳトランジスタＮＱおよびＰＱが、それぞれ所定
のしきい値電圧を持って動作する。
【０２６０】クロックイネーブル信号ＣＫＥがＬレベル
の非活性状態とされると、パワーダウンモードに入り、
切換回路１３０ｅは基板バイアス発生回路１３０ｂから
の基板バイアス電圧Ｖｐ２を選択して基板電圧ＶＰＳを
生成し、一方、切換回路１３０ｆは、基板バイアス発生
回路１３０ｄからの基板バイアス電圧Ｖｎ２を選択して
基板電圧ＶＮＳを出力する。この状態においては、基板
電圧ＶＰＳが、その絶対値が大きくなり、ＭＯＳトラン
ジスタＰＱのしきい値電圧の絶対値が大きくなる。同
様、基板電圧ＶＮＳも、その絶対値が大きくなるため、
ＭＯＳトランジスタＮＱのしきい値電圧も大きくなる。
このＭＯＳトランジスタＰＱおよびＮＱは、しきい値電
圧の絶対値が大きくなり、リーク電流（サブスレッショ
ルドリーク電流）を低減する。この回路１３５の電源ノ
ードへは、外部電源電圧ＶＤＤまたは、周辺電源電圧Ｖ
ｃｃｐが与えられているため、このリーク電流を低減す
ることができ、パワーダウンモード時（またはスタンバ
イモード時）における消費電流を低減することができ
る。図５６（Ａ）は、図５４に示す切換回路１３０ｅの
構成の一例を示す図である。図５６（Ａ）において、切
換回路１３０ｅは、補のクロックイネーブル信号／ＣＫ
Ｅに応答して基板バイアス電圧Ｖｐ１を選択的に伝達す
るｐチャネルＭＯＳトランジスタで構成されるトランス
ファーゲート１３０ｅａと、クロックイネーブル信号Ｃ
ＫＥに応答して選択的に基板バイアス電圧Ｖｐ２を伝達
するｐチャネルＭＯＳトランジスタで構成されるトラン
スファーゲート１３０ｅｂを含む。基板バイアス電圧Ｖ
ｐ１およびＶｐ２は、電源電圧（外部電源電圧または周
辺電源電圧）以上の電圧レベルであり、したがってクロ
ックイネーブル信号ＣＫＥおよび／ＣＫＥの振幅が、接
地電圧（０Ｖ）と基板バイアス電圧Ｖｐ２の間となるよ
うレベル変換が行なわれる。クロックイネーブル信号Ｃ
ＫＥがＨレベルのときには、トランスファーゲート１３
０ｅａが導通し、基板電圧ＶＰＳとして基板バイアス電
圧Ｖｐ１が選択される。一方、クロックイネーブル信号
ＣＫＥがＬレベルのときには、トランスファーゲート１
３０ｅｂが導通し、基板電圧ＶＰＳとして基板バイアス
電圧Ｖｐ２が選択される。
の非活性状態とされると、パワーダウンモードに入り、
切換回路１３０ｅは基板バイアス発生回路１３０ｂから
の基板バイアス電圧Ｖｐ２を選択して基板電圧ＶＰＳを
生成し、一方、切換回路１３０ｆは、基板バイアス発生
回路１３０ｄからの基板バイアス電圧Ｖｎ２を選択して
基板電圧ＶＮＳを出力する。この状態においては、基板
電圧ＶＰＳが、その絶対値が大きくなり、ＭＯＳトラン
ジスタＰＱのしきい値電圧の絶対値が大きくなる。同
様、基板電圧ＶＮＳも、その絶対値が大きくなるため、
ＭＯＳトランジスタＮＱのしきい値電圧も大きくなる。
このＭＯＳトランジスタＰＱおよびＮＱは、しきい値電
圧の絶対値が大きくなり、リーク電流（サブスレッショ
ルドリーク電流）を低減する。この回路１３５の電源ノ
ードへは、外部電源電圧ＶＤＤまたは、周辺電源電圧Ｖ
ｃｃｐが与えられているため、このリーク電流を低減す
ることができ、パワーダウンモード時（またはスタンバ
イモード時）における消費電流を低減することができ
る。図５６（Ａ）は、図５４に示す切換回路１３０ｅの
構成の一例を示す図である。図５６（Ａ）において、切
換回路１３０ｅは、補のクロックイネーブル信号／ＣＫ
Ｅに応答して基板バイアス電圧Ｖｐ１を選択的に伝達す
るｐチャネルＭＯＳトランジスタで構成されるトランス
ファーゲート１３０ｅａと、クロックイネーブル信号Ｃ
ＫＥに応答して選択的に基板バイアス電圧Ｖｐ２を伝達
するｐチャネルＭＯＳトランジスタで構成されるトラン
スファーゲート１３０ｅｂを含む。基板バイアス電圧Ｖ
ｐ１およびＶｐ２は、電源電圧（外部電源電圧または周
辺電源電圧）以上の電圧レベルであり、したがってクロ
ックイネーブル信号ＣＫＥおよび／ＣＫＥの振幅が、接
地電圧（０Ｖ）と基板バイアス電圧Ｖｐ２の間となるよ
うレベル変換が行なわれる。クロックイネーブル信号Ｃ
ＫＥがＨレベルのときには、トランスファーゲート１３
０ｅａが導通し、基板電圧ＶＰＳとして基板バイアス電
圧Ｖｐ１が選択される。一方、クロックイネーブル信号
ＣＫＥがＬレベルのときには、トランスファーゲート１
３０ｅｂが導通し、基板電圧ＶＰＳとして基板バイアス
電圧Ｖｐ２が選択される。
【０２６１】図５６（Ｂ）は、図５４に示す切換回路１
３０ｆの構成の一例を示す図である。図５６（Ｂ）にお
いて、切換回路１３０ｆは、クロックイネーブル信号Ｃ
ＫＥに応答して選択的に基板バイアス電圧Ｖｎ１を伝達
するｎチャネルＭＯＳトランジスタで構成されるトラン
スファーゲート１３０ｆａと、補のクロックイネーブル
信号／ＣＫＥに応答して選択的に導通し、基板バイアス
電圧Ｖｎ２を伝達するｎチャネルＭＯＳトランジスタで
構成されるトランスファーゲート１３０ｆｂを含む。こ
の基板バイアス電圧Ｖｎ１およびＶｎ２は、負電圧であ
り、クロックイネーブル信号ＣＫＥおよび／ＣＫＥは、
電圧Ｖｎ２と電源電圧Ｖｃｃの間で変化するようにレベ
ル変換される。この電源電圧Ｖｃｃは、周辺電源電圧Ｖ
ｃｃｐまたは外部電源電圧ＶＤＤである。
３０ｆの構成の一例を示す図である。図５６（Ｂ）にお
いて、切換回路１３０ｆは、クロックイネーブル信号Ｃ
ＫＥに応答して選択的に基板バイアス電圧Ｖｎ１を伝達
するｎチャネルＭＯＳトランジスタで構成されるトラン
スファーゲート１３０ｆａと、補のクロックイネーブル
信号／ＣＫＥに応答して選択的に導通し、基板バイアス
電圧Ｖｎ２を伝達するｎチャネルＭＯＳトランジスタで
構成されるトランスファーゲート１３０ｆｂを含む。こ
の基板バイアス電圧Ｖｎ１およびＶｎ２は、負電圧であ
り、クロックイネーブル信号ＣＫＥおよび／ＣＫＥは、
電圧Ｖｎ２と電源電圧Ｖｃｃの間で変化するようにレベ
ル変換される。この電源電圧Ｖｃｃは、周辺電源電圧Ｖ
ｃｃｐまたは外部電源電圧ＶＤＤである。
【０２６２】この図５６（Ｂ）に示す切換回路１３０ｆ
において、クロックイネーブル信号ＣＫＥがＨレベルの
ときには、トランスファーゲート１３０ｆａが導通し、
基板電圧ＶＮＳとして、基板バイアス電圧Ｖｎ１が選択
される。クロックイネーブル信号ＣＫＥがＬレベルのと
き（負電圧Ｖｎ２の電圧レベル）のときには、トランス
ファーゲート１３０ｆｂが導通し、基板電圧ＶＮＳとし
て、基板バイアス電圧Ｖｎ２が選択される。
において、クロックイネーブル信号ＣＫＥがＨレベルの
ときには、トランスファーゲート１３０ｆａが導通し、
基板電圧ＶＮＳとして、基板バイアス電圧Ｖｎ１が選択
される。クロックイネーブル信号ＣＫＥがＬレベルのと
き（負電圧Ｖｎ２の電圧レベル）のときには、トランス
ファーゲート１３０ｆｂが導通し、基板電圧ＶＮＳとし
て、基板バイアス電圧Ｖｎ２が選択される。
【０２６３】クロックイネーブル信号ＣＫＥおよび／Ｃ
ＫＥのレベル変換は、通常の、ラッチ型のレベル変換回
路を用いて行なわれる。
ＫＥのレベル変換は、通常の、ラッチ型のレベル変換回
路を用いて行なわれる。
【０２６４】図５７は、図５３に示す基板電圧制御回路
の同期回路部分に対する構成を概略的に示す図である。
図５７において、基板電圧制御回路１３０は、基板バイ
アス電圧Ｖｎ３を生成する基板バイアス発生回路１３０
ｇと、基板バイアス電圧Ｖｎ４を生成する基板バイアス
発生回路１３０ｈと、クロックイネーブル信号ＣＫＥに
従って基板バイアス電圧Ｖｎ３およびＶｎ４の一方を基
板電圧ＶＮＳとして出力する切換回路１３０ｉを含む。
図５７において、この同期化回路（ディレイチェーンお
よびタップチェーン）に含まれる回路１３７を代表的に
示す。この回路１３７は、ＣＭＯＳインバータで構成さ
れ、ｐチャネルＭＯＳトランジスタＰＱａおよびｎチャ
ネルＭＯＳトランジスタＮＱａを含む。切換回路１３０
ｉからの基板電圧ＶＮＳａが、ｎチャネルＭＯＳトラン
ジスタＮＱａの基板領域へ印加される。ｐチャネルＭＯ
ＳトランジスタＰＱａの基板領域へは、一定の基板バイ
アス電圧ＶＰＳａが与えられる。ｐチャネルＭＯＳトラ
ンジスタＰＱａのソースは、クロック電源電圧Ｖｃｃｃ
を受ける。ＭＯＳトランジスタＰＱａおよびＮＱａは、
低しきい値電圧のＭＯＳトランジスタであり、クロック
イネーブル信号ＣＫＥの活性化時おいては、高速で動作
する。この状態において、切換回路１３０ｉは、基板バ
イアス発生回路１３０ｇからの基板バイアス電圧Ｖｎ３
を選択して基板電圧ＶＮＳａとして与える。
の同期回路部分に対する構成を概略的に示す図である。
図５７において、基板電圧制御回路１３０は、基板バイ
アス電圧Ｖｎ３を生成する基板バイアス発生回路１３０
ｇと、基板バイアス電圧Ｖｎ４を生成する基板バイアス
発生回路１３０ｈと、クロックイネーブル信号ＣＫＥに
従って基板バイアス電圧Ｖｎ３およびＶｎ４の一方を基
板電圧ＶＮＳとして出力する切換回路１３０ｉを含む。
図５７において、この同期化回路（ディレイチェーンお
よびタップチェーン）に含まれる回路１３７を代表的に
示す。この回路１３７は、ＣＭＯＳインバータで構成さ
れ、ｐチャネルＭＯＳトランジスタＰＱａおよびｎチャ
ネルＭＯＳトランジスタＮＱａを含む。切換回路１３０
ｉからの基板電圧ＶＮＳａが、ｎチャネルＭＯＳトラン
ジスタＮＱａの基板領域へ印加される。ｐチャネルＭＯ
ＳトランジスタＰＱａの基板領域へは、一定の基板バイ
アス電圧ＶＰＳａが与えられる。ｐチャネルＭＯＳトラ
ンジスタＰＱａのソースは、クロック電源電圧Ｖｃｃｃ
を受ける。ＭＯＳトランジスタＰＱａおよびＮＱａは、
低しきい値電圧のＭＯＳトランジスタであり、クロック
イネーブル信号ＣＫＥの活性化時おいては、高速で動作
する。この状態において、切換回路１３０ｉは、基板バ
イアス発生回路１３０ｇからの基板バイアス電圧Ｖｎ３
を選択して基板電圧ＶＮＳａとして与える。
【０２６５】クロックイネーブル信号ＣＫＥがＬレベル
の非活性状態のときには、切換回路１３０ｉが、基板バ
イアス発生回路１３０ｈからの基板バイアス電圧Ｖｎ４
を選択して、ＭＯＳトランジスタＮＱａの基板領域へ基
板電圧ＶＮＳａとして与える。この状態において、ＭＯ
ＳトランジスタＮＱａのしきい値電圧が大きくなり、そ
のリーク電流が抑制される。クロックイネーブル信号Ｃ
ＫＥの非活性化時においては、電源電圧Ｖｃｃｃが、接
地電圧レベルへ放電される。ＭＯＳトランジスタＰＱａ
を低しきい値電圧状態に保持しておくことにより、この
電源電圧ＶｃｃｃをＭＯＳトランジスタＰＱａを介して
放電させ、高速で、クロック電源電圧Ｖｃｃｃを、接地
電圧レベルへ放電する。一方、ＭＯＳトランジスタＮＱ
ａは、その信号ノードが、不安定な電圧レベルとなるた
め、この不安定な電圧レベル（ノイズなどの影響によ
る）の放電による。消費電流増加または誤動作を抑制す
る。
の非活性状態のときには、切換回路１３０ｉが、基板バ
イアス発生回路１３０ｈからの基板バイアス電圧Ｖｎ４
を選択して、ＭＯＳトランジスタＮＱａの基板領域へ基
板電圧ＶＮＳａとして与える。この状態において、ＭＯ
ＳトランジスタＮＱａのしきい値電圧が大きくなり、そ
のリーク電流が抑制される。クロックイネーブル信号Ｃ
ＫＥの非活性化時においては、電源電圧Ｖｃｃｃが、接
地電圧レベルへ放電される。ＭＯＳトランジスタＰＱａ
を低しきい値電圧状態に保持しておくことにより、この
電源電圧ＶｃｃｃをＭＯＳトランジスタＰＱａを介して
放電させ、高速で、クロック電源電圧Ｖｃｃｃを、接地
電圧レベルへ放電する。一方、ＭＯＳトランジスタＮＱ
ａは、その信号ノードが、不安定な電圧レベルとなるた
め、この不安定な電圧レベル（ノイズなどの影響によ
る）の放電による。消費電流増加または誤動作を抑制す
る。
【０２６６】切換回路１３０ｉとしては、先の図５６
（Ｂ）に示す構成と同様の構成を利用することができ
る。また、基板バイアス発生回路１３０ａ〜１３０ｄお
よび１３０ｇおよび１３０ｈは、通常の、キャパシタの
チャージャポンプ動作を利用する回路で構成される。ク
ロックイネーブル信号ＣＫＥの活性／非活性に従って基
板バイアス発生回路１３０ａ〜１３０ｄおよび１３０ｇ
および１３０ｈが、選択的に活性化される構成が用いら
れてもよい。
（Ｂ）に示す構成と同様の構成を利用することができ
る。また、基板バイアス発生回路１３０ａ〜１３０ｄお
よび１３０ｇおよび１３０ｈは、通常の、キャパシタの
チャージャポンプ動作を利用する回路で構成される。ク
ロックイネーブル信号ＣＫＥの活性／非活性に従って基
板バイアス発生回路１３０ａ〜１３０ｄおよび１３０ｇ
および１３０ｈが、選択的に活性化される構成が用いら
れてもよい。
【０２６７】また、この回路１３７において、ＭＯＳト
ランジスタＰＱａのバックゲート（基板領域）は、クロ
ック電源電圧Ｖｃｃｃを受けるように結合されてもよ
い。
ランジスタＰＱａのバックゲート（基板領域）は、クロ
ック電源電圧Ｖｃｃｃを受けるように結合されてもよ
い。
【０２６８】図５８は、基板電圧ＶＮＳを受ける部分の
概略断面構造を示す図である。図５８において、Ｐウェ
ル１４０内に、Ｎ型埋込層１４１ａが形成される。この
Ｎ型埋込層１４１ａの端部に、さらにこのＮ型埋込層１
４１ａよりも浅いＮ型埋込層１４１ｂが形成される。Ｎ
型埋込層１４１ｂと離れてかつほぼ実質的に同じ深さ
に、Ｎ型埋込層１４１ｃが形成される。
概略断面構造を示す図である。図５８において、Ｐウェ
ル１４０内に、Ｎ型埋込層１４１ａが形成される。この
Ｎ型埋込層１４１ａの端部に、さらにこのＮ型埋込層１
４１ａよりも浅いＮ型埋込層１４１ｂが形成される。Ｎ
型埋込層１４１ｂと離れてかつほぼ実質的に同じ深さ
に、Ｎ型埋込層１４１ｃが形成される。
【０２６９】Ｎ型埋込層１４１ａ上にはＰウェル１４２
ａが形成され、Ｎ型埋込層１４１ｃ上には、Ｐウェル１
４２ｂおよび１４２ｃが形成される。Ｐウェル１４２ａ
表面には、高濃度Ｐ型不純物領域１４３ａが形成され、
Ｐウェル１４２ａに、基板電圧ＶＮＳ１が印加される。
Ｐウェル１４２ｂ表面には、Ｐ＋型不純物領域１４３ｂ
が形成され、基板電圧ＶＮＳ２がその不純物領域１４３
ｂを介してＰウェル１４２ｂへ印加される。Ｐウェル１
４２ｃ表面には、高濃度Ｐ（ｐ＋）型不純物領域１４３
ｃが形成され、基板電圧ＶＮＳ３が、この不純物領域１
４３ｃを介してＰウェル１４２ｃへ印加される。
ａが形成され、Ｎ型埋込層１４１ｃ上には、Ｐウェル１
４２ｂおよび１４２ｃが形成される。Ｐウェル１４２ａ
表面には、高濃度Ｐ型不純物領域１４３ａが形成され、
Ｐウェル１４２ａに、基板電圧ＶＮＳ１が印加される。
Ｐウェル１４２ｂ表面には、Ｐ＋型不純物領域１４３ｂ
が形成され、基板電圧ＶＮＳ２がその不純物領域１４３
ｂを介してＰウェル１４２ｂへ印加される。Ｐウェル１
４２ｃ表面には、高濃度Ｐ（ｐ＋）型不純物領域１４３
ｃが形成され、基板電圧ＶＮＳ３が、この不純物領域１
４３ｃを介してＰウェル１４２ｃへ印加される。
【０２７０】Ｐウェル１４２ａ表面には、互いに間をお
いて、高濃度Ｎ（ｎ＋）型不純物領域１４４ａおよび１
４４ｂが形成され、また、高濃度Ｎ型不純物領域１４４
ｃおよび１４４ｄが、互いに間をおいて形成される。不
純物領域１４４ｂおよび１４４ｃの間には、溝掘り分離
領域１４５ａが形成される。不純物領域１４４ａおよび
１４４ｂの間のチャネル領域上にゲート電極層１４６ａ
が形成され、不純物領域１４４ｃおよび１４４ｂの間の
チャネル領域上にゲート電極層１４６ｂが形成される。
溝掘り分離領域１４５ａは、Ｎ型埋込層１４１ａには到
達していない。したがって、このＰウェル１４２ａに形
成されるｎチャネルＭＯＳトランジスタは、同じ基板電
圧ＶＮＳ１をその基板領域に受ける。その溝掘り分離領
域１４５ａは、不純物領域１４４ｂおよび１４４ｃを分
離し、これらの隣接トランジスタ素子を分離する。
いて、高濃度Ｎ（ｎ＋）型不純物領域１４４ａおよび１
４４ｂが形成され、また、高濃度Ｎ型不純物領域１４４
ｃおよび１４４ｄが、互いに間をおいて形成される。不
純物領域１４４ｂおよび１４４ｃの間には、溝掘り分離
領域１４５ａが形成される。不純物領域１４４ａおよび
１４４ｂの間のチャネル領域上にゲート電極層１４６ａ
が形成され、不純物領域１４４ｃおよび１４４ｂの間の
チャネル領域上にゲート電極層１４６ｂが形成される。
溝掘り分離領域１４５ａは、Ｎ型埋込層１４１ａには到
達していない。したがって、このＰウェル１４２ａに形
成されるｎチャネルＭＯＳトランジスタは、同じ基板電
圧ＶＮＳ１をその基板領域に受ける。その溝掘り分離領
域１４５ａは、不純物領域１４４ｂおよび１４４ｃを分
離し、これらの隣接トランジスタ素子を分離する。
【０２７１】Ｐウェル１４２ａおよび１４２ｂの間に
は、Ｎ型埋込層１４１ｂおよび１４１ｃに到達する溝掘
り分離領域１４５ｂが形成される。Ｐウェル１４２ｂ表
面には、互いに間をおいて高濃度Ｎ型不純物領域１４４
ｅおよび１４４ｆが形成される。これらの不純物領域１
４４ｅおよび１４４ｆの間のチャネル領域上にゲート電
極層１４６ｃが形成される。Ｐウェル１４２ｃ表面に
は、高濃度Ｎ型不純物領域１４４ｇおよび１４４ｈが形
成される。これらの不純物領域１４４ｇおよび１４４ｈ
の間のチャネル領域上に、ゲート電極層１４６ｄが形成
される。Ｐウェル１４２ｂおよび１４２ｃの間には、Ｎ
型埋込層１４１ｃに到達する溝掘り分離領域１４５ｃが
形成される。これにより、Ｐウェル１４２ｂおよび１４
２ｃにそれぞれ形成されるｎ型ＭＯＳトランジスタは互
いに分離される。また、Ｐウェル１４２ｂおよび１４２
ｃが分離されるため、これらのＰウェル１４２ｂおよび
１４２ｃの基板電圧ＶＮＳ２およびＶＮＳ３を互いに独
立に最適値に設定することができる。
は、Ｎ型埋込層１４１ｂおよび１４１ｃに到達する溝掘
り分離領域１４５ｂが形成される。Ｐウェル１４２ｂ表
面には、互いに間をおいて高濃度Ｎ型不純物領域１４４
ｅおよび１４４ｆが形成される。これらの不純物領域１
４４ｅおよび１４４ｆの間のチャネル領域上にゲート電
極層１４６ｃが形成される。Ｐウェル１４２ｃ表面に
は、高濃度Ｎ型不純物領域１４４ｇおよび１４４ｈが形
成される。これらの不純物領域１４４ｇおよび１４４ｈ
の間のチャネル領域上に、ゲート電極層１４６ｄが形成
される。Ｐウェル１４２ｂおよび１４２ｃの間には、Ｎ
型埋込層１４１ｃに到達する溝掘り分離領域１４５ｃが
形成される。これにより、Ｐウェル１４２ｂおよび１４
２ｃにそれぞれ形成されるｎ型ＭＯＳトランジスタは互
いに分離される。また、Ｐウェル１４２ｂおよび１４２
ｃが分離されるため、これらのＰウェル１４２ｂおよび
１４２ｃの基板電圧ＶＮＳ２およびＶＮＳ３を互いに独
立に最適値に設定することができる。
【０２７２】Ｐウェル１４２ｃに隣接して、Ｎ型埋込層
１４１ｃに到達する溝掘り分離領域１４５ｄが形成され
る。Ｐウェル１４０の、溝掘り分離領域１４５ｄおよび
１４５ｅの間の表面に、高濃度Ｎ型不純物領域１４４ｉ
および１４４ｊが形成される。これらの不純物領域１４
４ｉおよび１４４ｊの間のチャネル領域上にゲート電極
層１４６ｅが形成される。このＰウェル１４０は、ま
た、図示しない部分において、適当なバイアス電圧が印
加される。
１４１ｃに到達する溝掘り分離領域１４５ｄが形成され
る。Ｐウェル１４０の、溝掘り分離領域１４５ｄおよび
１４５ｅの間の表面に、高濃度Ｎ型不純物領域１４４ｉ
および１４４ｊが形成される。これらの不純物領域１４
４ｉおよび１４４ｊの間のチャネル領域上にゲート電極
層１４６ｅが形成される。このＰウェル１４０は、ま
た、図示しない部分において、適当なバイアス電圧が印
加される。
【０２７３】溝掘り分離領域１４５ａ〜１４５ｂは、実
質的に同じ深さを有する。Ｎ型埋込層１４１ａとＮ型埋
込層１４１ｂおよび１４１ｃの深さを異ならせることに
より、Ｐウェル１４２ａ内に形成される複数のｎチャネ
ルＭＯＳトランジスタに対し基板領域を共通化でき、共
通の基板電圧ＶＮＳ１を与えることができる。一方、Ｐ
ウェル１４２ｂおよび１４２ｃは、溝掘り分離領域１４
５ｃおよびＮ型埋込層１４１ｃにより互いに分離される
ため、基板電圧ＶＮＳ２およびＶＮＳ３を互いに独立に
設定することができる。したがって、このＰウェル１４
２ｂおよび１４２ｃにおいてＭＯＳトランジスタ単位で
基板電圧を設定することができる。
質的に同じ深さを有する。Ｎ型埋込層１４１ａとＮ型埋
込層１４１ｂおよび１４１ｃの深さを異ならせることに
より、Ｐウェル１４２ａ内に形成される複数のｎチャネ
ルＭＯＳトランジスタに対し基板領域を共通化でき、共
通の基板電圧ＶＮＳ１を与えることができる。一方、Ｐ
ウェル１４２ｂおよび１４２ｃは、溝掘り分離領域１４
５ｃおよびＮ型埋込層１４１ｃにより互いに分離される
ため、基板電圧ＶＮＳ２およびＶＮＳ３を互いに独立に
設定することができる。したがって、このＰウェル１４
２ｂおよび１４２ｃにおいてＭＯＳトランジスタ単位で
基板電圧を設定することができる。
【０２７４】この図５８で示すように、２段のＮ型埋込
層および実質的に同じ深さの溝掘り分離領域を用いるこ
とにより、複数のトランジスタ単位での基板電圧の設定
および個々のトランジスタ単位での基板電圧の設定を行
なうことができ、各回路構成に応じて、最適な値に基板
電圧を設定することができる。たとえば、Ｐウェル１４
２ｂおよび１４２ｃにおいては、クロック再生回路に含
まれるバッファ回路のＭＯＳトランジスタを形成するこ
とができ、各バッファのＭＯＳトランジスタのしきい値
電圧を最適値に設定する。一方、Ｐウェル１４２ａ内に
おいては、たとえばディレイチェーンに含まれるインバ
ータを構成するｎチャネルＭＯＳトランジスタを形成
し、これらを同じ基板電圧ＶＮＳ１に設定して、同じ動
作条件で動作させる。Ｐウェル１４０表面に形成される
ＭＯＳトランジスタは、周辺制御回路として利用する。
層および実質的に同じ深さの溝掘り分離領域を用いるこ
とにより、複数のトランジスタ単位での基板電圧の設定
および個々のトランジスタ単位での基板電圧の設定を行
なうことができ、各回路構成に応じて、最適な値に基板
電圧を設定することができる。たとえば、Ｐウェル１４
２ｂおよび１４２ｃにおいては、クロック再生回路に含
まれるバッファ回路のＭＯＳトランジスタを形成するこ
とができ、各バッファのＭＯＳトランジスタのしきい値
電圧を最適値に設定する。一方、Ｐウェル１４２ａ内に
おいては、たとえばディレイチェーンに含まれるインバ
ータを構成するｎチャネルＭＯＳトランジスタを形成
し、これらを同じ基板電圧ＶＮＳ１に設定して、同じ動
作条件で動作させる。Ｐウェル１４０表面に形成される
ＭＯＳトランジスタは、周辺制御回路として利用する。
【０２７５】適用される用途に応じて、最適なしきい値
電圧を設定することができ、最適な動作特性を有するク
ロック再生回路を実現することができる。
電圧を設定することができ、最適な動作特性を有するク
ロック再生回路を実現することができる。
【０２７６】なお、この図５８に示す構成は、ｎチャネ
ルＭＯＳトランジスタに対する構成である。ｐチャネル
ＭＯＳトランジスタに対しては、その図５８に示す構成
における各領域の導電型を反対にする。したがって、ｐ
チャネルＭＯＳトランジスタに対しても、複数のＭＯＳ
トランジスタ単位、個々のｐチャネルＭＯＳトランジス
タ単位でしきい値電圧を設定することができる。
ルＭＯＳトランジスタに対する構成である。ｐチャネル
ＭＯＳトランジスタに対しては、その図５８に示す構成
における各領域の導電型を反対にする。したがって、ｐ
チャネルＭＯＳトランジスタに対しても、複数のＭＯＳ
トランジスタ単位、個々のｐチャネルＭＯＳトランジス
タ単位でしきい値電圧を設定することができる。
【０２７７】以上のように、この発明の実施の形態６に
従えば、パワーダウンモード時（スタンバイモード時）
と通常動作モード時において、クロック発生部のＭＯＳ
トランジスタのしきい値電圧を変更するように構成して
いるため、高速動作および低消費電流を実現することが
できる。特に、バッファ回路と同期化回路それぞれのＭ
ＯＳトランジスタのしきい値電圧が異なる場合において
も、各回路ごとに、最適なしきい値電圧を設定すること
ができ、スタンバイモード時においても、消費電流（リ
ーク電流）が生じるのを確実に防止することができ、低
消費電流でかつ高速動作するクロック再生回路を実現す
ることができる。
従えば、パワーダウンモード時（スタンバイモード時）
と通常動作モード時において、クロック発生部のＭＯＳ
トランジスタのしきい値電圧を変更するように構成して
いるため、高速動作および低消費電流を実現することが
できる。特に、バッファ回路と同期化回路それぞれのＭ
ＯＳトランジスタのしきい値電圧が異なる場合において
も、各回路ごとに、最適なしきい値電圧を設定すること
ができ、スタンバイモード時においても、消費電流（リ
ーク電流）が生じるのを確実に防止することができ、低
消費電流でかつ高速動作するクロック再生回路を実現す
ることができる。
【０２７８】［実施の形態７］図５９は、この発明の実
施の形態７に従うクロック再生回路の構成を概略的に示
す図である。この図５９において、クロック再生回路
は、図３７に示すクロック発生器３の構成に対応するよ
うに示す。しかしながら、この図５９に示すクロック再
生回路は、図１に示す同期クロック発生回路４（ＳＭ
Ｄ）に対しても適用可能である。以下の説明において
は、この図５９に示すクロック再生回路は、図３７に示
すクロック発生器３の構成に対応するものとする。
施の形態７に従うクロック再生回路の構成を概略的に示
す図である。この図５９において、クロック再生回路
は、図３７に示すクロック発生器３の構成に対応するよ
うに示す。しかしながら、この図５９に示すクロック再
生回路は、図１に示す同期クロック発生回路４（ＳＭ
Ｄ）に対しても適用可能である。以下の説明において
は、この図５９に示すクロック再生回路は、図３７に示
すクロック発生器３の構成に対応するものとする。
【０２７９】図５９において、クロック発生器３は、
（内部）クロックイネーブル信号ＣＫＥの活性化時能動
化されて、外部クロック信号ＣＬＫＥ（ｅＣＬＫ）をバ
ッファ処理して参照クロック信号ＣＬＫＲを生成するク
ロック入力バッファＣＩＢＩと、クロック入力バッファ
ＣＩＢＩからの参照クロック信号ＣＬＫＲに従って第１
の精度で外部クロック信号ＣＬＫＥに位相同期した内部
クロック信号ＮＶ１を生成する粗調整回路１５０と、こ
の粗調整回路１５０の出力クロック信号ＮＶ１の位相
を、参照クロック信号ＣＬＫＲと内部クロック信号ＣＬ
ＫＩの位相比較に基づいて第２の精度で調整する微調整
回路８５と、微調整回路８５の出力クロック信号ＮＦＴ
Ｄをバッファ処理して内部クロック信号ＣＬＫＩを生成
するクロックドライバＣＩＤを含む。図３７との対応関
係において、クロック入力バッファＣＩＢＩは、図３７
に示すクロック入力バッファ８０に対応し、粗調整回路
１５０は、図３７に示すダミー遅延回路８１、サンプリ
ングバッファ回路８２、および周波数決定回路８３に対
応する。微調整回路８５は、図３７に示す微調整回路８
５に対応し、クロックドライバＣＩＤは、図３７に示す
クロックバッファ８６に対応する。ただし、図５９に示
すクロック再生回路は、外部クロック信号ＣＬＫＥとク
ロックドライバＣＩＤからのクロック信号ＣＬＫＩの位
相を一致させる。但し、粗調整完了後、タップチェーン
により遅延段数が設定されたバックワードディレイチェ
ーンによりクロック信号の遅延が行なわれる。
（内部）クロックイネーブル信号ＣＫＥの活性化時能動
化されて、外部クロック信号ＣＬＫＥ（ｅＣＬＫ）をバ
ッファ処理して参照クロック信号ＣＬＫＲを生成するク
ロック入力バッファＣＩＢＩと、クロック入力バッファ
ＣＩＢＩからの参照クロック信号ＣＬＫＲに従って第１
の精度で外部クロック信号ＣＬＫＥに位相同期した内部
クロック信号ＮＶ１を生成する粗調整回路１５０と、こ
の粗調整回路１５０の出力クロック信号ＮＶ１の位相
を、参照クロック信号ＣＬＫＲと内部クロック信号ＣＬ
ＫＩの位相比較に基づいて第２の精度で調整する微調整
回路８５と、微調整回路８５の出力クロック信号ＮＦＴ
Ｄをバッファ処理して内部クロック信号ＣＬＫＩを生成
するクロックドライバＣＩＤを含む。図３７との対応関
係において、クロック入力バッファＣＩＢＩは、図３７
に示すクロック入力バッファ８０に対応し、粗調整回路
１５０は、図３７に示すダミー遅延回路８１、サンプリ
ングバッファ回路８２、および周波数決定回路８３に対
応する。微調整回路８５は、図３７に示す微調整回路８
５に対応し、クロックドライバＣＩＤは、図３７に示す
クロックバッファ８６に対応する。ただし、図５９に示
すクロック再生回路は、外部クロック信号ＣＬＫＥとク
ロックドライバＣＩＤからのクロック信号ＣＬＫＩの位
相を一致させる。但し、粗調整完了後、タップチェーン
により遅延段数が設定されたバックワードディレイチェ
ーンによりクロック信号の遅延が行なわれる。
【０２８０】粗調整回路１５０は、参照クロック信号Ｃ
ＬＫＲから外部クロック信号ＣＬＫＥに第１の精度で位
相同期したクロック信号ＮＢ０を生成する粗遅延調整回
路ＣＴＤと、微調整回路８５の出力する調整指示信号Ｓ
ＶＣＴＤに従ってその遅延時間が調整されて、粗遅延調
整回路ＣＴＤの出力信号ＮＢ０を遅延して出力する可変
粗遅延調整回路ＶＣＴＤを含む。この微調整回路８５の
遅延調整信号ＳＶＣＴＤが、先の図３７に示すタップア
ップ指示信号ＴＵＰおよびタップダウン指示信号ＴＤＷ
Ｎに対応する。
ＬＫＲから外部クロック信号ＣＬＫＥに第１の精度で位
相同期したクロック信号ＮＢ０を生成する粗遅延調整回
路ＣＴＤと、微調整回路８５の出力する調整指示信号Ｓ
ＶＣＴＤに従ってその遅延時間が調整されて、粗遅延調
整回路ＣＴＤの出力信号ＮＢ０を遅延して出力する可変
粗遅延調整回路ＶＣＴＤを含む。この微調整回路８５の
遅延調整信号ＳＶＣＴＤが、先の図３７に示すタップア
ップ指示信号ＴＵＰおよびタップダウン指示信号ＴＤＷ
Ｎに対応する。
【０２８１】微調整回路８５は、微調整活性化信号（ク
ロック制御信号）ＥＮ４の活性化に応答して活性化さ
れ、参照クロック信号ＣＬＫＲと内部クロック信号ＣＬ
ＫＩを受けて、位相比較用基準クロック信号ＤＣＬＫＲ
および位相比較用内部クロック信号ＤＣＬＫＩおよびシ
フト制御クロック信号ＣＴＬを生成する分周器ＤＶＤ
と、分周器ＤＶＤの出力するクロック信号ＤＣＬＫＲお
よびＤＣＬＫＩの位相を比較する位相比較器ＰＣと、可
変粗遅延調整回路ＶＣＴＤの出力クロック信号ＮＶ１の
遅延時間を第２の精度で調整する微遅延調整回路ＦＴＤ
と、位相比較器ＰＣの出力信号ＮＦＡおよびＮＳＬに従
ってシフト動作を行ない、可変粗遅延調整回路ＶＣＴＤ
および微遅延調整回路ＦＴＤの遅延時間を調整するシフ
トレジスタＳＲを含む。
ロック制御信号）ＥＮ４の活性化に応答して活性化さ
れ、参照クロック信号ＣＬＫＲと内部クロック信号ＣＬ
ＫＩを受けて、位相比較用基準クロック信号ＤＣＬＫＲ
および位相比較用内部クロック信号ＤＣＬＫＩおよびシ
フト制御クロック信号ＣＴＬを生成する分周器ＤＶＤ
と、分周器ＤＶＤの出力するクロック信号ＤＣＬＫＲお
よびＤＣＬＫＩの位相を比較する位相比較器ＰＣと、可
変粗遅延調整回路ＶＣＴＤの出力クロック信号ＮＶ１の
遅延時間を第２の精度で調整する微遅延調整回路ＦＴＤ
と、位相比較器ＰＣの出力信号ＮＦＡおよびＮＳＬに従
ってシフト動作を行ない、可変粗遅延調整回路ＶＣＴＤ
および微遅延調整回路ＦＴＤの遅延時間を調整するシフ
トレジスタＳＲを含む。
【０２８２】このシフトレジスタＳＲは、分周器ＤＶＤ
からのシフト制御用クロック信号ＣＴＬに従ってシフト
動作を行なう。クロック信号ＤＣＬＫＲおよびＤＣＬＫ
Ｉとシフト用クロック信号ＣＴＬは、交互に形成され
る。したがって、位相比較器ＰＣにおける位相比較動作
とシフトレジスタＳＲにおけるシフト動作は、クロック
サイクルごとに交互に実行される。図４３に示す微調整
回路８５との対応関係において、この位相比較器ＰＣが
位相比較回路１００に対応し、微遅延調整回路ＦＴＤが
微遅延調整回路１０４に対応し、シフトレジスタＳＲ
が、双方向シフトレジスタ１０２および判定回路１０６
に対応する。クロックドライバＣＩＤは、クロックバッ
ファ８６に対応する。
からのシフト制御用クロック信号ＣＴＬに従ってシフト
動作を行なう。クロック信号ＤＣＬＫＲおよびＤＣＬＫ
Ｉとシフト用クロック信号ＣＴＬは、交互に形成され
る。したがって、位相比較器ＰＣにおける位相比較動作
とシフトレジスタＳＲにおけるシフト動作は、クロック
サイクルごとに交互に実行される。図４３に示す微調整
回路８５との対応関係において、この位相比較器ＰＣが
位相比較回路１００に対応し、微遅延調整回路ＦＴＤが
微遅延調整回路１０４に対応し、シフトレジスタＳＲ
が、双方向シフトレジスタ１０２および判定回路１０６
に対応する。クロックドライバＣＩＤは、クロックバッ
ファ８６に対応する。
【０２８３】この図５９に示すクロック発生器の構成に
おいては、外部クロック信号ＣＬＫＥと外部クロック信
号の周期に応じて外部クロック信号を遅延して生成され
る内部クロック信号ＣＬＫＩとのタイミング誤差を粗調
整回路１５０および微調整回路８５により判別して、外
部クロック信号ＣＬＫＥと内部クロック信号ＣＬＫＩの
位相誤差を小さくする。特に、このクロック発生器３
は、電源投入時またはパワーダウンモード（スタンバイ
モード）解除時などにおいて活性化されたとき、粗調整
回路１５０により、外部クロック信号ＣＬＫＥの周期に
応じた遅延時間を設定する。次いで、その粗調整動作完
了後、微調整回路８５を用いて、外部クロック信号ＣＬ
ＫＥと内部クロック信号ＣＬＫＩの位相調整を行なって
位相誤差の極めて小さな内部クロック信号ＣＬＫＩを生
成する。外部クロック信号ＣＬＫＥと内部クロック信号
ＣＬＫＩの位相誤差が、この微調整回路８５の調整可能
範囲を超える場合、この微調整回路８５は、制御信号Ｓ
ＶＣＴＤにより、可変粗遅延調整回路ＶＣＴＤの遅延時
間を１単位シフトさせて微調整動作を行なう。これによ
り、電源投入時またはパワーダウンモード解除時などの
動作環境変化時においても、高速で、かつ正確に外部ク
ロック信号に位相同期した内部クロック信号を生成する
ことができる。これは、また、通常動作モード時におい
て、内部回路の動作などの動作環境の変化によって、微
調整回路８５の調整範囲を超えて、内部クロック信号Ｃ
ＬＫＩの位相が変動した場合においても、粗調整回路１
５０の遅延時間を調整することにより、微調整回路８５
において内部クロック信号ＣＬＫＩの位相の微調整を行
なうことができる。
おいては、外部クロック信号ＣＬＫＥと外部クロック信
号の周期に応じて外部クロック信号を遅延して生成され
る内部クロック信号ＣＬＫＩとのタイミング誤差を粗調
整回路１５０および微調整回路８５により判別して、外
部クロック信号ＣＬＫＥと内部クロック信号ＣＬＫＩの
位相誤差を小さくする。特に、このクロック発生器３
は、電源投入時またはパワーダウンモード（スタンバイ
モード）解除時などにおいて活性化されたとき、粗調整
回路１５０により、外部クロック信号ＣＬＫＥの周期に
応じた遅延時間を設定する。次いで、その粗調整動作完
了後、微調整回路８５を用いて、外部クロック信号ＣＬ
ＫＥと内部クロック信号ＣＬＫＩの位相調整を行なって
位相誤差の極めて小さな内部クロック信号ＣＬＫＩを生
成する。外部クロック信号ＣＬＫＥと内部クロック信号
ＣＬＫＩの位相誤差が、この微調整回路８５の調整可能
範囲を超える場合、この微調整回路８５は、制御信号Ｓ
ＶＣＴＤにより、可変粗遅延調整回路ＶＣＴＤの遅延時
間を１単位シフトさせて微調整動作を行なう。これによ
り、電源投入時またはパワーダウンモード解除時などの
動作環境変化時においても、高速で、かつ正確に外部ク
ロック信号に位相同期した内部クロック信号を生成する
ことができる。これは、また、通常動作モード時におい
て、内部回路の動作などの動作環境の変化によって、微
調整回路８５の調整範囲を超えて、内部クロック信号Ｃ
ＬＫＩの位相が変動した場合においても、粗調整回路１
５０の遅延時間を調整することにより、微調整回路８５
において内部クロック信号ＣＬＫＩの位相の微調整を行
なうことができる。
【０２８４】図６０は、図５９に示す粗遅延調整回路Ｃ
ＴＤの構成を示す図である。図６０において粗遅延調整
回路ＣＴＤは、図５９に示すクロック入力バッファＣＩ
ＢＩからの参照クロック信号ＣＬＫＲをバッファ処理す
るクロック入力バッファＣＩＢと、クロック入力バッフ
ァＣＩＢの出力するクロック信号ＮＡＩを受ける互いに
並列に接続されるクロックバッファＣＢ１〜ＣＢ４を含
む。クロックバッファＣＢ１は、クロック制御信号ＥＮ
１の活性化に応答して活性化され、クロックバッファＣ
Ｂ２およびＣＢ３は、クロック制御信号ＥＮ２の活性化
時活性化され、クロックバッファＣＢ４は、クロック制
御信号ＥＮ３の活性化時活性化される。これらのクロッ
ク制御信号ＥＮ１、ＥＮ２およびＥＮ３により、粗調整
期間および微調整期間を決定する。これらのクロックバ
ッファＣＢ１〜ＣＢ４は、遅延時間ｔＤＣＢを有する。
ＴＤの構成を示す図である。図６０において粗遅延調整
回路ＣＴＤは、図５９に示すクロック入力バッファＣＩ
ＢＩからの参照クロック信号ＣＬＫＲをバッファ処理す
るクロック入力バッファＣＩＢと、クロック入力バッフ
ァＣＩＢの出力するクロック信号ＮＡＩを受ける互いに
並列に接続されるクロックバッファＣＢ１〜ＣＢ４を含
む。クロックバッファＣＢ１は、クロック制御信号ＥＮ
１の活性化に応答して活性化され、クロックバッファＣ
Ｂ２およびＣＢ３は、クロック制御信号ＥＮ２の活性化
時活性化され、クロックバッファＣＢ４は、クロック制
御信号ＥＮ３の活性化時活性化される。これらのクロッ
ク制御信号ＥＮ１、ＥＮ２およびＥＮ３により、粗調整
期間および微調整期間を決定する。これらのクロックバ
ッファＣＢ１〜ＣＢ４は、遅延時間ｔＤＣＢを有する。
【０２８５】粗遅延調整回路ＣＴＤは、さらに、クロッ
クバッファＣＢ１の出力信号ＮＣＩ１を所定時間遅延す
る遅延モニタ回路（ダミー遅延回路）ＤＭＣと、遅延モ
ニタ回路ＤＭＣの出力信号ＮＦＩを遅延するフォワード
ディレイアレイＦＤＡと、フォワードディレイアレイＦ
ＤＡの出力信号ＮＦ０〜ＮＦｍとクロックバッファＣＢ
２の出力信号ＮＣＩ２の位相と比較し、この比較結果に
従って遅延時間を設定するミラーコントロール回路ＭＣ
Ｃと、ミラーコントロール回路ＭＣＣの出力信号ＮＭ１
〜ＮＭｍに従って、クロックバッファＣＢ４の出力信号
ＮＣＩ４を遅延して粗遅延クロック信号ＮＢ０を出力す
るバックワードディレイアレイＢＤＡを含む。
クバッファＣＢ１の出力信号ＮＣＩ１を所定時間遅延す
る遅延モニタ回路（ダミー遅延回路）ＤＭＣと、遅延モ
ニタ回路ＤＭＣの出力信号ＮＦＩを遅延するフォワード
ディレイアレイＦＤＡと、フォワードディレイアレイＦ
ＤＡの出力信号ＮＦ０〜ＮＦｍとクロックバッファＣＢ
２の出力信号ＮＣＩ２の位相と比較し、この比較結果に
従って遅延時間を設定するミラーコントロール回路ＭＣ
Ｃと、ミラーコントロール回路ＭＣＣの出力信号ＮＭ１
〜ＮＭｍに従って、クロックバッファＣＢ４の出力信号
ＮＣＩ４を遅延して粗遅延クロック信号ＮＢ０を出力す
るバックワードディレイアレイＢＤＡを含む。
【０２８６】遅延モニタ回路ＤＭＣの有する遅延時間
は、外部クロック信号ＣＬＫＥと内部クロック信号ＣＬ
ＫＩの位相を同期させるため、各回路の信号伝搬遅延を
補償するように定められる（これについては後に説明す
る）。
は、外部クロック信号ＣＬＫＥと内部クロック信号ＣＬ
ＫＩの位相を同期させるため、各回路の信号伝搬遅延を
補償するように定められる（これについては後に説明す
る）。
【０２８７】フォワードディレイアレイＦＤＡは、縦続
接続される遅延回路ＦＤＥ０〜ＦＤＥｍを含む。遅延回
路ＦＤＥｉ（ｉ＝０〜ｍ）は、第（ｉ−１）段の遅延回
路ＦＤＥｉ−１の出力信号と電源電圧ＶＣＣＣを受ける
ＮＡＮＤ回路ＮＡ１と、電源電圧ＶＣＣＣとＮＡＮＤ回
路ＮＡ１の出力信号を受けるＮＡＮＤ回路ＮＡ２を含
む。これらのＮＡＮＤ回路ＮＡ１およびＮＡ２は、それ
ぞれの一方入力に動作電源電圧ＶＣＣＣを受けており、
インバータとしてそれぞれ動作する。インバータとし
て、ＮＡＮＤ回路を用いるのは、遅延時間を比較的大き
くし、かつ立上がり特性を急峻にするためである。
接続される遅延回路ＦＤＥ０〜ＦＤＥｍを含む。遅延回
路ＦＤＥｉ（ｉ＝０〜ｍ）は、第（ｉ−１）段の遅延回
路ＦＤＥｉ−１の出力信号と電源電圧ＶＣＣＣを受ける
ＮＡＮＤ回路ＮＡ１と、電源電圧ＶＣＣＣとＮＡＮＤ回
路ＮＡ１の出力信号を受けるＮＡＮＤ回路ＮＡ２を含
む。これらのＮＡＮＤ回路ＮＡ１およびＮＡ２は、それ
ぞれの一方入力に動作電源電圧ＶＣＣＣを受けており、
インバータとしてそれぞれ動作する。インバータとし
て、ＮＡＮＤ回路を用いるのは、遅延時間を比較的大き
くし、かつ立上がり特性を急峻にするためである。
【０２８８】ミラーコントロール回路ＭＣＣは、遅延回
路ＦＥＤ０〜ＦＥＤｍそれぞれに対応して設けられ、対
応の遅延回路の出力信号ＮＦ０〜ＮＦｍとクロックバッ
ファＣＢ２の出力信号ＮＣＩ２とを位相比較するアービ
タ回路ＡＲＢ０〜ＡＲＢｍと、アービタ回路ＡＲＢ１〜
ＡＲＢｍにそれぞれ対応して設けられ、前段のアービタ
回路の出力信号と対応のアービタ回路の出力信号とを受
けて、クロック信号の１周期の遅延時間を設定する論理
回路ＰＣＬ１〜ＰＣＬｍと、論理回路ＰＣＬ１〜ＰＣＬ
ｍそれぞれに対応して設けられ、クロックバッファＣＢ
３からの相補クロック信号ＮＣＩ３ＴおよびＮＣＩ３Ｂ
に従って対応の論理回路の出力信号をラッチするラッチ
回路ＬＢ１〜ＬＢｍを含む。ラッチ回路ＬＢ１〜ＬＢｍ
の出力信号ＮＭ１〜ＮＭｍに従って、バックワードディ
レイアレイＢＤＡの遅延時間が設定される。
路ＦＥＤ０〜ＦＥＤｍそれぞれに対応して設けられ、対
応の遅延回路の出力信号ＮＦ０〜ＮＦｍとクロックバッ
ファＣＢ２の出力信号ＮＣＩ２とを位相比較するアービ
タ回路ＡＲＢ０〜ＡＲＢｍと、アービタ回路ＡＲＢ１〜
ＡＲＢｍにそれぞれ対応して設けられ、前段のアービタ
回路の出力信号と対応のアービタ回路の出力信号とを受
けて、クロック信号の１周期の遅延時間を設定する論理
回路ＰＣＬ１〜ＰＣＬｍと、論理回路ＰＣＬ１〜ＰＣＬ
ｍそれぞれに対応して設けられ、クロックバッファＣＢ
３からの相補クロック信号ＮＣＩ３ＴおよびＮＣＩ３Ｂ
に従って対応の論理回路の出力信号をラッチするラッチ
回路ＬＢ１〜ＬＢｍを含む。ラッチ回路ＬＢ１〜ＬＢｍ
の出力信号ＮＭ１〜ＮＭｍに従って、バックワードディ
レイアレイＢＤＡの遅延時間が設定される。
【０２８９】アービタ回路ＡＲＢ０〜ＡＲＢｍの各々は
同じ構成を備え、交差結合されるＮＡＮＤ回路ＮＡ３お
よびＮＡ４を含む。ＮＡＮＤ回路ＮＡ３は、クロックバ
ッファＣＢ２の出力信号ＮＣＩ２とＮＡＮＤ回路ＮＡ４
の出力信号とを受けて、出力信号ＮＱｉ（ｉ＝０〜ｍ）
を出力する。ＮＡＮＤ回路ＮＡ４は、対応の遅延回路Ｆ
ＤＥｉの出力信号ＮＦｉとＮＡＮＤ回路ＮＡ３の出力信
号とを受ける。
同じ構成を備え、交差結合されるＮＡＮＤ回路ＮＡ３お
よびＮＡ４を含む。ＮＡＮＤ回路ＮＡ３は、クロックバ
ッファＣＢ２の出力信号ＮＣＩ２とＮＡＮＤ回路ＮＡ４
の出力信号とを受けて、出力信号ＮＱｉ（ｉ＝０〜ｍ）
を出力する。ＮＡＮＤ回路ＮＡ４は、対応の遅延回路Ｆ
ＤＥｉの出力信号ＮＦｉとＮＡＮＤ回路ＮＡ３の出力信
号とを受ける。
【０２９０】論理回路ＰＣＬ１〜ＰＣＬｍの各々は、同
じ構成を備える。論理回路ＰＣＬｉは、対応のアービタ
回路ＡＲＢｉの出力信号を受けるインバータＩＴ１と、
前段のアービタ回路の出力信号ＮＱ（ｉ−１）とインバ
ータＩＴ１の出力信号とを受けて出力信号ＮＲｉを生成
するＮＡＮＤ回路ＮＡ５を含む。論理回路ＰＣＬ１〜Ｐ
ＣＬｍは、対応のアービタ回路ＡＲＢｉの出力信号ＮＱ
ｉがＬレベルであり、かつ前段のアービタ回路の出力信
号ＮＱ（ｉ−１）がＨレベルのときに、その出力信号Ｎ
ＲｉをＬレベルへ駆動する。
じ構成を備える。論理回路ＰＣＬｉは、対応のアービタ
回路ＡＲＢｉの出力信号を受けるインバータＩＴ１と、
前段のアービタ回路の出力信号ＮＱ（ｉ−１）とインバ
ータＩＴ１の出力信号とを受けて出力信号ＮＲｉを生成
するＮＡＮＤ回路ＮＡ５を含む。論理回路ＰＣＬ１〜Ｐ
ＣＬｍは、対応のアービタ回路ＡＲＢｉの出力信号ＮＱ
ｉがＬレベルであり、かつ前段のアービタ回路の出力信
号ＮＱ（ｉ−１）がＨレベルのときに、その出力信号Ｎ
ＲｉをＬレベルへ駆動する。
【０２９１】ラッチ回路ＬＢ１〜ＬＢｍは同じ構成を備
える。ラッチ回路ＬＢｉは、クロックバッファＣＢ３か
らの相補クロック信号ＮＣＩ３ＴおよびＮＣＩ３Ｂに応
答して導通し、対応の論理回路ＰＣＬｉの出力信号ＮＲ
ｉを通過させるＣＭＯＳトランスミッションゲートＴｘ
と、電源投入検出信号ＰＯＲとＣＭＯＳトランスミッシ
ョンゲートＴｘの出力信号とを受けて出力信号ＮＭｉを
生成するＮＯＲ回路ＮＧ１と、クロック信号ＮＣＩ３Ｔ
およびＮＣＩ３Ｂに応答して活性化され、ＮＯＲ回路Ｎ
Ｇ１の出力信号を、ＮＯＲ回路ＮＧ１の入力に伝達する
クロックトインバータバッファＶＴ１を含む。このクロ
ックトインバータＶＴ１は、ＣＭＯＳトランスミッショ
ンゲートＴｘの導通時非活性状態とされ、ＣＭＯＳトラ
ンスミッションゲートＴｘの非導通時、クロックトイン
バータＶＴ１が活性状態とされる。この活性状態のクロ
ックトインバータＶＴ１およびＮＯＲ回路ＮＧ１が、ラ
ッチ回路を構成する。
える。ラッチ回路ＬＢｉは、クロックバッファＣＢ３か
らの相補クロック信号ＮＣＩ３ＴおよびＮＣＩ３Ｂに応
答して導通し、対応の論理回路ＰＣＬｉの出力信号ＮＲ
ｉを通過させるＣＭＯＳトランスミッションゲートＴｘ
と、電源投入検出信号ＰＯＲとＣＭＯＳトランスミッシ
ョンゲートＴｘの出力信号とを受けて出力信号ＮＭｉを
生成するＮＯＲ回路ＮＧ１と、クロック信号ＮＣＩ３Ｔ
およびＮＣＩ３Ｂに応答して活性化され、ＮＯＲ回路Ｎ
Ｇ１の出力信号を、ＮＯＲ回路ＮＧ１の入力に伝達する
クロックトインバータバッファＶＴ１を含む。このクロ
ックトインバータＶＴ１は、ＣＭＯＳトランスミッショ
ンゲートＴｘの導通時非活性状態とされ、ＣＭＯＳトラ
ンスミッションゲートＴｘの非導通時、クロックトイン
バータＶＴ１が活性状態とされる。この活性状態のクロ
ックトインバータＶＴ１およびＮＯＲ回路ＮＧ１が、ラ
ッチ回路を構成する。
【０２９２】電源投入検出信号ＰＯＲは、電源投入後、
所定期間Ｈレベルとなり、ラッチ回路ＬＢ１〜ＬＢｍの
出力信号ＮＭ１〜ＮＭｍをＬレベルに初期設定する。こ
の電源投入検出信号ＰＯＲは、電源電圧ＶＣＣＣが安定
化すると、Ｌレベルとなり、ＮＯＲ回路ＮＧ１が、イン
バータとして動作する。この電源投入検出信号ＰＯＲ
は、また先の実施の形態３における初期化信号ＩＮＩＴ
と組合せて用いられてもよい。
所定期間Ｈレベルとなり、ラッチ回路ＬＢ１〜ＬＢｍの
出力信号ＮＭ１〜ＮＭｍをＬレベルに初期設定する。こ
の電源投入検出信号ＰＯＲは、電源電圧ＶＣＣＣが安定
化すると、Ｌレベルとなり、ＮＯＲ回路ＮＧ１が、イン
バータとして動作する。この電源投入検出信号ＰＯＲ
は、また先の実施の形態３における初期化信号ＩＮＩＴ
と組合せて用いられてもよい。
【０２９３】バックワードディレイアレイＢＤＡは、縦
続接続される遅延回路ＢＤＥ０〜ＢＤＥｍを含む。これ
らの遅延回路ＢＤＥ０〜ＢＤＥｍの各々は、フォワード
ディレイアレイＦＤＡに含まれる遅延回路ＦＤＥ０〜Ｆ
ＤＥｍの各々と同じ遅延時間ＴＤを有する。遅延回路Ｂ
ＤＥ１〜ＢＤＥｍは同じ構成を備える。遅延回路ＢＤＥ
ｊ（ｊ＝１〜ｍ）は、対応のラッチ回路ＬＢｊの出力信
号とクロックバッファＣＢ４の出力信号ＮＣＩ４を受け
るＮＡＮＤ回路ＮＡ６と、前段の遅延回路ＢＤＥ（ｊ＋
１）の出力信号ＮＢ（ｊ＋１）と電源電圧ＶＣＣＣを受
けるＮＡＮＤ回路ＮＡ８と、ＮＡＮＤ回路ＮＡ６および
ＮＡ８の出力信号を受けるＮＡＮＤ回路ＮＡ７と、ＮＡ
ＮＤ回路ＮＡ７の出力信号と電源電圧ＶＣＣＣを受ける
ＮＡＮＤ回路ＮＡ９を含む。ＮＡＮＤ回路ＮＡ９は、ア
ービタ回路ＡＲＢ１〜ＡＲＢｍに含まれるＮＡＮＤ回路
ＮＡ４に相当し、フォワードディレイアレイＦＤＡの遅
延回路ＦＤＥ１〜ＦＤＥｍそれぞれの出力負荷とバック
ワードディレイアレイＢＤＡの遅延回路の出力負荷を等
しくするために設けられる。
続接続される遅延回路ＢＤＥ０〜ＢＤＥｍを含む。これ
らの遅延回路ＢＤＥ０〜ＢＤＥｍの各々は、フォワード
ディレイアレイＦＤＡに含まれる遅延回路ＦＤＥ０〜Ｆ
ＤＥｍの各々と同じ遅延時間ＴＤを有する。遅延回路Ｂ
ＤＥ１〜ＢＤＥｍは同じ構成を備える。遅延回路ＢＤＥ
ｊ（ｊ＝１〜ｍ）は、対応のラッチ回路ＬＢｊの出力信
号とクロックバッファＣＢ４の出力信号ＮＣＩ４を受け
るＮＡＮＤ回路ＮＡ６と、前段の遅延回路ＢＤＥ（ｊ＋
１）の出力信号ＮＢ（ｊ＋１）と電源電圧ＶＣＣＣを受
けるＮＡＮＤ回路ＮＡ８と、ＮＡＮＤ回路ＮＡ６および
ＮＡ８の出力信号を受けるＮＡＮＤ回路ＮＡ７と、ＮＡ
ＮＤ回路ＮＡ７の出力信号と電源電圧ＶＣＣＣを受ける
ＮＡＮＤ回路ＮＡ９を含む。ＮＡＮＤ回路ＮＡ９は、ア
ービタ回路ＡＲＢ１〜ＡＲＢｍに含まれるＮＡＮＤ回路
ＮＡ４に相当し、フォワードディレイアレイＦＤＡの遅
延回路ＦＤＥ１〜ＦＤＥｍそれぞれの出力負荷とバック
ワードディレイアレイＢＤＡの遅延回路の出力負荷を等
しくするために設けられる。
【０２９４】遅延回路ＢＤＥ０は、遅延回路ＢＤＥ１の
出力信号ＮＢ１と電源電圧ＶＣＣＣを受けるＮＡＮＤ回
路ＮＡ８と、ＮＡＮＤ回路ＮＡ８の出力信号と電源電圧
ＶＣＣＣを受けるＮＡＮＤ回路ＮＡ７と、ＮＡＮＤ回路
ＮＡ７の出力信号と電源電圧ＶＣＣＣを受けるＮＡＮＤ
回路ＮＡ９を含む。この遅延回路ＢＤＥ０は、対応のラ
ッチ回路が存在しないため、ＮＡＮＤ回路ＮＡ７が、対
応のラッチ回路の出力信号に代えて、電源電圧ＶＣＣＣ
を受ける。遅延回路ＢＤＥｍのＮＡＮＤ回路ＮＡ８に
は、接地電圧が与えられる。次に、この図６０に示す粗
遅延調整回路ＣＴＤの動作を、図６１に示すタイミング
チャート図を参照して説明する。
出力信号ＮＢ１と電源電圧ＶＣＣＣを受けるＮＡＮＤ回
路ＮＡ８と、ＮＡＮＤ回路ＮＡ８の出力信号と電源電圧
ＶＣＣＣを受けるＮＡＮＤ回路ＮＡ７と、ＮＡＮＤ回路
ＮＡ７の出力信号と電源電圧ＶＣＣＣを受けるＮＡＮＤ
回路ＮＡ９を含む。この遅延回路ＢＤＥ０は、対応のラ
ッチ回路が存在しないため、ＮＡＮＤ回路ＮＡ７が、対
応のラッチ回路の出力信号に代えて、電源電圧ＶＣＣＣ
を受ける。遅延回路ＢＤＥｍのＮＡＮＤ回路ＮＡ８に
は、接地電圧が与えられる。次に、この図６０に示す粗
遅延調整回路ＣＴＤの動作を、図６１に示すタイミング
チャート図を参照して説明する。
【０２９５】図６１においては、粗遅延調整回路ＣＴＤ
内を伝搬されるブロック信号を実線で示し、制御信号お
よび外部クロック信号ＣＬＫＥを破線で示す。電源投入
時、電源投入検出信号ＰＯＲが所定時間Ｈレベルに駆動
され、ラッチ回路ＬＢ１〜ＬＢｍの出力信号ＮＭ１〜Ｎ
Ｍｍが、Ｌレベルに初期設定される。この初期設定動作
が完了し、電源投入検出信号ＰＯＲがＬレベルの非活性
状態となると、内部クロックイネーブル信号ＣＫＥが外
部クロックイネーブル信号に従ってＨレベルに設定され
る。
内を伝搬されるブロック信号を実線で示し、制御信号お
よび外部クロック信号ＣＬＫＥを破線で示す。電源投入
時、電源投入検出信号ＰＯＲが所定時間Ｈレベルに駆動
され、ラッチ回路ＬＢ１〜ＬＢｍの出力信号ＮＭ１〜Ｎ
Ｍｍが、Ｌレベルに初期設定される。この初期設定動作
が完了し、電源投入検出信号ＰＯＲがＬレベルの非活性
状態となると、内部クロックイネーブル信号ＣＫＥが外
部クロックイネーブル信号に従ってＨレベルに設定され
る。
【０２９６】クロックイネーブル信号ＣＫＥがＨレベル
の活性状態へ駆動されると、図５９に示すクロック入力
バッファＣＩＢＩが活性化され、外部クロック信号ＣＬ
ＫＥをバッファ処理して参照クロック信号ＣＬＫＲを生
成する。クロック入力バッファＣＩＢが、この参照クロ
ック信号ＣＬＫＲをバッファ処理して、クロック入力バ
ッファＣＢ１〜ＣＢ４へ伝達する。電源投入後クロック
制御信号ＥＮ１およびＥＮ２はＨレベルの活性状態に保
持され、一方クロック制御信号ＥＮ３はＬレベルの非活
性状態に保持される。したがってクロックバッファＣＢ
４はクロックサイクル♯１において非活性状態を維持す
る。クロックバッファＣＢ１が、クロック入力バッファ
ＣＩＢの出力するクロック信号ＮＡＩをバッファ処理し
て、遅延モニタ回路ＤＭＣを介してフォワードディレイ
アレイＦＤＡへ伝達する。また、クロックバッファＣＢ
２およびＣＢ３が能動状態にあり、クロック入力バッフ
ァＣＡＢからのクロック信号ＮＡＩに従って信号ＮＣＩ
２およびＮＣＩ３ＴおよびＮＣＩ３Ｂを生成する。
の活性状態へ駆動されると、図５９に示すクロック入力
バッファＣＩＢＩが活性化され、外部クロック信号ＣＬ
ＫＥをバッファ処理して参照クロック信号ＣＬＫＲを生
成する。クロック入力バッファＣＩＢが、この参照クロ
ック信号ＣＬＫＲをバッファ処理して、クロック入力バ
ッファＣＢ１〜ＣＢ４へ伝達する。電源投入後クロック
制御信号ＥＮ１およびＥＮ２はＨレベルの活性状態に保
持され、一方クロック制御信号ＥＮ３はＬレベルの非活
性状態に保持される。したがってクロックバッファＣＢ
４はクロックサイクル♯１において非活性状態を維持す
る。クロックバッファＣＢ１が、クロック入力バッファ
ＣＩＢの出力するクロック信号ＮＡＩをバッファ処理し
て、遅延モニタ回路ＤＭＣを介してフォワードディレイ
アレイＦＤＡへ伝達する。また、クロックバッファＣＢ
２およびＣＢ３が能動状態にあり、クロック入力バッフ
ァＣＡＢからのクロック信号ＮＡＩに従って信号ＮＣＩ
２およびＮＣＩ３ＴおよびＮＣＩ３Ｂを生成する。
【０２９７】このクロックサイクル♯１においては、ク
ロックバッファＣＢ２からのクロック信号ＮＣＩ２がア
ービタ回路ＡＲＢ０〜ＡＲＢｍに伝達されても、フォワ
ードディレイアレイＦＤＡにおいては、クロック信号は
まだ伝達されていないため、フォワードディレイアレイ
のＦＤＡの出力信号ＮＦ０〜ＮＦｍはすべてＬレベルで
ある。したがって、クロックバッファＣＢ２の出力信号
ＮＣＩ２がＨレベルに立上がると、アービタ回路ＡＲＢ
０〜ＡＲＢｍの出力信号ＮＱ０〜ＮＱｍがＬレベルに立
下がる。応じて論理回路ＰＣＬ１〜ＰＣＬｍの出力信号
ＮＲ１〜ＮＲｍがともにＨレベルとなる。クロック信号
ＮＣＩ３ＴがまだＨレベルのときには、ラッチ回路ＬＢ
１〜ＬＢｍそれぞれにおいてＣＭＯＳトランスミッショ
ンゲートＴｘが導通状態になり、論理回路ＰＣＬ１〜Ｐ
ＣＬｍの出力信号をＮＯＲ回路ＮＧ１へ伝達する。信号
ＮＲ１〜ＮＲｍがすべて、Ｈレベルであるため、これら
のラッチ回路ＬＢ１〜ＬＢｍの出力信号ＮＭ１〜ＮＭｍ
が、Ｌレベルとなる。
ロックバッファＣＢ２からのクロック信号ＮＣＩ２がア
ービタ回路ＡＲＢ０〜ＡＲＢｍに伝達されても、フォワ
ードディレイアレイＦＤＡにおいては、クロック信号は
まだ伝達されていないため、フォワードディレイアレイ
のＦＤＡの出力信号ＮＦ０〜ＮＦｍはすべてＬレベルで
ある。したがって、クロックバッファＣＢ２の出力信号
ＮＣＩ２がＨレベルに立上がると、アービタ回路ＡＲＢ
０〜ＡＲＢｍの出力信号ＮＱ０〜ＮＱｍがＬレベルに立
下がる。応じて論理回路ＰＣＬ１〜ＰＣＬｍの出力信号
ＮＲ１〜ＮＲｍがともにＨレベルとなる。クロック信号
ＮＣＩ３ＴがまだＨレベルのときには、ラッチ回路ＬＢ
１〜ＬＢｍそれぞれにおいてＣＭＯＳトランスミッショ
ンゲートＴｘが導通状態になり、論理回路ＰＣＬ１〜Ｐ
ＣＬｍの出力信号をＮＯＲ回路ＮＧ１へ伝達する。信号
ＮＲ１〜ＮＲｍがすべて、Ｈレベルであるため、これら
のラッチ回路ＬＢ１〜ＬＢｍの出力信号ＮＭ１〜ＮＭｍ
が、Ｌレベルとなる。
【０２９８】バックワードディレイアレイＢＤＡにおい
ては、クロックバッファＣＢ４の出力信号がＬレベルで
あり、またラッチ回路ＬＢ１〜ＬＢｍの出力信号がＬレ
ベルであるため、何ら信号転送動作は行なわれない。ク
ロック信号ＮＣＩ３ＴおよびＮＣＩ３ＢがそれぞれＬレ
ベルおよびＨレベルとなると、ＣＭＯＳトランスミッシ
ョンゲートＴｘが非導通状態となり、ラッチ回路ＬＢ１
〜ＬＢｍがラッチ状態となり、信号ＮＭ１〜ＮＭｍが、
Ｌレベルに保持される。
ては、クロックバッファＣＢ４の出力信号がＬレベルで
あり、またラッチ回路ＬＢ１〜ＬＢｍの出力信号がＬレ
ベルであるため、何ら信号転送動作は行なわれない。ク
ロック信号ＮＣＩ３ＴおよびＮＣＩ３ＢがそれぞれＬレ
ベルおよびＨレベルとなると、ＣＭＯＳトランスミッシ
ョンゲートＴｘが非導通状態となり、ラッチ回路ＬＢ１
〜ＬＢｍがラッチ状態となり、信号ＮＭ１〜ＮＭｍが、
Ｌレベルに保持される。
【０２９９】クロックサイクル♯１において、クロック
入力バッファＣＩＢの出力信号ＮＡＩがＬレベルに立下
がると、クロック制御信号ＥＮ１がＬレベルの非活性状
態とされ、クロックバッファＣＢ１は、その出力がＬレ
ベルに設定される。フォワードディレイアレイＦＤＡに
おいては、クロックサイクル♯１において生成されたク
ロック信号ＮＡＩが伝達されるだけである。
入力バッファＣＩＢの出力信号ＮＡＩがＬレベルに立下
がると、クロック制御信号ＥＮ１がＬレベルの非活性状
態とされ、クロックバッファＣＢ１は、その出力がＬレ
ベルに設定される。フォワードディレイアレイＦＤＡに
おいては、クロックサイクル♯１において生成されたク
ロック信号ＮＡＩが伝達されるだけである。
【０３００】クロックサイクル♯２において、このクロ
ックサイクル♯１において与えられたクロック信号ＮＦ
Ｉに従ってフォワードディレイアレイＦＤＡの出力信号
ＮＦ０〜ＮＦｍの出力信号が順次Ｈレベルへ駆動され
る。また、クロックバッファＣＢ２が、クロック入力バ
ッファＣＩＢの出力信号ＮＡＩに従って出力信号ＮＣＩ
２をＨレベルへ駆動する。このクロックサイクル♯２に
おいて生成される信号ＮＣＩ２とフォワードディレイア
レイＦＤＡの出力信号ＮＦ０〜ＮＦｍの位相の比較がア
ービタ回路ＡＲＢ０〜ＡＲＢｍにおいて行なわれる。
ックサイクル♯１において与えられたクロック信号ＮＦ
Ｉに従ってフォワードディレイアレイＦＤＡの出力信号
ＮＦ０〜ＮＦｍの出力信号が順次Ｈレベルへ駆動され
る。また、クロックバッファＣＢ２が、クロック入力バ
ッファＣＩＢの出力信号ＮＡＩに従って出力信号ＮＣＩ
２をＨレベルへ駆動する。このクロックサイクル♯２に
おいて生成される信号ＮＣＩ２とフォワードディレイア
レイＦＤＡの出力信号ＮＦ０〜ＮＦｍの位相の比較がア
ービタ回路ＡＲＢ０〜ＡＲＢｍにおいて行なわれる。
【０３０１】フォワードディレイアレイＦＤＡにおい
て、信号ＮＣＩ２の位相に対して、信号ＮＦＯ−ＮＦ
（ｉ−１）の位相が早く、かつ信号ＮＦｉ−ＮＦｍの位
相が遅い場合を考える。アービタ回路ＡＲＢ０〜ＡＲＢ
ｍそれぞれにおいて、フォワードディレイアレイＦＤＡ
の出力信号ＮＦ０〜ＮＦｍとクロックバッファＣＢ２の
出力信号ＮＣＩ２の位相比較が行なわれる。アービタ回
路ＡＲＢｉにおいては、信号ＮＣＩ２が信号ＮＦｉより
も早いタイミングで立上がるため、その出力信号ＮＱｉ
が、この信号ＮＣＩ２のＨレベル期間Ｌレベルとなる。
一方、アービタ回路ＡＲＢ（ｉ−１）においては、フォ
ワードディレイアレイＦＤＡの対応の出力信号ＮＦ（ｉ
−１）が、信号ＮＣＩ２よりも早いタイミングで立上が
るため、その出力信号ＮＱ（ｉ−１）はＨレベルを維持
する。信号ＮＦ（ｉ−１）がＬレベルに立下がり、かつ
信号ＮＣＩ２がＨレベルのときには、このアービタ回路
ＡＲＢ（ｉ−１）の出力信号がＬレベルに立下がる。し
かしながら、この信号ＮＱ（ｉ−１）の立下がり期間は
短く、論理回路ＰＣＬ１およびラッチ回路ＬＢ１の伝搬
遅延時間により、その影響は無視される。すなわち、論
理回路ＰＣＬｉの出力信号ＮＲｉが、この信号ＮＱ（ｉ
−１）の立下がりに応答してＨレベルに駆動されても、
信号伝搬遅延時間およびラッチ回路ＬＢｉのラッチ動作
により、クロック信号ＮＣＩ３ＴがＬレベルに立下がる
と、この信号ＮＲ（ｉ−１）の立下がり前にラッチ回路
ＬＢｉがラッチ状態となり、ラッチ回路ＬＢ（ｉ−１）
の出力信号ＮＭ（ｉ−１）は、Ｌレベルを維持する。
て、信号ＮＣＩ２の位相に対して、信号ＮＦＯ−ＮＦ
（ｉ−１）の位相が早く、かつ信号ＮＦｉ−ＮＦｍの位
相が遅い場合を考える。アービタ回路ＡＲＢ０〜ＡＲＢ
ｍそれぞれにおいて、フォワードディレイアレイＦＤＡ
の出力信号ＮＦ０〜ＮＦｍとクロックバッファＣＢ２の
出力信号ＮＣＩ２の位相比較が行なわれる。アービタ回
路ＡＲＢｉにおいては、信号ＮＣＩ２が信号ＮＦｉより
も早いタイミングで立上がるため、その出力信号ＮＱｉ
が、この信号ＮＣＩ２のＨレベル期間Ｌレベルとなる。
一方、アービタ回路ＡＲＢ（ｉ−１）においては、フォ
ワードディレイアレイＦＤＡの対応の出力信号ＮＦ（ｉ
−１）が、信号ＮＣＩ２よりも早いタイミングで立上が
るため、その出力信号ＮＱ（ｉ−１）はＨレベルを維持
する。信号ＮＦ（ｉ−１）がＬレベルに立下がり、かつ
信号ＮＣＩ２がＨレベルのときには、このアービタ回路
ＡＲＢ（ｉ−１）の出力信号がＬレベルに立下がる。し
かしながら、この信号ＮＱ（ｉ−１）の立下がり期間は
短く、論理回路ＰＣＬ１およびラッチ回路ＬＢ１の伝搬
遅延時間により、その影響は無視される。すなわち、論
理回路ＰＣＬｉの出力信号ＮＲｉが、この信号ＮＱ（ｉ
−１）の立下がりに応答してＨレベルに駆動されても、
信号伝搬遅延時間およびラッチ回路ＬＢｉのラッチ動作
により、クロック信号ＮＣＩ３ＴがＬレベルに立下がる
と、この信号ＮＲ（ｉ−１）の立下がり前にラッチ回路
ＬＢｉがラッチ状態となり、ラッチ回路ＬＢ（ｉ−１）
の出力信号ＮＭ（ｉ−１）は、Ｌレベルを維持する。
【０３０２】一方、論理回路ＰＣＬｉにおいては、信号
ＮＣＩ２のＨレベル期間その出力信号ＮＲｉがＬレベル
に立下がるため、ラッチ回路ＬＢｉの出力信号ＮＭｉ
が、Ｈレベルに立上がり、クロック信号ＮＣＩ３Ｔの立
下がりに応答してこのＨレベルの信号ＮＭｉがラッチさ
れる。
ＮＣＩ２のＨレベル期間その出力信号ＮＲｉがＬレベル
に立下がるため、ラッチ回路ＬＢｉの出力信号ＮＭｉ
が、Ｈレベルに立上がり、クロック信号ＮＣＩ３Ｔの立
下がりに応答してこのＨレベルの信号ＮＭｉがラッチさ
れる。
【０３０３】アービタ回路ＡＲＢ（ｉ＋１）において
は、フォワードディレイアレイＦＤＡの対応の出力信号
ＮＦ（ｉ＋１）が信号ＮＣＩ２よりも遅れてＨレベルに
立上がる。アービタ回路ＡＲＢ（ｉ＋１）においては、
信号ＮＣＩ２のＨレベルの立上がりに従って、その出力
信号ＮＱ（ｉ＋１）がＬレベルに立下がる。しかしなが
ら、論理回路ＰＣＬ（ｉ＋１）は、ＮＡＮＤ回路ＮＡ５
が受ける前段のアービタ回路ＡＲＢｉの出力信号ＮＱｉ
がＬレベルであるため、その出力信号ＮＲ（ｉ＋１）は
Ｈレベルを維持する。すなわち、論理回路ＰＣＬ１〜Ｐ
ＣＬｍは、フォワードディレイアレイＦＤＡにおいて、
信号ＮＣＩ２と位相同期したクロック信号を出力する遅
延回路の出力を選択する機能を備える。したがって図６
１においては、ミラーコントロール回路ＭＣＣにより１
つの論理回路ＰＣＬｉの出力信号ＮＲｉがＬレベルに駆
動されるため、信号ＮＱ（ｉ−１）が、Ｈレベルを維持
するように示す。
は、フォワードディレイアレイＦＤＡの対応の出力信号
ＮＦ（ｉ＋１）が信号ＮＣＩ２よりも遅れてＨレベルに
立上がる。アービタ回路ＡＲＢ（ｉ＋１）においては、
信号ＮＣＩ２のＨレベルの立上がりに従って、その出力
信号ＮＱ（ｉ＋１）がＬレベルに立下がる。しかしなが
ら、論理回路ＰＣＬ（ｉ＋１）は、ＮＡＮＤ回路ＮＡ５
が受ける前段のアービタ回路ＡＲＢｉの出力信号ＮＱｉ
がＬレベルであるため、その出力信号ＮＲ（ｉ＋１）は
Ｈレベルを維持する。すなわち、論理回路ＰＣＬ１〜Ｐ
ＣＬｍは、フォワードディレイアレイＦＤＡにおいて、
信号ＮＣＩ２と位相同期したクロック信号を出力する遅
延回路の出力を選択する機能を備える。したがって図６
１においては、ミラーコントロール回路ＭＣＣにより１
つの論理回路ＰＣＬｉの出力信号ＮＲｉがＬレベルに駆
動されるため、信号ＮＱ（ｉ−１）が、Ｈレベルを維持
するように示す。
【０３０４】このクロックサイクル♯２において、クロ
ック入力バッファＣＩＢの出力信号ＮＡＩがＬレベルに
立下がると、クロック制御信号ＥＮ２がＬレベルに駆動
され、クロックバッファＣＢ２が、その出力がＬレベル
に設定され、これにより位相比較動作が完了する。
ック入力バッファＣＩＢの出力信号ＮＡＩがＬレベルに
立下がると、クロック制御信号ＥＮ２がＬレベルに駆動
され、クロックバッファＣＢ２が、その出力がＬレベル
に設定され、これにより位相比較動作が完了する。
【０３０５】このクロックサイクル♯２において、また
信号ＮＡＩの立下がりに応答して、クロック制御信号Ｅ
Ｎ３が活性化され、クロックバッファＣＢ４が活性化さ
れる。このクロックサイクル♯２におけるクロック制御
信号ＥＮ２の非活性化により、上述の、信号ＮＦ（ｉ−
１）によるアービタ回路ＡＲＢ（ｉ−１）の出力信号Ｎ
Ｑ（ｉ−１）の短期間の立下がりの影響を、排除するこ
とができる。これは、ラッチ回路ＬＢ１〜ＬＢｍにおい
て、クロック信号ＮＣＩ２の立下がりよりも、早いタイ
ミングで、ラッチ回路ＬＢ１〜ＬＢｍのＣＭＯＳトラン
スミッションゲートＴｘを、非導通状態に設定すること
ができるためである。
信号ＮＡＩの立下がりに応答して、クロック制御信号Ｅ
Ｎ３が活性化され、クロックバッファＣＢ４が活性化さ
れる。このクロックサイクル♯２におけるクロック制御
信号ＥＮ２の非活性化により、上述の、信号ＮＦ（ｉ−
１）によるアービタ回路ＡＲＢ（ｉ−１）の出力信号Ｎ
Ｑ（ｉ−１）の短期間の立下がりの影響を、排除するこ
とができる。これは、ラッチ回路ＬＢ１〜ＬＢｍにおい
て、クロック信号ＮＣＩ２の立下がりよりも、早いタイ
ミングで、ラッチ回路ＬＢ１〜ＬＢｍのＣＭＯＳトラン
スミッションゲートＴｘを、非導通状態に設定すること
ができるためである。
【０３０６】クロックサイクル♯３においては、クロッ
クバッファＣＢ４が活性化され、クロック入力バッファ
ＣＩＢからの信号ＮＡＩに従って出力信号ＮＣＩ４を変
化させる。このクロックバッファＣＢ４も、クロックバ
ッファＣＢ２およびＣＢ３と同じ遅延時間ｔＤＣＢを有
している。バックワードディレイアレイＢＤＡにおいて
は、ラッチ回路ＬＢ１〜ＬＢｍの出力信号に従って有効
遅延回路が設定される。すなわち、対応のラッチ回路の
出力信号ＮＭｉがＨレベルのときには、遅延回路ＢＤＥ
ｉにおいてＮＡＮＤ回路ＮＡ６がインバータとして動作
し、このクロックバッファＣＢ４からのクロック信号Ｎ
ＣＩ４をＮＡＮＤ回路ＮＡ７へ伝達する。一方、他の遅
延回路ＢＤＥｊにおいては、対応のラッチ回路ＬＢｊの
出力信号ＮＭｊがＬレベルであるため、ＮＡＮＤ回路Ｎ
Ａ６の出力信号は、Ｈレベルに固定される。したがっ
て、遅延回路ＢＤＥｊにおいては、ＮＡＮＤ回路ＮＡ７
およびＮＡ８により遅延回路が生成される。これによ
り、遅延回路ＢＤＥｉにより抽出されたクロック信号
が、順次伝搬されて遅延回路ＢＤＥ０より出力される。
クバッファＣＢ４が活性化され、クロック入力バッファ
ＣＩＢからの信号ＮＡＩに従って出力信号ＮＣＩ４を変
化させる。このクロックバッファＣＢ４も、クロックバ
ッファＣＢ２およびＣＢ３と同じ遅延時間ｔＤＣＢを有
している。バックワードディレイアレイＢＤＡにおいて
は、ラッチ回路ＬＢ１〜ＬＢｍの出力信号に従って有効
遅延回路が設定される。すなわち、対応のラッチ回路の
出力信号ＮＭｉがＨレベルのときには、遅延回路ＢＤＥ
ｉにおいてＮＡＮＤ回路ＮＡ６がインバータとして動作
し、このクロックバッファＣＢ４からのクロック信号Ｎ
ＣＩ４をＮＡＮＤ回路ＮＡ７へ伝達する。一方、他の遅
延回路ＢＤＥｊにおいては、対応のラッチ回路ＬＢｊの
出力信号ＮＭｊがＬレベルであるため、ＮＡＮＤ回路Ｎ
Ａ６の出力信号は、Ｈレベルに固定される。したがっ
て、遅延回路ＢＤＥｊにおいては、ＮＡＮＤ回路ＮＡ７
およびＮＡ８により遅延回路が生成される。これによ
り、遅延回路ＢＤＥｉにより抽出されたクロック信号
が、順次伝搬されて遅延回路ＢＤＥ０より出力される。
【０３０７】このバックワードディレイアレイＢＤＡに
おいては、フォワードディレイアレイＦＤＡにおける遅
延時間と同じ遅延時間、クロック信号が遅延回路ＢＤＥ
ｉ〜ＢＤＥ０を介して遅延される。クロック入力バッフ
ァＣＩＢ、クロックバッファＣＢ４およびバックワード
ディレイアレイＢＤＡの経路においては、遅延モニタ回
路ＤＭＣは設けられていない。したがって、このバック
ワードディレイアレイＢＤＡからの信号ＮＢ０は、外部
クロック信号ＣＬＫＥよりも、位相が進んでいる。
おいては、フォワードディレイアレイＦＤＡにおける遅
延時間と同じ遅延時間、クロック信号が遅延回路ＢＤＥ
ｉ〜ＢＤＥ０を介して遅延される。クロック入力バッフ
ァＣＩＢ、クロックバッファＣＢ４およびバックワード
ディレイアレイＢＤＡの経路においては、遅延モニタ回
路ＤＭＣは設けられていない。したがって、このバック
ワードディレイアレイＢＤＡからの信号ＮＢ０は、外部
クロック信号ＣＬＫＥよりも、位相が進んでいる。
【０３０８】図６１に示すように、クロック制御信号Ｅ
Ｎ１を１クロックサイクル期間のみ活性状態とすること
により、フォワードディレイアレイＦＤＡに１つのクロ
ックパルス信号を伝達し、クロック制御信号ＥＮ２に従
って、位相比較動作を完了させる。クロック制御信号Ｅ
Ｎ３に従って、この位相比較による粗調整動作完了後、
バックワードディレイアレイＢＤＡを介して、クロック
入力バッファＣＩＢからの信号ＮＡＩを遅延させること
により、ほぼ外部クロック信号ＣＬＫの１周期に相当す
る遅延時間をバックワードディレイアレイＢＤＡによっ
て設定することができ、粗調整されたクロック信号ＮＢ
０を生成することができる。
Ｎ１を１クロックサイクル期間のみ活性状態とすること
により、フォワードディレイアレイＦＤＡに１つのクロ
ックパルス信号を伝達し、クロック制御信号ＥＮ２に従
って、位相比較動作を完了させる。クロック制御信号Ｅ
Ｎ３に従って、この位相比較による粗調整動作完了後、
バックワードディレイアレイＢＤＡを介して、クロック
入力バッファＣＩＢからの信号ＮＡＩを遅延させること
により、ほぼ外部クロック信号ＣＬＫの１周期に相当す
る遅延時間をバックワードディレイアレイＢＤＡによっ
て設定することができ、粗調整されたクロック信号ＮＢ
０を生成することができる。
【０３０９】図６２は、クロック制御信号の発生部の構
成を概略的に示す図である。図６２において、クロック
制御信号発生部は、クロックイネーブル信号ＣＫＥの活
性化時能動化され、クロック入力バッファＣＩＢの出力
信号ＮＡＩの立下がりをカウントするカウンタ１６０
と、電源投入検出信号ＰＯＲの活性化に応答してセット
されかつカウンタ１６０からのカウントアップ指示信号
ＣＵＰ１に応答してリセットされるセット／リセットフ
リップフロップ１６１と、電源投入検出信号ＰＯＲの活
性化に応答してセットされ、かつカウンタ１６０からの
カウントアップ指示信号ＣＵＰ２に応答してリセットさ
れるセット／リセットフリップフロップ１６２を含む。
セット／リセットフリップフロップ１６１の出力Ｑか
ら、クロック制御信号ＥＮ１が出力される。セット／リ
セットフリップフロップ１６２は、その出力Ｑからクロ
ック制御信号ＥＮ２を出力し、その出力／Ｑからクロッ
ク制御信号ＥＮ３を出力する。カウントアップ指示信号
ＣＵＰ３は、後に詳細に説明する微調動作活性用クロッ
ク制御信号ＥＮ４のために用いられる。
成を概略的に示す図である。図６２において、クロック
制御信号発生部は、クロックイネーブル信号ＣＫＥの活
性化時能動化され、クロック入力バッファＣＩＢの出力
信号ＮＡＩの立下がりをカウントするカウンタ１６０
と、電源投入検出信号ＰＯＲの活性化に応答してセット
されかつカウンタ１６０からのカウントアップ指示信号
ＣＵＰ１に応答してリセットされるセット／リセットフ
リップフロップ１６１と、電源投入検出信号ＰＯＲの活
性化に応答してセットされ、かつカウンタ１６０からの
カウントアップ指示信号ＣＵＰ２に応答してリセットさ
れるセット／リセットフリップフロップ１６２を含む。
セット／リセットフリップフロップ１６１の出力Ｑか
ら、クロック制御信号ＥＮ１が出力される。セット／リ
セットフリップフロップ１６２は、その出力Ｑからクロ
ック制御信号ＥＮ２を出力し、その出力／Ｑからクロッ
ク制御信号ＥＮ３を出力する。カウントアップ指示信号
ＣＵＰ３は、後に詳細に説明する微調動作活性用クロッ
ク制御信号ＥＮ４のために用いられる。
【０３１０】カウンタ１６０は、電源投入検出信号ＰＯ
Ｒの活性化に応答して初期化され、クロック信号ＮＡＩ
の立下がりを１つをカウントするとカウントアップ指示
信号ＣＵＰ１を活性化する。またクロック信号ＮＡＩの
立下がりを２つカウントするとカウントアップ指示信号
ＣＵＰ２を活性化する。電源投入後クロックイネーブル
信号ＣＫＥは活性状態とされると、１クロックサイクル
期間クロック制御信号ＥＮ１をＨレベルに保持し、また
２クロックサイクル期間クロック制御信号ＥＮ２をＨレ
ベルに保持することができる。
Ｒの活性化に応答して初期化され、クロック信号ＮＡＩ
の立下がりを１つをカウントするとカウントアップ指示
信号ＣＵＰ１を活性化する。またクロック信号ＮＡＩの
立下がりを２つカウントするとカウントアップ指示信号
ＣＵＰ２を活性化する。電源投入後クロックイネーブル
信号ＣＫＥは活性状態とされると、１クロックサイクル
期間クロック制御信号ＥＮ１をＨレベルに保持し、また
２クロックサイクル期間クロック制御信号ＥＮ２をＨレ
ベルに保持することができる。
【０３１１】なお、この電源投入検出信号ＰＯＲに代え
て、先の実施の形態３における初期化信号ＩＮＩＴが用
いられてもよい。また、先の実施の形態４における粗調
整検出信号を用いる場合、カウンタ１６０に代えて、こ
の粗調整検出回路が用いられ、粗調整検出信号に従って
セット／リセットフリップフロップ１６１および１６２
がリセットされる構成が用いられればよい。
て、先の実施の形態３における初期化信号ＩＮＩＴが用
いられてもよい。また、先の実施の形態４における粗調
整検出信号を用いる場合、カウンタ１６０に代えて、こ
の粗調整検出回路が用いられ、粗調整検出信号に従って
セット／リセットフリップフロップ１６１および１６２
がリセットされる構成が用いられればよい。
【０３１２】図６３は、図５９に示す可変粗遅延調整回
路ＶＣＴＤの構成を概略的に示す図である。図６３にお
いて、可変粗遅延調整回路ＶＣＴＤは、複数の縦続接続
される遅延回路ＣＤＥ１〜ＣＤＥｋを含む。遅延回路Ｃ
ＤＥ１〜ＣＤＥｋの各々は、粗遅延調整回路ＣＴＤの遅
延回路ＦＤＥｉおよびＢＤＥｉと同じ遅延時間を有す
る。これらの遅延回路ＣＤＥ１〜ＣＤＥｋに共通に、粗
遅延調整回路ＣＴＤの出力信号ＮＢ０が与えられる。遅
延回路ＣＤＥ１〜ＣＤＥｋの遅延段数が、シフトレジス
タからの制御信号ＳＣ１〜ＳＣｋにより選択される。
路ＶＣＴＤの構成を概略的に示す図である。図６３にお
いて、可変粗遅延調整回路ＶＣＴＤは、複数の縦続接続
される遅延回路ＣＤＥ１〜ＣＤＥｋを含む。遅延回路Ｃ
ＤＥ１〜ＣＤＥｋの各々は、粗遅延調整回路ＣＴＤの遅
延回路ＦＤＥｉおよびＢＤＥｉと同じ遅延時間を有す
る。これらの遅延回路ＣＤＥ１〜ＣＤＥｋに共通に、粗
遅延調整回路ＣＴＤの出力信号ＮＢ０が与えられる。遅
延回路ＣＤＥ１〜ＣＤＥｋの遅延段数が、シフトレジス
タからの制御信号ＳＣ１〜ＳＣｋにより選択される。
【０３１３】遅延回路ＣＤＥ１〜ＣＤＥｋの各々は同じ
回路構成を有する。図６３においては、遅延回路ＣＤＥ
１の構成を代表的に示す。遅延回路ＣＤＥ１は、前段の
遅延回路ＣＤＥ２の出力信号ＮＶ２と電源電圧ＶＣＣＣ
を受けるＮＡＮＤ回路ＮＡ１１と、シフトレジスタから
の制御信号ＳＣ１と粗遅延調整回路ＣＴＤの出力クロッ
ク信号ＮＢ０を受けるＮＡＮＤ回路ＮＡ１０と、ＮＡＮ
Ｄ回路ＮＡ１０およびＮＡ１１の出力信号を受けるＮＡ
ＮＤ回路ＮＡ１２と、電源電圧ＶＣＣＣとＮＡＮＤ回路
ＮＡ１２の出力信号を受けるＮＡＮＤ回路ＮＡ１３を含
む。シフトレジスタからの制御信号ＳＣ１〜ＳＣｋのひ
とつがＨレベルとされ、残りの制御信号はＬレベルに設
定される。すなわち、制御信号ＳＣ１〜ＳＣｋが、Ｈレ
ベルの制御信号に対応する遅延回路が信号ＮＢ０を取込
み、順次伝達する。シフトレジスタからの制御信号ＳＣ
ｊがＬレベルのときには、対応の遅延回路ＣＤＥｊのＮ
ＡＮＤ回路ＮＡ１０の出力信号がＨレベルに固定され、
ＮＡＮＤ回路ＮＡ１２が、インバータとして動作する。
これにより、ＮＡＮＤ回路ＮＡ１１およびＮＡ１２によ
り、遅延回路が形成され、前段の遅延回路ＣＤＥ（ｊ＋
１）の出力信号ＮＢ（ｊ＋１）を遅延して伝達すること
ができる。
回路構成を有する。図６３においては、遅延回路ＣＤＥ
１の構成を代表的に示す。遅延回路ＣＤＥ１は、前段の
遅延回路ＣＤＥ２の出力信号ＮＶ２と電源電圧ＶＣＣＣ
を受けるＮＡＮＤ回路ＮＡ１１と、シフトレジスタから
の制御信号ＳＣ１と粗遅延調整回路ＣＴＤの出力クロッ
ク信号ＮＢ０を受けるＮＡＮＤ回路ＮＡ１０と、ＮＡＮ
Ｄ回路ＮＡ１０およびＮＡ１１の出力信号を受けるＮＡ
ＮＤ回路ＮＡ１２と、電源電圧ＶＣＣＣとＮＡＮＤ回路
ＮＡ１２の出力信号を受けるＮＡＮＤ回路ＮＡ１３を含
む。シフトレジスタからの制御信号ＳＣ１〜ＳＣｋのひ
とつがＨレベルとされ、残りの制御信号はＬレベルに設
定される。すなわち、制御信号ＳＣ１〜ＳＣｋが、Ｈレ
ベルの制御信号に対応する遅延回路が信号ＮＢ０を取込
み、順次伝達する。シフトレジスタからの制御信号ＳＣ
ｊがＬレベルのときには、対応の遅延回路ＣＤＥｊのＮ
ＡＮＤ回路ＮＡ１０の出力信号がＨレベルに固定され、
ＮＡＮＤ回路ＮＡ１２が、インバータとして動作する。
これにより、ＮＡＮＤ回路ＮＡ１１およびＮＡ１２によ
り、遅延回路が形成され、前段の遅延回路ＣＤＥ（ｊ＋
１）の出力信号ＮＢ（ｊ＋１）を遅延して伝達すること
ができる。
【０３１４】なおこのシフトレジスタからの制御信号Ｓ
Ｃ１〜ＳＣｋのうち、初期設定時においては、第ｈ番目
の制御信号ＳＣｈがＨレベルに設定される。これによ
り、可変粗遅延調整回路ＶＣＴＤにおける遅延時間の追
加および低減両者に対応することができる（制御信号Ｓ
Ｃ１〜ＳＣｋのうち中央の位置の制御信号ＳＣｈが活性
状態とされる）。
Ｃ１〜ＳＣｋのうち、初期設定時においては、第ｈ番目
の制御信号ＳＣｈがＨレベルに設定される。これによ
り、可変粗遅延調整回路ＶＣＴＤにおける遅延時間の追
加および低減両者に対応することができる（制御信号Ｓ
Ｃ１〜ＳＣｋのうち中央の位置の制御信号ＳＣｈが活性
状態とされる）。
【０３１５】この図６３に示す可変粗遅延調整回路ＶＣ
ＴＤを利用することにより、複雑な回路構成を利用する
ことなく、容易に微調整回路の調整結果に従って、周波
数決定回路の出力信号の位相調整を行なうことができ
る。
ＴＤを利用することにより、複雑な回路構成を利用する
ことなく、容易に微調整回路の調整結果に従って、周波
数決定回路の出力信号の位相調整を行なうことができ
る。
【０３１６】図６４は、図５９に示す微遅延調整回路Ｆ
ＴＤの構成を示す図である。図６４において、微遅延調
整回路ＦＴＤは、カスケード接続される電流可変インバ
ータＩＮＢおよびＩＮＦを含む。インバータＩＮＦは、
可変粗遅延調整回路ＶＣＴＤからの信号ＮＶ１をゲート
に受けて信号ＮＦＴＤＭを出力するＭＯＳトランジスタ
ＰＴＦ０およびＮＴＦ０と、シフトレジスタからの制御
信号ＱＦ１〜ＱＦｍに応答してＭＯＳトランジスタＰＴ
Ｆ０に対する供給電流量が調整される電流源ＰＴＦＡ
と、制御信号ＱＦ１〜ＱＦｍに応答してＭＯＳトランジ
スタＮＴＦ０の放電電流を調整する電流源ＮＴＦＡを含
む。電流源ＰＴＦＡは、電源ノードとＭＯＳトランジス
タＰＴＦ０のソースとの間に並列に接続されるｐチャネ
ルＭＯＳトランジスタＰＴＦ１〜ＰＴＦｍを含む。電流
源ＮＴＦＡは、ＭＯＳトランジスタＮＴＦ０のソースと
接地ノードの間に互いに並列に接続されるｎチャネルＭ
ＯＳトランジスタＮＴＦ１〜ＮＴＦｍを含む。トランジ
スタＰＴＦｉおよびＮＴＦｉは、制御信号ＱＦｉに応答
して導通する。ＭＯＳトランジスタＰＴＦ１〜ＰＴＦｍ
のサイズ（ゲート幅とゲート長の比）が互いに異ならさ
れており、またＭＯＳトランジスタＮＴＦ１〜ＮＴＦｍ
も、そのサイズが互いに異ならされている。制御信号Ｑ
Ｆ１〜ＱＦｍに従って電流源ＰＴＦＡおよびＮＴＦＡの
供給する電流を調整することができ、応じてこのインバ
ータＩＮＦの遅延時間を調整することができる。
ＴＤの構成を示す図である。図６４において、微遅延調
整回路ＦＴＤは、カスケード接続される電流可変インバ
ータＩＮＢおよびＩＮＦを含む。インバータＩＮＦは、
可変粗遅延調整回路ＶＣＴＤからの信号ＮＶ１をゲート
に受けて信号ＮＦＴＤＭを出力するＭＯＳトランジスタ
ＰＴＦ０およびＮＴＦ０と、シフトレジスタからの制御
信号ＱＦ１〜ＱＦｍに応答してＭＯＳトランジスタＰＴ
Ｆ０に対する供給電流量が調整される電流源ＰＴＦＡ
と、制御信号ＱＦ１〜ＱＦｍに応答してＭＯＳトランジ
スタＮＴＦ０の放電電流を調整する電流源ＮＴＦＡを含
む。電流源ＰＴＦＡは、電源ノードとＭＯＳトランジス
タＰＴＦ０のソースとの間に並列に接続されるｐチャネ
ルＭＯＳトランジスタＰＴＦ１〜ＰＴＦｍを含む。電流
源ＮＴＦＡは、ＭＯＳトランジスタＮＴＦ０のソースと
接地ノードの間に互いに並列に接続されるｎチャネルＭ
ＯＳトランジスタＮＴＦ１〜ＮＴＦｍを含む。トランジ
スタＰＴＦｉおよびＮＴＦｉは、制御信号ＱＦｉに応答
して導通する。ＭＯＳトランジスタＰＴＦ１〜ＰＴＦｍ
のサイズ（ゲート幅とゲート長の比）が互いに異ならさ
れており、またＭＯＳトランジスタＮＴＦ１〜ＮＴＦｍ
も、そのサイズが互いに異ならされている。制御信号Ｑ
Ｆ１〜ＱＦｍに従って電流源ＰＴＦＡおよびＮＴＦＡの
供給する電流を調整することができ、応じてこのインバ
ータＩＮＦの遅延時間を調整することができる。
【０３１７】インバータＩＮＢは、インバータＩＮＦの
出力信号ＮＦＴＤＭをゲートに受けて信号ＮＦＴＤを出
力するｐチャネルＭＯＳトランジスタＰＴＢ０およびＮ
ＴＢ０と、そのｐチャネルＭＯＳトランジスタＰＴＢ０
へ制御信号ＱＢ１〜ＱＢｎに従って電流を供給する電流
源ＰＴＢＡと、制御信号ＱＢ１〜ＱＢｎに従ってＭＯＳ
トランジスタＮＴＢ０の放電電流を設定する電流源ＮＴ
ＢＡを含む。電流源ＰＴＢＡは、電源ノードとＭＯＳト
ランジスタＰＴＢ０の間に互いに並列に接続されるｐチ
ャネルＭＯＳトランジスタＰＴＢ１〜ＰＴＢｎを含む。
これらのＭＯＳトランジスタＰＴＢ１〜ＰＴＢｎのサイ
ズは互いに異ならされる。また電流源ＮＴＢＡは、ＭＯ
ＳトランジスタＮＴＢ０と接地の間に互いに並列に接続
されるｎチャネルＭＯＳトランジスタＮＴＢ１〜ＮＴＢ
ｎを含む。これらのＭＯＳトランジスタＮＴＢ１〜ＮＴ
Ｂｎも、サイズが互いに異ならされる。制御信号ＱＢｉ
に従ってＭＯＳトランジスタＰＴＢｉおよびＮＴＢｉが
導通状態とされる。
出力信号ＮＦＴＤＭをゲートに受けて信号ＮＦＴＤを出
力するｐチャネルＭＯＳトランジスタＰＴＢ０およびＮ
ＴＢ０と、そのｐチャネルＭＯＳトランジスタＰＴＢ０
へ制御信号ＱＢ１〜ＱＢｎに従って電流を供給する電流
源ＰＴＢＡと、制御信号ＱＢ１〜ＱＢｎに従ってＭＯＳ
トランジスタＮＴＢ０の放電電流を設定する電流源ＮＴ
ＢＡを含む。電流源ＰＴＢＡは、電源ノードとＭＯＳト
ランジスタＰＴＢ０の間に互いに並列に接続されるｐチ
ャネルＭＯＳトランジスタＰＴＢ１〜ＰＴＢｎを含む。
これらのＭＯＳトランジスタＰＴＢ１〜ＰＴＢｎのサイ
ズは互いに異ならされる。また電流源ＮＴＢＡは、ＭＯ
ＳトランジスタＮＴＢ０と接地の間に互いに並列に接続
されるｎチャネルＭＯＳトランジスタＮＴＢ１〜ＮＴＢ
ｎを含む。これらのＭＯＳトランジスタＮＴＢ１〜ＮＴ
Ｂｎも、サイズが互いに異ならされる。制御信号ＱＢｉ
に従ってＭＯＳトランジスタＰＴＢｉおよびＮＴＢｉが
導通状態とされる。
【０３１８】制御信号ＱＢ１〜ＱＢｎの１つを活性状態
とすることにより、このインバータＩＮＢの動作電流量
が強制され、応じて遅延時間が調整される。制御信号Ｑ
Ｂ１〜ＱＢｎの１つと制御信号ＱＦ１〜ＱＦｍの１つが
活性状態とされる。変化シーケンスとしては、制御信号
ＱＦ１〜ＱＦｍが順次活性状態とされた後、活性状態の
制御信号ＱＢｉのシフトが行なわれる構成が用いられて
もよい。またこれに代えて、制御信号ＱＦ１〜ＱＦｍお
よびＱＢ１〜ＱＢｍは交互にシフトされる構成が用いら
れてもよい。このインバータＩＮＦおよびＩＮＢによる
遅延回路の遅延時間が、制御信号ＱＢ１〜ＱＢｎおよび
ＱＦ１〜ＱＦｍに従って単位遅延時間ΔＴＤずつ調整さ
れる構成であればよい。この微遅延調整回路ＦＴＤの遅
延時間の調整範囲は、粗遅延調整回路の遅延回路ＦＤＥ
およびＢＤＥの遅延時間ＴＤに等しい。したがって、こ
の微遅延調整回路ＦＴＤの最小遅延時間をｔＦＴＤ（ｍ
ｉｎ）とすると、この微遅延調整回路ＦＴＤの与える遅
延時間ｔＦＴＤの最大値は、ｔＦＴＤ（ｍａｘ）＝ｔＦ
ＴＤ（ｍｉｎ）＋ＴＤと表わすことができる。
とすることにより、このインバータＩＮＢの動作電流量
が強制され、応じて遅延時間が調整される。制御信号Ｑ
Ｂ１〜ＱＢｎの１つと制御信号ＱＦ１〜ＱＦｍの１つが
活性状態とされる。変化シーケンスとしては、制御信号
ＱＦ１〜ＱＦｍが順次活性状態とされた後、活性状態の
制御信号ＱＢｉのシフトが行なわれる構成が用いられて
もよい。またこれに代えて、制御信号ＱＦ１〜ＱＦｍお
よびＱＢ１〜ＱＢｍは交互にシフトされる構成が用いら
れてもよい。このインバータＩＮＦおよびＩＮＢによる
遅延回路の遅延時間が、制御信号ＱＢ１〜ＱＢｎおよび
ＱＦ１〜ＱＦｍに従って単位遅延時間ΔＴＤずつ調整さ
れる構成であればよい。この微遅延調整回路ＦＴＤの遅
延時間の調整範囲は、粗遅延調整回路の遅延回路ＦＤＥ
およびＢＤＥの遅延時間ＴＤに等しい。したがって、こ
の微遅延調整回路ＦＴＤの最小遅延時間をｔＦＴＤ（ｍ
ｉｎ）とすると、この微遅延調整回路ＦＴＤの与える遅
延時間ｔＦＴＤの最大値は、ｔＦＴＤ（ｍａｘ）＝ｔＦ
ＴＤ（ｍｉｎ）＋ＴＤと表わすことができる。
【０３１９】この図６４に示すように、動作電流をシフ
トレジスタの制御信号に従って調整することにより、遅
延回路の要する遅延時間よりも細かい精度（第２の精
度）でクロック信号の位相（遅延時間）を調整すること
ができる。
トレジスタの制御信号に従って調整することにより、遅
延回路の要する遅延時間よりも細かい精度（第２の精
度）でクロック信号の位相（遅延時間）を調整すること
ができる。
【０３２０】図６５は、図５９に示す分周器ＤＶＤの構
成の一例を概略的に示す図である。図６５において、分
周器ＤＶＤは、外部クロック信号ＣＬＫＥをバッファ処
理してクロック信号ＣＬＫＦを生成するクロック入力バ
ッファ１７０と、クロック入力バッファ１７０の出力ク
ロック信号ＣＬＫＦを２分周する分周回路１７２と、分
周回路１７２の出力信号ＣＬＫＤがＬレベルのときに導
通し、参照クロック信号ＣＬＫＲを通過させてシフト制
御信号ＣＴＬを生成する転送回路１７４と、分周回路１
７２の出力クロック信号ＣＬＫＤがＨレベルのときに導
通し、参照クロック信号ＣＬＫＲを通過させて比較用ク
ロック信号ＤＣＬＫＲを生成する転送回路１７６と、分
周回路１７２の出力クロック信号ＣＬＫＤがＨレベルに
導通し、内部クロック信号ＣＬＫＩを通過させて比較用
クロック信号ＤＣＬＫＩを生成する転送回路１７８を含
む。
成の一例を概略的に示す図である。図６５において、分
周器ＤＶＤは、外部クロック信号ＣＬＫＥをバッファ処
理してクロック信号ＣＬＫＦを生成するクロック入力バ
ッファ１７０と、クロック入力バッファ１７０の出力ク
ロック信号ＣＬＫＦを２分周する分周回路１７２と、分
周回路１７２の出力信号ＣＬＫＤがＬレベルのときに導
通し、参照クロック信号ＣＬＫＲを通過させてシフト制
御信号ＣＴＬを生成する転送回路１７４と、分周回路１
７２の出力クロック信号ＣＬＫＤがＨレベルのときに導
通し、参照クロック信号ＣＬＫＲを通過させて比較用ク
ロック信号ＤＣＬＫＲを生成する転送回路１７６と、分
周回路１７２の出力クロック信号ＣＬＫＤがＨレベルに
導通し、内部クロック信号ＣＬＫＩを通過させて比較用
クロック信号ＤＣＬＫＩを生成する転送回路１７８を含
む。
【０３２１】クロック入力バッファ１７０は、小さな遅
延時間を有しており、参照クロック信号ＣＬＫＲよりも
位相の早いクロック信号ＣＬＫＦを生成する。分周回路
１７２は、このクロック信号ＣＬＫＦを分周比２で分周
する。転送回路１７４、１７６および１７８は、それぞ
れＭＯＳトランジスタで構成されるように示すが、これ
らの転送回路１７４、１７６および１７８は、ＣＭＯＳ
トランスミッションゲートで構成されてもよく、またロ
ジックゲートまたはクロックバッファで構成されてもよ
い。次に、この図６５に示す分周器ＤＶＤの動作を図６
６に示すタイミングチャートを参照して説明する。
延時間を有しており、参照クロック信号ＣＬＫＲよりも
位相の早いクロック信号ＣＬＫＦを生成する。分周回路
１７２は、このクロック信号ＣＬＫＦを分周比２で分周
する。転送回路１７４、１７６および１７８は、それぞ
れＭＯＳトランジスタで構成されるように示すが、これ
らの転送回路１７４、１７６および１７８は、ＣＭＯＳ
トランスミッションゲートで構成されてもよく、またロ
ジックゲートまたはクロックバッファで構成されてもよ
い。次に、この図６５に示す分周器ＤＶＤの動作を図６
６に示すタイミングチャートを参照して説明する。
【０３２２】粗調整動作時においては、クロック制御信
号ＥＮ４はＬレベルの非活性状態にあり、クロック入力
バッファ１７０は非活性状態にあり、クロック信号ＣＬ
ＫＦはＬレベルに固定される。この状態においては、分
周回路１７２の出力クロック信号ＣＬＫＤもＬレベルで
あり、転送回路１７６および１７８は非導通状態にあ
る。転送回路１７４は、導通状態となるが、この場合、
シフト制御信号ＣＴＬは、クロック制御信号ＥＮ４の活
性化時に活性状態とされてシフトレジスタへ与えるよう
に構成する（たとえばＣＴＬとＥＮ４のＡＮＤ）ことに
より、シフトレジスタのシフト動作を禁止することがで
きる。
号ＥＮ４はＬレベルの非活性状態にあり、クロック入力
バッファ１７０は非活性状態にあり、クロック信号ＣＬ
ＫＦはＬレベルに固定される。この状態においては、分
周回路１７２の出力クロック信号ＣＬＫＤもＬレベルで
あり、転送回路１７６および１７８は非導通状態にあ
る。転送回路１７４は、導通状態となるが、この場合、
シフト制御信号ＣＴＬは、クロック制御信号ＥＮ４の活
性化時に活性状態とされてシフトレジスタへ与えるよう
に構成する（たとえばＣＴＬとＥＮ４のＡＮＤ）ことに
より、シフトレジスタのシフト動作を禁止することがで
きる。
【０３２３】粗調整動作が完了し、微調整を開始するた
めに、クロック制御信号ＥＮ４がＨレベルの活性状態と
され、クロック入力バッファ１７０が動作し、外部クロ
ック信号ＣＬＫＥに従ってクロック信号ＣＬＫＦを生成
する。分周回路１７２が動作し、このクロック信号ＣＬ
ＫＦを２分周してクロック信号ＣＬＫＤを生成する。ク
ロック信号ＣＬＫＤがＨレベルとなると転送回路１７６
および１７８が導通し、参照クロック信号ＣＬＫＲおよ
び内部クロック信号ＣＬＫＩに従って比較用クロック信
号ＤＣＬＫＲおよびＤＣＬＫＩを生成する。位相比較器
ＰＣにおいて、このクロック信号ＤＣＬＫＲおよびＤＣ
ＬＫＩの位相比較が行なわれる。この位相比較器ＰＣの
位相比較結果が、次のクロックサイクルにおいても保持
される。
めに、クロック制御信号ＥＮ４がＨレベルの活性状態と
され、クロック入力バッファ１７０が動作し、外部クロ
ック信号ＣＬＫＥに従ってクロック信号ＣＬＫＦを生成
する。分周回路１７２が動作し、このクロック信号ＣＬ
ＫＦを２分周してクロック信号ＣＬＫＤを生成する。ク
ロック信号ＣＬＫＤがＨレベルとなると転送回路１７６
および１７８が導通し、参照クロック信号ＣＬＫＲおよ
び内部クロック信号ＣＬＫＩに従って比較用クロック信
号ＤＣＬＫＲおよびＤＣＬＫＩを生成する。位相比較器
ＰＣにおいて、このクロック信号ＤＣＬＫＲおよびＤＣ
ＬＫＩの位相比較が行なわれる。この位相比較器ＰＣの
位相比較結果が、次のクロックサイクルにおいても保持
される。
【０３２４】次のクロックサイクルにおいて分周クロッ
ク信号ＣＬＫＤがＬレベルとなると、転送回路１７４が
導通し、転送回路１７６および１７８が非導通状態とな
り、クロック信号ＤＣＬＫＲおよびＤＣＬＫＩはＬレベ
ルを維持する。この状態において、転送回路１７４を介
して参照クロック信号ＣＬＫＲに従ってシフト制御信号
ＣＴＬが生成され、シフトレジスタにおけるシフト動作
が実行される。これにより、位相比較結果に従ってシフ
トレジスタの出力信号を調整して、先の図６３および図
６４に示す遅延回路の遅延時間を調整する。以降この動
作を、クロックイネーブル信号ＣＫＥの活性状態の間繰
返し実行する。
ク信号ＣＬＫＤがＬレベルとなると、転送回路１７４が
導通し、転送回路１７６および１７８が非導通状態とな
り、クロック信号ＤＣＬＫＲおよびＤＣＬＫＩはＬレベ
ルを維持する。この状態において、転送回路１７４を介
して参照クロック信号ＣＬＫＲに従ってシフト制御信号
ＣＴＬが生成され、シフトレジスタにおけるシフト動作
が実行される。これにより、位相比較結果に従ってシフ
トレジスタの出力信号を調整して、先の図６３および図
６４に示す遅延回路の遅延時間を調整する。以降この動
作を、クロックイネーブル信号ＣＫＥの活性状態の間繰
返し実行する。
【０３２５】なお、図６５に示す分周器ＤＶＤの構成に
おいて、シフト制御信号ＣＴＬに対してのみ、クロック
制御信号ＥＮ４と参照クロック信号ＣＬＫＲの論理積を
とるように示している。しかしながら、クロック信号Ｃ
ＬＫＲおよびＣＬＫＩとクロック制御信号ＥＮ４の論理
積をとって、比較用クロック信号ＤＣＬＫＲおよびＤＣ
ＬＫＩが生成されるように構成されてもよい。
おいて、シフト制御信号ＣＴＬに対してのみ、クロック
制御信号ＥＮ４と参照クロック信号ＣＬＫＲの論理積を
とるように示している。しかしながら、クロック信号Ｃ
ＬＫＲおよびＣＬＫＩとクロック制御信号ＥＮ４の論理
積をとって、比較用クロック信号ＤＣＬＫＲおよびＤＣ
ＬＫＩが生成されるように構成されてもよい。
【０３２６】図６７は、図５９に示す位相比較器ＰＣの
構成を示す図である。図６７において、位相比較器ＰＣ
は、比較クロック信号ＤＣＬＫＩを遅延するダミークロ
ック入力バッファＤＣＩＢＩと、比較クロック信号ＤＣ
ＬＫＲを遅延する遅延回路ＤＤＡ１と、互いに並列に設
けられ、ダミークロック入力バッファＤＣＩＢＩからの
クロック信号ＣＬＫＩＲを遅延する遅延回路ＤＤＡ２お
よびＤＤＡ３と、遅延回路ＤＤＡ１の出力信号を遅延す
る遅延回路ＦＴＤ１１と、遅延回路ＤＤＡ２の出力信号
を遅延する遅延回路ＦＴＤ１２と、遅延回路ＤＤＡ３の
出力信号を遅延する遅延回路ＦＴＤ２と、遅延回路ＦＴ
Ｄ１１の出力信号ＮＰＣ０と遅延回路ＦＴＤ１２の出力
信号ＮＰＣ１の位相比較を行なうアービタ回路ＡＢＰ０
と、遅延回路ＦＴＤ１１の出力信号ＮＰＣ０と遅延回路
ＦＴＤ２の出力信号ＮＰＣ２の位相を比較するアービタ
回路ＡＢＰ１と、アービタ回路ＡＢＰ０の出力信号をラ
ッチして位相調整信号ＮＳＬを生成するラッチ回路ＬＡ
０と、アービタ回路ＡＢＰ１の出力信号をラッチして位
相調整信号ＮＦＡを出力するラッチ回路ＬＡ１を含む。
構成を示す図である。図６７において、位相比較器ＰＣ
は、比較クロック信号ＤＣＬＫＩを遅延するダミークロ
ック入力バッファＤＣＩＢＩと、比較クロック信号ＤＣ
ＬＫＲを遅延する遅延回路ＤＤＡ１と、互いに並列に設
けられ、ダミークロック入力バッファＤＣＩＢＩからの
クロック信号ＣＬＫＩＲを遅延する遅延回路ＤＤＡ２お
よびＤＤＡ３と、遅延回路ＤＤＡ１の出力信号を遅延す
る遅延回路ＦＴＤ１１と、遅延回路ＤＤＡ２の出力信号
を遅延する遅延回路ＦＴＤ１２と、遅延回路ＤＤＡ３の
出力信号を遅延する遅延回路ＦＴＤ２と、遅延回路ＦＴ
Ｄ１１の出力信号ＮＰＣ０と遅延回路ＦＴＤ１２の出力
信号ＮＰＣ１の位相比較を行なうアービタ回路ＡＢＰ０
と、遅延回路ＦＴＤ１１の出力信号ＮＰＣ０と遅延回路
ＦＴＤ２の出力信号ＮＰＣ２の位相を比較するアービタ
回路ＡＢＰ１と、アービタ回路ＡＢＰ０の出力信号をラ
ッチして位相調整信号ＮＳＬを生成するラッチ回路ＬＡ
０と、アービタ回路ＡＢＰ１の出力信号をラッチして位
相調整信号ＮＦＡを出力するラッチ回路ＬＡ１を含む。
【０３２７】ダミークロック入力バッファＤＣＩＢＩ
は、図５９に示すクロック入力バッファＣＩＢＩの有す
る遅延時間と同じ遅延時間を有する。遅延回路ＤＤＡ１
およびＤＤＡ２およびＤＤＡ３は、粗遅延調整回路ＣＴ
Ｄおよび可変粗遅延調整回路ＶＣＴＤに含まれる遅延回
路ＦＤＥｉおよびＢＤＥｉと同じ遅延時間を有する。こ
れらの遅延回路ＤＤＡ１〜ＤＤＡ３は、クロック信号を
受けるＮＡＮＤ回路ＮＡ１５と、電源電圧ＶＣＣＣとＮ
ＡＮＤ回路ＮＡ１５の出力信号を受けるＮＡＮＤ回路Ｎ
Ａ１６と、電源電圧ＶＣＣＣとＮＡＮＤ回路ＮＡ１６の
出力信号を受けるＮＡＮＤ回路ＮＡ１７を含む。ＮＡＮ
Ｄ回路ＮＡ１７は、ＮＡＮＤ回路ＮＡ１６Ｉ対する出力
負荷を調整する。
は、図５９に示すクロック入力バッファＣＩＢＩの有す
る遅延時間と同じ遅延時間を有する。遅延回路ＤＤＡ１
およびＤＤＡ２およびＤＤＡ３は、粗遅延調整回路ＣＴ
Ｄおよび可変粗遅延調整回路ＶＣＴＤに含まれる遅延回
路ＦＤＥｉおよびＢＤＥｉと同じ遅延時間を有する。こ
れらの遅延回路ＤＤＡ１〜ＤＤＡ３は、クロック信号を
受けるＮＡＮＤ回路ＮＡ１５と、電源電圧ＶＣＣＣとＮ
ＡＮＤ回路ＮＡ１５の出力信号を受けるＮＡＮＤ回路Ｎ
Ａ１６と、電源電圧ＶＣＣＣとＮＡＮＤ回路ＮＡ１６の
出力信号を受けるＮＡＮＤ回路ＮＡ１７を含む。ＮＡＮ
Ｄ回路ＮＡ１７は、ＮＡＮＤ回路ＮＡ１６Ｉ対する出力
負荷を調整する。
【０３２８】遅延回路ＦＴＤ１１、ＦＴＤ１２およびＦ
ＴＤ２は、図６４に示す電流調整可変遅延回路（微遅延
調整回路ＦＴＤ）と同様の構成を備える。遅延回路ＦＴ
Ｄ１１、ＦＴＤ１２、およびＦＴＤ２をそれぞれ、遅延
回路ＤＤＡ１〜ＤＤＡ３で駆動することにより、これら
の遅延回路ＦＴＤ１１、ＦＴＤ１２、およびＦＴＤ２の
駆動能力を、図６４に示す微遅延調整回路ＦＴＤの初期
設定時の電流駆動力と等しくする。ダミークロック入力
バッファＤＣＩＢＩを設けることにより、遅延回路ＤＤ
Ａ２およびＤＤＡ３の入力負荷が、クロック信号ＣＬＫ
ＩＲに影響を及ぼすのを防止し、クロック信号ＤＣＬＫ
ＲおよびＣＬＫＩＲに対し、互いに等しい遅延時間を与
える。遅延回路ＦＴＤ１１、ＦＴＤ１２およびＦＴＤ２
を設けることにより、この位相比較器ＰＣの感度を最適
値に設定することができる。この位相比較器ＰＣの感度
は、遅延回路ＦＴＤ１１およびＦＴＤ１２の有する遅延
時間ｔＤと、遅延回路ＦＴＤ２の有する遅延時間ｔＤ＋
ΔｔＤの差、ΔｔＤで与えられる。
ＴＤ２は、図６４に示す電流調整可変遅延回路（微遅延
調整回路ＦＴＤ）と同様の構成を備える。遅延回路ＦＴ
Ｄ１１、ＦＴＤ１２、およびＦＴＤ２をそれぞれ、遅延
回路ＤＤＡ１〜ＤＤＡ３で駆動することにより、これら
の遅延回路ＦＴＤ１１、ＦＴＤ１２、およびＦＴＤ２の
駆動能力を、図６４に示す微遅延調整回路ＦＴＤの初期
設定時の電流駆動力と等しくする。ダミークロック入力
バッファＤＣＩＢＩを設けることにより、遅延回路ＤＤ
Ａ２およびＤＤＡ３の入力負荷が、クロック信号ＣＬＫ
ＩＲに影響を及ぼすのを防止し、クロック信号ＤＣＬＫ
ＲおよびＣＬＫＩＲに対し、互いに等しい遅延時間を与
える。遅延回路ＦＴＤ１１、ＦＴＤ１２およびＦＴＤ２
を設けることにより、この位相比較器ＰＣの感度を最適
値に設定することができる。この位相比較器ＰＣの感度
は、遅延回路ＦＴＤ１１およびＦＴＤ１２の有する遅延
時間ｔＤと、遅延回路ＦＴＤ２の有する遅延時間ｔＤ＋
ΔｔＤの差、ΔｔＤで与えられる。
【０３２９】遅延回路ＦＴＤ１１の出力信号ＮＰＣ０
は、アービタ回路ＡＢＰ０およびＡＢＰ１へ与えらる。
一方、遅延回路ＦＴＤ１２の出力信号ＮＰＣ１は、アー
ビタ回路ＡＢＰ０へ与えられ、遅延回路ＦＴＤ２の出力
信号ＮＰＣ２は、アービタ回路ＡＢＰ１へ与えられる。
これらの信号ＮＰＣ０、ＮＰＣ１およびＮＰＣ２に対す
る負荷を等しくするために、ＮＡＮＤ回路ＮＡ１８およ
びＮＡ１９が設けられる。ＮＡＮＤ回路ＮＡ１８は、接
地電圧ＶＳＳと信号ＮＰＣ１とを受け、ＮＡＮＤ回路Ｎ
Ａ１９は、接地電圧ＶＳＳと信号ＮＰＣ２を受ける。接
地電圧ＶＳＳが与えられるのは、電流消費の低減および
信号ＮＰＣ0 〜ＮＰＣ２のうちの遅いタイミングで立上
がる信号に対する負荷を等しくするためである。また、
信号ＮＰＣ２およびＮＰＣ１変化時において、これらの
ＮＡＮＤ回路ＮＡ１８およびＮＡ１９のフローティング
状態の出力ノードの充放電で行なわれるのを防止し、電
源ノイズが生じるのを防止する。
は、アービタ回路ＡＢＰ０およびＡＢＰ１へ与えらる。
一方、遅延回路ＦＴＤ１２の出力信号ＮＰＣ１は、アー
ビタ回路ＡＢＰ０へ与えられ、遅延回路ＦＴＤ２の出力
信号ＮＰＣ２は、アービタ回路ＡＢＰ１へ与えられる。
これらの信号ＮＰＣ０、ＮＰＣ１およびＮＰＣ２に対す
る負荷を等しくするために、ＮＡＮＤ回路ＮＡ１８およ
びＮＡ１９が設けられる。ＮＡＮＤ回路ＮＡ１８は、接
地電圧ＶＳＳと信号ＮＰＣ１とを受け、ＮＡＮＤ回路Ｎ
Ａ１９は、接地電圧ＶＳＳと信号ＮＰＣ２を受ける。接
地電圧ＶＳＳが与えられるのは、電流消費の低減および
信号ＮＰＣ0 〜ＮＰＣ２のうちの遅いタイミングで立上
がる信号に対する負荷を等しくするためである。また、
信号ＮＰＣ２およびＮＰＣ１変化時において、これらの
ＮＡＮＤ回路ＮＡ１８およびＮＡ１９のフローティング
状態の出力ノードの充放電で行なわれるのを防止し、電
源ノイズが生じるのを防止する。
【０３３０】アービタ回路ＡＢＰ０は、交差結合される
ＮＡＮＤ回路ＮＡ２０およびＮＡ２１含み、アービタ回
路ＡＢＰ１は、交差結合されるＮＡＮＤ回路ＮＡ２２お
よびＮＡ２３を含む。アービタ回路ＡＢＰ０は、信号Ｎ
ＰＣ０およびＮＰＣ１の位相を比較し、アービタ回路Ａ
ＢＰ１は、信号ＮＰＣ０およびＮＰＣ２の位相を比較す
る。
ＮＡＮＤ回路ＮＡ２０およびＮＡ２１含み、アービタ回
路ＡＢＰ１は、交差結合されるＮＡＮＤ回路ＮＡ２２お
よびＮＡ２３を含む。アービタ回路ＡＢＰ０は、信号Ｎ
ＰＣ０およびＮＰＣ１の位相を比較し、アービタ回路Ａ
ＢＰ１は、信号ＮＰＣ０およびＮＰＣ２の位相を比較す
る。
【０３３１】ラッチ回路ＬＡ０は、アービタ回路ＡＢＰ
０の相補出力信号をそれぞれ受けるＮＯＲゲートＮＧ２
およびＮＧ３と、ＮＯＲ回路ＮＧ２の出力信号を遅延し
てＮＯＲ回路ＮＧ３の他方入力に与える遅延回路ＤＬＹ
１と、ＮＯＲ回路ＮＧ３の出力信号を遅延してＮＯＲ回
路ＮＧ２の他方入力へ与える遅延回路ＤＬＹ２を含む。
遅延回路ＤＬＹ１およびＤＬＹ２は、それぞれ、偶数段
の縦続接続されるインバータで構成される。ＮＯＲ回路
ＮＧ２から、位相調整信号ＮＳＬが出力される。
０の相補出力信号をそれぞれ受けるＮＯＲゲートＮＧ２
およびＮＧ３と、ＮＯＲ回路ＮＧ２の出力信号を遅延し
てＮＯＲ回路ＮＧ３の他方入力に与える遅延回路ＤＬＹ
１と、ＮＯＲ回路ＮＧ３の出力信号を遅延してＮＯＲ回
路ＮＧ２の他方入力へ与える遅延回路ＤＬＹ２を含む。
遅延回路ＤＬＹ１およびＤＬＹ２は、それぞれ、偶数段
の縦続接続されるインバータで構成される。ＮＯＲ回路
ＮＧ２から、位相調整信号ＮＳＬが出力される。
【０３３２】ラッチ回路ＬＡ１は、アービタ回路ＡＢＰ
１の相補出力信号をそれぞれ受けるＮＯＲ回路ＮＧ４お
よびＮＧ５と、ＮＯＲ回路ＮＧ４の出力信号を遅延して
ＮＯＲ回路ＮＧ５の他方入力に与える遅延回路ＤＬＹ２
と、ＮＯＲ回路ＮＧ５の出力信号を遅延してＮＯＲ回路
ＮＧ４の他方入力へ与える遅延回路ＤＬＹ１を含む。Ｎ
ＯＲ回路ＮＧ５から、位相調整信号ＮＦＡが出力され
る。遅延回路ＤＬＹ１およびＤＬＹ２を設けることによ
り、このラッチ回路ＬＡ０およびＬＡ１において、アー
ビタ回路ＡＢＰ０およびＡＢＰ１の出力信号の短いパル
スに従ってグリッジが発生するのを防止し、位相調整信
号ＮＦＬおよびＮＦＡのＨレベル期間を、信号ＤＣＬＫ
ＲおよびＣＬＫＩＲの位相の早い方のクロック信号のＨ
レベル期間と等しくする。次に、この図６７に示す位相
比較器ＰＣの動作を、図６８に示す信号波形を参照して
説明する。
１の相補出力信号をそれぞれ受けるＮＯＲ回路ＮＧ４お
よびＮＧ５と、ＮＯＲ回路ＮＧ４の出力信号を遅延して
ＮＯＲ回路ＮＧ５の他方入力に与える遅延回路ＤＬＹ２
と、ＮＯＲ回路ＮＧ５の出力信号を遅延してＮＯＲ回路
ＮＧ４の他方入力へ与える遅延回路ＤＬＹ１を含む。Ｎ
ＯＲ回路ＮＧ５から、位相調整信号ＮＦＡが出力され
る。遅延回路ＤＬＹ１およびＤＬＹ２を設けることによ
り、このラッチ回路ＬＡ０およびＬＡ１において、アー
ビタ回路ＡＢＰ０およびＡＢＰ１の出力信号の短いパル
スに従ってグリッジが発生するのを防止し、位相調整信
号ＮＦＬおよびＮＦＡのＨレベル期間を、信号ＤＣＬＫ
ＲおよびＣＬＫＩＲの位相の早い方のクロック信号のＨ
レベル期間と等しくする。次に、この図６７に示す位相
比較器ＰＣの動作を、図６８に示す信号波形を参照して
説明する。
【０３３３】クロック信号ＤＣＬＫＩがダミークロック
入力バッファＤＣＩＢＩにより遅延されて、クロック信
号ＣＬＫＩＲが生成される。遅延回路ＤＤＡ１およびＦ
ＴＤ１１により、信号ＤＣＬＫＲが遅延されて、信号Ｎ
ＰＣ０が生成される。また、信号ＣＬＫＩＲが、遅延回
路ＤＤＡ２およびＦＴＤ１２により遅延されて信号ＮＰ
Ｃ１が生成され、また、遅延回路ＤＤＡ３およびＦＴＤ
２により信号ＣＬＫＩＲから、信号ＮＰＣ２が生成され
る。
入力バッファＤＣＩＢＩにより遅延されて、クロック信
号ＣＬＫＩＲが生成される。遅延回路ＤＤＡ１およびＦ
ＴＤ１１により、信号ＤＣＬＫＲが遅延されて、信号Ｎ
ＰＣ０が生成される。また、信号ＣＬＫＩＲが、遅延回
路ＤＤＡ２およびＦＴＤ１２により遅延されて信号ＮＰ
Ｃ１が生成され、また、遅延回路ＤＤＡ３およびＦＴＤ
２により信号ＣＬＫＩＲから、信号ＮＰＣ２が生成され
る。
【０３３４】アービタ回路ＡＢＰ０およびＡＢＰ１は、
信号ＮＰＣ０およびＮＰＣ１（ＮＰＣ２）の位相を比較
する。これらのアービタ回路ＡＢＰ０およびＡＢＰ１に
より、クロック信号ＤＣＬＫＲおよびＣＬＫＩＲの位相
比較が行なわれる。クロック信号ＤＣＬＫＲの位相が、
クロック信号ＣＬＫＩＲよりも早い場合には、信号ＮＰ
Ｃ０の立上がりに応答して、アービタ回路ＡＢＰ０の出
力信号φＡＢ０がＬレベルに立下がる。一方、アービタ
回路ＡＢＰ１の出力信号φＡＢ１が、Ｈレベルを維持す
る。アービタ回路ＡＢＰ０において、この信号ＮＰＣ０
がＨレベルの間、信号φＡＢ０がＬレベルを維持する。
信号ＮＰＣ０がＬレベルに立下がると、アービタ回路Ａ
ＢＰ０の出力信号φＡＢ０がＨレベルに立上がる。一
方、アービタ回路ＡＢＰ１においては、信号ＮＰＣ０が
Ｌレベルに立下がり、かつ信号ＮＰＣ２がＨレベルのと
きに、信号φＡＢ１がＬレベルとなり、信号ＮＰＣ２が
Ｌレベルに立下がると、信号φＡＢ１がＨレベルに立上
がる。
信号ＮＰＣ０およびＮＰＣ１（ＮＰＣ２）の位相を比較
する。これらのアービタ回路ＡＢＰ０およびＡＢＰ１に
より、クロック信号ＤＣＬＫＲおよびＣＬＫＩＲの位相
比較が行なわれる。クロック信号ＤＣＬＫＲの位相が、
クロック信号ＣＬＫＩＲよりも早い場合には、信号ＮＰ
Ｃ０の立上がりに応答して、アービタ回路ＡＢＰ０の出
力信号φＡＢ０がＬレベルに立下がる。一方、アービタ
回路ＡＢＰ１の出力信号φＡＢ１が、Ｈレベルを維持す
る。アービタ回路ＡＢＰ０において、この信号ＮＰＣ０
がＨレベルの間、信号φＡＢ０がＬレベルを維持する。
信号ＮＰＣ０がＬレベルに立下がると、アービタ回路Ａ
ＢＰ０の出力信号φＡＢ０がＨレベルに立上がる。一
方、アービタ回路ＡＢＰ１においては、信号ＮＰＣ０が
Ｌレベルに立下がり、かつ信号ＮＰＣ２がＨレベルのと
きに、信号φＡＢ１がＬレベルとなり、信号ＮＰＣ２が
Ｌレベルに立下がると、信号φＡＢ１がＨレベルに立上
がる。
【０３３５】ラッチ回路ＬＡ０において、信号φＡＢ０
がＬレベルに立下がると、ＮＯＲ回路ＮＧ２からの信号
ＮＳＬがＨレベルに立上がる。信号φＡＢ０がＨレベル
に立上がると、信号ＮＳＬが、応じてＬレベルに立下が
る。一方、ラッチ回路ＬＡ１においては、信号φＡＢ１
がＨレベルの間、信号ＮＦＡはＬレベルを維持する。信
号φＡＢ１が、Ｌレベルに立下がっても、ラッチ回路Ｌ
Ａ１において、遅延回路ＤＬＹ２の出力信号がＨレベル
にあり、信号ＮＦＡはＬレベルを維持する。この遅延回
路ＤＬＹ２の有する遅延時間が経過すると、遅延回路Ｄ
ＬＹ２の出力信号がＬレベルとなる。しかしながら、そ
のときには、信号φＡＢ１がＨレベルに復帰しており、
信号ＮＦＡは、グリッジを発生することなく、Ｌレベル
を維持する。したがって、クロック信号ＤＣＬＫＩが信
号ＣＬＫＩＲよりも位相が進んでいる場合には、このク
ロック信号ＣＬＫＩＲのＨレベルの期間信号ＮＬＳがＨ
レベルとなる。
がＬレベルに立下がると、ＮＯＲ回路ＮＧ２からの信号
ＮＳＬがＨレベルに立上がる。信号φＡＢ０がＨレベル
に立上がると、信号ＮＳＬが、応じてＬレベルに立下が
る。一方、ラッチ回路ＬＡ１においては、信号φＡＢ１
がＨレベルの間、信号ＮＦＡはＬレベルを維持する。信
号φＡＢ１が、Ｌレベルに立下がっても、ラッチ回路Ｌ
Ａ１において、遅延回路ＤＬＹ２の出力信号がＨレベル
にあり、信号ＮＦＡはＬレベルを維持する。この遅延回
路ＤＬＹ２の有する遅延時間が経過すると、遅延回路Ｄ
ＬＹ２の出力信号がＬレベルとなる。しかしながら、そ
のときには、信号φＡＢ１がＨレベルに復帰しており、
信号ＮＦＡは、グリッジを発生することなく、Ｌレベル
を維持する。したがって、クロック信号ＤＣＬＫＩが信
号ＣＬＫＩＲよりも位相が進んでいる場合には、このク
ロック信号ＣＬＫＩＲのＨレベルの期間信号ＮＬＳがＨ
レベルとなる。
【０３３６】一方、クロック信号ＤＣＬＫＲの位相が、
信号ＣＬＫＩＲよりも遅れている場合には、アービタ回
路ＡＢＰ１において、信号ＮＰＣ２の立上がりに応答し
て、信号φＡＢ１がＬレベルに立下がり、応じてラッチ
回路ＬＡ１からの信号ＮＦＡがＨレベルに立上がる。こ
の状態は、信号ＮＰＣ０が続いてＨレベルに立上がって
も変化しない。信号ＮＰＣ２がＬレベルに立下がると、
信号φＡＢ１がＨレベルに立上がり、応じて信号ＮＦＡ
がＬレベルに立下がる。
信号ＣＬＫＩＲよりも遅れている場合には、アービタ回
路ＡＢＰ１において、信号ＮＰＣ２の立上がりに応答し
て、信号φＡＢ１がＬレベルに立下がり、応じてラッチ
回路ＬＡ１からの信号ＮＦＡがＨレベルに立上がる。こ
の状態は、信号ＮＰＣ０が続いてＨレベルに立上がって
も変化しない。信号ＮＰＣ２がＬレベルに立下がると、
信号φＡＢ１がＨレベルに立上がり、応じて信号ＮＦＡ
がＬレベルに立下がる。
【０３３７】ラッチ回路ＬＡ０において、信号ＮＰＣ１
がＨレベルに立上がる場合には、ＮＡＮＤ回路ＮＡ２１
の出力信号がＬレベルとなり、信号φＡＢ０はＨレベル
を維持する。信号ＮＰＣ１がＬレベルに立下がると、Ｎ
ＡＮＤ回路ＮＡ２１の出力信号がＨレベルとなり、信号
ＮＰＣ０がＨレベルとなれば、信号φＡＢ０がＬレベル
に立下がる。この信号φＡＢ０は、信号ＮＰＣ０の立下
がりに応答してＨレベルに立上がる。しかしながら、ラ
ッチ回路ＬＡ０においては、遅延回路ＤＬＹ１およびＤ
ＬＹ２が設けられており、この信号φＡＢ０がＬレベル
に立下がっても、そのときには、遅延回路ＤＬＹ２の出
力信号がＨレベルとなり、ＮＯＲ回路ＮＧ２の出力信号
ＮＳＬはＬレベルに保持される。したがって、この場合
において、信号φＡＢ０の短期間のＬレベルが生じて
も、信号ＮＳＬは、Ｌレベルを維持する。したがって、
クロック信号ＤＣＬＫＲの位相が、クロック信号ＣＬＫ
ＩＲよりも遅れている場合には、信号ＣＬＫＩＲと同じ
Ｈレベル期間、信号ＮＦＡがＨレベルとなる。この位相
比較器ＰＣからの位相調整信号ＮＦＡおよびＮＳＬを、
アップ／ダウン指示信号として用いて次に説明するシフ
トレジスタにおいてシフト動作が行なわれる。
がＨレベルに立上がる場合には、ＮＡＮＤ回路ＮＡ２１
の出力信号がＬレベルとなり、信号φＡＢ０はＨレベル
を維持する。信号ＮＰＣ１がＬレベルに立下がると、Ｎ
ＡＮＤ回路ＮＡ２１の出力信号がＨレベルとなり、信号
ＮＰＣ０がＨレベルとなれば、信号φＡＢ０がＬレベル
に立下がる。この信号φＡＢ０は、信号ＮＰＣ０の立下
がりに応答してＨレベルに立上がる。しかしながら、ラ
ッチ回路ＬＡ０においては、遅延回路ＤＬＹ１およびＤ
ＬＹ２が設けられており、この信号φＡＢ０がＬレベル
に立下がっても、そのときには、遅延回路ＤＬＹ２の出
力信号がＨレベルとなり、ＮＯＲ回路ＮＧ２の出力信号
ＮＳＬはＬレベルに保持される。したがって、この場合
において、信号φＡＢ０の短期間のＬレベルが生じて
も、信号ＮＳＬは、Ｌレベルを維持する。したがって、
クロック信号ＤＣＬＫＲの位相が、クロック信号ＣＬＫ
ＩＲよりも遅れている場合には、信号ＣＬＫＩＲと同じ
Ｈレベル期間、信号ＮＦＡがＨレベルとなる。この位相
比較器ＰＣからの位相調整信号ＮＦＡおよびＮＳＬを、
アップ／ダウン指示信号として用いて次に説明するシフ
トレジスタにおいてシフト動作が行なわれる。
【０３３８】図６９は、図５９に示す双方向シフトレジ
スタをＳＲの構成を概略的に示す図である。図６９にお
いて、双方向シフトレジスタＳＲは、シフト制御信号Ｃ
ＴＬと図６７に示す位相比較器ＰＣからの出力信号ＮＳ
ＬおよびＮＦＡに従ってシフト動作を行なって、その微
遅延調整回路ＦＴＤに対する遅延調整信号ＱＢ１〜ＱＢ
ｎおよびＱＦ１〜ＱＦｍを出力する微調整双方向シフト
レジスタＦＳＲと、この微調整双方向シフトレジスタＦ
ＳＲからの出力信号ＮＵＰおよびＮＤＷＮとシフト制御
信号ＣＴＬに従ってシフト動作を行なって、可変粗遅延
調整回路ＶＣＴＤに対する遅延調整信号ＣＳ１〜ＣＳｎ
（ＳＶＣＴＤ）を出力する粗調整双方向シフトレジスタ
ＣＳＲを含む。
スタをＳＲの構成を概略的に示す図である。図６９にお
いて、双方向シフトレジスタＳＲは、シフト制御信号Ｃ
ＴＬと図６７に示す位相比較器ＰＣからの出力信号ＮＳ
ＬおよびＮＦＡに従ってシフト動作を行なって、その微
遅延調整回路ＦＴＤに対する遅延調整信号ＱＢ１〜ＱＢ
ｎおよびＱＦ１〜ＱＦｍを出力する微調整双方向シフト
レジスタＦＳＲと、この微調整双方向シフトレジスタＦ
ＳＲからの出力信号ＮＵＰおよびＮＤＷＮとシフト制御
信号ＣＴＬに従ってシフト動作を行なって、可変粗遅延
調整回路ＶＣＴＤに対する遅延調整信号ＣＳ１〜ＣＳｎ
（ＳＶＣＴＤ）を出力する粗調整双方向シフトレジスタ
ＣＳＲを含む。
【０３３９】これらの双方向シフトレジスタＦＳＲおよ
びＣＳＲは、図４５に示す構成を有する。この微調整双
方向シフトレジスタＦＳＲは、その出力信号ＱＢ１〜Ｑ
ＢｎおよびＱＦ１〜ＱＦｍを、所定のシーケンスでシフ
トする。たとえば、この微調整双方向シフトレジスタＦ
ＳＲは、その活性状態の出力信号を（ＱＦ１，ＱＢ
１）、（ＱＦ２，ＱＢ１）、…（ＱＦｍ，ＱＢ１）、
（ＱＦｍ，ＱＢ２）、…（ＱＦｍ，ＱＢｎ）のシーケン
スでシフトさせ、さらに、（ＱＦｍ，ＱＢｎ）から（Ｑ
Ｆ１，ＱＢ１）、（ＱＦ２，ＱＢ１）、…へと周回させ
ることができる。また、これに代えて、（ＱＦ１，ＱＢ
１）、（ＱＦ２，ＱＢ１）、（ＱＦ２，ＱＢ２）、…
（ＱＦｍ，ＱＢｎ−１）、（ＱＦｍ，ＱＢｎ）のシーケ
ンスでシフトさせ、さらに、（ＱＦｍ，ＱＢｎ）から
（ＱＦ１，ＱＢ１）、…へと周回させることもできる。
最初のシフトシーケンスにおいては、信号ＱＦ１〜ＱＦ
ｍに対するシフトレジスタと信号ＱＢ１〜ＱＢｎに対す
るシフトレジスタを設け、信号ＱＦ１〜ＱＦｍに対する
シフトレジスタの出力信号が最大値から最小値または最
小値から最大値へ変化するときに、信号ＱＢ１〜ＱＢｎ
に対して設けられたシフトレジスタにおいてシフト動作
が行なわれる。第２のシフトシーケンスの構成において
は信号ＱＢ１〜ＱＢｎおよびＱＦ１〜ＱＦｍそれぞれに
対してシフトレジスタを設け、これらのシフトレジスタ
を交互にシフト動作させる。いずれの構成が用いられて
もよい。
びＣＳＲは、図４５に示す構成を有する。この微調整双
方向シフトレジスタＦＳＲは、その出力信号ＱＢ１〜Ｑ
ＢｎおよびＱＦ１〜ＱＦｍを、所定のシーケンスでシフ
トする。たとえば、この微調整双方向シフトレジスタＦ
ＳＲは、その活性状態の出力信号を（ＱＦ１，ＱＢ
１）、（ＱＦ２，ＱＢ１）、…（ＱＦｍ，ＱＢ１）、
（ＱＦｍ，ＱＢ２）、…（ＱＦｍ，ＱＢｎ）のシーケン
スでシフトさせ、さらに、（ＱＦｍ，ＱＢｎ）から（Ｑ
Ｆ１，ＱＢ１）、（ＱＦ２，ＱＢ１）、…へと周回させ
ることができる。また、これに代えて、（ＱＦ１，ＱＢ
１）、（ＱＦ２，ＱＢ１）、（ＱＦ２，ＱＢ２）、…
（ＱＦｍ，ＱＢｎ−１）、（ＱＦｍ，ＱＢｎ）のシーケ
ンスでシフトさせ、さらに、（ＱＦｍ，ＱＢｎ）から
（ＱＦ１，ＱＢ１）、…へと周回させることもできる。
最初のシフトシーケンスにおいては、信号ＱＦ１〜ＱＦ
ｍに対するシフトレジスタと信号ＱＢ１〜ＱＢｎに対す
るシフトレジスタを設け、信号ＱＦ１〜ＱＦｍに対する
シフトレジスタの出力信号が最大値から最小値または最
小値から最大値へ変化するときに、信号ＱＢ１〜ＱＢｎ
に対して設けられたシフトレジスタにおいてシフト動作
が行なわれる。第２のシフトシーケンスの構成において
は信号ＱＢ１〜ＱＢｎおよびＱＦ１〜ＱＦｍそれぞれに
対してシフトレジスタを設け、これらのシフトレジスタ
を交互にシフト動作させる。いずれの構成が用いられて
もよい。
【０３４０】図７０は、この図６９に示す双方向シフト
レジスタＳＲのシフト動作を制御するための部分の構成
の一例を示す図である。図７０において、シフト制御部
は、位相比較器からの出力信号ＮＳＬおよびＮＦＡをラ
ッチするラッチ回路１８０ａおよび１８０ｂと、微調整
シフト制御信号ＮＵＰおよびＮＤＷＮを受けてシフト制
御信号ＣＴＬに従って粗調整シフト指示信号ＶＤＵＰお
よびＶＤＤＷＮを生成するＡＮＤ回路１８１ａおよび１
８１ｂを含む。
レジスタＳＲのシフト動作を制御するための部分の構成
の一例を示す図である。図７０において、シフト制御部
は、位相比較器からの出力信号ＮＳＬおよびＮＦＡをラ
ッチするラッチ回路１８０ａおよび１８０ｂと、微調整
シフト制御信号ＮＵＰおよびＮＤＷＮを受けてシフト制
御信号ＣＴＬに従って粗調整シフト指示信号ＶＤＵＰお
よびＶＤＤＷＮを生成するＡＮＤ回路１８１ａおよび１
８１ｂを含む。
【０３４１】ラッチ回路１８０ａおよび１８０ｂの各々
は、ラッチ指示信号φｌａの活性化に応答して、それぞ
れ与えられた信号ＮＳＬおよびＮＦＡを取込み、シフト
制御信号ＣＴＬがＨレベルのときに、この取込んだ信号
をそれぞれシフト制御信号ＵＰおよびＤＷＮとして出力
する。ラッチ回路１８０ａは、ラッチ指示信号φｌａの
活性化に応答して導通し、信号ＮＳＬを通過させる転送
ゲート１８０ａａと、この転送ゲート１８０ａａの通過
させた信号をラッチする２段のインバータ１８０ａｂお
よび１８０ａｃと、シフト制御信号ＣＴＬに従ってイン
バータ１８０ａｂおよび１８０ａｃによりラッチされた
信号を伝達する転送ゲート１８０ａｄを含む。
は、ラッチ指示信号φｌａの活性化に応答して、それぞ
れ与えられた信号ＮＳＬおよびＮＦＡを取込み、シフト
制御信号ＣＴＬがＨレベルのときに、この取込んだ信号
をそれぞれシフト制御信号ＵＰおよびＤＷＮとして出力
する。ラッチ回路１８０ａは、ラッチ指示信号φｌａの
活性化に応答して導通し、信号ＮＳＬを通過させる転送
ゲート１８０ａａと、この転送ゲート１８０ａａの通過
させた信号をラッチする２段のインバータ１８０ａｂお
よび１８０ａｃと、シフト制御信号ＣＴＬに従ってイン
バータ１８０ａｂおよび１８０ａｃによりラッチされた
信号を伝達する転送ゲート１８０ａｄを含む。
【０３４２】ラッチ指示信号φｌａは、クロック信号Ｄ
ＣＬＫＩおよびＣＬＫＩＲのいずれかの立上がりに応答
して所定期間Ｈレベルへ駆動される。このラッチ回路１
８０ａおよび１８０ｂの出力信号ＵＰおよびＤＷＮが、
図４６に示す制御部へ与えられて、シフト動作制御信号
Ｔφ１〜Ｔφ４が生成される。また、ＡＮＤ回路１８１
ａおよび１８１ｂの出力信号ＶＤＵＰおよびＶＤＤＷＮ
が、粗調整シフト回路ＣＳＲに対して設けられた図４６
に示す構成と同様の制御部に与えられて、この粗調整シ
フトレジスタＣＳＲにおけるシフト動作が実行される。
信号ＮＵＰおよびＮＤＷＮに対し、ラッチ回路が設けら
れていないのは、シフト制御信号ＣＴＬがＨレベルとな
り、微調整シフトレジスタＦＳＲにおいてシフト動作が
行なわれたとき、そのシフト結果に従って、信号ＮＵＰ
およびＮＤＷＮが選択的に活性化されるためである。別
の構成については、後に詳細に説明する。
ＣＬＫＩおよびＣＬＫＩＲのいずれかの立上がりに応答
して所定期間Ｈレベルへ駆動される。このラッチ回路１
８０ａおよび１８０ｂの出力信号ＵＰおよびＤＷＮが、
図４６に示す制御部へ与えられて、シフト動作制御信号
Ｔφ１〜Ｔφ４が生成される。また、ＡＮＤ回路１８１
ａおよび１８１ｂの出力信号ＶＤＵＰおよびＶＤＤＷＮ
が、粗調整シフト回路ＣＳＲに対して設けられた図４６
に示す構成と同様の制御部に与えられて、この粗調整シ
フトレジスタＣＳＲにおけるシフト動作が実行される。
信号ＮＵＰおよびＮＤＷＮに対し、ラッチ回路が設けら
れていないのは、シフト制御信号ＣＴＬがＨレベルとな
り、微調整シフトレジスタＦＳＲにおいてシフト動作が
行なわれたとき、そのシフト結果に従って、信号ＮＵＰ
およびＮＤＷＮが選択的に活性化されるためである。別
の構成については、後に詳細に説明する。
【０３４３】微調整シフトレジスタＦＳＲにおいては、
信号ＵＰが活性化されると、微遅延調整回路ＦＴＤにお
ける遅延時間が短くなるようにシフト動作が行なわれ、
信号ＤＷＮが活性化されると、この微遅延調整回路の遅
延時間が大きくなるようにシフト動作が行なわれる。一
方、粗調整シフトレジスタＣＳＲにおいて、信号ＶＤＵ
Ｐが活性化されると、可変粗遅延調整回路ＶＣＴＤの遅
延時間が大きくなるようにシフト動作が行なわれ、信号
ＶＤＤＷＮが活性化されると、可変粗遅延調整回路ＶＣ
ＴＤの遅延時間が短くなるように、シフト動作が行なわ
れる。この双方向シフトレジスタＦＳＲおよびＣＳＲの
シフトレジスタは、図４５（Ａ）に示すマスター／スレ
ーブ型レジスタ回路を備える。
信号ＵＰが活性化されると、微遅延調整回路ＦＴＤにお
ける遅延時間が短くなるようにシフト動作が行なわれ、
信号ＤＷＮが活性化されると、この微遅延調整回路の遅
延時間が大きくなるようにシフト動作が行なわれる。一
方、粗調整シフトレジスタＣＳＲにおいて、信号ＶＤＵ
Ｐが活性化されると、可変粗遅延調整回路ＶＣＴＤの遅
延時間が大きくなるようにシフト動作が行なわれ、信号
ＶＤＤＷＮが活性化されると、可変粗遅延調整回路ＶＣ
ＴＤの遅延時間が短くなるように、シフト動作が行なわ
れる。この双方向シフトレジスタＦＳＲおよびＣＳＲの
シフトレジスタは、図４５（Ａ）に示すマスター／スレ
ーブ型レジスタ回路を備える。
【０３４４】なお、図７０においてラッチ回路１８０ａ
において、転送ゲート１８０ａａおよび１８０ａｄを示
す。しかしながら、この転送ゲート１８０ａａ、および
１８０ａｄは、ＣＭＯＳトランスミッションゲートで構
成されてもよく、またトライステートバッファで構成さ
れてもよい。
において、転送ゲート１８０ａａおよび１８０ａｄを示
す。しかしながら、この転送ゲート１８０ａａ、および
１８０ａｄは、ＣＭＯＳトランスミッションゲートで構
成されてもよく、またトライステートバッファで構成さ
れてもよい。
【０３４５】図７１は、図５９に示すクロック入力バッ
ファＣＩＢＩの構成を示す図である。図７１において、
このクロック入力バッファＣＩＢＩは、クロックイネー
ブル信号ＣＫＥと外部クロック信号ＣＬＫＥを受けるＮ
ＡＮＤ回路２００ａと、ＮＡＮＤ回路２００ａの出力信
号を反転して参照クロック信号ＣＬＫＲを生成するイン
バータ回路２００ｂを含む。クロックイネーブル信号Ｃ
ＫＥがＬレベルのときには、外部クロック信号ＣＬＫＥ
の状態にかかわらず、参照クロック信号ＣＬＫＲはＬレ
ベルに固定される。
ファＣＩＢＩの構成を示す図である。図７１において、
このクロック入力バッファＣＩＢＩは、クロックイネー
ブル信号ＣＫＥと外部クロック信号ＣＬＫＥを受けるＮ
ＡＮＤ回路２００ａと、ＮＡＮＤ回路２００ａの出力信
号を反転して参照クロック信号ＣＬＫＲを生成するイン
バータ回路２００ｂを含む。クロックイネーブル信号Ｃ
ＫＥがＬレベルのときには、外部クロック信号ＣＬＫＥ
の状態にかかわらず、参照クロック信号ＣＬＫＲはＬレ
ベルに固定される。
【０３４６】図７２は、図６０に示すクロック入力バッ
ファＣＩＢの構成を示す図である。図７２において、ク
ロック入力バッファＣＩＢは、参照クロック信号ＣＬＫ
Ｒを受ける４段の縦続接続されるインバータ回路２０１
ａ〜２０１ｄを含む。このインバータ回路２０１ｄか
ら、クロック信号ＮＡＩが出力される。
ファＣＩＢの構成を示す図である。図７２において、ク
ロック入力バッファＣＩＢは、参照クロック信号ＣＬＫ
Ｒを受ける４段の縦続接続されるインバータ回路２０１
ａ〜２０１ｄを含む。このインバータ回路２０１ｄか
ら、クロック信号ＮＡＩが出力される。
【０３４７】図７３は、図６０に示すクロックバッファ
ＣＢ１およびＣＢ４の構成を示す図である。これらのク
ロックバッファＣＢ１およびＣＢ４は同じ構成であるた
め、図７３において、１つのクロックバッファを示す。
図７３において、クロックバッファＣＢ１（ＣＢ４）
は、クロック入力バッファＣＩＢの出力するクロック信
号ＮＡＩとクロック制御信号ＥＮ１（ＥＮ３）を受ける
ＮＡＮＤ回路２０２ａと、ＮＡＮＤ回路２０２ａの出力
信号を受ける５段の縦続接続されるインバータ回路２０
２ｂ〜２０２ｆを含む。最終段のインバータ回路２０２
ｆから、クロック信号ＮＣＩ１（ＮＣＩ４）が出力され
る。
ＣＢ１およびＣＢ４の構成を示す図である。これらのク
ロックバッファＣＢ１およびＣＢ４は同じ構成であるた
め、図７３において、１つのクロックバッファを示す。
図７３において、クロックバッファＣＢ１（ＣＢ４）
は、クロック入力バッファＣＩＢの出力するクロック信
号ＮＡＩとクロック制御信号ＥＮ１（ＥＮ３）を受ける
ＮＡＮＤ回路２０２ａと、ＮＡＮＤ回路２０２ａの出力
信号を受ける５段の縦続接続されるインバータ回路２０
２ｂ〜２０２ｆを含む。最終段のインバータ回路２０２
ｆから、クロック信号ＮＣＩ１（ＮＣＩ４）が出力され
る。
【０３４８】クロック制御信号ＥＮ１（ＥＮ３）がＬレ
ベルのときには、ＮＡＮＤ回路２０２ａの出力信号がＨ
レベルに固定され、応じてクロック信号ＮＣＩ１（ＮＣ
Ｉ４）は、Ｌレベルに固定される。クロック制御信号Ｅ
Ｎ１（ＥＮ３）が、Ｈレベルに設定されると、ＮＡＮＤ
回路２０２ａがインバータとして動作し、クロック入力
バッファＣＩＢからのクロック信号ＮＡＩをバッファ処
理して、信号ＮＣＩ１（ＮＣＩ４）が生成される。
ベルのときには、ＮＡＮＤ回路２０２ａの出力信号がＨ
レベルに固定され、応じてクロック信号ＮＣＩ１（ＮＣ
Ｉ４）は、Ｌレベルに固定される。クロック制御信号Ｅ
Ｎ１（ＥＮ３）が、Ｈレベルに設定されると、ＮＡＮＤ
回路２０２ａがインバータとして動作し、クロック入力
バッファＣＩＢからのクロック信号ＮＡＩをバッファ処
理して、信号ＮＣＩ１（ＮＣＩ４）が生成される。
【０３４９】図７４は、図６０に示すクロックドライバ
ＣＢ２およびＣＢ３の構成を示す図である。図７４にお
いて、クロックドライバＣＢ２は、クロック制御信号Ｅ
Ｎ２とクロック入力バッファＣＩＢの出力クロック信号
ＮＡＩを受けるＮＡＮＤ回路２０３ａと、ＮＡＮＤ回路
２０３ａの出力信号を受ける５段の縦続接続されるイン
バータ回路２０３ｂ〜２０３ｆを含む。最終段のインバ
ータ回路２０３ｆから、クロック信号ＮＣＩ２が出力さ
れる。
ＣＢ２およびＣＢ３の構成を示す図である。図７４にお
いて、クロックドライバＣＢ２は、クロック制御信号Ｅ
Ｎ２とクロック入力バッファＣＩＢの出力クロック信号
ＮＡＩを受けるＮＡＮＤ回路２０３ａと、ＮＡＮＤ回路
２０３ａの出力信号を受ける５段の縦続接続されるイン
バータ回路２０３ｂ〜２０３ｆを含む。最終段のインバ
ータ回路２０３ｆから、クロック信号ＮＣＩ２が出力さ
れる。
【０３５０】クロックドライバＣＢ３は、クロック制御
信号ＥＮ２Ｓクロック信号ＮＡＩを受けるＮＡＮＤ回路
２０４ａと、ＮＡＮＤ回路２０４ａの出力信号を受ける
５段の縦続接続されるインバータ回路２０４ｂ〜２０４
ｆを含む。最終段のインバータ回路２０４ｆからクロッ
ク信号ＮＣＩ３が出力される。
信号ＥＮ２Ｓクロック信号ＮＡＩを受けるＮＡＮＤ回路
２０４ａと、ＮＡＮＤ回路２０４ａの出力信号を受ける
５段の縦続接続されるインバータ回路２０４ｂ〜２０４
ｆを含む。最終段のインバータ回路２０４ｆからクロッ
ク信号ＮＣＩ３が出力される。
【０３５１】この図７３および図７４に示すように、ク
ロックドライバＣＢ１、ＣＢ２、ＣＢ３およびＣＢ４
は、同一構成を有し、これらの遅延時間は実質的に同じ
に設定される。
ロックドライバＣＢ１、ＣＢ２、ＣＢ３およびＣＢ４
は、同一構成を有し、これらの遅延時間は実質的に同じ
に設定される。
【０３５２】図７５は、図５９に示すクロックドライバ
ＣＩＤの構成を示す図である。図７５において、クロッ
クドライバＣＩＤは、微調整回路から出力されるクロッ
ク信号ＮＦＴＤを受ける４段の縦続接続されるインバー
タ回路２０５ａ〜２０５ｄを含む。このインバータ回路
２０５ｄからの内部クロック信号ＣＬＫＩが、各内部回
路へ伝達される。
ＣＩＤの構成を示す図である。図７５において、クロッ
クドライバＣＩＤは、微調整回路から出力されるクロッ
ク信号ＮＦＴＤを受ける４段の縦続接続されるインバー
タ回路２０５ａ〜２０５ｄを含む。このインバータ回路
２０５ｄからの内部クロック信号ＣＬＫＩが、各内部回
路へ伝達される。
【０３５３】図７６は、図６０に示す遅延モニタ回路Ｄ
ＭＣの構成を示す図である。図７６において、遅延モニ
タ回路ＤＭＣは、クロックドライバＣＢ１の出力信号Ｎ
ＣＩ１を受けるダミークロック入力バッファＤＣＩＢＩ
と、ダミークロック入力バッファＤＣＩＢＩの出力信号
を受けるダミークロック入力バッファＤＣＩＢと、ダミ
ークロック入力バッファＤＣＩＢの出力信号を受けるダ
ミークロックドライバＤＣＢと、ダミークロックドライ
バＤＣＢの出力信号を受けるダミー可変粗遅延調整回路
ＤＶＣＴＤと、ダミー可変粗調整遅延回路ＤＶＣＴＤの
出力信号を受けるダミー遅延回路ＤＤＡと、ダミー遅延
回路ＤＤＡの出力信号を受けるダミー微遅延調整回路Ｄ
ＦＴＤと、ダミー微遅延調整回路ＤＦＴＤの出力信号を
受けるダミークロックドライバＤＣＩＤを有する。ダミ
ークロックドライバＤＣＩＤから、フォワードディレイ
アレイＦＤＡへ与えられる信号ＮＦＩが出力される。
ＭＣの構成を示す図である。図７６において、遅延モニ
タ回路ＤＭＣは、クロックドライバＣＢ１の出力信号Ｎ
ＣＩ１を受けるダミークロック入力バッファＤＣＩＢＩ
と、ダミークロック入力バッファＤＣＩＢＩの出力信号
を受けるダミークロック入力バッファＤＣＩＢと、ダミ
ークロック入力バッファＤＣＩＢの出力信号を受けるダ
ミークロックドライバＤＣＢと、ダミークロックドライ
バＤＣＢの出力信号を受けるダミー可変粗遅延調整回路
ＤＶＣＴＤと、ダミー可変粗調整遅延回路ＤＶＣＴＤの
出力信号を受けるダミー遅延回路ＤＤＡと、ダミー遅延
回路ＤＤＡの出力信号を受けるダミー微遅延調整回路Ｄ
ＦＴＤと、ダミー微遅延調整回路ＤＦＴＤの出力信号を
受けるダミークロックドライバＤＣＩＤを有する。ダミ
ークロックドライバＤＣＩＤから、フォワードディレイ
アレイＦＤＡへ与えられる信号ＮＦＩが出力される。
【０３５４】ダミークロック入力バッファＤＣＩＢＩ
は、クロック入力バッファＣＩＢＩと同じ遅延時間を有
し、ＮＡＮＤ回路２００ｃおよびインバータ回路２００
ｄを含む。これは位相比較器ＰＣのダミー遅延回路ＤＣ
ＢＩと同一であり、この遅延を補償する。
は、クロック入力バッファＣＩＢＩと同じ遅延時間を有
し、ＮＡＮＤ回路２００ｃおよびインバータ回路２００
ｄを含む。これは位相比較器ＰＣのダミー遅延回路ＤＣ
ＢＩと同一であり、この遅延を補償する。
【０３５５】ダミークロック入力バッファＤＣＩＢは、
クロック入力バッファＣＩＢと同じ遅延時間を有し、４
段の縦続接続されるインバータ回路２０１ｅ〜２０１ｈ
を含む。これらのインバータ２０１ｅ〜２０１ｈの出力
には、ファンアウト（出力負荷）調整のためのインバー
タ２０１ｉが設けられる。
クロック入力バッファＣＩＢと同じ遅延時間を有し、４
段の縦続接続されるインバータ回路２０１ｅ〜２０１ｈ
を含む。これらのインバータ２０１ｅ〜２０１ｈの出力
には、ファンアウト（出力負荷）調整のためのインバー
タ２０１ｉが設けられる。
【０３５６】ダミークロックドライバＤＣＢは、クロッ
クドライバＣＢ１〜ＣＢ４各々と同じ遅延時間を有し、
ダミークロック入力バッファＤＣＩＢの出力信号と電源
電圧ＶＣＣを受けるＮＡＮＤ回路２０２ｇと、ＮＡＮＤ
回路２０２ｇの出力信号を受ける５段の縦続接続される
インバータ回路２０２ｈ〜２０２ｌを含む。ＮＡＮＤ回
路２０２ｇの入力部には、また電源電圧ＶＣＣとダミー
クロック入力バッファＤＣＩＢの出力信号を受けるＮＡ
ＮＤ回路２０２ｐが設けられる。またインバータ２０２
ｈ〜２０２ｋの出力部により、ファンアウト調整用のダ
ミーインバータ回路２０２ｑが設けられる。ＮＡＮＤ回
路２０２ｐが設けられるのは、クロック入力バッファＣ
ＩＢの出力信号ＮＡＩが、４つのクロックドライバＣＢ
１〜ＣＢ３へ与えられており、その出力負荷を同じとす
るためである。
クドライバＣＢ１〜ＣＢ４各々と同じ遅延時間を有し、
ダミークロック入力バッファＤＣＩＢの出力信号と電源
電圧ＶＣＣを受けるＮＡＮＤ回路２０２ｇと、ＮＡＮＤ
回路２０２ｇの出力信号を受ける５段の縦続接続される
インバータ回路２０２ｈ〜２０２ｌを含む。ＮＡＮＤ回
路２０２ｇの入力部には、また電源電圧ＶＣＣとダミー
クロック入力バッファＤＣＩＢの出力信号を受けるＮＡ
ＮＤ回路２０２ｐが設けられる。またインバータ２０２
ｈ〜２０２ｋの出力部により、ファンアウト調整用のダ
ミーインバータ回路２０２ｑが設けられる。ＮＡＮＤ回
路２０２ｐが設けられるのは、クロック入力バッファＣ
ＩＢの出力信号ＮＡＩが、４つのクロックドライバＣＢ
１〜ＣＢ３へ与えられており、その出力負荷を同じとす
るためである。
【０３５７】ダミー可変粗調整遅延回路ＤＶＣＴＤは、
ｋ段の遅延段ＤＣＤＥ１〜ＤＣＤＥｋを含む。これらの
遅延段ＤＣＤＥ１〜ＤＣＤＥｋは、各々は、電源電圧Ｖ
ＣＣを一方入力に受けてインバータとして動作するＮＡ
ＮＤ回路２０７ａおよび２０７ｂと、出力負荷調整のた
めのダミーＮＡＮＤ回路２０７ｃを含む。このダミー粗
調整遅延回路ＤＶＣＴＤは、図６３に示す可変粗遅延調
整回路ＶＣＴＤの初期設定時と同じ遅延回路時間を有し
ており、遅延段数ｋは、この可変粗遅延調整回路ＶＣＴ
Ｄの初期設定時の遅延段数に等しい。したがって、可変
粗遅延調整回路ＶＣＴＤがｈ段の遅延段を初期設定時に
有するように設定される場合、この可変遅延調整回路Ｄ
ＶＣＴＤが、ｈ段の遅延段ＤＣＤＥを含む。
ｋ段の遅延段ＤＣＤＥ１〜ＤＣＤＥｋを含む。これらの
遅延段ＤＣＤＥ１〜ＤＣＤＥｋは、各々は、電源電圧Ｖ
ＣＣを一方入力に受けてインバータとして動作するＮＡ
ＮＤ回路２０７ａおよび２０７ｂと、出力負荷調整のた
めのダミーＮＡＮＤ回路２０７ｃを含む。このダミー粗
調整遅延回路ＤＶＣＴＤは、図６３に示す可変粗遅延調
整回路ＶＣＴＤの初期設定時と同じ遅延回路時間を有し
ており、遅延段数ｋは、この可変粗遅延調整回路ＶＣＴ
Ｄの初期設定時の遅延段数に等しい。したがって、可変
粗遅延調整回路ＶＣＴＤがｈ段の遅延段を初期設定時に
有するように設定される場合、この可変遅延調整回路Ｄ
ＶＣＴＤが、ｈ段の遅延段ＤＣＤＥを含む。
【０３５８】ダミー遅延回路ＤＤＡは、図６０に示すフ
ォワードディレイアレイＦＤＡおよびバックワードディ
レイアレイＢＤＡにおける単位遅延段ＦＤＥｉおよびＢ
ＤＥｉそれぞれと同じ遅延時間を有する。このダミー遅
延回路ＤＤＡは、電源電圧ＶＣＣを受けてインバータと
して動作するＮＡＮＤ回路２０７ｄおよび２０７ｅと、
出力負荷調整のためダミーのＮＡＮＤ回路２０７ｆを含
む。
ォワードディレイアレイＦＤＡおよびバックワードディ
レイアレイＢＤＡにおける単位遅延段ＦＤＥｉおよびＢ
ＤＥｉそれぞれと同じ遅延時間を有する。このダミー遅
延回路ＤＤＡは、電源電圧ＶＣＣを受けてインバータと
して動作するＮＡＮＤ回路２０７ｄおよび２０７ｅと、
出力負荷調整のためダミーのＮＡＮＤ回路２０７ｆを含
む。
【０３５９】ダミー微遅延調整回路ＤＦＴＤは、図６４
に示す微遅延調整回路ＦＴＤが初期設定時に有する遅延
時間と同じ遅延時間を有するように設定される。
に示す微遅延調整回路ＦＴＤが初期設定時に有する遅延
時間と同じ遅延時間を有するように設定される。
【０３６０】ダミークロックドライバＤＣＩＤは、図７
５に示すクロックドライバＣＩＤと同じ遅延時間を有
し、４段の縦続接続されるインバータ２０５ａ〜２０５
ｈと、これらのインバータの出力負荷調整のためのダミ
ーインバータ２０５ｉを含む。
５に示すクロックドライバＣＩＤと同じ遅延時間を有
し、４段の縦続接続されるインバータ２０５ａ〜２０５
ｈと、これらのインバータの出力負荷調整のためのダミ
ーインバータ２０５ｉを含む。
【０３６１】この遅延モニタ回路ＤＭＣを利用すること
により、クロック信号伝搬経路におけるゲート遅延を補
償して、外部クロック信号ＣＬＫＥと内部クロック信号
ＣＬＫＩの位相を等しくすることができる。
により、クロック信号伝搬経路におけるゲート遅延を補
償して、外部クロック信号ＣＬＫＥと内部クロック信号
ＣＬＫＩの位相を等しくすることができる。
【０３６２】また、この図７６に示す構成において電源
電圧ＶＣＣが示されている。この電源電圧ＶＣＣは、ク
ロック用電源電圧Ｖｃｃｃであってもよく、また実施の
形態４におけるように、周辺電源電圧Ｖｃｃｐが用いら
れてもよい。ダミー遅延回路ＤＤＡは、図６０における
バックワードディレイアレイＢＤＡにおける遅延回路Ｂ
ＤＥ０に対応して設けられる。またダミー遅延調整回路
ＤＶＣＴＤおよびＤＦＴＤＥを設けることにより、初期
設定時において、外部クロック信号と内部クロック信号
との位相をできるだけ小さくすることを図る。次に、こ
の発明の実施の形態７におけるクロック再生回路の全体
の動作について説明する。
電圧ＶＣＣが示されている。この電源電圧ＶＣＣは、ク
ロック用電源電圧Ｖｃｃｃであってもよく、また実施の
形態４におけるように、周辺電源電圧Ｖｃｃｐが用いら
れてもよい。ダミー遅延回路ＤＤＡは、図６０における
バックワードディレイアレイＢＤＡにおける遅延回路Ｂ
ＤＥ０に対応して設けられる。またダミー遅延調整回路
ＤＶＣＴＤおよびＤＦＴＤＥを設けることにより、初期
設定時において、外部クロック信号と内部クロック信号
との位相をできるだけ小さくすることを図る。次に、こ
の発明の実施の形態７におけるクロック再生回路の全体
の動作について説明する。
【０３６３】まず、図７７を参照して、粗調整動作につ
いて簡単に説明する。この粗調整動作は、先に図６１を
参照して説明した動作と同じである。クロック入力信号
ＣＫＥがＨレベルに立上がり、クロック入力バッファＣ
ＩＢＩが活性化されると、参照クロック信号ＣＬＫＲが
外部クロック信号ＣＬＫＥに従って生成される。第１ク
ロックサイクルにおいては、粗遅延調整回路ＣＴＤにお
いて遅延時間の設定が行なわれる。また、フォワードデ
ィレイアレイＦＤＡを伝達する第１のクロックサイクル
目のクロック信号とクロックバッファＣＢ２から出力さ
れる第２クロックサイクル目のクロック信号の位相を、
ミラーコントロール回路ＭＣＣ内の位相比較器（アービ
タ回路）ＡＲＢ０〜ＡＲＢｍで比較する。このアービタ
回路ＡＲＢ０〜ＡＲＢｍの出力信号に従って、論理回路
ＰＣＬ１〜ＰＣＬｍにより、遅延モニタ回路ＤＭＣおよ
びフォワードディレイアレイＦＤＡによりクロック信号
を１サイクル期間ｔＣＫ遅延するために必要とされた単
位遅延回路の段数を検出する。
いて簡単に説明する。この粗調整動作は、先に図６１を
参照して説明した動作と同じである。クロック入力信号
ＣＫＥがＨレベルに立上がり、クロック入力バッファＣ
ＩＢＩが活性化されると、参照クロック信号ＣＬＫＲが
外部クロック信号ＣＬＫＥに従って生成される。第１ク
ロックサイクルにおいては、粗遅延調整回路ＣＴＤにお
いて遅延時間の設定が行なわれる。また、フォワードデ
ィレイアレイＦＤＡを伝達する第１のクロックサイクル
目のクロック信号とクロックバッファＣＢ２から出力さ
れる第２クロックサイクル目のクロック信号の位相を、
ミラーコントロール回路ＭＣＣ内の位相比較器（アービ
タ回路）ＡＲＢ０〜ＡＲＢｍで比較する。このアービタ
回路ＡＲＢ０〜ＡＲＢｍの出力信号に従って、論理回路
ＰＣＬ１〜ＰＣＬｍにより、遅延モニタ回路ＤＭＣおよ
びフォワードディレイアレイＦＤＡによりクロック信号
を１サイクル期間ｔＣＫ遅延するために必要とされた単
位遅延回路の段数を検出する。
【０３６４】第２クロックサイクルにおいては、粗遅延
調整回路ＣＴＤのバックワードディレイアレイＢＤＡの
タップポイントの設定を行なう。すなわち、論理回路Ｐ
ＣＬ１〜ＰＣＬｍの出力信号を受けて、フォワードディ
レイアレイＦＤＡのクロック信号の立上がりとアービタ
回路ＲＢ０〜ＲＢｍへ与えられるクロック信号の立上が
りが一致したノードに対応するミラーコントロール回路
ＭＣＣの出力信号ＮＭｉをＨレベルに保持し、かつ残り
のノードをＬレベルにラッチ回路ＬＢ１〜ＬＢｍにより
設定する。
調整回路ＣＴＤのバックワードディレイアレイＢＤＡの
タップポイントの設定を行なう。すなわち、論理回路Ｐ
ＣＬ１〜ＰＣＬｍの出力信号を受けて、フォワードディ
レイアレイＦＤＡのクロック信号の立上がりとアービタ
回路ＲＢ０〜ＲＢｍへ与えられるクロック信号の立上が
りが一致したノードに対応するミラーコントロール回路
ＭＣＣの出力信号ＮＭｉをＨレベルに保持し、かつ残り
のノードをＬレベルにラッチ回路ＬＢ１〜ＬＢｍにより
設定する。
【０３６５】第３クロックサイクルにおいて、クロック
制御信号ＥＮ３をＨレベルとして、バックワードディレ
イアレイＢＤＡへクロックバッファ（ドライバ）ＣＢ４
を介してクロック信号を与える。このバックワードディ
レイアレイＢＤＡの有する遅延時間はフォワードディレ
イアレイＦＤＡおよび遅延モニタ回路ＤＭＣの有する遅
延時間にほぼ等しい。したがって、このバックワードデ
ィレイアレイＢＤＡから出力されるクロック信号ＮＢ０
は、クロックバッファＣＢ４の出力信号を遅延している
ため、遅延モニタ回路ＤＭＣの有する遅延時間の影響に
より、外部クロック信号ＣＬＫＥよりも少し位相が速
い。このバックワードディレイアレイＢＤＡの出力する
クロック信号ＮＢ０は、次いで可変粗遅延調整回路ＶＣ
ＴＤおよび微遅延調整回路ＦＴＤを介して伝搬され、ク
ロックドライバから出力される内部クロック信号ＣＬＫ
Ｉの位相は、ほぼ外部クロック信号ＣＬＫＥに等しい。
この第３クロックサイクルまでの動作は、粗調整動作で
あり、第３クロックサイクルにおけるクロック信号ＮＡ
Ｉの立下がりに応答して、次いでクロック制御信号ＥＮ
４が活性化され、微調整動作が開始される。このクロッ
ク制御信号ＥＮ４の発生態様は、明確には示していない
が、先の図６２に示す構成において、カウンタ１６０の
カウント値を拡張することにより、容易に、同様の構成
で、生成することができる。また、粗調整完了検出信号
ＤＥＴがクロック制御信号ＥＮ１−ＥＮ４の発生のため
に用いられてもよい。次に、図７８を参照して、第４ク
ロックサイクル以降の微調整動作について説明する。
制御信号ＥＮ３をＨレベルとして、バックワードディレ
イアレイＢＤＡへクロックバッファ（ドライバ）ＣＢ４
を介してクロック信号を与える。このバックワードディ
レイアレイＢＤＡの有する遅延時間はフォワードディレ
イアレイＦＤＡおよび遅延モニタ回路ＤＭＣの有する遅
延時間にほぼ等しい。したがって、このバックワードデ
ィレイアレイＢＤＡから出力されるクロック信号ＮＢ０
は、クロックバッファＣＢ４の出力信号を遅延している
ため、遅延モニタ回路ＤＭＣの有する遅延時間の影響に
より、外部クロック信号ＣＬＫＥよりも少し位相が速
い。このバックワードディレイアレイＢＤＡの出力する
クロック信号ＮＢ０は、次いで可変粗遅延調整回路ＶＣ
ＴＤおよび微遅延調整回路ＦＴＤを介して伝搬され、ク
ロックドライバから出力される内部クロック信号ＣＬＫ
Ｉの位相は、ほぼ外部クロック信号ＣＬＫＥに等しい。
この第３クロックサイクルまでの動作は、粗調整動作で
あり、第３クロックサイクルにおけるクロック信号ＮＡ
Ｉの立下がりに応答して、次いでクロック制御信号ＥＮ
４が活性化され、微調整動作が開始される。このクロッ
ク制御信号ＥＮ４の発生態様は、明確には示していない
が、先の図６２に示す構成において、カウンタ１６０の
カウント値を拡張することにより、容易に、同様の構成
で、生成することができる。また、粗調整完了検出信号
ＤＥＴがクロック制御信号ＥＮ１−ＥＮ４の発生のため
に用いられてもよい。次に、図７８を参照して、第４ク
ロックサイクル以降の微調整動作について説明する。
【０３６６】第３クロックサイクルにおいて、クロック
制御信号ＥＮ４がＨレベルとなり、第４クロックサイク
ルから、微調整動作が開始する。すなわち、図５９に示
す分周器ＤＶＤが活性化され、クロック信号ＣＬＫＲお
よびＣＬＫＩに従って比較用クロック信号ＤＣＬＫＲお
よびＤＣＬＫＩが１クロックサイクルごとに生成され、
またこれらの比較用クロック信号ＤＣＬＫＲおよびＤＣ
ＬＫＩと交互のサイクルにおいてシフト制御信号ＣＴＬ
が参照クロック信号ＣＬＫＲに従って生成される。クロ
ック信号ＤＣＬＫＲおよびＤＣＬＫＩの位相比較に従っ
て位相比較器ＰＣ（図６７参照）から信号ＮＦＡおよび
ＮＳＬが生成される。図７８においては、信号ＤＣＬＫ
Ｉの位相がクロック信号ＤＣＬＫＲよりも速い場合を示
し、この状態においては、位相比較器から、信号ＮＦＡ
が出力される。この信号ＮＦＡの活性化に従って、図６
９に示す微調整双方向シフトレジスタＦＳＲがシフト動
作を行なって遅延時間を大きくする。図７８において、
第ｍサイクルにおいて、シフト動作により、出力信号Ｑ
Ｂ（ｎ−１）から出力信号ＱＢｎへ、ハイレベルがシフ
トする。ここで、サイクル数“ｍ”は、出力信号ＱＦｍ
の番号ｍと無関係である。
制御信号ＥＮ４がＨレベルとなり、第４クロックサイク
ルから、微調整動作が開始する。すなわち、図５９に示
す分周器ＤＶＤが活性化され、クロック信号ＣＬＫＲお
よびＣＬＫＩに従って比較用クロック信号ＤＣＬＫＲお
よびＤＣＬＫＩが１クロックサイクルごとに生成され、
またこれらの比較用クロック信号ＤＣＬＫＲおよびＤＣ
ＬＫＩと交互のサイクルにおいてシフト制御信号ＣＴＬ
が参照クロック信号ＣＬＫＲに従って生成される。クロ
ック信号ＤＣＬＫＲおよびＤＣＬＫＩの位相比較に従っ
て位相比較器ＰＣ（図６７参照）から信号ＮＦＡおよび
ＮＳＬが生成される。図７８においては、信号ＤＣＬＫ
Ｉの位相がクロック信号ＤＣＬＫＲよりも速い場合を示
し、この状態においては、位相比較器から、信号ＮＦＡ
が出力される。この信号ＮＦＡの活性化に従って、図６
９に示す微調整双方向シフトレジスタＦＳＲがシフト動
作を行なって遅延時間を大きくする。図７８において、
第ｍサイクルにおいて、シフト動作により、出力信号Ｑ
Ｂ（ｎ−１）から出力信号ＱＢｎへ、ハイレベルがシフ
トする。ここで、サイクル数“ｍ”は、出力信号ＱＦｍ
の番号ｍと無関係である。
【０３６７】第（ｍ＋１）クロックサイクルにおいて再
び信号ＮＦＡが生成されると、微調整シフトレジスタＦ
ＳＲの出力信号ＱＦｍおよびＱＢｍがともにＨレベルで
あり、最大値を示しているため、次のクロックサイクル
において、信号ＮＵＰをＨレベルへ駆動する。次の第
（ｍ＋２）クロックサイクルにおいてシフト制御信号Ｃ
ＴＬがＨレベルとなると、シフト動作が行なわれ、微調
整シフトレジスタ回路ＦＳＲの出力信号ＱＦ１およびＱ
Ｂ１がＨレベルとなり、遅延量が最小値となり、一方、
粗調整双方向シフトレジスタの出力信号ＳＣｈがＨレベ
ルからＬレベルに立下がり、一方、出力信号ＳＣ（ｈ＋
１）がＨレベルに立上がる。これにより、シフト動作が
完了する。以降、この動作が繰返し、信号ＮＦＡおよび
ＮＳＬに従って実行される。
び信号ＮＦＡが生成されると、微調整シフトレジスタＦ
ＳＲの出力信号ＱＦｍおよびＱＢｍがともにＨレベルで
あり、最大値を示しているため、次のクロックサイクル
において、信号ＮＵＰをＨレベルへ駆動する。次の第
（ｍ＋２）クロックサイクルにおいてシフト制御信号Ｃ
ＴＬがＨレベルとなると、シフト動作が行なわれ、微調
整シフトレジスタ回路ＦＳＲの出力信号ＱＦ１およびＱ
Ｂ１がＨレベルとなり、遅延量が最小値となり、一方、
粗調整双方向シフトレジスタの出力信号ＳＣｈがＨレベ
ルからＬレベルに立下がり、一方、出力信号ＳＣ（ｈ＋
１）がＨレベルに立上がる。これにより、シフト動作が
完了する。以降、この動作が繰返し、信号ＮＦＡおよび
ＮＳＬに従って実行される。
【０３６８】なおこの図７８に示す構成において、位相
比較動作において、微調整双方向シフトレジスタの最大
値がともにＨレベルのときに信号ＮＦＡが活性化される
と、信号ＮＵＰがＨレベルへ駆動されて１段遅延時間を
単位量大きくする。これは、逆に遅延時間を小さくする
場合、信号ＱＦ１およびＱＢ１がともにＨレベルにあ
り、信号ＮＳＬがＨレベルのときに、信号ＮＤＷＮがＨ
レベルへ駆動される。この構成については後に説明す
る。図７８に示すように、内部クロック信号ＣＬＫＩの
位相が外部クロック信号ＣＬＫＥよりも速い場合には、
位相比較器ＰＣは、信号ＮＦＡを続けて活性化する。こ
の信号ＮＦＡに従って、微調整双方向シフトレジスタ
は、活性状態の出力信号を（ＱＦ１，ＱＢ１）、（ＱＦ
２，ＱＢ１）…（ＱＦｍ，ＱＢ１）、…（ＱＦｍ，ＱＢ
２）…、（ＱＦｍ，ＱＢｎ）の方向にシフトする。この
微調整用双方向シフトレジスタＦＳＲの動作に従って微
遅延調整回路ＦＴＤの遅延時間が加算される。第（ｍ＋
１）サイクルにおける信号ＮＦＡの活性化に従って、第
（ｍ＋２）サイクルにおいて、活性状態の出力信号が
（ＱＦｍ，ＱＢｎ）から（ＱＦ１，ＱＢ１）へと周回す
る。したがって、この場合、微遅延調整回路ＦＴＤの遅
延時間は最小値ｔＦＴＤ（ｍｉｎ）となる。しかしなが
ら、粗調整双方向シフトレジスタＣＳＲが、この活性状
態の信号ＮＦＡに従って微調整双方向シフトレジスタＦ
ＳＲが発生する粗調整用制御信号ＮＵＰに従って、ハイ
レベルの出力信号をＣＳｈから信号ＣＳ（ｈ＋１）にシ
フトさせる。したがって、図５９に示すように、粗遅延
調整回路ＣＴＤからのクロック信号ＮＢ０が図６３に示
すように、遅延回路ＣＢＥ（ｈ＋１）を介してこの可変
粗遅延調整回路ＶＣＴＤを伝搬されるため、この可変粗
遅延調整回路における単位遅延回路ＣＤＥの段数が１段
増え、この遅延時間ｔＤが加算され、微遅延調整回路Ｆ
ＴＤにおいて前の状態（遅延時間ｔＦＴＤ（ｍｘ））で
発生されていた遅延時間をこの可変粗遅延調整回路ＶＣ
ＴＤを用いて発生する。
比較動作において、微調整双方向シフトレジスタの最大
値がともにＨレベルのときに信号ＮＦＡが活性化される
と、信号ＮＵＰがＨレベルへ駆動されて１段遅延時間を
単位量大きくする。これは、逆に遅延時間を小さくする
場合、信号ＱＦ１およびＱＢ１がともにＨレベルにあ
り、信号ＮＳＬがＨレベルのときに、信号ＮＤＷＮがＨ
レベルへ駆動される。この構成については後に説明す
る。図７８に示すように、内部クロック信号ＣＬＫＩの
位相が外部クロック信号ＣＬＫＥよりも速い場合には、
位相比較器ＰＣは、信号ＮＦＡを続けて活性化する。こ
の信号ＮＦＡに従って、微調整双方向シフトレジスタ
は、活性状態の出力信号を（ＱＦ１，ＱＢ１）、（ＱＦ
２，ＱＢ１）…（ＱＦｍ，ＱＢ１）、…（ＱＦｍ，ＱＢ
２）…、（ＱＦｍ，ＱＢｎ）の方向にシフトする。この
微調整用双方向シフトレジスタＦＳＲの動作に従って微
遅延調整回路ＦＴＤの遅延時間が加算される。第（ｍ＋
１）サイクルにおける信号ＮＦＡの活性化に従って、第
（ｍ＋２）サイクルにおいて、活性状態の出力信号が
（ＱＦｍ，ＱＢｎ）から（ＱＦ１，ＱＢ１）へと周回す
る。したがって、この場合、微遅延調整回路ＦＴＤの遅
延時間は最小値ｔＦＴＤ（ｍｉｎ）となる。しかしなが
ら、粗調整双方向シフトレジスタＣＳＲが、この活性状
態の信号ＮＦＡに従って微調整双方向シフトレジスタＦ
ＳＲが発生する粗調整用制御信号ＮＵＰに従って、ハイ
レベルの出力信号をＣＳｈから信号ＣＳ（ｈ＋１）にシ
フトさせる。したがって、図５９に示すように、粗遅延
調整回路ＣＴＤからのクロック信号ＮＢ０が図６３に示
すように、遅延回路ＣＢＥ（ｈ＋１）を介してこの可変
粗遅延調整回路ＶＣＴＤを伝搬されるため、この可変粗
遅延調整回路における単位遅延回路ＣＤＥの段数が１段
増え、この遅延時間ｔＤが加算され、微遅延調整回路Ｆ
ＴＤにおいて前の状態（遅延時間ｔＦＴＤ（ｍｘ））で
発生されていた遅延時間をこの可変粗遅延調整回路ＶＣ
ＴＤを用いて発生する。
【０３６９】一方、内部クロック信号ＣＬＫＩのタイミ
ングが、外部クロック信号ＣＬＫＥよりも遅い場合に
は、位相比較器ＴＣは、信号ＮＳＬを活性化する。この
信号ＮＳＬおよび信号ＱＢ１およびＱＦ１およびＮＳＬ
に従って生成される信号信号ＮＤＷＮに応じて、微遅延
調整回路ＦＴＤおよび可変粗遅延調整回路ＶＣＴＤの遅
延時間を低減することができる。
ングが、外部クロック信号ＣＬＫＥよりも遅い場合に
は、位相比較器ＴＣは、信号ＮＳＬを活性化する。この
信号ＮＳＬおよび信号ＱＢ１およびＱＦ１およびＮＳＬ
に従って生成される信号信号ＮＤＷＮに応じて、微遅延
調整回路ＦＴＤおよび可変粗遅延調整回路ＶＣＴＤの遅
延時間を低減することができる。
【０３７０】上述のように、カウンタの桁上げ／桁下げ
の動作を利用して、微遅延調整回路ＦＴＤおよび粗遅延
調整回路ＣＴＤおよびＶＣＴＤを動作させることによ
り、微遅延調整回路ＦＴＤの補正可能範囲以上のタイミ
ング誤差（位相誤差）を容易に低減することができる。
の動作を利用して、微遅延調整回路ＦＴＤおよび粗遅延
調整回路ＣＴＤおよびＶＣＴＤを動作させることによ
り、微遅延調整回路ＦＴＤの補正可能範囲以上のタイミ
ング誤差（位相誤差）を容易に低減することができる。
【０３７１】図７９は、この微調整双方向シフトレジス
タの出力の変化シーケンスの一例を示す図である。図７
９において、符号“Ｌ”はそのクロックサイクルにおい
て信号がＬレベルに保持されることを示し、符号“Ｈ”
は、そのクロックサイクルにおいて信号がＨレベルに保
持されることを示す。符号“○”は、このクロックサイ
クルにおいて信号が所定期間（クロック信号のＨレベル
期間）の間、活性状態にされる状態を示す。
タの出力の変化シーケンスの一例を示す図である。図７
９において、符号“Ｌ”はそのクロックサイクルにおい
て信号がＬレベルに保持されることを示し、符号“Ｈ”
は、そのクロックサイクルにおいて信号がＨレベルに保
持されることを示す。符号“○”は、このクロックサイ
クルにおいて信号が所定期間（クロック信号のＨレベル
期間）の間、活性状態にされる状態を示す。
【０３７２】第（ｍ−１）サイクルにおいて、信号ＮＦ
Ａが活性化されると、次のサイクルにおいて、信号ＱＢ
（ｍ−１）がＨレベルからＬレベルとなり、応じて信号
ＱＢｍがＬレベルからＨレベルに立上がる。これによ
り、１段のシフト動作が完了する。この状態において、
信号ＱＦｍおよびＱＢｍがともにＨレベルである。第ｍ
サイクルにおいては、位相比較動作は行なわれない。第
（ｍ＋１）サイクルにおいて、再び位相比較が行なわ
れ、信号ＮＦＡが活性化される。この活性化に従って、
第（ｍ＋２）サイクルにおいて、信号ＱＦｍおよびＱＢ
ｍがＨレベルからＬレベルに立下がり、一方信号ＱＢ０
およびＱＦ０がＨレベルに立下がる。それにより、遅延
時間が最小となる。
Ａが活性化されると、次のサイクルにおいて、信号ＱＢ
（ｍ−１）がＨレベルからＬレベルとなり、応じて信号
ＱＢｍがＬレベルからＨレベルに立上がる。これによ
り、１段のシフト動作が完了する。この状態において、
信号ＱＦｍおよびＱＢｍがともにＨレベルである。第ｍ
サイクルにおいては、位相比較動作は行なわれない。第
（ｍ＋１）サイクルにおいて、再び位相比較が行なわ
れ、信号ＮＦＡが活性化される。この活性化に従って、
第（ｍ＋２）サイクルにおいて、信号ＱＦｍおよびＱＢ
ｍがＨレベルからＬレベルに立下がり、一方信号ＱＢ０
およびＱＦ０がＨレベルに立下がる。それにより、遅延
時間が最小となる。
【０３７３】第（ｍ＋３）サイクルにおいて再び信号Ｎ
ＦＡが活性化されると、次のサイクル（ｍ＋４）におい
てシフト動作が行なわれ、信号ＱＦ１がＨレベルとな
る。
ＦＡが活性化されると、次のサイクル（ｍ＋４）におい
てシフト動作が行なわれ、信号ＱＦ１がＨレベルとな
る。
【０３７４】一方、第（ｎ−１）サイクルにおいて信号
ＮＳＬがＨレベルとされると、次のクロックサイクルｎ
において、信号ＱＦ０がＬレベルからＨレベルに立上が
り、信号ＱＦ１がＨレベルからＬレベルに立下がる。一
方、信号ＱＢ０は、Ｈレベルを維持する。
ＮＳＬがＨレベルとされると、次のクロックサイクルｎ
において、信号ＱＦ０がＬレベルからＨレベルに立上が
り、信号ＱＦ１がＨレベルからＬレベルに立下がる。一
方、信号ＱＢ０は、Ｈレベルを維持する。
【０３７５】第（ｍ＋１）サイクルにおいて、再び信号
ＮＳＬが活性化されると、次のクロックサイクル（ｍ＋
２）サイクルにおいて、シフト動作が行なわれ、信号Ｑ
ＦｍおよびＱＢｍがＨレベルとなり、遅延時間が最大値
となる。
ＮＳＬが活性化されると、次のクロックサイクル（ｍ＋
２）サイクルにおいて、シフト動作が行なわれ、信号Ｑ
ＦｍおよびＱＢｍがＨレベルとなり、遅延時間が最大値
となる。
【０３７６】次のクロックサイクル（ｍ＋３）サイクル
において位相比較が行なわれ、信号ＮＳＬが再び活性化
されると、信号ＱＢ（ｍ−１）がＨレベルとなり、一方
信号ＱＢｍはＬレベルとなる。信号ＱＦｍはＨレベルを
維持する。
において位相比較が行なわれ、信号ＮＳＬが再び活性化
されると、信号ＱＢ（ｍ−１）がＨレベルとなり、一方
信号ＱＢｍはＬレベルとなる。信号ＱＦｍはＨレベルを
維持する。
【０３７７】次に、図８０を参照して、粗調整双方向シ
フトレジスタＣＳＲの動作について説明する。クロック
サイクル（ｍ−１）において、信号ＳＣｈがＨレベルで
ある。図７９に示すように、第（ｍ＋１）サイクルにお
いて信号ＮＦＡがＨレベルとなると、信号ＱＦｍおよび
ＱＢｍがともにＨレベルとなるため、信号ＮＵＰがＨレ
ベルとなる。したがって、次のサイクル（ｍ＋２）サイ
クルにおいて信号ＳＣ（ｈ＋１）がＨレベルとなり、一
方信号ＳＣｈがＬレベルとなる。これにより、可変粗遅
延調整回路における遅延時間の増加が行なわれる。
フトレジスタＣＳＲの動作について説明する。クロック
サイクル（ｍ−１）において、信号ＳＣｈがＨレベルで
ある。図７９に示すように、第（ｍ＋１）サイクルにお
いて信号ＮＦＡがＨレベルとなると、信号ＱＦｍおよび
ＱＢｍがともにＨレベルとなるため、信号ＮＵＰがＨレ
ベルとなる。したがって、次のサイクル（ｍ＋２）サイ
クルにおいて信号ＳＣ（ｈ＋１）がＨレベルとなり、一
方信号ＳＣｈがＬレベルとなる。これにより、可変粗遅
延調整回路における遅延時間の増加が行なわれる。
【０３７８】一方、第（ｎ＋１）サイクルにおいて信号
ＮＳＬがＨレベルの活性状態へ駆動されると、そのとき
には信号ＱＦ０およびＱＢ０がともにＨレベルであるた
め、信号ＮＤＷＮが活性化される。この信号ＮＤＷＮの
活性化に従って次のクロックサイクル（ｎ＋２）におい
てシフト動作が行なわれ、信号ＳＣ（ｈ−１）がＨレベ
ルとなり、一方信号ＳＣｈがＨレベルからＬレベルとな
る。
ＮＳＬがＨレベルの活性状態へ駆動されると、そのとき
には信号ＱＦ０およびＱＢ０がともにＨレベルであるた
め、信号ＮＤＷＮが活性化される。この信号ＮＤＷＮの
活性化に従って次のクロックサイクル（ｎ＋２）におい
てシフト動作が行なわれ、信号ＳＣ（ｈ−１）がＨレベ
ルとなり、一方信号ＳＣｈがＨレベルからＬレベルとな
る。
【０３７９】図８１は、双方向シフトレジスタＲの制御
信号発生部の構成を概略的に示す図である。この図８１
に示す制御信号発生部は、図７８から図８０に示すシフ
トシーケンスを実現する。図８１において、シフト制御
信号発生部は、信号ＱＦｍ、ＱＢｍおよびＮＦＡを受け
て信号ＮＵＰを生成するＡＮＤ回路２１０と、信号ＱＦ
０およびＱＢ０および信号ＮＳＬを受けて信号ＮＤＷＮ
を発生するＡＮＤ回路２１２と、ＡＮＤ回路２１０の出
力信号ＮＵＰの立上がり（活性化）に応答してセットさ
れるセット／リセットフリップフロップ２１４と、ＡＮ
Ｄ回路２１２の出力信号ＮＤＷＮの活性化に応答してセ
ットされるセット／リセットフリップフロップ２１６
と、シフト制御信号ＣＴＬとセット／リセットフリップ
フロップ２１４の出力Ｑからの信号を受けて信号ＶＤＵ
Ｐを生成するＡＮＤ回路２２０と、シフト制御信号ＣＴ
Ｌとセット／リセットフリップフロップ２１６の出力Ｑ
からの信号とを受けて信号ＶＤＤＷＮを生成するＡＮＤ
回路２２２と、シフト制御信号ＣＴＬの立下がり応答し
てワンショットのパルス信号を発生してセット／リセッ
トフリップフロップ２１４および２１６をリセットする
ワンショットパルス発生回路２１８を含む。
信号発生部の構成を概略的に示す図である。この図８１
に示す制御信号発生部は、図７８から図８０に示すシフ
トシーケンスを実現する。図８１において、シフト制御
信号発生部は、信号ＱＦｍ、ＱＢｍおよびＮＦＡを受け
て信号ＮＵＰを生成するＡＮＤ回路２１０と、信号ＱＦ
０およびＱＢ０および信号ＮＳＬを受けて信号ＮＤＷＮ
を発生するＡＮＤ回路２１２と、ＡＮＤ回路２１０の出
力信号ＮＵＰの立上がり（活性化）に応答してセットさ
れるセット／リセットフリップフロップ２１４と、ＡＮ
Ｄ回路２１２の出力信号ＮＤＷＮの活性化に応答してセ
ットされるセット／リセットフリップフロップ２１６
と、シフト制御信号ＣＴＬとセット／リセットフリップ
フロップ２１４の出力Ｑからの信号を受けて信号ＶＤＵ
Ｐを生成するＡＮＤ回路２２０と、シフト制御信号ＣＴ
Ｌとセット／リセットフリップフロップ２１６の出力Ｑ
からの信号とを受けて信号ＶＤＤＷＮを生成するＡＮＤ
回路２２２と、シフト制御信号ＣＴＬの立下がり応答し
てワンショットのパルス信号を発生してセット／リセッ
トフリップフロップ２１４および２１６をリセットする
ワンショットパルス発生回路２１８を含む。
【０３８０】ＡＮＤ回路２２０および２２２からの信号
ＶＤＵＰおよびＶＤＤＷＮは、図４６に示す信号ＵＰお
よびＤＷＮに代えて利用され、粗調整双方向シフトレジ
スタＣＳＲにおけるシフト動作用のシフト制御信号Ｔφ
１〜Ｔφ４が生成される。これにより、微調整双方向シ
フトレジスタＦＳＲのオーバーフロー／またはアンダー
フロー時において、粗調整双方向シフトレジスタの遅延
段を１段シフトさせることができる。
ＶＤＵＰおよびＶＤＤＷＮは、図４６に示す信号ＵＰお
よびＤＷＮに代えて利用され、粗調整双方向シフトレジ
スタＣＳＲにおけるシフト動作用のシフト制御信号Ｔφ
１〜Ｔφ４が生成される。これにより、微調整双方向シ
フトレジスタＦＳＲのオーバーフロー／またはアンダー
フロー時において、粗調整双方向シフトレジスタの遅延
段を１段シフトさせることができる。
【０３８１】以上のように、この発明の実施の形態７に
従えば、以下の効果を得ることができる。
従えば、以下の効果を得ることができる。
【０３８２】すなわち、微調整回路における補正可能な
範囲を超えた外部クロック信号ＣＬＫＥと内部クロック
信号ＣＬＫＩのタイミング誤差をも、粗調整回路の遅延
段を１段シフトさせることにより、補正することができ
る。
範囲を超えた外部クロック信号ＣＬＫＥと内部クロック
信号ＣＬＫＩのタイミング誤差をも、粗調整回路の遅延
段を１段シフトさせることにより、補正することができ
る。
【０３８３】また、粗調整回路（周波数決定回路）内に
おけるフォワードディレイアレイＦＤＡおよびバックワ
ードディレイアレイＢＤＡの遅延時間で決定される動作
周波数の上限および下限で動作している場合において
も、動作環境の変動（電源電圧の変動またはノイズの発
生）により、外部クロック信号と内部クロック信号のタ
イミング誤差が微調整回路の補正可能な範囲を超えた場
合においても、この可変粗調整遅延回路の遅延段数を調
整することにより、タイミング誤差を補正することがで
き、フォワードディレイアレイおよびバックワードディ
レイアレイを有効に利用することができる。
おけるフォワードディレイアレイＦＤＡおよびバックワ
ードディレイアレイＢＤＡの遅延時間で決定される動作
周波数の上限および下限で動作している場合において
も、動作環境の変動（電源電圧の変動またはノイズの発
生）により、外部クロック信号と内部クロック信号のタ
イミング誤差が微調整回路の補正可能な範囲を超えた場
合においても、この可変粗調整遅延回路の遅延段数を調
整することにより、タイミング誤差を補正することがで
き、フォワードディレイアレイおよびバックワードディ
レイアレイを有効に利用することができる。
【０３８４】また、フォワードディレイアレイＦＤＡお
よびバックワードディレイアレイＢＤＡ内の単位遅延回
路ＦＤＡＥおよびＢＤＡＥの遅延時間を、可変粗遅延調
整回路ＶＣＴＤ内の単位遅延回路ＣＤＥｉの有する遅延
時間の整数倍とすることもできる。この場合、粗遅延調
整回路ＣＴＤの回路規模（遅延回路段数）を低減するこ
とができ、外部クロック信号とのタイミング誤差の小さ
な内部クロック信号を生成することができる。すなわ
ち、フォワードディレイアレイＦＤＡおよびバックワー
ドディレイアレイＢＤＡにおける単位遅延回路ＦＤＡＥ
およびＢＤＡＥは、遅延時間が互いに等しくする必要が
あるものの、可変粗遅延調整回路ＶＣＴＤにおける単位
遅延回路ＣＤＥｉの遅延時間は、これらの単位遅延回路
ＦＤＡＥｉおよびＢＤＡＥｉの遅延時間と等しくする必
要はなく、回路規模に応じて適当に設定されればよい。
よびバックワードディレイアレイＢＤＡ内の単位遅延回
路ＦＤＡＥおよびＢＤＡＥの遅延時間を、可変粗遅延調
整回路ＶＣＴＤ内の単位遅延回路ＣＤＥｉの有する遅延
時間の整数倍とすることもできる。この場合、粗遅延調
整回路ＣＴＤの回路規模（遅延回路段数）を低減するこ
とができ、外部クロック信号とのタイミング誤差の小さ
な内部クロック信号を生成することができる。すなわ
ち、フォワードディレイアレイＦＤＡおよびバックワー
ドディレイアレイＢＤＡにおける単位遅延回路ＦＤＡＥ
およびＢＤＡＥは、遅延時間が互いに等しくする必要が
あるものの、可変粗遅延調整回路ＶＣＴＤにおける単位
遅延回路ＣＤＥｉの遅延時間は、これらの単位遅延回路
ＦＤＡＥｉおよびＢＤＡＥｉの遅延時間と等しくする必
要はなく、回路規模に応じて適当に設定されればよい。
【０３８５】また、微調整をフォワードディレイアレイ
およびバックワードディレイアレイの遅延回路に共有す
る構成とすることができるため、フォワードディレイア
レイＦＤＡおよびバックワードディレイアレイＢＤＡの
遅延回路段数を低減することができ、回路規模を低減す
ることができる。
およびバックワードディレイアレイの遅延回路に共有す
る構成とすることができるため、フォワードディレイア
レイＦＤＡおよびバックワードディレイアレイＢＤＡの
遅延回路段数を低減することができ、回路規模を低減す
ることができる。
【０３８６】［他の適用用途］上述の説明において、ク
ロック再生回路は、クロック信号に同期して動作するシ
ンクロナスＤＲＡＭ（ＳＤＲＡＭ）に対する内部クロッ
ク信号を再生している。しかしながら、クロック信号に
同期して動作する回路装置であれば、本発明は適用可能
であり、また記憶装置としても、ＤＲＡＭには限定され
ず、他のクロック信号に同期して動作するシンクロナス
ＳＲＡＭ（スタティック・ランダム・アクセス・メモ
リ）であってもよく、また不揮発性メモリであってもよ
い。
ロック再生回路は、クロック信号に同期して動作するシ
ンクロナスＤＲＡＭ（ＳＤＲＡＭ）に対する内部クロッ
ク信号を再生している。しかしながら、クロック信号に
同期して動作する回路装置であれば、本発明は適用可能
であり、また記憶装置としても、ＤＲＡＭには限定され
ず、他のクロック信号に同期して動作するシンクロナス
ＳＲＡＭ（スタティック・ランダム・アクセス・メモ
リ）であってもよく、また不揮発性メモリであってもよ
い。
【０３８７】また、クロック信号を受けるクロックバッ
ファおよびクロック信号を波形整形してかつ増幅して伝
達するリピータ素子についても、動作電源を遮断させる
ことができるため、本発明は適用可能である。
ファおよびクロック信号を波形整形してかつ増幅して伝
達するリピータ素子についても、動作電源を遮断させる
ことができるため、本発明は適用可能である。
【０３８８】また、半導体装置内のパワーダウン時電力
消費を抑制するのが望ましい部分に対しても本発明は適
用可能である。
消費を抑制するのが望ましい部分に対しても本発明は適
用可能である。
【０３８９】
【発明の効果】以上のように、この発明に従えば、電源
電圧の変動／変化においても高速で外部クロック信号に
位相同期した内部クロック信号を生成することができ
る。
電圧の変動／変化においても高速で外部クロック信号に
位相同期した内部クロック信号を生成することができ
る。
【０３９０】すなわち、請求項１の発明に従えば、内部
クロック発生回路と内部回路とを別電源としているた
め、内部回路の動作の影響を受けることなく安定に電源
電圧をクロック発生回路へ供給することができ、安定な
内部クロック信号を生成することができる。
クロック発生回路と内部回路とを別電源としているた
め、内部回路の動作の影響を受けることなく安定に電源
電圧をクロック発生回路へ供給することができ、安定な
内部クロック信号を生成することができる。
【０３９１】請求項２に係る発明に従えば、クロック発
生回路の非活性化時クロック用電源を非活性状態として
いるため、消費電力を大幅に低減することができる。
生回路の非活性化時クロック用電源を非活性状態として
いるため、消費電力を大幅に低減することができる。
【０３９２】請求項３に係る発明に従えば、クロック電
源電圧の立上がりに応答してクロック発生回路を初期化
しているため、クロック電源投入後正確に、新たに外部
から印加されるクロック信号に従って位相同期した内部
クロック信号を容易に生成することができる。
源電圧の立上がりに応答してクロック発生回路を初期化
しているため、クロック電源投入後正確に、新たに外部
から印加されるクロック信号に従って位相同期した内部
クロック信号を容易に生成することができる。
【０３９３】請求項４に係る発明に従えば、初期化信号
の遅延信号とクロック入力信号との活性化に応答してク
ロック発生回路を活性化しているため、クロック発生回
路の内部状態が初期状態に設定された後に、内部クロッ
ク発生動作を開始させることができ、正確に、位相同期
した内部クロック信号を高速で生成することができる。
の遅延信号とクロック入力信号との活性化に応答してク
ロック発生回路を活性化しているため、クロック発生回
路の内部状態が初期状態に設定された後に、内部クロッ
ク発生動作を開始させることができ、正確に、位相同期
した内部クロック信号を高速で生成することができる。
【０３９４】請求項５に係る発明に従えば、クロックイ
ネーブル信号の活性化に応答して初期化信号を生成し、
このクロックイネーブル信号によりクロック電源を活性
化しかつクロック発生回路を初期化信号により初期化し
てこのクロックイネーブル信号と遅延初期化信号の活性
化に従って内部クロック発生動作を開始させているた
め、パワーダウンモード時（またはスタンバイモード
時）における消費電流を低減しかつパワーダウンモード
（スタンバイモード）開始時、または電源投入時内部ク
ロック発生回路を確実に初期状態に設定した後にクロッ
ク発生動作を開始させることができ、高速で外部クロッ
ク信号に位相同期した内部クロック信号を生成すること
ができる。
ネーブル信号の活性化に応答して初期化信号を生成し、
このクロックイネーブル信号によりクロック電源を活性
化しかつクロック発生回路を初期化信号により初期化し
てこのクロックイネーブル信号と遅延初期化信号の活性
化に従って内部クロック発生動作を開始させているた
め、パワーダウンモード時（またはスタンバイモード
時）における消費電流を低減しかつパワーダウンモード
（スタンバイモード）開始時、または電源投入時内部ク
ロック発生回路を確実に初期状態に設定した後にクロッ
ク発生動作を開始させることができ、高速で外部クロッ
ク信号に位相同期した内部クロック信号を生成すること
ができる。
【０３９５】請求項６に係る発明に従えば、クロック発
生回路の同期化回路へクロック電源電圧を供給し、バッ
ファ回路群へは、内部電源回路の電源電圧を供給してい
るため、低消費電流のクロック発生回路を実現すること
ができる。また同期化回路に低しきい値電圧のＭＯＳト
ランジスタを用いることができ、高速動作する同期化回
路を実現することができる。またバッファ回路群に高し
きい値電圧のＭＯＳトランジスタを用いて、そのスタン
バイモード時（パワーダウンモード時）における消費電
流を低減することができる。また、クロックバッファな
どの動作が同期化回路部分の電源電圧に影響を及ぼすの
を防止することができ、正確に外部クロック信号に位相
同期した内部クロック信号を生成することができる。
生回路の同期化回路へクロック電源電圧を供給し、バッ
ファ回路群へは、内部電源回路の電源電圧を供給してい
るため、低消費電流のクロック発生回路を実現すること
ができる。また同期化回路に低しきい値電圧のＭＯＳト
ランジスタを用いることができ、高速動作する同期化回
路を実現することができる。またバッファ回路群に高し
きい値電圧のＭＯＳトランジスタを用いて、そのスタン
バイモード時（パワーダウンモード時）における消費電
流を低減することができる。また、クロックバッファな
どの動作が同期化回路部分の電源電圧に影響を及ぼすの
を防止することができ、正確に外部クロック信号に位相
同期した内部クロック信号を生成することができる。
【０３９６】請求項７に係る発明に従えば、クロック発
生回路を、粗調整回路および微調整回路の階層構造とし
ているため、粗調整回路の規模を低減することができる
とともに、粗調整動作を行なった後、微調整動作を行な
うことにより、高速で、位相同期した内部クロック信号
を生成することができる。
生回路を、粗調整回路および微調整回路の階層構造とし
ているため、粗調整回路の規模を低減することができる
とともに、粗調整動作を行なった後、微調整動作を行な
うことにより、高速で、位相同期した内部クロック信号
を生成することができる。
【０３９７】請求項８に係る発明に従えば、参照クロッ
ク信号と内部クロック信号との位相比較に従って、微調
整用の第３の遅延回路の遅延時間を調整し、この第３の
遅延回路の補正可能範囲を超えているときには、第１の
遅延回路の遅延段を調整しているため、動作環境変動時
などにおいてクロック位相が大きくずれた場合において
も、容易にクロック信号の位相補正を行なうことができ
る。
ク信号と内部クロック信号との位相比較に従って、微調
整用の第３の遅延回路の遅延時間を調整し、この第３の
遅延回路の補正可能範囲を超えているときには、第１の
遅延回路の遅延段を調整しているため、動作環境変動時
などにおいてクロック位相が大きくずれた場合において
も、容易にクロック信号の位相補正を行なうことができ
る。
【０３９８】請求項９に係る発明に従えば、バッファ回
路群と遅延回路、タップ回路、位相差検出回路および判
定回路の同期化回路とを別電源としているため、バッフ
ァ回路群動作時の電源電圧の変動が、同期化動作を行な
う回路群に対する電源電圧に影響を及ぼすことがなく、
安定に同期動作を行なわせることができる。
路群と遅延回路、タップ回路、位相差検出回路および判
定回路の同期化回路とを別電源としているため、バッフ
ァ回路群動作時の電源電圧の変動が、同期化動作を行な
う回路群に対する電源電圧に影響を及ぼすことがなく、
安定に同期動作を行なわせることができる。
【０３９９】請求項１０に係る発明に従えば、第２の遅
延回路を第３の遅延回路の間の信号伝搬遅延時間と第３
の遅延回路とクロックツリー出力までの信号伝搬遅延期
間が等しくなるように回路を配置しているため、容易
に、外部クロック信号（参照クロック信号）と内部クロ
ック信号の位相同期を確立することができる。
延回路を第３の遅延回路の間の信号伝搬遅延時間と第３
の遅延回路とクロックツリー出力までの信号伝搬遅延期
間が等しくなるように回路を配置しているため、容易
に、外部クロック信号（参照クロック信号）と内部クロ
ック信号の位相同期を確立することができる。
【０４００】請求項１１に係る発明に従えば、第３の遅
延回路とクロックツリーとの間に外部クロック信号を受
けて参照クロック信号を生成するバッファと同じ遅延時
間を有するダミー遅延バッファを設けているため、容易
に、外部クロック信号に正確に位相同期した内部クロッ
ク信号を生成することができる。
延回路とクロックツリーとの間に外部クロック信号を受
けて参照クロック信号を生成するバッファと同じ遅延時
間を有するダミー遅延バッファを設けているため、容易
に、外部クロック信号に正確に位相同期した内部クロッ
ク信号を生成することができる。
【０４０１】請求項１２に係る発明に従えば、クロック
ツリーの出力と位相差検出回路の間に参照クロック信号
を受けるダミー遅延バッファと同じゲート遅延時間を有
するレプリカバッファを設けてクロックツリー出力から
位相差検出回路の入力までの信号伝搬遅延時間を外部ク
ロック信号を受けるクロック入力バッファの出力から位
相差検出回路の入力までの信号伝搬遅延時間と等しくし
ているため、正確に外部クロック信号とクロックツリー
からの内部クロック信号の位相比較を行なうことができ
る。
ツリーの出力と位相差検出回路の間に参照クロック信号
を受けるダミー遅延バッファと同じゲート遅延時間を有
するレプリカバッファを設けてクロックツリー出力から
位相差検出回路の入力までの信号伝搬遅延時間を外部ク
ロック信号を受けるクロック入力バッファの出力から位
相差検出回路の入力までの信号伝搬遅延時間と等しくし
ているため、正確に外部クロック信号とクロックツリー
からの内部クロック信号の位相比較を行なうことができ
る。
【０４０２】請求項１３に係る発明に従えば、レプリカ
バッファの動作電源電圧として内部電源回路からの電源
電圧を供給しているため、このレプリカバッファの動作
がクロック同期動作に影響を及ぼすのを防止することが
できる。
バッファの動作電源電圧として内部電源回路からの電源
電圧を供給しているため、このレプリカバッファの動作
がクロック同期動作に影響を及ぼすのを防止することが
できる。
【０４０３】請求項１４に係る発明に従えば、クロック
イネーブル信号の非活性化時ダミー遅延回路およびクロ
ックツリーの動作を停止させ、かつ同期化回路を構成す
る遅延回路の動作電源電圧の供給も停止しているため、
消費電流を低減できることができるとともに、周辺電源
電圧で動作するダミー遅延回路およびクロックツリーが
不安定な信号により誤動作するのを防止することができ
る。
イネーブル信号の非活性化時ダミー遅延回路およびクロ
ックツリーの動作を停止させ、かつ同期化回路を構成す
る遅延回路の動作電源電圧の供給も停止しているため、
消費電流を低減できることができるとともに、周辺電源
電圧で動作するダミー遅延回路およびクロックツリーが
不安定な信号により誤動作するのを防止することができ
る。
【０４０４】請求項１５に係る発明に従えば、クロック
イネーブル信号の非活性化時レベルバッファ、ダミー遅
延回路およびクロックツリーを非活性化しかつクロック
電圧源もクロックイネーブル信号の非活性化時非活性化
しているため、消費電流を低減することができ、かつレ
プリカバッファ、ダミー遅延回路およびクロックツリー
の誤動作を防止することができる。
イネーブル信号の非活性化時レベルバッファ、ダミー遅
延回路およびクロックツリーを非活性化しかつクロック
電圧源もクロックイネーブル信号の非活性化時非活性化
しているため、消費電流を低減することができ、かつレ
プリカバッファ、ダミー遅延回路およびクロックツリー
の誤動作を防止することができる。
【０４０５】請求項１６に係る発明に従えば、第３の遅
延回路の遅延段数を設定する微タップ設定回路を位相差
検出回路の出力信号に従って双方向にシフト動作させる
双方向シフトレジスタで構成しているため、容易に遅延
時間の微小調整を行なうことができる。
延回路の遅延段数を設定する微タップ設定回路を位相差
検出回路の出力信号に従って双方向にシフト動作させる
双方向シフトレジスタで構成しているため、容易に遅延
時間の微小調整を行なうことができる。
【０４０６】請求項１７に係る発明に従えば、微調整回
路を周波数決定回路および内部回路に対する信号伝搬遅
延が実質的に等しくなるような位置に配置しているた
め、ダミー遅延を短くでき、かつ容易に外部クロック信
号に位相同期した内部クロック信号を生成することがで
きる。
路を周波数決定回路および内部回路に対する信号伝搬遅
延が実質的に等しくなるような位置に配置しているた
め、ダミー遅延を短くでき、かつ容易に外部クロック信
号に位相同期した内部クロック信号を生成することがで
きる。
【０４０７】請求項１８に係る発明に従えば、クロック
イネーブル信号の非活性化に応答してクロック発生回路
の構成要素であるＭＯＳトランジスタの基板バイアスを
深いバイアス状態に設定しているため、パワーダウンモ
ード時（スタンバイモード時）における消費電流を低減
することができる。
イネーブル信号の非活性化に応答してクロック発生回路
の構成要素であるＭＯＳトランジスタの基板バイアスを
深いバイアス状態に設定しているため、パワーダウンモ
ード時（スタンバイモード時）における消費電流を低減
することができる。
【０４０８】請求項１９に係る発明に従えば、位相差情
報をデジタル値で保持する位相差保持回路の保持データ
を、クロックイネーブル信号の非活性化時周辺電源回路
で動作する退避回路へ退避させているため、クロック電
源非活性化時においても位相情報を保持することがで
き、またクロックイネーブル信号活性化時において容易
に外部クロック信号に位相同期した内部クロック信号を
高速で生成することができる。
報をデジタル値で保持する位相差保持回路の保持データ
を、クロックイネーブル信号の非活性化時周辺電源回路
で動作する退避回路へ退避させているため、クロック電
源非活性化時においても位相情報を保持することがで
き、またクロックイネーブル信号活性化時において容易
に外部クロック信号に位相同期した内部クロック信号を
高速で生成することができる。
【０４０９】請求項２０に係る発明に従えば、位相差情
報を保持する回路を高しきい値電圧のＭＯＳトランジス
タで構成し、クロック発生回路の構成要素を、低しきい
値電圧のＭＯＳトランジスタで構成しているため、クロ
ック発生回路を高速動作させることができ、またそのデ
ジタル値を保持する回路部の消費電流を低減することが
できる。
報を保持する回路を高しきい値電圧のＭＯＳトランジス
タで構成し、クロック発生回路の構成要素を、低しきい
値電圧のＭＯＳトランジスタで構成しているため、クロ
ック発生回路を高速動作させることができ、またそのデ
ジタル値を保持する回路部の消費電流を低減することが
できる。
【０４１０】請求項２１に係る発明に従えば、参照クロ
ック信号と内部クロック信号の位相比較により粗調整完
了を検出しその後微調整を活性化するように構成してい
るため、微調整範囲を小さくすることができ、高速で参
照クロック信号に位相同期した内部クロック信号を生成
することができる。
ック信号と内部クロック信号の位相比較により粗調整完
了を検出しその後微調整を活性化するように構成してい
るため、微調整範囲を小さくすることができ、高速で参
照クロック信号に位相同期した内部クロック信号を生成
することができる。
【０４１１】請求項２２に係る発明に従えば、粗調整完
了検出時粗調整動作を停止させているため、不必要な電
流消費を削減することができる。
了検出時粗調整動作を停止させているため、不必要な電
流消費を削減することができる。
【０４１２】請求項２３に係る発明に従えば、クロック
発生回路を粗調整回路と微調整回路とで構成し、微調整
回路の調整範囲を越えたときには粗調整回路の遅延段を
１段シフトしているため、粗調整回路の規模を低減する
ことができかつ微調整回路の調整範囲を超えた位相のず
れをも容易に補正することができ、高速で参照クロック
信号に位相同期した内部クロック信号を生成することが
できる。
発生回路を粗調整回路と微調整回路とで構成し、微調整
回路の調整範囲を越えたときには粗調整回路の遅延段を
１段シフトしているため、粗調整回路の規模を低減する
ことができかつ微調整回路の調整範囲を超えた位相のず
れをも容易に補正することができ、高速で参照クロック
信号に位相同期した内部クロック信号を生成することが
できる。
【０４１３】請求項２４に係る発明に従えば、微調整回
路の、参照クロック信号と内部クロック信号の位相差に
従って微調整遅延回路の遅延時間を調整し、その調整範
囲が微調整遅延回路の調整範囲を超えるときには、粗調
整遅延回路の遅延段を１段シフトするように構成してい
るため、容易に動作環境の変動などにより、位相差が大
きくなった場合においても、微調整動作を行なうことが
できる。
路の、参照クロック信号と内部クロック信号の位相差に
従って微調整遅延回路の遅延時間を調整し、その調整範
囲が微調整遅延回路の調整範囲を超えるときには、粗調
整遅延回路の遅延段を１段シフトするように構成してい
るため、容易に動作環境の変動などにより、位相差が大
きくなった場合においても、微調整動作を行なうことが
できる。
【０４１４】請求項２５に係る発明に従えば、粗調整回
路および微調整回路の遅延時間設定を、それぞれ位相比
較回路の出力に従ってシフト動作を行なう微調整双方向
シフトレジスタと、この微調整双方向シフトレジスタの
出力信号の周回に従ってシフト動作を行なう粗調整双方
向シフトレジスタとで行なっているため、容易に微調整
動作に従って粗調整回路の遅延時間をシフトさせること
ができる。
路および微調整回路の遅延時間設定を、それぞれ位相比
較回路の出力に従ってシフト動作を行なう微調整双方向
シフトレジスタと、この微調整双方向シフトレジスタの
出力信号の周回に従ってシフト動作を行なう粗調整双方
向シフトレジスタとで行なっているため、容易に微調整
動作に従って粗調整回路の遅延時間をシフトさせること
ができる。
【０４１５】請求項２６に係る発明に従えば、微調整回
路を、その動作電流が遅延設定回路の出力信号に従って
段階的に設定されるインバータで構成しているため、イ
ンバータを複数段接続する構成に比べて微小遅延時間の
設定を容易に実現することができる。
路を、その動作電流が遅延設定回路の出力信号に従って
段階的に設定されるインバータで構成しているため、イ
ンバータを複数段接続する構成に比べて微小遅延時間の
設定を容易に実現することができる。
【０４１６】請求項２７に係る発明に従えば、微調整回
路を、それぞれの動作電流が段階的に変化される互いに
縦続接続されるインバータで構成しているため、簡易な
回路構成で、微小遅延時間の設定を容易に実現すること
ができる。
路を、それぞれの動作電流が段階的に変化される互いに
縦続接続されるインバータで構成しているため、簡易な
回路構成で、微小遅延時間の設定を容易に実現すること
ができる。
【０４１７】請求項２８に係る発明に従えば、位相比較
回路を、参照クロック信号を遅延する第１の遅延と、内
部クロック信号をそれぞれ遅延する第２および第３の遅
延と、第１および第２の遅延の出力信号を受ける第１の
フリップフロップと、第１および第３の遅延の出力信号
を受ける第２のフリップフロップ、これらの第１および
第２のフリップフロップの出力信号をラッチするラッチ
回路で構成しているため、参照クロック信号および内部
クロック信号それぞれに対する負荷が同じとすることが
でき、位相比較時における信号伝搬遅延時間の差が生じ
るのを防止でき、正確に位相比較を行なうことができ
る。
回路を、参照クロック信号を遅延する第１の遅延と、内
部クロック信号をそれぞれ遅延する第２および第３の遅
延と、第１および第２の遅延の出力信号を受ける第１の
フリップフロップと、第１および第３の遅延の出力信号
を受ける第２のフリップフロップ、これらの第１および
第２のフリップフロップの出力信号をラッチするラッチ
回路で構成しているため、参照クロック信号および内部
クロック信号それぞれに対する負荷が同じとすることが
でき、位相比較時における信号伝搬遅延時間の差が生じ
るのを防止でき、正確に位相比較を行なうことができ
る。
【０４１８】請求項２９に係る発明に従えば、内部クロ
ック信号と参照クロック信号の位相比較と遅延設定回路
の遅延時間設定動作が参照クロック信号の交互のサイク
ルにおいて行なわれるため、余裕をもって位相比較およ
び遅延時間設定を行なうことができる。
ック信号と参照クロック信号の位相比較と遅延設定回路
の遅延時間設定動作が参照クロック信号の交互のサイク
ルにおいて行なわれるため、余裕をもって位相比較およ
び遅延時間設定を行なうことができる。
【０４１９】請求項３０に係る発明に従えば、位相比較
結果をラッチするラッチ回路を、それぞれフリップフロ
ップを構成する第１および第２のゲートは、これらの第
１および第２のゲートの出力信号を遅延して相手方のゲ
ートへ伝達する遅延回路とで構成しているため、このラ
ッチ回路出力において入力信号の変動によるブリッジが
生じるのを防止することができ、正確に、位相比較結果
に応じた信号を出力することができる。
結果をラッチするラッチ回路を、それぞれフリップフロ
ップを構成する第１および第２のゲートは、これらの第
１および第２のゲートの出力信号を遅延して相手方のゲ
ートへ伝達する遅延回路とで構成しているため、このラ
ッチ回路出力において入力信号の変動によるブリッジが
生じるのを防止することができ、正確に、位相比較結果
に応じた信号を出力することができる。
【０４２０】請求項３１に係る発明に従えば、粗調整回
路が、内部クロック信号と参照クロック信号の信号伝搬
遅延時間差を補償するための遅延モニタを有するため、
正確に、内部クロック信号と参照クロック信号との位相
調整を行なうことができ、回路作用点における内部クロ
ック信号と参照クロック信号との位相同期を正確に確立
することができる。
路が、内部クロック信号と参照クロック信号の信号伝搬
遅延時間差を補償するための遅延モニタを有するため、
正確に、内部クロック信号と参照クロック信号との位相
調整を行なうことができ、回路作用点における内部クロ
ック信号と参照クロック信号との位相同期を正確に確立
することができる。
【０４２１】請求項３２に係る発明に従えば、この遅延
モニタを、粗調整回路および微調整回路の初期設定時の
遅延時間に等しい遅延を与える遅延段を含めているた
め、動作開始直後において、ほぼ、参照クロック信号に
位相の近い内部クロック信号を生成することができ、位
相同期確立時間を短くすることができる。
モニタを、粗調整回路および微調整回路の初期設定時の
遅延時間に等しい遅延を与える遅延段を含めているた
め、動作開始直後において、ほぼ、参照クロック信号に
位相の近い内部クロック信号を生成することができ、位
相同期確立時間を短くすることができる。
【０４２２】請求項３３に係る発明に従えば、粗調整回
路に、クロックイネーブル信号の活性化に応答して１つ
の参照クロック信号を入力し、かつこのクロックイネー
ブル信号の活性化に応答して２つの連続する参照クロッ
ク信号を順次入力する第２のクロック入力バッファとを
設け、微調整回路を、粗調整回路の出力信号の安定化後
のクロックサイクルにおいて活性化するように構成して
いるため、粗調整動作を１つのクロック信号に従って行
なった後、出力信号の安定化後、微調整動作を開始する
ように構成でき、正確な微調整動作を行なうことができ
る。
路に、クロックイネーブル信号の活性化に応答して１つ
の参照クロック信号を入力し、かつこのクロックイネー
ブル信号の活性化に応答して２つの連続する参照クロッ
ク信号を順次入力する第２のクロック入力バッファとを
設け、微調整回路を、粗調整回路の出力信号の安定化後
のクロックサイクルにおいて活性化するように構成して
いるため、粗調整動作を１つのクロック信号に従って行
なった後、出力信号の安定化後、微調整動作を開始する
ように構成でき、正確な微調整動作を行なうことができ
る。
【０４２３】請求項３４に係る発明に従えば、粗調整完
了を検出し、その完了検出に従って微調整動作を行なう
ように構成しているため、微調整に要する時間を短縮す
ることができ、高速で位相同期した内部クロック信号を
生成することができる。
了を検出し、その完了検出に従って微調整動作を行なう
ように構成しているため、微調整に要する時間を短縮す
ることができ、高速で位相同期した内部クロック信号を
生成することができる。
【０４２４】請求項３５に係る発明に従えば、内部回路
とクロック発生回路の電源を別系統で供給するように構
成しているため、内部回路の動作がクロック発生回路の
動作に悪影響を及ぼすのを防止することができ、安定に
外部クロック信号（参照クロック信号）に位相同期した
内部クロック信号を生成することができる。
とクロック発生回路の電源を別系統で供給するように構
成しているため、内部回路の動作がクロック発生回路の
動作に悪影響を及ぼすのを防止することができ、安定に
外部クロック信号（参照クロック信号）に位相同期した
内部クロック信号を生成することができる。
【０４２５】請求項３６に係る発明に従えば、クロック
発生回路の非動作時クロック電源回路の動作を停止させ
ているため、消費電流を低減することができる。
発生回路の非動作時クロック電源回路の動作を停止させ
ているため、消費電流を低減することができる。
【０４２６】請求項３７に係る発明に従えば、微調整回
路は粗調整回路の出力と内部回路のクロック作用点との
中間に位置に配置しているため、ダミー遅延の設定を容
易とすることができ、正確に、参照クロック信号に位相
同期した内部クロック信号を生成することができる。
路は粗調整回路の出力と内部回路のクロック作用点との
中間に位置に配置しているため、ダミー遅延の設定を容
易とすることができ、正確に、参照クロック信号に位相
同期した内部クロック信号を生成することができる。
【図１】 この発明に従う半導体集積回路装置の全体の
構成を概略的に示す図である。
構成を概略的に示す図である。
【図２】 （Ａ）は図１に示す制御信号入力バッファの
構成を概略的に示し、（Ｂ）は、その具体的構成の一例
を示し、（Ｃ）は、その動作波形を示す図である。
構成を概略的に示し、（Ｂ）は、その具体的構成の一例
を示し、（Ｃ）は、その動作波形を示す図である。
【図３】 図１に示す内部アドレス発生回路の構成を概
略的に示す図である。
略的に示す図である。
【図４】 図１に示す入出力バッファ回路の構成を概略
的に示す図である。
的に示す図である。
【図５】 図１に示すインタフェース回路の構成を概略
的に示す図である。
的に示す図である。
【図６】 図１に示すメモリ回路の構成を概略的に示す
図である。
図である。
【図７】 図６に示すバンクの構成を概略的に示す図で
ある。
ある。
【図８】 （Ａ）は、図１に示すクロック発生器の構成
を概略的に示し、（Ｂ）は、その動作波形を示す図であ
る。
を概略的に示し、（Ｂ）は、その動作波形を示す図であ
る。
【図９】 図１に示す同期クロック発生回路（ＳＭＤ）
の構成を概略的に示す図である。
の構成を概略的に示す図である。
【図１０】 図９に示す同期クロック発生回路（ＳＭ
Ｄ）の動作を示すタイミングチャート図である。
Ｄ）の動作を示すタイミングチャート図である。
【図１１】 この発明の実施の形態１に従う半導体集積
回路装置の要部の構成を概略的に示す図である。
回路装置の要部の構成を概略的に示す図である。
【図１２】 この発明の実施の形態１の第１の変更例を
概略的に示す図である。
概略的に示す図である。
【図１３】 この発明の実施の形態１の第２の変更例を
概略的に示す図である。
概略的に示す図である。
【図１４】 この発明の実施の形態２に従う半導体集積
回路装置の要部の構成を概略的に示す図である。
回路装置の要部の構成を概略的に示す図である。
【図１５】 図１４に示す部分の動作を示すタイミング
チャート図である。
チャート図である。
【図１６】 この発明の実施の形態３に従う半導体集積
回路装置の要部の構成を概略的に示す図である。
回路装置の要部の構成を概略的に示す図である。
【図１７】 図１６に示す回路の動作を示すタイミング
チャート図である。
チャート図である。
【図１８】 図１６に示す電源立上がり検出回路の構成
を概略的に示す図である。
を概略的に示す図である。
【図１９】 図１８に示す回路の動作を示す信号波形図
である。
である。
【図２０】 この発明の実施の形態３の第１の変更例を
概略的に示す図である。
概略的に示す図である。
【図２１】 図２０に示す回路の動作を示すタイミング
チャート図である。
チャート図である。
【図２２】 図９に示すＳＭＤの構成を概略的に示す図
である。
である。
【図２３】 図２２に示すＳＭＤの動作を示すタイミン
グチャート図である。
グチャート図である。
【図２４】 図２２に示すＳＭＤの１段の部分の構成を
示す図である。
示す図である。
【図２５】 図２２に示すＳＭＤの構成をより具体的に
示す図である。
示す図である。
【図２６】 図２５に示す回路の動作を示すタイミング
チャート図である。
チャート図である。
【図２７】 この発明の実施の形態４に従う半導体集積
回路装置の主要部の構成を概略的に示す図である。
回路装置の主要部の構成を概略的に示す図である。
【図２８】 図２７に示す位相比較器の構成の一例を示
す図である。
す図である。
【図２９】 図２８に示す回路の動作を示すタイミング
チャートである。
チャートである。
【図３０】 図２７に示す電流発生器の構成の一例を示
す図である。
す図である。
【図３１】 図２７に示す電流発生器に含まれる電流供
給回路の構成を示す図である。
給回路の構成を示す図である。
【図３２】 図２７に示す遅延段の構成の一例を示す図
である。
である。
【図３３】 図２７に示す退避回路およびアップ／ダウ
ンカウンタの構成を概略的に示す図である。
ンカウンタの構成を概略的に示す図である。
【図３４】 図３３に示す回路の動作を示す信号波形図
である。
である。
【図３５】 図３４に示す退避指示信号発生部の構成を
概略的に示す図である。
概略的に示す図である。
【図３６】 図３４に示す退避指示信号発生部の変更例
を示す図である。
を示す図である。
【図３７】 この発明の実施の形態５に従うクロック再
生回路の構成を概略的に示す図である。
生回路の構成を概略的に示す図である。
【図３８】 図３７に示す周波数決定回路および微調整
回路の調整範囲を概略的に示す図である。
回路の調整範囲を概略的に示す図である。
【図３９】 図３７に示すクロック再生回路の各経路の
信号伝搬遅延を示す図である。
信号伝搬遅延を示す図である。
【図４０】 図３７および図３９に示すクロック再生回
路の回路配置を概略的に示す図である。
路の回路配置を概略的に示す図である。
【図４１】 図３７に示す周波数決定回路の構成を概略
的に示す図である。
的に示す図である。
【図４２】 図４１に示す回路の動作を示す信号波形図
である。
である。
【図４３】 図３７に示す微調整回路の構成を概略的に
示す図である。
示す図である。
【図４４】 図４３に示す微調整回路の動作を示す信号
波形図である。
波形図である。
【図４５】 （Ａ）は、図４３に示す双方向シフトレジ
スタの構成を示し、（Ｂ）および（Ｃ）は、（Ａ）に示
す双方向シフトレジスタの動作を示す信号波形図であ
る。
スタの構成を示し、（Ｂ）および（Ｃ）は、（Ａ）に示
す双方向シフトレジスタの動作を示す信号波形図であ
る。
【図４６】 図４５（Ａ）に示す制御信号発生部の構成
を概略的に示す図である。
を概略的に示す図である。
【図４７】 （Ａ）および（Ｂ）は、図４６に示す切換
回路の構成を概略的に示す図である。
回路の構成を概略的に示す図である。
【図４８】 図４３に示す判定回路の構成を概略的に示
す図である。
す図である。
【図４９】 図４３に示す判定回路の他の構成を概略的
に示す図である。
に示す図である。
【図５０】 粗調整動作完了検出部の構成を概略的に示
す図である。
す図である。
【図５１】 図５０に示す回路の動作を示す信号波形図
である。
である。
【図５２】 この発明の実施の形態５に従うクロック再
生回路の電源配置を概略的に示す図である。
生回路の電源配置を概略的に示す図である。
【図５３】 この発明の実施の形態６に従う半導体集積
回路装置の要部の構成を概略的に示す図である。
回路装置の要部の構成を概略的に示す図である。
【図５４】 図５３に示す基板電圧制御回路の構成を概
略的に示す図である。
略的に示す図である。
【図５５】 図５４に示す基板電圧制御回路の動作を示
す信号波形図である。
す信号波形図である。
【図５６】 （Ａ）および（Ｂ）は、図５４に示す切換
回路の構成を概略的に示す図である。
回路の構成を概略的に示す図である。
【図５７】 図５３に示す基板電圧制御回路のクロック
再生回路に対する部分の構成を概略的に示す図である。
再生回路に対する部分の構成を概略的に示す図である。
【図５８】 この発明の実施の形態６の基板バイアス電
圧を受ける部分の断面構造を概略的に示す図である。
圧を受ける部分の断面構造を概略的に示す図である。
【図５９】 この発明の実施の形態７に従うクロック再
生回路の構成を概略的に示す図である。
生回路の構成を概略的に示す図である。
【図６０】 図５９に示す粗遅延調整回路の構成の一例
を示す図である。
を示す図である。
【図６１】 図６０に示す粗遅延調整回路の動作を示す
タイミングチャート図である。
タイミングチャート図である。
【図６２】 図６０に示すクロック制御信号発生部の構
成を概略的に示す図である。
成を概略的に示す図である。
【図６３】 図５９に示す可変粗遅延調整回路の構成を
示す図である。
示す図である。
【図６４】 図５９に示す微遅延調整回路の構成を示す
図である。
図である。
【図６５】 図５９に示す分周器の構成を概略的に示す
図である。
図である。
【図６６】 図６５に示す分周器の動作を示すタイミン
グチャート図である。
グチャート図である。
【図６７】 図５９に示す位相比較器の構成を示す図で
ある。
ある。
【図６８】 図６７に示す位相比較器の動作を示す信号
波形図である。
波形図である。
【図６９】 図５９に示す双方向シフトレジスタの構成
を概略的に示す図である。
を概略的に示す図である。
【図７０】 図６９に示す双方向シフトレジスタのシフ
ト制御信号発生部の構成を概略的に示す図である。
ト制御信号発生部の構成を概略的に示す図である。
【図７１】 図５９に示すクロック入力バッファの構成
を示す図である。
を示す図である。
【図７２】 図６０に示すクロック入力バッファの構成
を示す図である。
を示す図である。
【図７３】 図６０に示すクロックバッファの構成を示
す図である。
す図である。
【図７４】 図６０に示すクロックバッファの構成を示
す図である。
す図である。
【図７５】 図５９に示すクロックドライバの構成を示
す図である。
す図である。
【図７６】 図６０に示す遅延モニタ回路の構成を示す
図である。
図である。
【図７７】 図５９に示すクロック再生回路の動作を示
す信号波形図である。
す信号波形図である。
【図７８】 図５９に示す微調整回路部の動作を示す信
号波形図である。
号波形図である。
【図７９】 図６９に示す微調整双方向シフトレジスタ
のシフト動作のシーケンスの一例を示す図である。
のシフト動作のシーケンスの一例を示す図である。
【図８０】 図６９に示す粗調整双方向シフトレジスタ
の動作シーケンスの一例を示す図である。
の動作シーケンスの一例を示す図である。
【図８１】 図７０および図８０に示す双方向シフトレ
ジスタシーケンスを実施するためのシフト制御信号発生
部の構成を概略的に示す図である。
ジスタシーケンスを実施するためのシフト制御信号発生
部の構成を概略的に示す図である。
【図８２】 従来の同期型半導体記憶装置の全体の構成
を概略的に示す図である。
を概略的に示す図である。
【図８３】 図８２に示す内部電源電圧発生回路の構成
を概略的に示す図である。
を概略的に示す図である。
１ 同期型半導体記憶装置（半導体集積回路装置）、２
メモリ回路、３ クロック発生器、４ 同期クロック
発生回路、５ 制御信号入力バッファ、６ アドレス入
力バッファ回路、７ 入出力バッファ回路、８ コマン
ドデコード回路、９ 内部アドレス発生回路、１０ イ
ンタフェース回路、１１ 内部電源回路、１１ａ クロ
ック電源回路、１１ｂ 内部電源電圧発生回路、３ａ，
３ｂ 比較器、３ｃ ＤＬＵ、４ｂ ＳＭＤ、１１ａ
ａ，１１ａｂ クロック電源回路、３０ クロック再生
回路、３１ａ 比較器、３１ｂ 電源ドライブトランジ
スタ、５０ クロック入力バッファ、５１ ダミー遅延
回路、５２ フォワードディレイアレイ、５３ ミラー
コントロール回路、５４ バックワードディレイアレ
イ、５６ クロックドライバ、５２ａ，５２ａ−１〜５
２ａ−３、５４ａ，５４ａ−１〜５４ａ−３ 遅延回
路、６０ 位相比較器、６２ アップ／ダウンカウン
タ、６４ 電流発生器、６６ 遅延段、６８ 退避回
路、７５ａ，７５ｂ クロック入力パッド、８０ クロ
ック入力バッファ、８１ 遅延モニタ回路（ダミー遅延
回路）、８２ サンプリングバッファ、８３ 周波数決
定回路、８４ バッファ、８６ クロックドライバ、８
７ クロックツリー、８８ レプリカバッファ、８５
微調整回路、９０ 内部回路、９２ フォワードディレ
イチェーン、９４ タップチェーン、９６ バックワー
ドディレイチェーン、１００ 位相比較回路、１０２
双方向シフトレジスタ、１０４ 遅延回路、１０６ 判
定回路、１０２ａ レジスタ回路、１３０ 基板電圧制
御回路、１３０ａ〜１３０ｄ基板バイアス発生回路、１
０３ｅ，１３０ｆ 切換回路、１３０ｇ，１０３ｈ基板
バイアス発生回路、１３０ｉ 切換回路、１３７ 同期
化回路部分、ＰＱａ，ＮＱａ ローＶｔｈＭＯＳトラン
ジスタ、ＰＱ，ＮＱ ハイＶｔｈＭＯＳトランジスタ、
１５０ 周波数決定回路、ＣＴＤ 粗遅延調整回路、Ｖ
ＣＴＤ 可変粗遅延調整回路、ＦＴＤ 微遅延調整回
路、ＳＲ 双方向シフトレジスタ、ＤＶＤ 分周器、Ｔ
Ｃ 位相比較器、ＣＩＢＩ クロック入力バッファ、Ｃ
Ｂ１〜ＣＢ４ クロックバッファ、ＤＭＣ 遅延モニタ
回路、ＦＤＡ フォワードディレイアレイ、ＭＣＣ ミ
ラーコントロール回路、ＢＤＡ バックワードディレ
イ、ＦＢＥ０〜ＦＢＥｎ，ＢＤＥ０〜ＢＤＥｎ 遅延回
路、ＡＲＢ０〜ＡＲＢｍアービタ回路、ＰＣＬ１〜ＰＣ
Ｌｍ 論理回路、ＬＢ１〜ＬＢｍ ラッチ回路、ＣＤＥ
１〜ＣＤＥｋ 遅延回路、ＩＮＢ、ＩＮＦ 電流調整イ
ンバータ、ＤＣＩＢＩ ダミークロック入力バッファ、
ＤＤＡ１〜ＤＤＡ３ 遅延回路、ＳＴＤ１１，ＳＴＤ１
２，ＳＴＤ２、遅延回路、ＡＢＰ０，ＡＢＰ１ アービ
タ回路、ＬＡ０，ＬＡ１ ラッチ回路、ＤＬＹ１，ＤＬ
Ｙ２ 遅延回路、ＦＳＲ 微調整双方向シフトレジス
タ、ＣＳＲ 粗調整双方向シフトレジスタ、ＤＣＩＢＩ
ダミークロック入力バッファ、ＤＣＩＢ ダミークロ
ック入力バッファ、ＤＣＢ ダミークロックバッファ、
ＤＶＣＴＤ ダミー可変粗遅延調整回路、ＤＤＡ ダミ
ー遅延回路、ＤＦＴＤ ダミー微遅延調整回路、ＤＣＩ
Ｄ ダミークロックドライバ。
メモリ回路、３ クロック発生器、４ 同期クロック
発生回路、５ 制御信号入力バッファ、６ アドレス入
力バッファ回路、７ 入出力バッファ回路、８ コマン
ドデコード回路、９ 内部アドレス発生回路、１０ イ
ンタフェース回路、１１ 内部電源回路、１１ａ クロ
ック電源回路、１１ｂ 内部電源電圧発生回路、３ａ，
３ｂ 比較器、３ｃ ＤＬＵ、４ｂ ＳＭＤ、１１ａ
ａ，１１ａｂ クロック電源回路、３０ クロック再生
回路、３１ａ 比較器、３１ｂ 電源ドライブトランジ
スタ、５０ クロック入力バッファ、５１ ダミー遅延
回路、５２ フォワードディレイアレイ、５３ ミラー
コントロール回路、５４ バックワードディレイアレ
イ、５６ クロックドライバ、５２ａ，５２ａ−１〜５
２ａ−３、５４ａ，５４ａ−１〜５４ａ−３ 遅延回
路、６０ 位相比較器、６２ アップ／ダウンカウン
タ、６４ 電流発生器、６６ 遅延段、６８ 退避回
路、７５ａ，７５ｂ クロック入力パッド、８０ クロ
ック入力バッファ、８１ 遅延モニタ回路（ダミー遅延
回路）、８２ サンプリングバッファ、８３ 周波数決
定回路、８４ バッファ、８６ クロックドライバ、８
７ クロックツリー、８８ レプリカバッファ、８５
微調整回路、９０ 内部回路、９２ フォワードディレ
イチェーン、９４ タップチェーン、９６ バックワー
ドディレイチェーン、１００ 位相比較回路、１０２
双方向シフトレジスタ、１０４ 遅延回路、１０６ 判
定回路、１０２ａ レジスタ回路、１３０ 基板電圧制
御回路、１３０ａ〜１３０ｄ基板バイアス発生回路、１
０３ｅ，１３０ｆ 切換回路、１３０ｇ，１０３ｈ基板
バイアス発生回路、１３０ｉ 切換回路、１３７ 同期
化回路部分、ＰＱａ，ＮＱａ ローＶｔｈＭＯＳトラン
ジスタ、ＰＱ，ＮＱ ハイＶｔｈＭＯＳトランジスタ、
１５０ 周波数決定回路、ＣＴＤ 粗遅延調整回路、Ｖ
ＣＴＤ 可変粗遅延調整回路、ＦＴＤ 微遅延調整回
路、ＳＲ 双方向シフトレジスタ、ＤＶＤ 分周器、Ｔ
Ｃ 位相比較器、ＣＩＢＩ クロック入力バッファ、Ｃ
Ｂ１〜ＣＢ４ クロックバッファ、ＤＭＣ 遅延モニタ
回路、ＦＤＡ フォワードディレイアレイ、ＭＣＣ ミ
ラーコントロール回路、ＢＤＡ バックワードディレ
イ、ＦＢＥ０〜ＦＢＥｎ，ＢＤＥ０〜ＢＤＥｎ 遅延回
路、ＡＲＢ０〜ＡＲＢｍアービタ回路、ＰＣＬ１〜ＰＣ
Ｌｍ 論理回路、ＬＢ１〜ＬＢｍ ラッチ回路、ＣＤＥ
１〜ＣＤＥｋ 遅延回路、ＩＮＢ、ＩＮＦ 電流調整イ
ンバータ、ＤＣＩＢＩ ダミークロック入力バッファ、
ＤＤＡ１〜ＤＤＡ３ 遅延回路、ＳＴＤ１１，ＳＴＤ１
２，ＳＴＤ２、遅延回路、ＡＢＰ０，ＡＢＰ１ アービ
タ回路、ＬＡ０，ＬＡ１ ラッチ回路、ＤＬＹ１，ＤＬ
Ｙ２ 遅延回路、ＦＳＲ 微調整双方向シフトレジス
タ、ＣＳＲ 粗調整双方向シフトレジスタ、ＤＣＩＢＩ
ダミークロック入力バッファ、ＤＣＩＢ ダミークロ
ック入力バッファ、ＤＣＢ ダミークロックバッファ、
ＤＶＣＴＤ ダミー可変粗遅延調整回路、ＤＤＡ ダミ
ー遅延回路、ＤＦＴＤ ダミー微遅延調整回路、ＤＣＩ
Ｄ ダミークロックドライバ。
フロントページの続き (72)発明者 大石 司 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 半澤 悟 東京都国分寺市東恋ヶ窪一丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 中塚 清士 茨城県稲敷郡美浦村木原2350 日本テキサ ス・インスツルメンツ株式会社内 Ｆターム(参考） 5B015 HH05 JJ21 KB84 NN03 QQ01 5B024 AA15 BA21 CA07 CA15 5F038 BB02 BB04 BB05 BG09 CD02 CD03 CD08 CD09 CD13 CD15 CD17 DF01 DF05 DF07 DF14 DF17 EZ20
Claims (37)
- 【請求項１】 基準クロック信号を受け、前記基準クロ
ック信号に同期した内部クロック信号を生成するための
クロック発生回路、 前記クロック発生回路に結合され、前記クロック発生回
路へ動作電源電圧を供給するためのクロック電源回路、 前記クロック電源回路と別に設けられ、電源電圧を生成
する内部電源回路、および所定の機能を行なうための内
部回路を備え、前記内部回路は、前記内部電源回路から
の電源電圧を動作電源電圧として受けて、前記内部クロ
ック信号に同期して動作する周辺回路を含む、同期型半
導体集積回路装置。 - 【請求項２】 前記クロック発生回路は、クロックイネ
ーブル信号の活性化に応答して活性化されて前記内部ク
ロック信号を発生し、 前記クロック電源回路は、前記クロックイネーブル信号
の活性化に応答して前記クロック発生回路に対する動作
電源電圧を生成する、請求項１記載の同期型半導体集積
回路装置。 - 【請求項３】 前記クロック電源回路からの動作電源電
圧の立上がりに応答して初期化信号を生成する初期化信
号発生回路をさらに備え、 前記クロック発生回路は、前記初期化信号に応答して初
期状態にリセットされる、請求項１記載の同期型半導体
集積回路装置。 - 【請求項４】 前記初期化信号を遅延する遅延回路をさ
らに備え、 前記クロック発生回路は、前記遅延回路の出力信号の活
性化と前記クロック発生回路を活性化するためのクロッ
クイネーブル信号の活性化とに応答して活性化されて前
記内部クロック信号を生成する、請求項３記載の同期型
半導体集積回路装置。 - 【請求項５】 前記クロック発生回路を活性化するため
のクロックイネーブル信号の活性化に応答して初期化信
号を活性化する初期化信号発生回路と、 前記初期化信号を遅延する遅延回路とをさらに備え、 前記クロック電源回路は、前記クロックイネーブル信号
の活性化に応答して活性化されて前記クロック発生回路
に対する動作電源電圧を生成する手段を含み、 前記クロック発生回路は、前記初期化信号に応答して初
期化され、かつ前記クロックイネーブル信号の活性化と
前記遅延回路の出力信号の活性化とに応答して活性化さ
れて前記内部クロック信号を生成する、請求項１記載の
同期型半導体集積回路装置。 - 【請求項６】 前記クロック発生回路は、前記参照クロ
ック信号と前記内部クロック信号との同期をとるための
同期化回路と、 前記同期化回路への信号の印加および前記同期化回路か
らの信号の転送を行なうためのバッファ回路群とを含
み、 前記同期化回路は、前記クロック電源回路からの電源電
圧を動作電源電圧として受けて動作し、かつ前記バッフ
ァ回路群は、前記内部電源回路からの電源電圧を動作電
源電圧として受けて動作する、請求項１記載の同期型半
導体集積回路装置。 - 【請求項７】 前記クロック発生回路は、 前記クロック電源回路からの電源電圧を動作電源電圧と
して受けて動作し、前記参照クロック信号と周波数およ
び／または位相において近似する粗調整クロック信号を
生成する周波数決定回路と、 前記クロック電源回路からの電源電圧を動作電源電圧と
して受けて動作し、前記周波数決定回路からの粗調整ク
ロック信号を受けて前記基準クロック信号と前記内部ク
ロック信号との比較に従って前記粗調整クロック信号の
位相を調整して、前記基準クロック信号に同期した微調
整クロック信号を生成して前記内部クロック信号として
出力する微調整回路とを含む、請求項１記載の同期型半
導体集積回路装置。 - 【請求項８】 前記クロック発生回路は、 前記基準クロック信号としての外部からのクロック信号
をバッファ処理して参照クロック信号を生成するクロッ
ク入力バッファと、 前記クロック入力バッファからの参照クロック信号を遅
延する第１のダミー遅延バッファと、 複数の縦続接続される遅延段を含み、前記第１のダミー
遅延バッファの出力信号を遅延する第１の遅延回路と、 サンプリング信号に応答して、前記参照クロック信号を
通過させてサンプルクロック信号を生成するゲート回路
と、 前記ゲート回路からのサンプルクロック信号と前記第１
の遅延回路の各遅延段の出力するクロック信号との比較
結果に従って、前記第１の遅延回路の特定の遅延段の出
力するクロック信号を選択するタップ回路と、 前記タップ回路の出力信号を遅延する第２の遅延回路
と、 前記第２の遅延回路の出力するクロック信号を受ける第
２のダミー遅延バッファと、 前記第２のダミー遅延バッファの出力信号を遅延する第
３の遅延回路とを備え、前記第３の遅延回路は複数の縦
続接続された遅延段を含み、前記第３の遅延回路の最大
遅延時間は、前記第１の遅延回路の１段の遅延段の有す
る遅延時間に相当し、 前記第３の遅延回路の出力信号を受けて前記内部回路へ
内部クロック信号として分配するクロックツリーと、 前記クロックツリーの出力する内部クロック信号と前記
参照クロック信号との位相差を検出する位相差検出回路
と、 前記位相差検出回路の出力信号に従って、前記第３の遅
延回路の遅延時間を設定する微タップ設定回路と、 前記微タップ設定回路の設定する遅延時間が前記第３の
遅延回路の最大遅延時間と最小遅延時間との間での遷移
を示すとき、タップ調整信号を生成するタップ判定回路
とを備え、 前記タップ回路は、前記タップ調整信号に応答して前記
第１の遅延回路の選択された遅延段を１段シフトする手
段を含む、請求項１記載の同期型半導体集積回路装置。 - 【請求項９】 前記第１から第３の遅延回路、前記タッ
プ回路、前記位相差検出回路、および前記タップ判定回
路は、前記クロック電源回路からの電源電圧を動作電源
電圧として受けて動作し、前記クロック入力バッファ、
前記第１および第２のダミー遅延回路ならびに前記クロ
ックツリーは、前記内部電源回路からの電源電圧を動作
電源電圧として受ける、請求項８記載の同期型半導体集
積回路装置。 - 【請求項１０】 前記第２の遅延回路の出力部から前記
第３の遅延回路の入力部までの信号伝搬遅延時間と前記
第３の遅延回路の出力部から前記クロックツリー出力部
までの信号伝搬遅延時間が等しくなるように、前記第２
および第３の遅延回路ならびに前記クロックツリーが配
置される、請求項８記載の同期型半導体集積回路装置。 - 【請求項１１】 前記第１のダミー遅延バッファと同じ
ゲート遅延時間を有し、前記第３の遅延回路の出力部に
設けられ、前記第３の遅延回路からの出力信号をバッフ
ァ処理して前記クロックツリーへ印加する第３のダミー
遅延バッファをさらに備える、請求項８記載の同期型半
導体集積回路装置。 - 【請求項１２】 前記第１のダミー遅延バッファと同じ
ゲート遅延時間を有し、前記クロックツリーからの内部
クロック信号をバッファ処理して前記位相差検出回路へ
伝達するレプリカバッファをさらに備え、 前記クロックツリーの出力部から前記位相差検出回路の
入力部までの前記レプリカバッファを介した信号伝搬遅
延時間が、前記クロック入力バッファの出力部から前記
位相差検出回路の入力部までの信号伝搬遅延時間と等し
くされる、請求項８記載の同期型半導体集積回路装置。 - 【請求項１３】 前記レプリカバッファは、前記内部電
源回路からの電源電圧を動作電源電圧として受ける、請
求項１２記載の同期型半導体集積回路装置。 - 【請求項１４】 前記第１および第２のダミー遅延バッ
ファ、ならびに前記クロックツリーは、前記内部クロッ
ク信号の発生を指示するクロックイネーブル信号の非活
性化時非活性化され、かつ前記クロック電源回路は前記
クロックイネーブル信号の非活性化時非活性化されて前
記電源電圧の発生動作を停止する、請求項９記載の同期
型半導体集積回路装置。 - 【請求項１５】 前記レプリカバッファ、前記第１およ
び第２のダミー遅延バッファならびに前記クロックツリ
ーは、前記内部クロック信号の発生を指示するクロック
イネーブル信号の非活性化に応答して非活性化され、か
つ前記クロックイネーブル信号の非活性化に応答して前
記クロック電源回路が非活性化される、請求項１３に記
載の同期型半導体集積回路装置。 - 【請求項１６】 前記微タップ設定回路は、前記第３の
遅延回路の遅延段数と同じ段数を有する双方向のシフト
レジスタを備え、前記シフトレジスタのシフト動作が前
記位相差検出回路の出力信号により制御されかつ前記シ
フトレジスタの各段の出力信号により前記第３の遅延回
路の遅延段が選択される、請求項８記載の同期型半導体
集積回路装置。 - 【請求項１７】 前記微調整回路は、前記内部クロック
信号に同期して動作する回路と前記周波数決定回路との
間の中央の位置に配置され、前記微調整回路と前記内部
回路との間の信号伝搬遅延時間が前記周波数決定回路と
前記微調整回路との間の信号伝搬遅延時間とが実質的に
等しくされる、請求項７記載の同期型半導体集積回路装
置。 - 【請求項１８】 前記クロックイネーブル信号の非活性
化に応答して前記クロック発生回路の構成要素である絶
縁ゲート型電界効果トランジスタの基板バイアスをより
深い逆バイアス状態に設定する手段をさらに備える、請
求項２記載の同期型半導体集積回路装置。 - 【請求項１９】 前記クロック発生回路は、 前記基準クロック信号と前記内部クロック信号の位相差
を検出し、該位相差を多ビット２進数で保持するための
位相差保持回路と、 前記位相差保持回路の多ビット２進数値に従って電流を
発生する電流デコーダと、 前記電流デコーダからの電流により動作電源電流が決定
され発振動作を行なって前記内部クロック信号に相当す
る信号を生成する発振器を備え、 前記同期型半導体集積回路装置は、さらに、 前記クロックイネーブル信号の非活性化に応答して前記
位相差保持回路の保持する多ビット２進数値を受けて格
納し、かつ前記クロックイネーブル信号の活性化に応答
して該保持した多ビット２進数値を前記位相差保持回路
へ転送する補助記憶回路をさらに備え、前記補助記憶回
路は、前記内部電源回路からの電源電圧を動作電源電圧
として受ける、請求項２記載の同期型半導体集積回路装
置。 - 【請求項２０】 前記補助記憶回路は、しきい値電圧の
絶対値の大きな高しきい値電圧の絶縁ゲート型電界効果
トランジスタを構成要素として含み、 前記クロック発生回路は、前記高しきい値電圧絶縁ゲー
ト型電界効果トランジスタよりもしきい値電圧の絶対値
の小さな低しきい値電圧絶縁ゲート型電界効果トランジ
スタを構成要素として含む、請求項１９記載の同期型半
導体集積回路装置。 - 【請求項２１】 前記基準クロック信号と前記内部クロ
ック信号との位相比較により位相調整が完了したと判定
し、該判定結果に従って前記微調整回路を活性化する手
段をさらに備える、請求項７記載の同期型半導体集積回
路装置。 - 【請求項２２】 前記参照クロック信号と前記内部クロ
ック信号との位相比較により位相調整が完了したと判定
し、該判定結果に従って前記微調整回路を活性化する手
段と、 前記位相調整完了判定結果指示信号の活性化に応答して
前記サンプリング信号を非活性化状態に保持する回路を
さらに備える、請求項８記載の同期型半導体集積回路装
置。 - 【請求項２３】 基準クロック信号に同期した内部クロ
ック信号を発生するためのクロック発生回路を備え、前
記クロック発生回路は、（ｉ）前記基準クロック信号を
遅延するための複数の縦続接続される第１の遅延素子列
を含み、前記複数の第１の遅延素子列の出力信号と前記
基準クロック信号に対応する参照クロック信号とを比較
し、該比較結果に従って第１の精度で前記参照クロック
信号に同期する粗調整クロック信号を生成する粗調整回
路と、（ii）複数の縦続接続される第２の遅延素子列を
含み、前記参照クロック信号と前記内部クロック信号と
の比較を行ない、該比較結果に従って前記位相調整クロ
ック信号の位相を前記第１の精度よりも小さな第２の精
度で調整する微調整回路とを含み、前記複数の第２の遅
延素子列の最大可変遅延時間は前記第１の遅延素子１段
の遅延時間に相当し、前記微調整回路は、位相の調整動
作が前記複数の第２の遅延素子列の処理範囲を越えると
き前記粗調整回路の位相調整クロック信号の位相を前記
第１の遅延素子１段分ずらせる手段を含み、さらに前記
内部クロック信号に同期して所定の動作を行なう内部回
路を備える、同期型半導体集積回路装置。 - 【請求項２４】 前記微調整回路は、 前記複数の第２の遅延素子列を含み、前記粗調整クロッ
ク信号を受けて内部クロック信号を生成するための微調
整遅延回路と、 前記参照クロック信号と前記内部クロック信号の位相を
比較する位相比較回路と、 前記位相比較回路の比較結果に従って前記微調整遅延回
路の遅延時間を調整する遅延設定回路とを備え、前記遅
延設定回路は、検出位相差が前記微調整遅延回路の調整
可能な範囲を越えるとき前記位相調整回路の第２の遅延
素子列の遅延を１段シフトする回路を含む、請求項２３
記載の同期型半導体集積回路装置。 - 【請求項２５】 前記遅延設定回路は、前記位相比較回
路からの位相の進み／遅れ指示信号に応答して双方向に
その出力信号を移動する微調整双方向シフトレジスタ
と、 前記微調整双方向シフトレジスタの出力信号の最終段レ
ジスタと初段レジスタとの間での遷移に応答して、その
出力信号を移動させる粗調整双方向シフトレジスタとを
含み、 前記微調整双方向シフトレジスタの出力信号に従って前
記微調整回路の遅延時間が設定され、かつ前記粗調整双
方向シフトレジスタの出力信号に従って前記粗調整遅延
回路の遅延時間が調整される、請求項２４記載の同期型
半導体集積回路装置。 - 【請求項２６】 前記微調整遅延回路は、その動作電流
が前記遅延設定回路の出力信号に従って段階的に調整可
能なインバータを含む、請求項２４記載の同期型半導体
集積回路装置。 - 【請求項２７】 前記微調整遅延回路は、動作電流をｍ
段にわたって段階的に変化させる第１のインバータと、 前記第１のインバータと直列に結合され、その動作電流
をｍ段にわたって段階的に変化させる第２のインバータ
とを含む、請求項２４記載の同期型半導体集積回路装
置。 - 【請求項２８】 前記位相比較回路は、 前記参照クロック信号を遅延する第１の遅延回路と、 前記内部クロック信号をそれぞれ遅延する第２および第
３の遅延回路と、 前記第１の遅延回路と前記第２の遅延回路の出力信号を
受ける第１のフリップフロップと、 前記第１および第３の遅延回路の出力信号を受ける第２
のフリップフロップと、 前記第１および第２のフリップフロップの出力信号をそ
れぞれラッチするラッチ回路とを備え、 前記第１から第３の遅延回路の各々は、その遅延時間
が、前記粗調整回路の第１の遅延素子の１段の遅延時間
に等しい遅延段を含む、請求項２４記載の同期型半導体
集積回路装置。 - 【請求項２９】 前記内部クロック信号および前記参照
クロック信号の位相比較と前記遅延設定回路による遅延
時間設定動作は、前記参照クロック信号の交互のサイク
ルにおいて行なわれる、請求項２４記載の同期型半導体
集積回路装置。 - 【請求項３０】 各前記ラッチ回路は、第１のゲート
と、前記第１のゲートの出力信号を受ける第１のラッチ
遅延素子と、第２のゲートと、前記第２のゲートの出力
信号を受ける第２のラッチ遅延素子とを含み、前記第１
のゲートは前記第２のラッチ遅延素子の出力信号と対応
のフリップフロップの第１の出力信号とを受け、前記第
２のゲートは、前記第１のラッチ遅延素子の出力信号と
前記対応のフリップフロップの第２の出力信号とを受け
る、請求項２８記載の同期型半導体集積回路装置。 - 【請求項３１】 前記粗調整回路は、前記内部クロック
信号と前記基準クロック信号との信号伝搬遅延の差を補
償するための遅延モニタを含む、請求項２３記載の同期
型半導体集積回路装置。 - 【請求項３２】 前記遅延モニタは、前記粗調整回路お
よび前記微調整回路の初期設定時の遅延時間に等しい遅
延時間を与える遅延段を含む、請求項３１記載の同期型
半導体集積回路装置。 - 【請求項３３】 前記粗調整回路は、 クロックイネーブル信号の活性化に応答して最初の参照
クロック信号を前記複数の第１の遅延素子列へ伝達し、
次のサイクル以降非活性化される第１のクロック入力バ
ッファと、 前記クロックイネーブル信号の活性化に応答して前記最
初および次の第２の参照クロック信号を前記位相比較の
ために入力しかつ以降非活性化される第２のクロック入
力バッファとを備え、 前記微調整回路は、 前記粗調整回路の出力信号の安定化後の前記参照クロッ
ク信号のクロックサイクルにおいて活性化され、前記参
照クロック信号および前記内部クロック信号を入力して
位相比較する手段を含む、請求項２３記載の同期型半導
体集積回路装置。 - 【請求項３４】 前記粗調整回路の粗調整動作完了を検
出するための手段と、 前記粗調整動作完了検出時、前記粗調整動作を停止させ
て前記参照クロック信号に対し粗調整により同期したク
ロック信号を発生する手段とを前記粗調整回路をさらに
備え、前記粗調整動作完了検出信号に応答して前記微調
整回路の微調整動作が活性化される、請求項２３記載の
同期型半導体集積回路装置。 - 【請求項３５】 前記内部回路へ動作電源電圧を供給す
るための内部回路用電源回路と、 前記内部回路用電源回路とは別に設けられ、前記クロッ
ク発生回路へ動作電源電圧を供給するためのクロック電
源回路をさらに備える、請求項２３記載の同期型半導体
集積回路装置。 - 【請求項３６】 前記クロック発生回路は、クロックイ
ネーブル信号の活性化時活性化されて前記内部クロック
信号発生動作を行ない、かつ前記クロック電源回路は、
前記クロックイネーブル信号の活性化に応答して活性化
されて前記動作電源電圧を生成する、請求項３５記載の
同期型半導体集積回路装置。 - 【請求項３７】 前記微調整回路は、前記粗調整回路出
力部と前記内部回路との中間の位置に配置される、請求
項２３記載の同期型半導体集積回路装置。
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