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KR100374641B1 - 스탠바이 모드에서 지연동기 루프회로의 전력소모를감소시키기 위한 제어회로를 구비하는 반도체 메모리장치및 이의 파우워 다운 제어방법 - Google Patents

스탠바이 모드에서 지연동기 루프회로의 전력소모를감소시키기 위한 제어회로를 구비하는 반도체 메모리장치및 이의 파우워 다운 제어방법 Download PDF

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KR100374641B1
KR100374641B1 KR10-2000-0070489A KR20000070489A KR100374641B1 KR 100374641 B1 KR100374641 B1 KR 100374641B1 KR 20000070489 A KR20000070489 A KR 20000070489A KR 100374641 B1 KR100374641 B1 KR 100374641B1
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삼성전자주식회사
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Abstract

스탠바이 모드에서 지연동기 루프회로의 전력소모를 감소시킬 수 있는 반도체 메모리장치 및 이의 파우워 다운 제어방법이 개시된다. 상기 반도체 메모리장치는, 셀프 리프레쉬 모드로부터 스탠바이 모드로 빠져 나오면 내부 클럭신호의 소정의 클럭 싸이클 동안 지연동기 루프회로를 활성화시킨 다음에 지연동기 루프회로를 비활성화시키며, 프리차지 파우워다운 모드로부터 스탠바이 모드로 빠져 나오면 즉시 지연동기 루프회로를 비활성화시키는 제어회로를 구비하는 것을 특징으로 한다. 소정의 클럭 싸이클은 지연동기 루프회로가 락킹될때까지 소요되는 시간보다 큰 시간이다. 따라서 상기 반도체 메모리장치는 제어회로에 의해 스탠바이 모드에서 지연동기 루프회로를 비활성화시켜 전력소모를 감소시키는 장점이 있다.

Description

스탠바이 모드에서 지연동기 루프회로의 전력소모를 감소시키기 위한 제어회로를 구비하는 반도체 메모리장치 및 이의 파우워 다운 제어방법{Semiconductor memory device including control circuit for reducing power consumption of delay locked loop in standby mode and power down control method therefore}
본 발명은 반도체 메모리장치에 관한 것으로서, 특히 지연동기 루프회로의 전력소모를 감소시키기 위한 제어회로를 구비하는 디램 및 이의 파우워 다운 제어방법에 관한 것이다.
반도체 메모리장치중 디램은 일반적으로 전력소모를 감소시키기 위해 디램 내부의 특정 블락을 제외한 다른 모든 블락들을 비활성화, 즉 비동작시키는 파우워 다운 모드(Power down mode)를 제공한다.
디램의 파우워 다운 모드에는 액티브 파우워 다운 모드, 프리차지 파우워 다운 모드, 및 셀프 리프레쉬 모드가 있다. 디램이 액티브 파우워 다운 모드 또는 프리차지 파우워 다운 모드로 진입하면 디램 내부의 블락들중 시스템 클럭(CLK) 핀에 연결된 입력버퍼, 클럭 인에이블(CKE) 핀에 연결된 입력버퍼, 및 지연동기 루프회로를 제외한 모든 입력버퍼들이 비활성화된다. 따라서 액티브 파우워 다운 모드 및 프리차지 파우워 다운 모드에서는 전력소모가 감소된다. 그리고 액티브 파우워 다운 모드 또는 프리차지 파우워 다운 모드가 일정시간 이상 진행되면 디램 내부에 저장된 모든 데이터는 소멸된다.
반면에 셀프 리프레쉬 모드에서는 액티브 파우워 다운 모드 및 프리차지 파우워 다운 모드와 달리 디램 내부에서 자동으로 발생되는 신호에 의해 디램 내부에 저장된 데이터가 리프레쉬되어 보존된다. 그리고 셀프 리프레쉬 모드에서는 지연동기 루프회로도 비활성화된다.
한편 디램은 액티브 명령 또는 MRS(Mode Register Set) 명령을 수행할 수 있는 준비상태인 스탠바이 모드(또는 Idle 모드)를 가지고 있다. 그런데 디램이 셀프 리프레쉬 모드로부터 스탠바이 모드로 전환되면, 디램은 즉시 지연동기 루프회로를 동작시켜 시스템 클럭과 내부클럭을 동기시키는 동작을 수백 싸이클 동안 진행한다. 반면에 디램이 프리차지 파우워 다운 모드로부터 스탠바이 모드로 전환되면, 이미 지연동기 루프회로는 동작중이므로 다시 지연동기 루프회로를 동작시키는 동작은 없다.
상술한 바와 같이 종래의 디램에서는 스탠바이 모드에서 지연동기 루프회로가 계속 동작되므로 전력소모가 증가하는 단점이 있다.
따라서, 본 발명이 이루고자하는 기술적 과제는 스탠바이 모드에서 지연동기 루프회로의 전력소모를 감소시킬 수 있는 디램을 제공하는 데 있다.
본 발명이 이루고자하는 다른 기술적 과제는, 디램의 스탠바이 모드에서 지연동기 루프회로의 전력소모를 감소시킬 수 있는 파우워 다운 제어방법을 제공하는 데 있다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 본 발명의 일실시예에 따른 디램을 나타내는 블락도이다.
도 2는 도 1에 도시된 제어신호 발생회로의 회로도이다.
도 3은 도 1에 도시된 카운터 회로의 회로도이다.
도 4는 도 3에 도시된 1비트 카운터의 회로도이다.
도 5는 도 1에 도시된 제1펄스신호 발생회로의 회로도이다.
도 6은 도 1에 도시된 제2펄스신호 발생회로의 회로도이다.
도 7은 도 1에 도시된 스탠바이 신호 발생회로의 회로도이다.
도 8은 셀프 리프레쉬 모드로부터 스탠바이 모드로 전환될 때의 본 발명에 따른 디램의 동작 타이밍도이다.
도 9는 프리차지 파우워다운 모드로부터 스탠바이 모드로 전환될 때의 본 발명에 따른 디램의 동작 타이밍도이다.
상기 기술적 과제를 달성하기 위하여, 셀프 리프레쉬 모드로부터 스탠바이 모드로 빠져 나오면 내부 클럭신호의 소정의 클럭 싸이클 동안 지연동기 루프회로를 활성화시킨 다음에 상기 지연동기 루프회로를 비활성화시키며, 프리차지 파우워다운 모드로부터 상기 스탠바이 모드로 빠져 나오면 상기 지연동기 루프회로를 비활성화시키는 제어회로를 구비하는 것을 특징으로 하는 본 발명에 따른 디램이 제공된다.
상기 제어회로는 제1제어회로 및 제2제어회로를 구비한다. 상기 제1제어회로는, 상기 셀프 리프레쉬 모드로부터 상기 스탠바이 모드로 빠져 나오는 것을 알리는 신호에 응답하여 인에이블되고 상기 소정의 클럭 싸이클이 지난 후 디스에이블되는 제어신호를 발생한다. 상기 제2제어회로는, 상기 셀프 리프레쉬 모드로부터 상기 스탠바이 모드로 빠져 나오는 것을 알리는 신호에 응답하여 상기 지연동기 루프회로를 활성화시키고, 상기 제어신호가 디스에이블될 때 또는 상기 프리차지 파우워다운 모드로부터 상기 스탠바이 모드로 빠져 나오는 것을 알리는 신호에 응답하여 상기 지연동기 루프회로를 비활성화시킨다.
상기 제1제어회로는 제어신호 발생회로 및 카운터 회로를 구비한다. 상기 제어신호 발생회로는, 상기 스탠바이 모드로 빠져 나오는 것을 알리는 신호 및 상기 소정의 클럭 싸이클이 지났음을 알리는 신호에 응답하여 상기 제어신호를 발생한다. 상기 제어신호는 상기 스탠바이 모드로 빠져 나오는 것을 알리는 신호에 응답하여 인에이블되고 상기 소정의 클럭 싸이클이 지났음을 알리는 신호에 응답하여 디스에이블된다. 상기 카운터 회로는, 상기 제어신호에 응답하여 상기 내부 클럭신호를 카운트하여 상기 소정의 클럭 싸이클이 지났음을 알리는 신호를 발생한다.
상기 제2제어회로는 제1펄스신호 발생회로, 제2펄스신호 발생회로, 및 스탠바이 신호 발생회로를 구비한다. 상기 제1펄스신호 발생회로는, 상기 셀프 리프레쉬 모드로부터 상기 스탠바이 모드로 빠져 나오는 것을 알리는 신호에 응답하여 제1펄스신호를 발생한다. 상기 제2펄스신호 발생회로는, 상기 제어신호의 디스에이블에 응답하여 제2펄스신호를 발생한다. 상기 스탠바이 신호 발생회로는, 상기 제1펄스신호에 응답하여 상기 지연동기 루프회로를 활성화시키고 상기 제2펄스신호 또는 상기 프리차지 파우워다운 모드로부터 상기 스탠바이 모드로 빠져 나오는 것을 알리는 신호에 응답하여 상기 지연동기 루프회로를 비활성화시키는 스탠바이 신호를 한다.
상기 소정의 클럭 싸이클은 상기 지연동기 루프회로가 락킹될때까지 소요되는 시간보다 큰 것이 바람직하다.
상기 다른 기술적 과제를 달성하기 위하여, (a) 디램이 셀프 리프레쉬 모드로부터 스탠바이 모드로 빠져 나오면 내부 클럭신호의 소정의 클럭 싸이클 동안 지연동기 루프회로를 활성화시킨 다음에 상기 지연동기 루프회로를 비활성화시키는 단계; 및 상기 디램이 프리차지 파우워다운 모드로부터 상기 스탠바이 모드로 빠져 나오면 상기 지연동기 루프회로를 즉시 비활성화시키는 단계를 구비하는 것을 특징으로 하는 본 발명에 따른 파우워 다운 제어방법이 제공된다.
상기 단계 (a)는, 상기 셀프 리프레쉬 모드로부터 상기 스탠바이 모드로 빠져 나오는 것을 알리는 신호에 응답하여 인에이블되고 상기 소정의 클럭 싸이클이 지난 후 디스에이블되는 제어신호를 발생하는 단계(a1); 및 상기 셀프 리프레쉬 모드로부터 상기 스탠바이 모드로 빠져 나오는 것을 알리는 신호에 응답하여 상기 지연동기 루프회로를 활성화시키고 상기 제어신호가 디스에이블될 때 상기 지연동기루프회로를 비활성화시키는 단계(a2)를 구비한다.
상기 단계 (a1)은, 상기 셀프 리프레쉬 모드로부터 상기 스탠바이 모드로 빠져 나오는 것을 알리는 신호 및 상기 소정의 클럭 싸이클이 지났음을 알리는 신호에 응답하여 상기 제어신호를 발생하는 단계(a11); 및 상기 제어신호에 응답하여 상기 내부 클럭신호를 카운트하여 상기 소정의 클럭 싸이클이 지났음을 알리는 신호를 발생하는 단계(a12)를 구비한다.
상기 단계 (a2)는, 상기 셀프 리프레쉬 모드로부터 상기 스탠바이 모드로 빠져 나오는 것을 알리는 신호에 응답하여 제1펄스신호를 발생하는 단계(a21); 상기 제어신호의 디스에이블에 응답하여 제2펄스신호를 발생하는 단계(a22); 및 상기 제1펄스신호에 응답하여 상기 지연동기 루프회로를 활성화시키고 상기 제2펄스신호에 응답하여 상기 지연동기 루프회로를 비활성화시키는 스탠바이 신호를 발생하는 단계(a23)를 구비한다.
상기 단계 (b)는, 상기 프리차지 파우워다운 모드로부터 상기 스탠바이 모드로 빠져 나오는 것을 알리는 신호에 응답하여 상기 지연동기 루프회로를 비활성화시키는 스탠바이 신호를 발생하는 단계를 구비한다.
상기 소정의 클럭 싸이클은 상기 지연동기 루프회로가 락킹될때까지 소요되는 시간보다 큰 것이 바람직하다.
본 발명과 본 발명의 동작 상의 잇점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 1은 본 발명의 일실시예에 따른 디램을 나타내는 블락도이다. 여기에서는 디램의 스탠바이 모드와 관련된 부분들만이 도시된다.
도 1을 참조하면, 본 발명의 일실시예에 따른 디램은, 지연동기 루프회로(15), 스탠바이 모드에서 지연동기 루프회로(15)의 전력소모를 감소시키기 위한 제1 및 제2제어회로(11, 13)를 구비한다.
지연동기 루프회로(15)는 동기식 디램에 사용되는 회로로서 시스템 클럭신호(CLK)에 동기되어 내부 클럭신호(PCLK)를 발생하며 동작시 비교적 많은 전력을 소모한다. 제1제어회로(11)는 셀프 리프레쉬 모드로부터 스탠바이 모드로 빠져 나오는 것을 알리는 신호(PSELF)에 응답하여 인에이블되고 소정의 클럭 싸이클이 지난 후 디스에이블되는 제어신호(PDLLCNT)를 발생한다.
상기 소정의 클럭 싸이클은, 셀프 리프레쉬 모드로부터 스탠바이 모드로 빠져 나온 후 지연동기 루프회로(15)의 락킹시간을 보장할 수 있을 정도의 시간이어야 한다. 따라서 상기 소정의 클럭 싸이클은 지연동기 루프회로(15)의 락킹시간보다 큰 것이 바람직하고, 따라서 256 싸이클 정도가 바람직하다. 락킹시간은 지연동기 루프회로(15)가 락킹될 때까지 소요되는 시간을 의미한다.
보다 상세하게는, 제1제어회로(11)는 제어신호 발생회로(11a)와 카운터 회로(11b)를 포함하여 구성된다. 제어신호 발생회로(11a)는 셀프 리프레쉬 모드로부터 스탠바이 모드로 빠져 나오는 것을 알리는 신호(PSELF) 및 상기 소정의 클럭 싸이클이 지났음을 알리는 신호(PCNT256)에 응답하여 제어신호(PDLLCNT)를 발생한다. 상기 제어신호(PDLLCNT)는 상기 스탠바이 모드로 빠져 나오는 것을 알리는 신호(PSELF)에 응답하여 인에이블되고 상기 소정의 클럭 싸이클이 지났음을 알리는 신호(PCNT256)에 응답하여 디스에이블된다. 카운터 회로(11b)는 제어신호(PDLLCNT)에 응답하여 내부 클럭신호(PCLK)를 카운트하여 소정의 클럭 싸이클이 지났음을 알리는 신호(PCNT256)를 발생한다.
제2제어회로(13)는 셀프 리프레쉬 모드로부터 스탠바이 모드로 빠져 나오는 것을 알리는 신호(PSELF)에 응답하여 지연동기 루프회로(15)를 활성화시키고 제어신호(PDLLCNT)가 디스에이블될 때 또는 프리차지 파우워다운 모드로부터 스탠바이 모드로 빠져 나오는 것을 알리는 신호(CKEBPU)에 응답하여 지연동기 루프회로(15)를 비활성화시킨다.
보다 상세하게는, 제2제어회로(13)는 제1펄스신호 발생회로(13a), 제2펄스신호 발생회로(13b), 및 스탠바이 신호 발생회로(13c)를 포함하여 구성된다. 제1펄스신호 발생회로(13a)는 셀프 리프레쉬 모드로부터 스탠바이 모드로 빠져 나오는 것을 알리는 신호(PSELF)에 응답하여 제1펄스신호(PDLLRESET)를 발생한다. 제2펄스신호 발생회로(13b)는 제어신호(PDLLCNT)의 디스에이블에 응답하여 제2펄스신호(PICC)를 발생한다. 스탠바이 신호 발생회로(13c)는 제1펄스신호(PDLLRESET)에 응답하여 지연동기 루프회로(15)를 활성화시키고 제2펄스신호(PICC) 또는 프리차지 파우워다운 모드로부터 스탠바이 모드로 빠져 나오는것을 알리는 신호(CKEBPU)에 응답하여 지연동기 루프회로(15)를 비활성화시키는 스탠바이 신호(STANDBY)를 발생한다.
결론적으로 제1 및 제2제어회로(11, 13)는, 디램이 셀프 리프레쉬 모드로부터 스탠바이 모드로 빠져 나오면 지연동기 루프회로(15)의 락킹시간을 보장할 수 있을 정도 이상의 클럭 싸이클 동안 지연동기 루프회로(15)를 활성화시킨 다음 이후에 지연동기 루프회로(15)를 비활성화시킨다. 또한 제1 및 제2제어회로(11, 13)는, 디램이 프리차지 파우워다운 모드로부터 스탠바이 모드로 빠져 나오면 즉시 지연동기 루프회로(15)를 비활성화시킨다.
따라서 본 발명에 따른 디램은 상술한 바와 같은 제1 및 제2제어회로(11, 13)를 구비함으로써 스탠바이 모드에서 지연동기 루프회로(15)를 비활성화시켜 전력소모를 감소시킨다.
한편 디램에서 셀프 리프레쉬 모드, 프리차지 파우워다운 모드, 및 스탠바이 모드는 시스템 클럭(CLK) 핀, 로우어드레스 스트로브(RASB) 핀, 칼럼어드레스 스트로브(CASB) 핀, 칩 선택(CSB) 핀, 기입 인에이블(WEB) 핀, 및 클럭 인에이블(CKE) 핀의 논리상태를 조절함으로써 설정되며, 이러한 내용은 당업계에서 통상의 지식을 가진자들에게 널리 알려진 것들이므로 여기에서 상세한 설명은 생략된다.
또한 셀프 리프레쉬 모드로부터 스탠바이 모드로 빠져 나오는 것을 알리는 신호(PSELF) 및 프리차지 파우워다운 모드로부터 스탠바이 모드로 빠져 나오는 것을 알리는 신호(CKEBPU)는 디램 내부의 소정의 회로에서 발생된다. 셀프 리프레쉬 모드가 설정되면 PSELF가 논리"하이"가 되고 셀프 리프레쉬 모드로부터 스탠바이모드로 전환되면 PSELF가 논리"로우"가 된다. 프리차지 파우워다운 모드가 설정되면 CKEBPU가 논리"하이"가 되고 프리차지 파우워다운 모드로부터 스탠바이 모드로 전환되면 CKEBPU가 논리"로우"가 된다.
도 2는 도 1에 도시된 제어신호 발생회로(11a)의 회로도이다.
도 2를 참조하면, 제어신호 발생회로(11a)는, 인버터(21), 낸드게이트들(22, 23,24), 및 노아게이트(25)를 포함하여 구성된다. 낸드게이트들(23,24)은 래치를 구성한다.
PSELFD는 도 5에 도시된 지연회로(54)의 출력신호로서 PSELF가 일정시간 지연된 신호이다. PCNT256은 도 3에 도시된 카운터 회로(11b)의 출력신호로서 소정의 클럭 싸이클이 지났음을 알리는 신호이다. 여기에서는 소정의 클럭 싸이클이 256 싸이클로 설정되며 출력신호, 즉 제어신호(PDLLCNT)가 논리"하이"로 인에이블된 후 256 싸이클이 경과되면 PCNT256이 논리"하이"가 된다. PRA와 PVCCH는 본 발명과 무관한 신호들로서 PRA는 디램이 프리차지 상태가 되면 논리"로우"가 되고 PVCCH는 파우워업 후 초기상태인 논리"로우"로부터 논리"하이"로 전환된다.
좀더 설명하면, 셀프 리프레쉬 모드에서는 PSELF가 논리"하이"이고 이에 따라 제어신호(PDLLCNT)는 논리"로우"가 된다. 셀프 리프레쉬 모드로부터 스탠바이 모드로 전환되는 순간 PSELF가 논리"로우"가 되고 이때 PSELFD는 논리"하이"이므로 제어신호(PDLLCNT)는 논리"하이"가 된다. 또한 제어신호(PDLLCNT)는 래치구조에 의해 계속 논리"하이" 상태를 유지한다. 다음에 제어신호(PDLLCNT)가 논리"하이"로 인에이블된 후 256 싸이클이 경과되면 PCNT256이 논리"하이"가 되어제어신호(PDLLCNT)는 논리"로우"로 천이한다.
도 3은 도 1에 도시된 카운터 회로(11b)의 회로도이다. 카운터 회로(11b)는 8비트 카운터 회로로서 256 싸이클을 카운팅한다.
도 3을 참조하면, 카운터 회로(11b)는, 8개의 1비트 카운터(300 내지 307), 낸드게이트들(308 내지 314), 노아게이트들(315 내지 318), 및 인버터들(319 내지 427)를 포함하여 구성된다.
PDLLCNT가 논리"로우"이면 1비트 카운터(300 내지 307)가 모두 리셋되어 출력신호들(DLLCNT0 내지 DLLCNT7)이 모두 논리"로우"가 된다. 이에 따라 PCNT256이 논리"로우"가 된다. PDLLCNT가 논리"하이"가 되면, 내부 클럭신호(PCLK)의 상승에지에 맞추어 DLLCNT0 내지 DLLCNT7로 구성되는 카운터의 출력이 순차적으로 증가한다. 다음에 PDLLCNT가 논리"하이"가 된 후 256 싸이클이 경과되면 DLLCNT0 내지 DLLCNT7가 모두 논리"하이"가 되고 이에 따라 PCNT256이 논리"하이"가 된다.
도 4는 도 3에 도시된 1비트 카운터(300 내지 307)의 회로도이다.
도 4를 참조하면, 1비트 카운터(300 내지 307)은, 노아게이트(40), 인버터들(41 내지 46), 전송게이트들(47,48), 및 풀다운 엔모스 트랜지스터(49)를 포함하여 구성된다.
입력단(I1)에는 도 3에 도시된 인버터(319)의 출력신호가 입력되고 입력단(I2)에는 인버터(320)의 출력신호가 입력된다. 또한 입력단(I3)에는 이전 1비트 카운터의 캐리가 입력된다. 이와 같은 1비트 카운터의 동작은 통상적인 것이므로 여기에서 그 상세한 동작은 생략된다.
도 5는 도 1에 도시된 제1펄스신호 발생회로(13a)의 회로도이다.
도 5를 참조하면, 제1펄스신호 발생회로(13a)는, 인버터들(51,53), 낸드게이트(52), 및 지연회로(54)를 포함하여 구성된다.
제1펄스신호 발생회로(13a)는 통상의 포지티브 펄스신호 발생회로로서 PSELF가 논리"하이"로부터 논리"로우"로 천이되면 지연회로(54)의 지연시간에 해당하는 포지티브 펄스를 갖는 제1펄스신호(PDLLRESET)를 발생한다.
도 6은 도 1에 도시된 제2펄스신호 발생회로(13b)의 회로도이다.
도 6을 참조하면, 제2펄스신호 발생회로(13b)는 노아게이트(61) 및 반전 지연회로(63)을 포함하여 구성된다.
제2펄스신호 발생회로(13b)는 제1펄스신호 발생회로(13a)와 마찬가지로 통상의 포지티브 펄스신호 발생회로로서 PDLLCNT가 논리"하이"로부터 논리"로우"로 천이되면 반전 지연회로(63)의 지연시간에 해당하는 포지티브 펄스를 갖는 제2펄스신호(PICC)를 발생한다.
도 7은 도 1에 도시된 스탠바이 신호 발생회로(13c)의 회로도이다.
도 7을 참조하면, 스탠바이 신호 발생회로(13c)는, 인버터들(701 내지 710), 낸드게이트들(711 내지 714), 노아게이트(715), 풀업 피모스 트랜지스터들(716 내지 719), 풀다운 엔모스 트랜지스터들(720 내지 722), 전송게이트(723), 및 퓨즈들(F1,F2)을 포함하여 구성된다.
PDLLOFF는 디램의 파우워업 후 MRS(Mode Register Set) 모드에서 결정되는 신호로서 도 1에 도시된 지연동기 루프회로(15)에 대한 사용여부를 결정하는 신호이다. PDLLOFF가 논리"하이"가 될 경우 스탠바이 신호(STANDBY)가 논리"하이"가 되어 도 1에 도시된 지연동기 루프회로(15)가 비활성화된다. 즉 동작되지 않는다.
MRSET는 MRS를 의미하는 신호이며, MRSET가 논리"하이"가 되면 스탠바이 신호(STANDBY) 신호는 논리"하이"가 되어 지연동기 루프회로(15)가 비활성화된다. FSEBRD는 디램의 리드(Read) 동작 여부를 나타내는 신호이며, FSEBRD가 논리"로우"일 경우 디램이 리드동작을 수행하고 있음을 나타낸다. FSEBWR는 디램의 라이트(Write) 동작 여부를 나타내는 신호이며, FSEBWR가 논리"로우"일 경우 디램이 라이트동작을 수행하고 있음을 나타낸다. FSEBRD가 논리"로우"이거나 FSEBWR가 논리"로우"일 경우 스탠바이 신호(STANDBY) 신호는 논리"로우"가 되어 지연동기 루프회로(15)는 정상 동작된다.
PAIVCEB는 디램 내부에서 사용되는 메모리셀 어레이 전압 발생회로가 동작중임을 나타내는 신호이고, PRDQ는 디램의 로우어드레스가 활성화되어 있음을 나타내는 신호이다.
MRSET, FSEBRD, FSEBWR, PAIVCEB, PRDQ, 및 PDLLOFF는 본 발명과 무관한 신호들이며, 프리차지 파우워 다운 모드이거나 셀프 리프레쉬 모드일 경우 MRSET, PRDQ, 및 PDLLOFF는 모두 논리"로우"이고 FSEBRD, FSEBWR, 및 PAIVCEB는 모두 논리"하이"이다.
PDLLRESET는 도 5에 도시된 제1펄스신호 발생회로(13a)에서 발생되는 펄스신호로서 도 1에 도시된 지연동기 루프회로(15)를 리셋하여 락킹동작을 시작하게 하는 신호이다. PDLLRESET가 논리"하이"가 되면 즉 셀프 리프레쉬 모드로부터 스탠바이 모드로 전환되면 풀업 피모스 트랜지스터(717)가 턴온되고 이에 따라 인버터들(705,706)로 구성된 래치의 출력이 논리"로우"가 된다. 따라서 낸드게이트(713)의 출력이 논리"하이"가 된다. 이때 PVCCH는 논리"하이" 상태이고 퓨즈(F1)은 절단되어 있지 않으므로 전송게이트(723)는 미리 턴온되어 있으며, 따라서 스탠바이 신호(STANDBY)는 논리"로우"가 된다. 이에 따라 도 1에 도시된 지연동기 루프회로(15)가 활성화되어 동작하기 시작한다.
다음에 PICC가 논리"하이"가 되면 즉 셀프 리프레쉬 모드로부터 스탠바이 모드로 전환된 후 256 싸이클이 경과되면 풀다운 엔모스 트랜지스터(722)가 턴온되어 인버터들(705,706)로 구성된 래치의 출력이 논리"하이"가 된다. 이때 노아게이트(715)의 출력, 인버터(707)의 출력, 및 PAIVCEB는 모두 논리"하이"이므로 낸드게이트(713)의 출력은 논리"로우"가 된다. 따라서 스탠바이 신호(STANDBY)는 논리"하이"가 되고, 이에 따라 도 1에 도시된 지연동기 루프회로(15)가 비활성화되어 동작되지 않는다.
또한 CKEBPU가 논리"로우"가 되면 즉 프리차지 파우워다운 모드로부터 스탠바이 모드로 전환되면 낸드게이트(711)의 출력이 논리"하이"가 된다. 이때 PRDQ가 논리"로우"이고 인버터들(705,706)로 구성된 래치의 출력이 논리"하이"이며 또한 인버터(707)의 출력 및 PAIVCEB가 모두 논리"하이"이므로 낸드게이트(713)의 출력은 논리"로우"가 된다. 따라서 스탠바이 신호(STANDBY)는 논리"하이"가 되고, 이에 따라 도 1에 도시된 지연동기 루프회로(15)가 비활성화되어 동작되지 않는다.
한편 퓨즈들(F1,F2)의 사용방법을 설명하면 다음과 같다. F1이 절단되면, 이때 PVCCH는 초기에 논리"로우"이므로 풀업 피모스 트랜지스터(718)이 턴온되어 인버터들(708,709)로 구성되는 래치의 출력(인버터 708의 출력)이 논리"하이"가 된다. 이에 따라 전송게이트(723)가 턴오프되고 풀업 피모스 트랜지스터(719)가 턴온되어 낸드게이트(714)의 한 입력이 논리"하이"가 된다. 따라서 지연동기 루프회로(15)의 활성화 또는 비활성화를 결정하는 스탠바이 신호(STANDBY)는 단지 PDLLOFF에 의해서 그 상태가 결정된다.
F2는 스탠바이 모드로 전환되기 이전 프리차지 파우워 다운 모드에서 지연동기 루프회로(15)를 비활성화할지의 여부를 결정한다. F2가 절단되면, 이때 PVCCH는 초기에 논리"로우"이므로 풀업 피모스 트랜지스터(716)이 턴온되어 낸드게이트(711)의 한 입력은 논리"하이"가 된다. 또한 프리차지 파우워 다운 모드에서 CKEBPU는 논리"하이"이므로, 낸드게이트(711)의 출력이 논리"로우"가 되고 결국 낸드게이트(713)의 출력은 논리"하이"가 된다. 따라서 스탠바이 신호(STANDBY)는 논리"로우"가 되고, 이에 따라 지연동기 루프회로(15)가 활성화되어 동작된다.
F2가 절단되지 않으면, PVCCH는 초기상태 논리"로우"로부터 논리"하이"로 천이되므로 풀다운 엔모스 트랜지스터(720)이 턴온되어 낸드게이트(711)의 한 입력은 논리"로우"가 된다. 이에 따라 낸드게이트(711)의 출력이 논리"하이"가 되고 결국 낸드게이트(713)의 출력은 논리"로우"가 된다. 따라서 프리차지 상태, 즉 PVCCH가 논리"하이"일 때는 스탠바이 신호(STANDBY)는 항상 논리"하이"가 되고, 이에 따라 지연동기 루프회로(15)는 비활성화되어 동작되지 않는다.
도 8은 셀프 리프레쉬 모드로부터 스탠바이 모드로 전환될 때의 본 발명에따른 디램의 동작 타이밍도이고, 도 9는 프리차지 파우워다운 모드로부터 스탠바이 모드로 전환될 때의 본 발명에 따른 디램의 동작 타이밍도이다.
이하 도 8의 타이밍도 및 도 9의 타이밍도를 참조하여 본 발명에 따른 디램의 동작 및 파우워 다운 제어방법이 좀더 상세히 설명된다.
도 8을 참조하면, 디램이 셀프 리프레쉬 모드로부터 스탠바이 모드로 빠져 나오면 PSELF가 논리"하이"로부터 논리"로우"로 천이된다. 이때 PRA, CKEBPU, PRDQ, PDLLOFF, 및 MRSET는 논리"로우"이고 PVCCH, FSEBWR, FSEBRD, 및 PAIVCEB는 논리"하이"이다.
다음에 소정의 시간이 지난 후 PSELFD가 논리"하이"로부터 논리"로우"로 천이된다. 상기 소정의 시간은 도 5에 도시된 지연회로(54)의 지연시간에 해당한다. 이에 따라 도 1에 도시된 제1펄스신호 발생회로(13a)(도 5)에 의해 지연회로(54)의 지연시간에 해당하는 포지티브 펄스를 갖는 PDLLRESET가 발생된다.
다음에 PDLLRESET의 포지티브 펄스가 발생되면 도 1에 도시된 스탠바이 신호 발생회로(13c)(도 7)에 의해 STANDBY가 논리"하이"로부터 논리"로우"로 천이된다. 이에 따라 도 1에 도시된 지연동기 루프회로(15)가 활성화되어 동작한다. 즉 지연동기 루프회로(15)가 락킹동작을 시작한다.
한편 도 1에 도시된 제어신호 발생회로(11a)(도 2)에 의해 PDLLCNT가 논리"하이"로 인에이블되어 도 1에 도시된 8비트 카운터 회로(11b)(도 3)가 내부클럭(PCLK)를 카운트하기 시작한다. 이후 내부클럭(PCLK)의 256 싸이클이 경과되면 카운터 회로(11b)의 출력인 PCNT256이 논리"하이"가 된다. 이에 따라 PDLLCNT가 논리"로우"로 디스에이블된다.
다음에 PDLLCNT가 논리"로우"로 디스에이블되면 도 1에 도시된 제2펄스신호 발생회로(13b)(도 6)에 의해 반전 지연회로(63)의 지연시간에 해당하는 포지티브 펄스를 갖는 PICC가 발생된다.
PICC의 포지티브 펄스가 발생되면 도 1에 도시된 스탠바이 신호 발생회로(13c)(도 7)에 의해 STANDBY가 논리"로우"로부터 논리"하이"로 천이된다. 이에 따라 도 1에 도시된 지연동기 루프회로(15)가 비활성화되어 동작하지 않는다.
다시말해 본 발명에 따른 디램에서는 셀프 리프레쉬 모드로부터 스탠바이 모드로 빠져 나오면 지연동기 루프회로(15)의 락킹시간을 보장할 수 있을 정도 이상의 클럭 싸이클 동안, 즉 256 클럭 싸이클 동안 지연동기 루프회로(15)를 활성화시키고 이후에 다시 지연동기 루프회로(15)를 비활성화시킨다.
도 9를 참조하면, 디램이 프리차지 파우워다운 모드로부터 스탠바이 모드로 빠져 나오면 CKEBPU가 논리"하이"로부터 논리"로우"로 천이된다. 이때 PRA, PRDQ, PDLLOFF, 및 MRSET는 논리"로우"이고 PVCCH, FSEBWR, FSEBRD, 및 PAIVCEB는 논리"하이"이다. 또한 PSELF도 논리"로우"이고 이에 따라 PSELFD, PDLLRESET, PDLLCNT, PCNT256, 및 PICC도 모두 논리"로우"가 된다.
CKEBPU가 논리"하이"가 되면 도 1에 도시된 스탠바이 신호 발생회로(13c)(도 7)에 의해 STANDBY가 논리"로우"로부터 논리"하이"로 천이된다. 이에 따라 도 1에 도시된 지연동기 루프회로(15)가 비활성화되어 동작하지 않는다.
다시말해 본 발명에 따른 디램에서는 프리차지 파우워다운 모드로부터 스탠바이 모드로 빠져 나오면 즉시 지연동기 루프회로(15)를 비활성화시킨다.
따라서 상술한 본 발명에 따른 디램 및 파우워 다운 제어방법은 스탠바이 모드에서 지연동기 루프회로(15)를 비활성화시켜 전력소모를 감소시키는 장점이 있다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나, 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명에 따른 디램 및 파우워 다운 제어방법은 스탠바이 모드에서 지연동기 루프회로를 비활성화시켜 전력소모를 감소시키는 장점이 있다.

Claims (11)

  1. 셀프 리프레쉬 모드, 프리차지 파우워다운 모드, 및 스탠바이 모드를 가지며 시스템 클럭신호에 동기되어 동작하는 반도체 메모리장치에 있어서,
    상기 시스템 클럭신호에 동기되어 내부 클럭신호를 발생하는 지연동기 루프회로; 및
    상기 반도체 메모리장치가 상기 셀프 리프레쉬 모드로부터 상기 스탠바이 모드로 빠져 나오면 상기 내부 클럭신호의 소정의 클럭 싸이클 동안 상기 지연동기 루프회로를 활성화시킨 다음에 상기 지연동기 루프회로를 비활성화시키며, 상기 반도체 메모리장치가 상기 프리차지 파우워다운 모드로부터 상기 스탠바이 모드로 빠져 나오면 상기 지연동기 루프회로를 비활성화시키는 제어회로를 구비하는 것을 특징으로 하는 반도체 메모리장치.
  2. 제1항에 있어서, 상기 제어회로는,
    상기 셀프 리프레쉬 모드로부터 상기 스탠바이 모드로 빠져 나오는 것을 알리는 신호에 응답하여 인에이블되고 상기 소정의 클럭 싸이클이 지난 후 디스에이블되는 제어신호를 발생하는 제1제어회로; 및
    상기 셀프 리프레쉬 모드로부터 상기 스탠바이 모드로 빠져 나오는 것을 알리는 신호에 응답하여 상기 지연동기 루프회로를 활성화시키고 상기 제어신호가 디스에이블될 때 또는 상기 프리차지 파우워다운 모드로부터 상기 스탠바이 모드로 빠져 나오는 것을 알리는 신호에 응답하여 상기 지연동기 루프회로를 비활성화시키는 제2제어회로를 구비하는 것을 특징으로 하는 반도체 메모리장치.
  3. 제2항에 있어서, 상기 제1제어회로는,
    상기 셀프 리프레쉬 모드로부터 상기 스탠바이 모드로 빠져 나오는 것을 알리는 신호 및 상기 소정의 클럭 싸이클이 지났음을 알리는 신호에 응답하여 상기 제어신호를 발생하는 제어신호 발생회로; 및
    상기 제어신호에 응답하여 상기 내부 클럭신호를 카운트하여 상기 소정의 클럭 싸이클이 지났음을 알리는 신호를 발생하는 카운터 회로를 구비하는 것을 특징으로 하는 반도체 메모리장치.
  4. 제2항에 있어서, 상기 제2제어회로는,
    상기 셀프 리프레쉬 모드로부터 상기 스탠바이 모드로 빠져 나오는 것을 알리는 신호에 응답하여 제1펄스신호를 발생하는 제1펄스신호 발생회로;
    상기 제어신호의 디스에이블에 응답하여 제2펄스신호를 발생하는 제2펄스신호 발생회로; 및
    상기 제1펄스신호에 응답하여 상기 지연동기 루프회로를 활성화시키고 상기 제2펄스신호 또는 상기 프리차지 파우워다운 모드로부터 상기 스탠바이 모드로 빠져 나오는 것을 알리는 신호에 응답하여 상기 지연동기 루프회로를 비활성화시키는 스탠바이 신호를 발생하는 스탠바이 신호 발생회로를 구비하는 것을 특징으로 하는 반도체 메모리장치.
  5. 제1항에 있어서, 상기 소정의 클럭 싸이클은 상기 지연동기 루프회로가 락킹될때까지 소요되는 시간보다 큰 것을 특징으로 하는 반도체 메모리장치.
  6. 시스템 클럭신호에 동기되어 내부 클럭신호를 발생하는 지연동기 루프회로를 구비하고 셀프 리프레쉬 모드, 프리차지 파우워다운 모드, 및 스탠바이 모드를 갖는 반도체 메모리장치의 파우워 다운 제어방법에 있어서,
    (a) 상기 반도체 메모리장치가 상기 셀프 리프레쉬 모드로부터 상기 스탠바이 모드로 빠져 나오면 상기 내부 클럭신호의 소정의 클럭 싸이클 동안 상기 지연동기 루프회로를 활성화시킨 다음에 상기 지연동기 루프회로를 비활성화시키는 단계; 및
    (b) 상기 반도체 메모리장치가 상기 프리차지 파우워다운 모드로부터 상기 스탠바이 모드로 빠져 나오면 상기 지연동기 루프회로를 비활성화시키는 단계를 구비하는 것을 특징으로 하는 파우워 다운 제어방법.
  7. 제6항에 있어서, 상기 단계 (a)는,
    (a1) 상기 셀프 리프레쉬 모드로부터 상기 스탠바이 모드로 빠져 나오는 것을 알리는 신호에 응답하여 인에이블되고 상기 소정의 클럭 싸이클이 지난 후 디스에이블되는 제어신호를 발생하는 단계; 및
    (a2) 상기 셀프 리프레쉬 모드로부터 상기 스탠바이 모드로 빠져 나오는 것을 알리는 신호에 응답하여 상기 지연동기 루프회로를 활성화시키고 상기 제어신호가 디스에이블될 때 상기 지연동기 루프회로를 비활성화시키는 단계를 구비하는 것을 특징으로 하는 파우워 다운 제어방법.
  8. 제7항에 있어서, 상기 단계 (a1)은,
    (a11) 상기 셀프 리프레쉬 모드로부터 상기 스탠바이 모드로 빠져 나오는 것을 알리는 신호 및 상기 소정의 클럭 싸이클이 지났음을 알리는 신호에 응답하여 상기 제어신호를 발생하는 단계; 및
    (a12) 상기 제어신호에 응답하여 상기 내부 클럭신호를 카운트하여 상기 소정의 클럭 싸이클이 지났음을 알리는 신호를 발생하는 단계를 구비하는 것을 특징으로 하는 파우워 다운 제어방법.
  9. 제7항에 있어서, 상기 단계 (a2)는,
    (a21) 상기 셀프 리프레쉬 모드로부터 상기 스탠바이 모드로 빠져 나오는 것을 알리는 신호에 응답하여 제1펄스신호를 발생하는 단계;
    (a22) 상기 제어신호의 디스에이블에 응답하여 제2펄스신호를 발생하는 단계; 및
    (a23) 상기 제1펄스신호에 응답하여 상기 지연동기 루프회로를 활성화시키고 상기 제2펄스신호에 응답하여 상기 지연동기 루프회로를 비활성화시키는 스탠바이 신호를 발생하는 단계를 구비하는 것을 특징으로 하는 파우워 다운 제어방법.
  10. 제6항에 있어서, 상기 단계 (b)는,
    상기 프리차지 파우워다운 모드로부터 상기 스탠바이 모드로 빠져 나오는 것을 알리는 신호에 응답하여 상기 지연동기 루프회로를 비활성화시키는 스탠바이 신호를 발생하는 단계를 구비하는 것을 특징으로 하는 파우워 다운 제어방법.
  11. 제6항에 있어서, 상기 소정의 클럭 싸이클은 상기 지연동기 루프회로가 락킹될때까지 소요되는 시간보다 큰 것을 특징으로 하는 파우워 다운 제어방법.
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