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KR100451515B1 - 반도체소자의 캐패시터 제조방법 - Google Patents

반도체소자의 캐패시터 제조방법 Download PDF

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KR100451515B1
KR100451515B1 KR10-2002-0036669A KR20020036669A KR100451515B1 KR 100451515 B1 KR100451515 B1 KR 100451515B1 KR 20020036669 A KR20020036669 A KR 20020036669A KR 100451515 B1 KR100451515 B1 KR 100451515B1
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Abstract

본 발명은 반도체소자의 캐패시터 제조방법에 관한 것으로, 반도체기판의 디램셀 영역과 로직부 및 디램페리부에 제1 및 2 트렌치를 형성하는 단계; 상기 디램셀영역의 제1트렌치 및 로직부 및 디램페리부의 제2트렌치내에 트렌치산화막을 형성하는 단계; 상기 제1트렌치내에 매립된 트렌치 산화막의 일부를 제거하는 단계; 상기 트렌치산화막의 일부가 제거된 제1트렌치의 측면을 포함한 반도체기판의 표면상에 산화막을 형성하는 단계; 상기 산화막상에 폴리실리콘층을 형성한후 이를 선택적으로 패터닝하여 디램셀영역의 캐패시터 플레이트전극과 게이트전극을 형성하는 단계를 포함하여 구성된다.

Description

반도체소자의 캐패시터 제조방법{Method for fabricating capacitor of semiconductor device}
본 발명은 반도체소자의 캐패시터 제조방법에 관한 것으로서, 보다 상세하게는 깊은 트렌치를 이용한 플라나셀의 캐패시턴스를 증가시킬 수 있는 반도체소자의 캐패시터 제조방법에 관한 것이다.
모스(MOS) 캐패시터는 게이트 공정시, 동시에 만들어져서 공정이 매우 단순한 이점이 있으나 단위면적이 너무 커서 고집적화 추세인 현재의 디램으로는 적합하지 않다.
이는 일반적인 디램이 입체적인 캐패시터 구조를 가지고 있는데 반해, 모스 캐패시터는 평판위에 캐패시터를 형성하여 동작시키는 이차원적인 구조를 가져야 하기 때문이다.
여기서, 플라나 셀의 동작월리를 간단히 설명하면, 모스 캐패시터의 플레이트에 전압을 걸어 웰스토리지 노드에 강한 반전층(inversion layer)을 형성한 상태와 그 반전층의 전하를 외부전압을 이용하여 디플리션 상태로 만들어 주었을 때 발생하는 전하량의 차이를 이용하여 데이터를 저장하는 방식의 디램이다.
그러나, 웰을 스토리지노드로 사용하기 때문에 입체적인 구조로 가지 못하고 평판구조로 가져갈 수 밖에 없어서 스토리지노드 셀이라고 불리는 것이다. 충분한 캐패시터 용량을 가져가기 위해서는 그만큼의 면적이 필요하므로 셀 단위면적이 커지게 되므로 플라나 셀의 집적화에 가장 큰 걸림돌이 되고 있다.
이에 본 발명은 상기 종래기술의 제반 문제점을 해결하기 위하여 안출한 것으로서, 단위 면적이 동일한 셀에서 캐패시턴스를 증가시켜 디램의 센싱 마진을 증가시키고 단위 셀의 크기를 줄여 집적률을 증가시키는 한편 셀간 누설전류를 최소화시킬 수 있는 반도체소자의 제조방법을 제공함에 그 목적이 있다.
도 1은 본 발명에 따른 반도체소자의 캐패시터의 제조방법에 있어서, 캐패시터의 문턱전압 조절용 마스크 및 트렌치산화막의 레이아웃도이다.
도 2 내지 도 5는 본 발명에 따른 반도체소자의 캐패시터 제조방법을 설명하기 위한 캐패시터 제조 공정 단면도이다.
도 6은 본 발명에 따른 반도체소자의 캐패시터 제조공정을 통해 얻어진 반도체소자의 캐패시터의 레이아웃도이다.
[도면부호의설명]
11 : 반도체기판 13a : 제1트렌치
13b : 제2트렌치 15a, 15b : 트렌치산화막
17 : 문턱전압 조절용 마스크 19a, 19b, 19 : 이온주입영역
21 : 산화막 23 : 폴리실리콘층
23a : 플레이트전극 23b : 게이트전극
25 : 활성영역 27 : 비트라인콘택
A : 디램셀부 B : 로직부 및 디램페리부
상기 목적을 달성하기 위한 본 발명에 따른 반도체소자의 캐패시터 제조방법 은, 반도체기판의 디램셀 영역과 로직부 및 디램페리부에 제1 및 2 트렌치를 형성 하는 단계; 상기 디램셀영역의 제1트렌치 및 로직부 및 디램페리부의 제2트렌치 내에 트렌치산화막을 형성하는 단계; 상기 제1트렌치내에 매립된 트렌치 산화막의 일부를 제거하는 단계; 상기 트렌치산화막의 일부가 제거된 제1트렌치의 측면을 포함한 반도체기판의 표면상에 산화막을 형성하는 단계; 상기 산화막상에 폴리 실리콘층을 형성한후 이를 선택적으로 패터닝하여 디램셀영역의 캐패시터 플레이트 전극과 게이트전극을 형성하는 단계를 포함하여 구성되는 것을 특징 으로한다.
또한, 본 발명은 디램셀영역의 제1트렌치는 로직부 및 디램 페리부의 제2 트렌치에 비해 깊게 형성되어 있으며, 제1트렌치의 측면부에 형성된 산화막 부분은 캐패시터 의 유전체로 사용한다.
그리고, 본 발명은, 산화막의 일부가 제거된 제1트렌치측면에 캐패시터의 문턱전압 조절용 이온주입을 진행한다.
더욱이, 본 발명은, 상기 이온주입은 틸트를 주어 평판의 도핑농도와 동일 하게 진행하는 것을 특징으로한다.
(실시예)
이하, 본 발명에 따른 반도체소자의 캐패시터 제조방법을 첨부된 도면을 참조하여 상세히 설명한다.
도 1은 본 발명에 따른 반도체소자의 캐패시터의 제조방법에 있어서, 캐패시터의 문턱전압 조절용 마스크 및 트렌치산화막의 레이아웃도이다.
도 2 내지 도 5는 본 발명에 따른 반도체소자의 캐패시터 제조방법을 설명하기 위한 캐패시터 제조 공정 단면도이다.
도 6은 본 발명에 따른 반도체소자의 캐패시터 제조공정을 통해 얻어진 반도체소자의 캐패시터의 레이아웃도이다.
본 발명에 따른 반도체소자의 캐패시터 제조방법은, 도 1 및 2에 도시된 바와같이, 먼저 반도체기판(11)상에 얕은트렌치분리공정(STI)에 의해 제1 및 2 트렌치(13a)(13b)을 형성한다. 이때, 얕은 트렌치분리공정(STI; shallow trench isolation)진행시에 디램 셀부(A)의 제2트렌치(13a) 깊이는 로직부 또는 디램 페리부(B)의 제2트렌치(13b)의 깊이보다 깊게 형성한다.
그다음, 셀과 셀을 절연시키기 위해 트렌치된 부분에 산화막을 채운후 이를 전면식각에 의해 선택적으로 제거하여 디램셀영역의 트렌치산화막(15a)(15b)를 각각 형성한다.
이어서, 도 3에 도시된 바와같이, 캐패시터 문턱전압용 마스크(17)를 사용하여 디램셀영역의 트렌치산화막(15a)의 일부두께를 제거한후 캐패시터의 스토리지노드지역에 임플란트 공정을 진행한다. 이때, 상기 산화막의 식각량은 캐패시터와 캐패시터간 전류 누설이 발생하지 않는 범위인 트렌치 깊이의 약 70% 정도가 된다.
또한, 이온주입은 캐패시터 지역의 문턱전압을 낮추기 위해 웰(미도시)과 반대타입의 도우즈를 주입하고, 트렌치 측면을 평판과 동일한 조건으로 도핑하기 위해 틸트를 주어 주입하게 된다.
그다음, 도 4에 도시된 바와같이, 문턱전압 조절용 마스크(17)를 제거한후 산화막의 일부가 제거된 활성영역의 측면, 즉 트렌치(13a)의 측면을 포함한 반도체기판(11)의 표면상에 게이트산화막(21)을 성장시킨후 이어 폴리실리콘층(23)을 증착한다. 이때, 캐패시터의 면적으로는 활성영역과 트렌치(13a)의 측면부를 포함하므로 약 35 내지 45% 정도의 캐패시터 용량의 증가를 가져올 수 있게 된다.
이어서, 도면에는 도시하지 않았지만, 상기 폴리실리콘층(23)상에 게이트 및 캐패시터 플레이트 형성용 마스크(미도시)를 형성한후 이 마스크를 이용하여 상기 폴리실리콘층(23)과 게이트산화막(21)을 선택적으로 제거하여 캐패시터의 플레이트전극(23a)과 게이트(23b)을 형성하므로써 동일한 크기에서 캐패시터 용량이 증가되는 입체적인 구조의 플라나 셀을 완성하게 된다.
이와 같이 공정순에 의해 제조된 플라나셀을 구성하는 활성영역(25)과 비트라인콘택(27) 및 캐패시터의 플레이트전극(23a)이 도 6에 도시되어 있다.
상기에서 설명한 바와같이, 본 발명에 따른 반도체소자의 캐패시터 제조방법에 의하면, 디램 셀영역의 트렌치깊이를 로직 및 페리부의 트렌치 깊이보다 깊게 한후 STI 산화막을 일정량 제거하고 그때 발생된 활성영역의 측면을 캐패시터 면적으로 사용한다.
또한, 웰을 스토리지 노드로 사용하므로써 트렌치 측면의 도핑조건을 평판의 조건과 동일하게 가져 가야 하는데 캐패시터 문턱전압용 이온주입을 틸트를 주어 주입하는 방법을 사용하므로써 해결하였다.
단위면적이 동일한 셀에서 캐패시턴스를 약 35 내지 45 % 정도 늘려 디램의 센싱마진을 증가시키고 단위 셀 크기를 줄여 집적률을 ??이는 방법인 동시에 트렌치 깊이를 깊게 하므로써 셀간 누설전류를 최소화할 수 있다.
즉, 평면상의 면적은 늘리지 않고 캐패시터 용량을 증가시킬 수 있고, 플라나셀의 센싱 마진을 늘여 소자의 특성을 좋게 하고, 단위 셀 크기를 줄임으로써 집적도를 높이는 효과를 가져 온다.
또한, 기존의 캐패시터의 문턱전압조절용 마스크를 사용하므로써 포토공정이 추가로 필요하지 않아 공정이 매우 단순하다.
그리고, 단위 셀 크기가 작을수록 얕은 트렌치 측면의 캐패시터의 면적부분이 커지게 되므로 기술이 고집적될수록 쉬링크 능력(shrink ability)이 좋아져서 집적률을 높일 수 있는 이점이 있다.
한편, 본 발명은 상술한 특정의 바람직한 실시예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능할 것이다.

Claims (5)

  1. 반도체기판의 디램셀 영역과 로직부 및 디램페리부에 제1 및 2 트렌치를 형성하는 단계;
    상기 디램셀영역의 제1트렌치 및 로직부 및 디램페리부의 제2트렌치내에 트렌치산화막을 형성하는 단계;
    상기 제1트렌치 내에 매립된 트렌치산화막의 70%를 제거하는 단계;
    상기 산화막의 일부가 제거된 제 1트렌치측면에 틸트를 주어 평판의 도핑농도와 동일하게 캐패시터의 문턱전압 조절용 이온주입을 진행하는 단계;
    상기 이온주입이 완료된 제1트렌치의 측면을 포함한 반도체기판의 표면상에 산화막을 형성하는 단계;
    상기 산화막상에 폴리실리콘층을 형성한후 이를 선택적으로 패터닝하여 디램셀영역의 캐패시터 플레이트전극과 게이트전극을 형성하는 단계를 포함하여 구성되는 것을 특징으로하는 반도체소자의 캐패시터 제조방법.
  2. 제1항에 있어서, 상기 디램셀영역의 제1트렌치는 로직부 및 디램 페리부의 제2트렌치에 비해 깊게 형성되어 있는 것을 특징으로하는 반도체소자의 캐패시터 제조방법.
  3. 제1항에 있어서, 상기 제1트렌치의 측면부에 형성된 산화막 부분은 캐패시터 의 유전체로 사용하는 것을 특징으로하는 반도체소자의 마스크패턴 형성방법.
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  5. 삭제
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