KR950012551B1 - 디램 셀의 구조 및 제조방법 - Google Patents

Abstract

내용 없음.

Description

디램 셀의 구조 및 제조방법

제1도는 종래의 스택형 디램 셀 구조 단면도.

제2도는 종래의 트랜치형 디램 셀 구조 단면도.

제3도는 본 발명의 디램 셀 공정 단면도.

* 도면의 주요부분에 대한 부호의 설명

17 : 기판 18, 23 : CVD 산화막

19 : 실리콘 20 : 게이트

21 : 정션 22 : 비트라인

24, 26 : 폴리실리콘 25 : 유전체

본 발명은 디램(DRAM) 소자에 관한 것으로, 특히 64메가 디램급에 적당하도록 한 디램 셀 구조 및 제조방법에 관한 것이다.

종래의 스택(Stack)형 디램 셀 제조방법은 제1도에 도시한 바와 같이 기판(1)에 필드 영역과 액티브 영역을 한정하여 필드 영역에 채널 스톱이온을 주입한 후 필드산화막(2)을 성장시킨다.

그리고 게이트산화막(3)과 게이트 폴리실리콘 및 캡산화막(5)을 차례로 증착하고 포토/에치 공정에 의해 액티브 영역과 필드산화막(2)위에 각각 게이트(4)를 형성한 후 소오스/드레인 영역 형성을 위한 저농도 n^-이온을 주입한다.

그다음 전면에 산화막(6)을 증착하고 이를 식각하여 게이트측벽(6)을 형성한 후 고농도 n^-이온주입하여 LDD(Lightly Doped Drain) 구조를 갖는 소오스/드레인을 형성한다.

이어서 전면에 산화막(7)을 증착하고 메몰콘택(Burried Contact)형성을 위해 산화막(7)을 포토/에치한다.

그후 스토리지 노드 도핑된 폴리실리콘(8)과 커패시터 유전체막(9) 및 플레이트 노드 폴리실리콘(10)을 차례로 형성하고 포토/에치 공정으로 불필요한 부분을 제거함으로써 커패시터를 형성한다.

그리고 표면에 표면평탄화용 SOG(Spin On Glass)(11)를 증착하고 액티브 영역의 게이트 사이에 포토/에치 공정으로 비트라인 콘택을 형성한 뒤 전면에 비트라인을 형성한다.

제2도 종래 트랜치(trench)형 디램 셀의 구조를 단면으로 나타낸 것으로 기판(13) 내부에 트랜치를 파고 트랜치에 커패시터를 제조한 후 커패시터 사이의 기판(13) 표면에 게이트(14)와 정션(15)을 형성하여 트랜지스터를 형성하여 게이트(14) 사이의 정션(15)에 이어지도록 비트라인(16)을 형성하였다.

그러나 상기와 같은 종래의 스택형 디램셀의 구조 및 제조방법에 있어서는 공정이 복잡하여 제조하기가 어렵고 셀 면적을 극소화시켜야 하는 현실에 부응하기가 어려운 결점이 있고 트랜치형 디램 셀에 있어서는 비교적 공정은 단순하나 기판(13)에 트랜치를 파고 셀을 제조하므로 누설(leakage) 특성이 약해지기 쉬운 결점이 있다.

본 발명은 이와 같은 종래의 결점을 해결하기 위한 것으로 공정을 단순화한 디램 셀의 구조 및 제조방법을 제공하는데 그 목적이 있다.

이하에서 이와 같은 목적을 달성하기 위한 본 발명의 실시예를 첨부된 도면을 참고로 하여 상세히 설명하면 다음과 같다.

제3도는 본 발명의 공정 단면도로 먼저 제3a도와 같이 기판(17)위에 절연을 위한 제1CVD 산화막(18)을 형성하고 그 위에 액티브 영역으로 사용하기 위한 실리콘(19)을 형성한다.

그리고 제3b도와 같이 실리콘(19)을 에치하여 액티브 영역을 한정한다.

다음에 제3c도와 같이 상기 실리콘(19)위에 게이트(20)을 형성하고 N⁺이온주입에 의한 정션(21)을 형성한다.

이어서, 제3d도와 같이 비트라인(22)을 형성하고 절연을 위한 제2CVD 산화막(23)을 두껍게 증착한다.

다음에 제3e도와 같이 제1, 제2CVD 산화막(18)(23)과 실리콘(19)에 걸쳐 기판(17)표표면까지 에치하여 콘택홀을 형성한다.

또한, 제3f도와 같이 전표면에 스토리지노드용 폴리실리콘(24)을 형성하여 패터닝(patterning)하고 유전체(25)를 형성한 후 플레이트용 폴리실리콘(26)을 형성한다.

이상에서 설명한 바와 같이 본 발명은 제1CVD 산화막(18)위에 실리콘(19)을 이용한 액티브 영역을 형성하여 셀간 격리를 위한 필드산화 공정이 필요없어져 공정이 용이해지고, 격리 효과도 향상시킬 수 있다.

또한, 액티브 영역의 실리콘(19) 두께로 정션 깊이 조절이 용이하고 두꺼운 제1CVD 산화막(18)으로 기판(17)과 액티브 영역을 격리시키므로 기판(17)으로의 전류 누설이 전혀없으며, 구조상 스토리즈 노드간도 모두 산화막으로 격리되어 있어 셀간 누설도 거의 없게 된다.

또한, 구조상 깊은 트랜치 형상의 커패시터 제조가 가능하여 충분한 커패시턴스를 얻을 수 있는 효과가 있다.

Claims (3)

1. 기판(17)상에 제1절연막과 제2절연막이 적층되고 상기 제1, 제2절연막에 걸쳐 수직방향으로 스토리지노드용 폴리실리콘(24), 유전체(25), 플레이트용 폴리실리콘(26)으로된 통상의 커패시터가 형성되며, 상기 커패시터들 사이의 제1, 제2절연막 사이에는 게이트(20)와 정션(21)으로 된 트랜지스터가 형성되고 상기 게이트(20) 사이의 정션(21)에는 비트라인(22)이 연결되어 이루어짐을 특징으로 하는 디램 셀의 구조.
2. 기판(17)상에 제1절연막과 액티브 영역용 실리콘(19)을 차례로 형성하는 공정과, 상기 실리콘(19)을 에치하여 액티브 영역을 한정하는 공정과, 상기 액티브 영역에 게이트(20)를 형성하고 이온주입에 의한 정션(21)을 형성하는 공정과, 상기 게이트(20) 사이의 정션(21)에 연결되게 비트라인(22)을 형성하고 제2절연막을 형성하는 공정과, 상기 트랜지스터 영역의 양측으로 기판(17) 표면까지 콘택홀을 형성하고 스토리지노드용 폴리실리콘(24)을 형성하는 공정과, 유전체(25)를 형성하고 플레이트용 폴리실리콘(26)을 형성하는 공정을 차례로 실시하여서 이루어짐을 특징으로 하는 디램 셀의 제조방법
3. 제2항에 있어서, 제1, 제2절연막으로 CVD 산화막(18)(23)을 사용함을 특징으로 하는 디램 셀의 제조방법.