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KR0161686B1 - 반도체소자의 트랜치 셀 제조방법 - Google Patents

반도체소자의 트랜치 셀 제조방법 Download PDF

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KR0161686B1
KR0161686B1 KR1019900002241A KR900002241A KR0161686B1 KR 0161686 B1 KR0161686 B1 KR 0161686B1 KR 1019900002241 A KR1019900002241 A KR 1019900002241A KR 900002241 A KR900002241 A KR 900002241A KR 0161686 B1 KR0161686 B1 KR 0161686B1
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KR
South Korea
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trench
forming
oxide film
semiconductor substrate
gate
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KR1019900002241A
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Inventor
김흥선
Original Assignee
문정환
엘지반도체주식회사
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Publication date
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    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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Abstract

내용 없음.

Description

반도체소자의 트렌치 셀 제조방법
제1도는 종래의 반도체소자의 트렌치 셀을 도시한 단면도.
제2도 (a)∼(e)는 본 발명에 따른 반도체소자의 트렌치 셀 제조방법설명을 위한 단면도.
* 도면의 주요부분에 대한 부호의 설명
20 : 반도체기판 21 : 불순물층
22 : 게이트산화막 23 : 게이트용 폴리실리콘
24 : 산화막 25 : 유전막
FOX : 필드산화막 BL : 비트라인
PL : 플레이트전극 ND : 축적전극
C : 캐패시터 WL : 워드라인
G : 게이트전극 S : 소오스영역
D : 드레인 T1∼T3: 제1내지 제3트렌치
본 발명은 측벽 게이트(gate)를 사용하는 반도체소자의 트렌치 셀(trench cell) 제조방법에 관한 것으로, 특히, 게이트를 수직으로 형성하여 셀에서 게이트가 차지하는 면적을 감소시킴으로써 캐패시터 영역을 증가시킬수 있게하고, 트렌치(trench) 깊이에 따라 채널 길이로 변화시킬수 있도록하여 16M급 이상의 소자 제작시 최소 디자인 룰(design rule)이 크게 증가되도록한 반도체소자의 트렌치 셀 제조방법에 관한 것이다.
종래의 반도체소자의 트렌치 셀은 제1도에 도시된 바와같이 게이트, 즉, 워드라인(WL)을 수평으로 구성하여 축적전극(ND)과 플레이트전극(PL)사이에 유전체(dielectric)로서 형성한 캐패시터(C)가 각각의 면적을 차지하였다. 이때 캐패시터를 크게하기 위해 트렌치(trench)를 형성하였다.
그러나, 이와같은 종래의 반도체소자의 트렌치 셀에 있어서는 수평적으로 형성되는 게이트 면적이 셀의 캐패시터 면적을 감소시킴으로서 캐패시턴스가 감소하게 됨은 물론이고, 고집적 메모리로 갈수록 디자인 룰이 타이트(tight)해져 64M급 이상의 소자에서는 패터닝(patterning)에 E-BEAM등 특수한 장비가 요구되는 문제점이 있었다.
따라서, 본 발명의 목적은 게이트를 수직으로 형성하여 셀에서 게이트가 차지하는 면적을 감소시켜 캐패시터의 면적을 증가시킬수 있고, 또한, 트렌치(trench) 깊이에 따라 채널 길이로 변화시킬 수 있는 반도체소자의 트렌치 셀 제조방법을 제공함에 있다.
상기 목적을 달성하기 위한 본 발명에 따른 반도체소자의 트렌치 셀 제조방법은 제1도전형의 반도체기판에 제1트렌치를 형성하고 상기 제1트렌치 내에 필드 산화막을 형성하는 공정과, 상기 반도체기판의 상기 제1트렌치의 인접 영역에 제2트렌치를 형성하고 상기 반도체기판과 반대 도전형인 제2도전형의 불순물을 이온 주입하여 상기 반도체기판과 상기 제2트렌치의 바닥면에 소오스 및 드레인영역을 형성하는 공정과, 상기 제2트렌치의 측면에 게이트산화막 및 게이트를 형성하고 상기 반도체기판 상에 산화막을 상기 제2트렌치를 채우도록 증착하는 공정과, 상기 제2트렌치의 가운데 부분과 대응하는 상기 산화막, 게이트산화막 및 반도체기판을 상기 소오스영역의 바닥면 보다 깊게 식각하여 제3트렌치를 형성하는 공정과, 상기 제3트렌치 내부의 표면에 상기 소오스영역과 접촉되며 외부로 연장되게 축적 전극을 형성하고, 상기 축적전극 상에 유전막을 형성한 후 상기 유전막 상에 플레이트전극을 형성하여 캐패시터를 형성하는 공정을 구비한다.
이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명한다.
우선, 제2도(a)에 도시된 바와같이, 반도체기판(20)에 액티브영역(active region)를 한정(define)하기 위해 소정 영역을 식각하여 제1트랜치(T1)를 형성하고, 상기 제1트랜치(T1)를 포함하는 기판 전면에 산화막을 형성시킨 후에 에치백 하여 제1트렌치(T1)를 채우는 필드산화막(FOX: field oxide)을 형성한다. 상기에서, 소자 분리 특성을 향상시키기 위해 필드산화막(FOX: field oxide)을 형성하기 전에 제1트렌치(T1)의 저면에 기판과 동일한 도전형의 불순물을 고농도로 주입하여 불순물층(21)을 형성할 수도 있다. 즉, 기판(20)이 P형일 경우에 P형의 불순물을 고농도로 주입하여 불순물층(21)을 형성한다.
다음, 제2도(b)에 도시된 바와같이, 기판(20)의 제1트렌치(T2) 인접 영역에 소오스 및 드레인영역 중에서 일 영역을 선택하여 정의하고 기판(20)을 식각하여 제2트렌치(T2)를 형성한 후, 마스크를 사용하지 않고 기판(20)에 기판과 반대 도전형의 불순물을 이온 주입하여 소오스영역(S)과 드레인영역(D)을 형성한다. 즉, 기판(20)이 P형일 경우에 소오스영역(S)과 드레인영역(D)을 N형의 불순물을 고농도로 주입하여 형성한다.
이어서, 제2도(c)에 도시된 바와 같이, 제1트렌치(T1)의 필드산화막(FOX)과 제2트렌치(T2)가 형성된 기판(20) 전면에 게이트산화막(22)과 게이트용 폴리실리콘(23)을 순차적으로 형성한다.
그 후에, 제2도(d)에 도시된 바와같이, 게이트용 폴리실리콘(23)을 반응성이온식각(RIE:reactive ion etch) 방법으로 이방성 식각하여 제2트렌치(T2)의 측벽의 게이트산화막(22) 상에 워드라인인 게이트전극(G)를 형성하고, 이 게이트산화막(22)과 게이트전극의 상면에 산화막(24)을 형성한다. 상기에서 게이트전극(G)이 제2트렌치(T2)의 측벽에 수직 구조로 형성되므로 트랜지스터의 크기를 감소시킬 수 있고, 또한, 제2트렌치(T2)의 깊이에 따라 채널의 길이를 조절할 수 있다.
다음, 제2도(e)에 도시된 바와같이, 제2트렌치(T2)의 중심 영역의 산화막(24), 게이트산화막(22) 및 기판(20)을 순차적으로 식각하여 제3트렌치(T3)를 형성한다. 상기에서 제3트렌치(T3)를 소오스영역(S)의 바닥면 보다 깊게 형성한다.
그리고, 제3트렌치(T3)에 축적 전극(ND), 유전막(25) 및 플레이트전극(PL)으로 이루어진 캐패시터(C)를 형성한다. 상기에서, 캐패시터(C)는 산화막(24) 및 제3트렌치(T3)의 표면에 도전물질을 증착하고 패터닝하여 제3트렌치(T3) 내부의 표면에 상기 소오스영역(S)과 접촉되어 전기적으로 연결되며 외부로 연장되는 축적 전극(ND)을 형성하고, 이 축적 전극(ND) 상에 유전막(25)을 형성한 후, 산화막(24) 및 유전막(25) 상에 도전물질을 제3트렌치(T3)를 채우도록 증착하여 플레이트(PL)를 형성하므로써 형성된다.
따라서 본 발명에 따른 반도체소자의 트렌치 셀 제조방법은 트렌치의 깊이에 따라 채널의 길이를 조절할 수 있으므로 고집적 메모리소자를 채널 길이와 무관하게 얇은 접합(shallow junction)을 갖도록 형성할 수 있어 최소 디자인 룰이 크게 증가되는 효과가 있다. 또한, 게이트를 제2트렌치의 측벽에 얇게 형성하므로 캐패시터의 면적을 증가시킬수 있어 정전용량을 증가시킬 수 있는 효과가 있다.

Claims (1)

  1. 제1도전형의 반도체기판에 제1트렌치를 형성하고 상기 제1트렌치 내에 필드산화막을 형성하는 공정과, 상기 반도체기판의 상기 제1트렌치의 인접 영역에 제2트렌치를 형성하고 상기 반도체기판과 반대 도전형인 제2도전형의 불순물을 이온 주입하여 상기 반도체기판과 상기 제2트렌치의 바닥면에 소오스 및 드레인영역을 형성하는 공정과, 상기 제2트렌치의 측면에 게이트산화막 및 게이트를 형성하고 상기 반도체기판 상에 산화막을 상기 제2트렌치를 채우도록 증착하는 공정과, 상기 제2트렌치의 가운데 부분과 대응하는 상기 산화막, 게이트산화막 및 반도체기판을 상기 소오스영역의 바닥면 보다 깊게 식각하여 제3트렌치를 형성하는 공정과, 상기 제3트렌치 내부의 표면에 상기 소오스영역과 접촉되며 외부로 연장되게 축적 전극을 형성하고, 상기 축적전극 상에 유전막을 형성한 후 상기 유전막 상에 플레이트전극을 형성하여 캐패시터를 형성하는 공정을 구비하는 반도체소자의 트렌치 셀 제조방법.
KR1019900002241A 1990-02-22 1990-02-22 반도체소자의 트랜치 셀 제조방법 KR0161686B1 (ko)

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