KR100584997B1 - 트렌치 구조의 캐패시터를 구비한 아날로그 반도체 소자및 그제조 방법 - Google Patents

Abstract

본 발명은 필드산화막 상부에 형성되는 하부전극의 단차로 인해 발생하는 찌꺼기의 발생을 억제하면서 0.25㎛ 이하의 미세 제조 공정에 적용할 수 있는 아날로그 반도체 소자 및 그의 제조 방법을 제공하기 위한 것으로, 본 발명의 아날로그 반도체 소자는 캐패시터가 형성될 캐패시터 영역과, 트랜지스터가 형성될 트랜지스터 영역으로 정의된 기판과, 상기 캐패시터 영역의 상기 기판 내에 형성된 트렌치의 내부면을 따라 형성되고, 상기 트렌치의 양측 상부에서는 양측으로 움푹 들어간 굴곡부를 갖는 필드 산화막과, 상기 기판 상부로 돌출되지 않도록 상기 굴곡부를 포함한 상기 필드 산화막의 내부면을 따라 형성된 상기 캐패시터의 하부전극과, 상기 하부전극의 상부면을 따라 형성된 상기 캐패시터의 유전막과, 상기 트렌치가 매립되도록 상기 유전막 상에 상기 하부전극의 상부 폭보다 작은 폭으로 형성된 상기 캐패시터의 상부전극과, 상기 트랜지스터 영역의 상기 기판 상에 상기 상부전극과 동일 패터닝되어 형성된 게이트 전극과, 상기 게이트 전극의 양측으로 노출된 상기 트랜지스터 영역의 상기 기판에 형성된 접합영역을 포함하는 것을 특징으로 한다.

아날로그 반도체 소자, 캐패시터, 찌꺼기, 단차, 트렌치, 어깨부, 에치백

Description

트렌치 구조의 캐패시터를 구비한 아날로그 반도체 소자 및 그 제조 방법{ANALOG SEMICONDUCTOR DEVICE WITH TRENCH TYPE CAPACITOR AND METHOD FOR MANUFACTURING THE SAME}

도 1a 내지 도 1d는 종래 기술에 따른 아날로그 반도체 소자의 제조 방법을 도시한 공정 단면도,

도 2는 본 발명의 실시예에 따른 아날로그 반도체 소자를 도시한 구조 단면도,

도 3a 내지 도 3g는 본 발명의 실시예에 따른 아날로그 반도체 소자의 제조 방법을 도시한 공정 단면도.

* 도면의 주요 부분에 대한 부호의 설명

21 : 반도체 기판 22 : 필드산화막

23 : 게이트산화막 24 : 제2트렌치

25 : 제1폴리실리콘막 27 : NO막

28a : 게이트전극 28b : 상부전극

100 : 하부전극

본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 트랜지스터 영역과 캐패시터 영역 사이의 단차를 최소화할 수 있는 아날로그 반도체 소자의 제조방법에 관한 것이다.

아날로그 반도체 소자는 로우(low) 상태와 하이(high) 상태만의 두가지 데이터를 갖는 디지탈 반도체 소자와는 달리 여러 상태의 데이터를 저장한다. 또한, 아날로그 반도체 소자에는 그의 회로에 필요한 각각의 노드에 저항(resistor)과 캐패시터가 첨가된다. 이 캐패시터는 하부 전극과, 하부 전극 상에 형성된 유전막과, 유전막 상에 형성된 상부 전극으로 이루어진다.

도 1a 내지 도 1d는 종래 기술에 따른 아날로그 반도체 소자의 제조 방법을 도시한 공정 단면도이다.

도 1a에 도시된 바와 같이, 반도체 기판(11)의 소정 부분에 LOCOS법을 이용하여 필드산화막(12)을 형성한 후, 반도체 기판(11)의 전면에 게이트산화막(13)을 형성한다.

그리고 나서, 게이트산화막(13) 상에 제1폴리실리콘막(14)을 증착한 후, 제1폴리실리콘막(14) 상에 산화막과 질화막이 적층된 NO막(15)을 형성한다.

다음에, NO막(15) 상에 감광막을 도포하고 노광 및 현상으로 패터닝하여 하부전극을 정의하기 위한 제1마스크층(16)을 형성한다. 이때, 제1마스크층(16)은 캐 패시터의 하부전극을 형성하기 위한 것으로, 필드산화막(12) 상부에 형성된다.

도 1b에 도시된 바와 같이, 제1마스크층(16)을 식각마스크로 이용하여 NO막(15)과 제1폴리실리콘막(14)을 순차적으로 패터닝하여 필드산화막(12) 상부에 캐패시터의 하부전극(14a)과 유전막(15a) 구조를 완성한다.

다음으로, 제1마스크층(16)을 제거한다.

도 1c에 도시된 바와 같이, 제1마스크층(16)이 제거된 결과물의 전면에 제2폴리실리콘막(17)을 증착한다.

이어서, 제2폴리실리콘막(17) 상에 게이트전극을 정의하는 제2마스크층(18a)과 캐패시터의 상부전극을 정의하는 제3마스크층(18b)을 동시에 형성한다. 이때, 제3마스크층(18b)은 게이트전극을 형성하기 위한 제2마스크층(18a)에 캐패시터의 상부전극을 형성하기 위한 레티클을 삽입하여 형성한 것이다.

도 1d에 도시된 바와 같이, 제2,3마스크층(18a, 18b)을 식각마스크로 이용하여 제2폴리실리콘막(17)을 식각하여 게이트전극(17a)을 형성함과 동시에 캐패시터의 상부전극(17b)을 형성한다. 여기서, 게이트전극(17a)은 반도체 기판(11) 상부의 게이트산화막(13) 상에 형성되고, 상부전극(17b)은 하부전극(14a)과 유전막(15a)의 적층 구조 상부에 형성된다.

다음으로, 불순물의 이온주입을 통해 트랜지스터의 소스/드레인(19)을 형성한다.

전술한 종래 기술에서는 캐패시터의 상부전극과 트랜지스터의 게이트전극을 한번의 공정을 통해 형성하고 있다.

그러나, 종래 기술은 캐패시터를 필드산화막(12) 상부에 형성하기 때문에 그만큼 단차가 높아지며, 더욱이 캐패시터의 하부전극(14a) 및 상부전극(17b)의 두께로 인해 단차를 더욱 심화시킨다.

이와 같은 단차로 인해 발생되는 문제점을 살펴보면, 제2폴리실리콘막을 증착한 후 식각하여 상부전극(17b)과 게이트전극(17a)을 형성할 때, 하부전극(14a)에 의한 단차 및 식각장비의 선택비 부족으로 인해 유발되는 폴리실리콘 찌꺼기(residue, 도 1d의 'R')가 하부전극(14a) 및 게이트전극(17a)의 양측벽에 형성되는 문제가 있다.

이러한 찌꺼기(R)는 게이트전극(17a) 사이의 숏트를 유발사키며, 찌꺼기(R)를 제거하기 위해 과도식각을 진행하게 되면 게이트산화막(13)의 손상을 필연적으로 초래하고, 손상된 게이트산화막(13)을 통해 소스/드레인(19)의 접합 누설(junction leakage)을 유발시킨다.

또한, 종래 기술은 필드산화막(12)을 LOCOS법으로 형성하기 때문에 0.25㎛ 이하의 미세 제조 공정에서는 적용하기 어렵다.

본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 안출한 것으로, 필드산화막 상부에 형성되는 하부전극의 단차로 인해 발생하는 찌꺼기의 발생을 억제하면서 0.25㎛ 이하의 미세 제조 공정에 적용할 수 있는 아날로그 반도체 소자 및 그의 제조 방법을 제공하는데 그 목적이 있다.

상기 목적을 달성하기 위한 본 발명의 아날로그 반도체 소자는 캐패시터가 형성될 캐패시터 영역과, 트랜지스터가 형성될 트랜지스터 영역으로 정의된 기판과, 상기 캐패시터 영역의 상기 기판 내에 형성된 트렌치의 내부면을 따라 형성되고, 상기 트렌치의 양측 상부에서는 양측으로 움푹 들어간 굴곡부를 갖는 필드 산화막과, 상기 기판 상부로 돌출되지 않도록 상기 굴곡부를 포함한 상기 필드 산화막의 내부면을 따라 형성된 상기 캐패시터의 하부전극과, 상기 하부전극의 상부면을 따라 형성된 상기 캐패시터의 유전막과, 상기 트렌치가 매립되도록 상기 유전막 상에 상기 하부전극의 상부 폭보다 작은 폭으로 형성된 상기 캐패시터의 상부전극과, 상기 트랜지스터 영역의 상기 기판 상에 상기 상부전극과 동일 패터닝되어 형성된 게이트 전극과, 상기 게이트 전극의 양측으로 노출된 상기 트랜지스터 영역의 상기 기판에 형성된 접합영역을 포함하는 것을 특징으로 한다.

그리고, 본 발명의 아날로그 반도체 소자의 제조 방법은 캐패시터가 형성될 캐패시터 영역과 트랜지스터가 형성될 트랜지스터 영역이 정의된 반도체 기판을 제공하는 단계와, 상기 캐패시터 영역의 상기 기판에 제1 트렌치 구조의 필드 산화막을 형성하는 단계와, 상기 필드 산화막을 소정 깊이로 식각하여 상기 필드산화막의 양측 상부에서 양측으로 움푹 들어가는 굴곡부를 갖는 제2 트렌치를 형성하는 단계와, 상기 굴곡부를 포함한 상기 제2 트렌치의 내부면을 따라 상기 캐패시터의 하부전극을 형성하는 단계와, 상기 하부전극 상부를 따라 상기 캐패시터의 유전막을 형성하는 단계와, 상기 제2 트렌치가 매립되도록 상기 유전막을 포함한 상기 기판 상에 도전막을 증착하는 단계와, 상기 도전막을 선택적으로 식각하여 상기 유전막 상에 상기 하부전극의 상부 폭보다 작은 폭으로 상기 캐패시터의 상부전극을 형성하는 동시에 상기 트랜지스터 영역에 게이트 전극을 형성하는 단계를 포함하는 것을 특징으로 하며, 상기 제2트렌치 내부에 캐패시터의 하부전극을 형성하는 단계는 상기 제2트렌치를 포함한 전면에 폴리실리콘막을 형성하는 단계, 상기 폴리실리콘막 상에 하부전극을 정의하는 마스크층을 형성하는 단계, 및 상기 마스크층을 식각마스크로 상기 폴리실리콘막을 식각하여 상기 제2트렌치의 어깨부에 형성되는 어깨부와 상기 제2트렌치의 바닥 및 측벽에 형성되는 바디부로 이루어지는 하부전극을 형성하는 단계를 포함하는 것을 특징으로 하며, 상기 제2 트렌치를 형성하는 단계는 상기 필드 산화막을 제1 깊이 및 제1 폭으로 식각하는 단계와, 상기 필드 산화막을 상기 제1 폭보다 좁은 제2 폭으로 식각하고 상기 제1 깊이보다 깊은 제2 깊이로 식각하여, 상기 필드 산화막 양측 상부에서 양측으로 움푹 들어가는 상기 굴곡부를 갖는 상기 제2 트렌치를 형성하는 단계를 포함하는 것을 특징으로 한다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.

도 2는 본 발명의 실시예에 따른 아날로그 반도체 소자를 도시한 구조 단면도이다.

도 2에 도시된 바와 같이, 캐패시터영역과 트랜지스터영역이 정의된 반도체 기판(21)이 형성되고, 캐패시터영역에 제1트렌치(22a) 구조를 갖는 필드산화막(22)이 형성되며, 필드산화막(22)에 어깨부(24a)를 갖는 제2트렌치(24)가 형성된다.

그리고, 제2트렌치(24) 내에 어깨부(25b)와 바디부(25a)로 구성된 하부전극(100)이 형성되고, 하부전극(100) 상에 NO막(27)과 상부전극(28b)의 적층이 형성되며, 트랜지스터 영역 상에 게이트산화막(23)을 사이에 두고 게이트전극(28a)이 형성된다.

도 2에서, NO막(27)과 상부전극(28b)의 폭(w2)은, 제2트렌치(24)의 어깨부 폭(w1)보다 작다. 이는 하부전극(100) 위에 금속배선과 연결을 위한 콘택을 형성하 기 위한 것이다.

그리고, 하부전극(100)의 표면은 반도체 기판(21) 표면과 동일한 높이이거나 반도체 기판(21) 표면보다 낮게 형성되어 캐패시터 영역과 트랜지스터영역간 단차는 X로 감소된다.

한편, 하부전극(100)과 상부전극(28b)은 불순물이 도핑된 폴리실리콘막이고, NO막(27)은 산화막과 질화막의 적층으로 50Å∼300Å 두께이다.

도 3a 내지 도 3g는 본 발명의 실시예에 따른 아날로그 반도체 소자의 제조 방법을 도시한 공정 단면도이다.

도 3a에 도시된 바와 같이, 반도체 기판(21)에 STI(Shallow Trench Isolation)법을 이용하여 제1트렌치(22a) 구조의 필드산화막(22)을 형성한다. 이때, STI법을 이용한 필드산화막(22)의 형성 방법을 살펴 보면, 잘 알려진 바와 같이 반도체 기판(21) 상에 패드 산화막 및 질화막을 형성하고, 이를 선택 식각하여 트렌치 마스크를 형성한 다음, 패터닝된 패드질화막을 식각 마스크로 반도체 기판(21)을 건식 식각함으로써 제1트렌치(22a)를 형성하고, 계속하여 트렌치 매립용 산화막을 증착하여 제1트렌치(22a)를 매립하고, 화학기계적연마(chemicalmechanical polishing, CMP) 공정을 실시한 다음, 패드질화막 및 패드 산화막을 제거하여 필드산화막(22)을 형성한다.

위와 같이, 제1트렌치(22a) 구조의 필드산화막(22)을 STI법으로 형성하면 LOCOS 공정에 의해 형성되는 필드산화막보다 반도체 기판과의 단차가 현저히 감소한다.

이하, 반도체 기판(21) 중에서 필드산화막이 형성된 부분을 캐패시터 영역이라 하고, 나머지 영역을 트랜지스터 영역이라고 한다.

다음으로, 반도체 기판(21) 상에 게이트산화막(23)을 형성한 후, 필드산화막(22)을 소정 깊이로 식각하여 어깨부(24a)를 갖는 제2트렌치(24)를 형성한다. 여기서, 와 어깨부(24a)를 갖는 제2트렌치(24)는 필드산화막(22)을 두 번에 걸쳐 식각하므로써 형성하는데, 먼저 어깨부(24a)를 형성하도록 필드산화막(22)을 제1깊이로 식각한 후 어깨부(24a)를 형성하기 위한 마스크보다 더 작은 마스크를 이용하여 어깨부(24a) 바닥의 필드산화막(22)을 제2깊이-제1깊이보다 깊음-로 식각하므로써 제2트렌치(24)를 형성한다. 반대로, 제2트렌치(24)를 먼저 형성한후 어깨부(24a)를 형성할 수도 있다.

제2트렌치(24)의 어깨부(24a)의 폭(w1)은 후속 공정에서 형성되는 캐패시터의 하부전극중에서 바디부 폭보다 0.25㎛∼0.5㎛ 정도 더 크게 형성되며, 제2트렌치(24)의 깊이는 게이트전극과 캐패시터의 전극간 단차를 줄일 수 있는 깊이이다. 여기서, 제2트렌치(24)의 바닥과 필드산화막(22)의 바닥 사이는 높이 'h'만큼을 유지하는데, 높이 'h'은 캐패시터의 하부전극과 반도체 기판(21)이 연결되는 것을 방지하기 위한 필드산화막(22)의 바닥 두께를 확보하기 위한 것이다.

도 3b에 도시된 바와 같이, 제2트렌치(24)를 포함한 반도체 기판(21)의 전면에 제1폴리실리콘막(25)을 증착한 후 전도성을 확보하기 위해 불순물을 도핑시킨다. 이때, 제1폴리실리콘막(25)은 제2트렌치(24)의 표면을 따라 일정 두께로 형성될 뿐 제2트렌치(24)를 완전히 매립시키지는 않는다.

다음으로, 제1폴리실리콘막(25) 상에 감광막을 도포하고 노광 및 현상으로 패터닝하여 제1마스크층(26)을 형성한다. 이때, 제1마스크층(26)은 에치백을 통해 제1폴리실리콘막(25) 상부에 제2트렌치(24)를 매립하는 형태로 형성할 수도 있다.

도 3c에 도시된 바와 같이, 제1마스크층(26)을 식각마스크로 제1폴리실리콘막(25)을 식각하여 캐패시터의 하부전극(100)을 형성한 후, 제1마스크층(26)을 제거한다.

여기서, 하부전극(100)은 제2트렌치(24)의 바닥 및 측벽을 따라 형성되는 바디부(25a)와 바디부(25a)의 끝단으로부터 필드산화막(22)의 상부까지 연장되는 어깨부(25b)를 갖고 형성된다. 이때, 어깨부(25b)는 실질적으로 하부전극 역할을 하지는 않지만, 후속 금속배선과 하부전극을 전기적으로 연결시키기 위한 콘택영역이다. 그리고, 하부전극(100) 표면은 반도체 기판(21) 표면과 동일한 높이이거나 적어도 반도체 기판(21) 표면보다 낮게 형성된다.

한편, 하부전극(100)은 제1마스크층(26)을 식각배리어로 하여 제1폴리실리콘막(25)을 에치백하여 형성할 수 있다.

도 3d에 도시된 바와 같이, 하부전극(100) 상에 산화막과 질화막의 적층 구조로 이루어지는 NO막(27)을 50Å∼300Å 두께로 형성한 후, 선택적으로 식각하여 하부전극(100) 위에만 잔류시킨다.

도 3e에 도시된 바와 같이, NO막(27)을 포함한 반도체 기판(21)의 전면에 제2폴리실리콘막(28)을 증착한 후, 전도성 확보를 위해 불순물을 도핑한다.

다음으로, 제2폴리실리콘막(28) 상에 감광막을 도포하고 노광 및 현상으로 패터닝하여 게이트전극을 형성하기 위한 제2마스크층(29)과 상부전극을 형성하기 위한 제3마스크층(30)을 동시에 형성한다.

도 3f에 도시된 바와 같이, 제2마스크층(29)과 제3마스크층(30)을 식각마스크로 제2폴리실리콘막(28)을 식각하여 게이트전극(28a)과 캐패시터의 상부전극(28b)을 동시에 형성한다. 여기서, NO막(27)과 상부전극(28b)의 폭(w2)은 제2트렌치(24)의 어깨부 폭(w1)보다 작게 형성되는데, 이는 후속 금속배선과 하부전극(100)간 연결을 위한 콘택이 형성되는 공간을 확보하기 위해서이다.

후속 공정으로 도 3g에 도시된 바와 같이, 이온주입공정을 실시하여 트랜지스터의 소스/드레인(31)을 형성하고, 트랜지스터의 문턱전압 변화 등을 방지하기 위한 TEOS(Tetra Ethyl Ortho Silicate)막(32)을 화학기상증착법을 증착한다. 이때, TEOS막(31)은 650℃∼750℃의 온도에서 700Å∼3000Å 두께로 형성한다.

다음으로, TEOS막(32)을 식각하여 금속배선을 위한 콘택홀을 형성하고, 이 콘택홀에 금속막을 증착한 후 패터닝하여 캐패시터의 하부전극(100), 상부전극(28b) 및 트랜지스터의 소스/드레인(31)과 연결되는 금속배선(33)을 형성한다.

전술한 바와 같은 실시예에 따르면, 캐패시터영역에 형성되는 캐패시터가 필드산화막(22)을 소정 깊이로 식각하여 제공하는 트렌치(24) 내부에 형성됨에 따라 캐패시터영역과 트랜지스터영역간 단차가 현저히 감소한다.

예컨대, 캐패시터의 하부전극(100)이 필드산화막(22)내에 제공된 트렌치(24) 내부에 형성됨에 따라 그만큼 단차가 감소하고, 즉, 캐패시터 영역과 트랜지스터 영역간 단차(X)가 상부전극(28b)과 NO막(27)의 두께로 결정된다.

결국, 하부전극(100)에 의한 단차가 거의 없기 때문에 상부전극(28b)을 형성하기 위한 식각 공정시 유발되는 폴리실리콘 찌꺼기가 근본적으로 발생하지 않는다.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

상술한 본 발명은 하부전극을 트렌치 내부에 형성하여 캐패시터영역과 트랜지스터영역간 단차를 감소시키므로써 상부전극을 형성하기 위한 폴리실리콘막 식각시 찌꺼기가 잔류하는 것을 근본적으로 방지할 수 있는 효과가 있다.

또한, 필드산화막을 STI법으로 형성하므로써 0.25㎛ 이하의 미세 공정에서도 적용하가능하여 집적도를 향상시킬 수 있는 효과가 있다.

Claims (8)

1. 캐패시터가 형성될 캐패시터 영역과, 트랜지스터가 형성될 트랜지스터 영역으로 정의된 기판;

   상기 캐패시터 영역의 상기 기판 내에 형성된 트렌치의 내부면을 따라 형성되고, 상기 트렌치의 양측 상부에서는 양측으로 움푹 들어간 굴곡부를 갖는 필드 산화막;

   상기 기판 상부로 돌출되지 않도록 상기 굴곡부를 포함한 상기 필드 산화막의 내부면을 따라 형성된 상기 캐패시터의 하부전극;

   상기 하부전극의 상부면을 따라 형성된 상기 캐패시터의 유전막;

   상기 트렌치가 매립되도록 상기 유전막 상에 상기 하부전극의 상부 폭보다 작은 폭으로 형성된 상기 캐패시터의 상부전극;

   상기 트랜지스터 영역의 상기 기판 상에 상기 상부전극과 동일 패터닝되어 형성된 게이트 전극; 및

   상기 게이트 전극의 양측으로 노출된 상기 트랜지스터 영역의 상기 기판에 형성된 접합영역

   을 포함하는 아날로그 반도체 소자.
2. 제1항에 있어서,

   상기 유전막은 상기 하부전극의 상부 폭보다 작은 폭으로 형성된 아날로그 반도체 소자.
3. 제1항에 있어서,

   상기 하부전극의 표면은 상기 반도체 기판 표면과 동일한 높이이거나 상기 반도체 기판 표면보다 낮은 것을 특징으로 하는 아날로그 반도체 소자.
4. 제1항에 있어서,

   상기 하부전극과 상기 상부전극은 폴리실리콘막으로 형성된 아날로그 반도체 소자.
5. 캐패시터가 형성될 캐패시터 영역과 트랜지스터가 형성될 트랜지스터 영역이 정의된 반도체 기판을 제공하는 단계;

   상기 캐패시터 영역의 상기 기판에 제1 트렌치 구조의 필드 산화막을 형성하는 단계;

   상기 필드 산화막을 소정 깊이로 식각하여 상기 필드산화막의 양측 상부에서 양측으로 움푹 들어가는 굴곡부를 갖는 제2 트렌치를 형성하는 단계;

   상기 굴곡부를 포함한 상기 제2 트렌치의 내부면을 따라 상기 캐패시터의 하부전극을 형성하는 단계;

   상기 하부전극 상부를 따라 상기 캐패시터의 유전막을 형성하는 단계;

   상기 제2 트렌치가 매립되도록 상기 유전막을 포함한 상기 기판 상에 도전막을 증착하는 단계; 및

   상기 도전막을 선택적으로 식각하여 상기 유전막 상에 상기 하부전극의 상부 폭보다 작은 폭으로 상기 캐패시터의 상부전극을 형성하는 동시에 상기 트랜지스터 영역에 게이트 전극을 형성하는 단계

   를 포함하는 아날로그 반도체 소자의 제조 방법.
6. 제5항에 있어서, 상기 제2 트렌치를 형성하는 단계는,

   상기 필드 산화막을 제1 깊이 및 제1 폭으로 식각하는 단계; 및

   상기 필드 산화막을 상기 제1 폭보다 좁은 제2 폭으로 식각하고 상기 제1 깊이보다 깊은 제2 깊이로 식각하여, 상기 필드 산화막 양측 상부에서 양측으로 움푹 들어가는 상기 굴곡부를 갖는 상기 제2 트렌치를 형성하는 단계

   를 포함하는 아날로그 반도체 소자의 제조 방법.
7. 제5항에 있어서, 상기 하부전극을 형성하는 단계는,

   상기 제2 트렌치가 매립되도록 상기 필드 산화막을 포함한 상기 기판 상에 폴리실리콘막을 형성하는 단계;

   상기 폴리실리콘막 상에 상기 하부전극을 정의하는 마스크층을 형성하는 단계; 및

   상기 마스크층을 식각 마스크로 상기 폴리실리콘막을 식각하여 상기 제2 트렌치의 상기 굴곡부에 형성되는 어깨부와 상기 제2 트렌치의 바닥 및 측벽에 형성되는 바디부로 이루어지는 상기 하부전극을 형성하는 단계

   를 포함하는 것을 특징으로 하는 아날로그 반도체 소자의 제조 방법.
8. 제5항에 있어서, 상기 하부전극을 형성하는 단계는,

   상기 제2 트렌치를 포함한 전면에 폴리실리콘막을 형성하는 단계;

   상기 폴리실리콘막 상에 상기 하부전극을 정의하는 마스크층을 형성하는 단계; 및

   상기 마스크층을 식각배리어로 상기 폴리실리콘막을 에치백하여 상기 제2 트렌치의 상기 굴곡부에 형성되는 어깨부와 상기 제2 트렌치의 바닥 및 측벽에 형성되는 바디부로 이루어지는 상기 하부전극을 형성하는 단계

   를 포함하는 것을 특징으로 하는 아날로그 반도체 소자의 제조 방법.

Images