KR100620196B1 - 반도체 소자의 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 반도체 기판 상부에 게이트 절연막과 게이트 전극 물질 및 절연막을 순차 적층한 후 패터닝하여 게이트 전극을 형성하는 단계와, 전체 구조물 상부에 버퍼 절연막을 형성한 후 게이트 전극의 좌,우측에 기판에 이온 주입 공정을 실시하여 LDD 영역을 형성하는 단계와, 게이트 전극의 양측벽에 스페이서 절연막을 형성하는 단계와, LDD 영역에 불순물 이온을 주입하여 스페이서 절연막에 의해 영역이 정의되는 소오스 전극과 드레인 전극을 형성하는 단계와, 전체 구조물 상부에 절연막을 증착한 후 패터닝하여 노출된 반도체 기판을 소오스 전극과 드레인 전극이 관통되도록 건식 식각하여 소자 분리를 위한 트렌치를 형성하는 단계와, 트렌치를 평탄화 절연막으로 매립한 후 그 표면을 평탄화하는 단계를 포함하며, 트랜지스터를 제작함에 있어서 게이트, 소오스, 드레인 전극을 먼저 형성하고 이후에 소자 분리막을 형성함으로써, STI의 디보트 현상으로 인하여 발생하는 GOI 특성의 저하를 방지하여 신뢰성을 개선하고 내로우 트랜지스터의 디바이스 특성이 개선되는 이점이 있다.
Description
도 1은 본 발명에 따른 반도체 소자의 레이아웃을 나타낸 도면,
도 2a 내지 도 2d는 본 발명에 따른 반도체 소자의 제조 방법을 설명하기 위한 공정 단면도.
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 더욱 상세하게는 트랜지스터를 제작함에 있어서 게이트, 소오스, 드레인 전극을 먼저 형성하고 이후에 소자 분리막을 형성함으로써 GOI(Gate Oxide Integrity) 특성의 개선 및 내로우(Narrow) 트랜지스터의 디바이스 특성이 개선되도록 한 반도체 소자의 제조 방법에 관한 것이다.
주지와 같이, 반도체 소자에는 트랜지스터(transistor), 캐패시터(capacitor) 등의 단위 소자로 된 셀들이 반도체 소자의 용량에 따라 한정된 면적내에 다수개가 집적되는데, 이러한 셀들은 서로 독립적인 동작 특성을 위하여 전기적인 격리가 필요하다.
따라서, 이러한 셀들간의 전기적인 격리를 위한 방편으로서, 실리콘 기판을 리세스(recess)하고 필드 산화막을 성장시키는 실리콘 부분 산화(LOCal Oxidation of Silicon; LOCOS)와, 웨이퍼(wafer)를 수직방향으로 식각하여 절연 물질로 매립하는 셀로우 트렌치 분리(Shallow Trench Isolation; STI)가 잘 알려져 있다.
이 중에서 STI는 반응성 이온 식각(Reactive Ion Etching ; RIE)이나 플라즈마 식각과 같은 건식 식각 기술을 사용하여 좁고 깊은 트렌치를 만들고, 그 속에 절연막을 채우는 방법으로 실리콘 웨이퍼에 트렌치를 만들어 절연물을 집어넣기 때문에 버즈 비크와 관련된 문제가 없어진다. 또한 절연막이 채워진 트렌치는 표면을 평탄하게 하므로 소자 분리 영역이 차지하는 면적이 작아서 미세화에 유리한 방법이다.
이와 같이, 소자 활성 영역의 확보 측면에서 유리한 STI는 접합 누설 전류면에서도 LOCOS에 비해 향상된 특성을 보이고 있다.
한편, 반도체의 집적도가 점점 증가함에 따라 STI 공정은 0.25㎛ 이하의 기술에서 나노 기술까지 가장 기본이 되는 핵심 기술 중의 하나가 되고 있으며, 이와 같은 STI 공정을 통해 나도 기술을 실현함에 있어서는 아래와 같은 3가지의 요구 과제가 있다.
첫째는 리버스 내로우 위드 효과(Reverse Narrow Width Effects)이며, 둘째는 액티브 코너(Active Corner)에서 게이트 틴닝(Thining)에 의한 특성 열화이고, 셋째는 트렌치 코너(Trench Corner)에서 발생하는 디보트(Devot) 현상이다.
특히, 이와 같은 해결 과제 중에서 세 번째의 디보트 현상이 그 근간을 이루고 있으며, 이는 GOI의 신뢰성을 저하시켜 트랜지스터의 확장성(Scalibility)에 제 약을 가하는 원인이 되는 문제점이 있다.
본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 제안한 것으로, 트랜지스터를 제작함에 있어서 게이트, 소오스, 드레인 전극을 먼저 형성하고 이후에 소자 분리막을 형성함으로써, STI의 디보트 현상으로 인하여 발생하는 GOI 특성의 저하를 방지하여 신뢰성을 개선하고 내로우 트랜지스터의 디바이스 특성이 개선되도록 한 반도체 소자의 제조 방법을 제공하는 데 그 목적이 있다.
상기와 같은 목적을 실현하기 위한 본 발명에 따른 반도체 소자의 제조 방법은, 반도체 기판 상부에 게이트 절연막과 게이트 전극 물질 및 절연막을 순차 적층한 후 패터닝하여 게이트 전극을 형성하는 단계와, 전체 구조물 상부에 버퍼 절연막을 형성한 후 상기 게이트 전극의 좌,우측에 기판에 이온 주입 공정을 실시하여 LDD 영역을 형성하는 단계와, 상기 게이트 전극의 양측벽에 스페이서 절연막을 형성하는 단계와, 상기 LDD 영역에 불순물 이온을 주입하여 상기 스페이서 절연막에 의해 영역이 정의되는 소오스 전극과 드레인 전극을 형성하는 단계와, 전체 구조물 상부에 절연막을 증착한 후 패터닝하여 노출된 상기 반도체 기판을 상기 소오스 전극과 드레인 전극이 관통되도록 건식 식각하여 소자 분리를 위한 트렌치를 형성하는 단계와, 상기 트렌치를 평탄화 절연막으로 매립한 후 그 표면을 평탄화하는 단계를 포함한다.
본 발명의 실시예로는 다수개가 존재할 수 있으며, 이하에서는 첨부한 도면 을 참조하여 바람직한 실시예에 대하여 상세히 설명하기로 한다. 이 실시예를 통해 본 발명의 목적, 특징 및 이점들을 보다 잘 이해할 수 있게 된다.
도 1은 본 발명에 따른 반도체 소자의 레이아웃을 나타낸 도면으로서, 참조번호 100은 반도체 기판(1)의 활성 영역과 비활성 영역을 정의하여 소자 분리막을 형성하기 위하여 트렌치 영역을 정의하는 소자 분리용 마스크이며, 200은 게이트 전극을 형성할 영역을 정의하는 게이트 전극용 마스크이고, 300a는 게이트 인터커넥션 플러그 마스크, 300b는 드레인 콘택 플러그 마스크, 300c는 소오스 콘택 플러그 마스크이다.
도 2a 내지 도 2d는 본 발명에 따른 반도체 소자의 제조 방법을 설명하기 위한 공정 단면도이다.
도 2a를 참조하면, 반도체 기판(1)으로서 실리콘 기판을 세정한 후 상부에 게이트 절연막(2)을 형성하고, 그 상부에 게이트 전극(3)을 위한 게이트 폴리층을 형성하며, 그 상부에 제 1 절연막(4)으로서 질화막을 적층한다.
그리고, 제 1 절연막(4)의 상부에 게이트 전극용 마스크(200)를 사용한 포토리소그래피 공정을 진행하여 게이트 영역을 정의하는 포토레지스트 패턴(5)을 형성한다.
이후, 포토레지스트 패턴(5)을 식각 마스크로 하여 제 1 절연막(4)과 게이트 폴리층을 순차적으로 건식 식각하여 게이트 전극(3)을 형성한다.
도 2b를 참조하면, 포토레지스트 패턴(5)을 제거한 후 버퍼 절연막(6)으로서 수십 Å의 산화막을 열적으로 성장시키고, 게이트 전극(3)의 좌,우측 기판에 저농 도 이온 주입 공정을 실시하여 LDD 영역(7)을 형성한다.
스페이서 절연막(8)의 형성을 위하여 전체 구조물 상부에 제 2 절연막으로서 질화막을 증착하고, 블랭킷 에치백(Blanket Etchback)하여 게이트 전극(3)의 양측벽에 스페이서 절연막(8)을 형성한다. 이때 질화막 식각 공정을 진행함에 있어서 충분한 오버 식각이 이루어지도록 실시하면 게이트 전극(3) 좌,우측의 질화막은 게이트 전극(3)의 측벽 스페이서 절연막(8)으로 남게 되고, 게이트 전극(3) 위의 잔류하는 질화막은 낮은 단차와 오버 식각을 통하여 제거되는 것이다.
아울러, 게이트 전극(3) 좌,우측의 LDD 영역(7)에 고농도 불순물 이온을 주입하여 소오스 전극(9a)과 드레인 전극(9b)을 형성한다. 이때 스페이서 절연막(8)은 불순물 이온의 주입을 차단하여 소오스 및 드레인 영역을 정의한다.
이후, 전체 구조물 상부에 제 3 절연막(10)으로서 질화막을 증착한다. 여기서 도면에 나타내지는 않았으나 소오스 및 드레인 영역의 기판 표면에만 실리사이드(silicide)를 형성하거나 게이트 전극(3)에도 실리사이드를 형성하는 살리사이드(self-aligned silicide; salicide) 공정을 수행한 이후 그 상부에 제 3 절연막(10)을 증착할 수도 있다. 이러한 실리사이드는 티타늄 실리사이드(TiSi2)나 8족 실리사이드(PtSi2, PdSi2, CoSi2, 및 NiSi2) 등의 물질로 형성하며, 게이트의 비저항 및 소오스/드레인 영역의 기생 저항을 감소시킬 수 있다.
도 2c를 참조하면, 제 3 절연막(10)의 상부에 소자 분리용 마스크(100)를 사용한 포토리소그래피 공정을 진행하여 소자 분리를 위한 트렌치 영역을 정의하는 포토레지스트 패턴(11)을 형성한다.
이후, 포토레지스트 패턴(11)을 식각 마스크로 하여 노출된 제 3 절연막(10)과 버퍼 절연막(6)을 건식 식각하고, 이어서 노출된 반도체 기판(1)을 소오스 전극(9a)과 드레인 전극(9b)이 관통되도록 소정 깊이로 건식 식각하여 소자 분리를 위한 트렌치(12)를 형성한다.
도 2d를 참조하면, 포토레지스트 패턴(11)을 제거하고 트렌치(12)를 제 1 평탄화 절연막(13)으로서 실리콘 질화막을 매립하고 게이트 전극(3)의 형성에 따른 요철을 평탄화하기 위하여 그 표면을 CMP(Chemical Mechanical Polishing)로 평탄화한다. 이때 제 3 절연막(10)이 CMP 공정의 평탄화 정지층으로 작용한다.
이후, 전체 구조물 상부에 제 2 평탄화 절연막(14)을 적층하고, 그 상부에 게이트 인터커넥션 플러그 마스크(300a), 소오스 콘택 플러그 마스크(300b), 드레인 콘택 플러그 마스크(300c)를 사용한 포토리소그래피 공정을 진행하여 각각의 전극을 노출시키기 위한 포토레지스트 패턴(도시 생략됨)을 형성한다.
한편, 본 실시예에서는 트렌치(12) 형성 공정 이후에 제 1 평탄화 절연막(13)을 이용한 평탄화 공정이 수행되는 경우를 예로서 설명하였으나 제 1 평탄화 절연막(13)을 이용한 평탄화 공정 이후에 트렌치(12) 형성 공정을 수행하여도 무방하며, 이 경우에는 제 2 평탄화 절연막(14)에 의하여 트렌치(12)가 매립된다.
이후, 포토레지스트 패턴을 식각 마스크로 하여 노출된 하부의 절연막들(14, 13, 10, 4, 6)을 건식 식각하여 게이트 전극(3)과 소오스 전극(9a) 및 드레인 전극(9b)을 노출시키는 콘택 홀을 형성한 후 포토레지스트 패턴을 제거하며, 기판 전면에 도전막을 형성한 후 그 표면을 CMP나 전면 식각으로 평탄화하여 게이트 인 터커넥션 플러그(15a)와 소오스 콘택 플러그(15b) 및 드레인 콘택 플러그(15c)를 형성한다.
상기에서는 본 발명의 일 실시예에 국한하여 설명하였으나 본 발명의 기술이 당업자에 의하여 용이하게 변형 실시될 가능성이 자명하다. 이러한 변형된 실시예들은 본 발명의 특허청구범위에 기재된 기술사상에 포함된다고 하여야 할 것이다.
전술한 바와 같이 본 발명은 트랜지스터를 제작함에 있어서 게이트, 소오스, 드레인 전극을 먼저 형성하고 이후에 소자 분리막을 형성함으로써, STI의 디보트 현상으로 인하여 발생하는 GOI 특성의 저하를 방지하여 신뢰성을 개선하고 내로우 트랜지스터의 디바이스 특성이 개선되는 효과가 있다.
Claims (9)
- 반도체 기판 상부에 게이트 절연막과 게이트 전극 물질 및 절연막을 순차 적층한 후 패터닝하여 게이트 전극을 형성하는 단계와,전체 구조물 상부에 버퍼 절연막을 형성한 후 상기 게이트 전극의 좌,우측에 기판에 이온 주입 공정을 실시하여 LDD 영역을 형성하는 단계와,상기 게이트 전극의 양측벽에 스페이서 절연막을 형성하는 단계와,상기 LDD 영역에 불순물 이온을 주입하여 상기 스페이서 절연막에 의해 영역이 정의되는 소오스 전극과 드레인 전극을 형성하는 단계와,전체 구조물 상부에 절연막을 증착한 후 패터닝하여 노출된 상기 반도체 기판을 상기 소오스 전극과 드레인 전극이 관통되도록 건식 식각하여 소자 분리를 위한 트렌치를 형성하는 단계와,상기 트렌치를 제 1 평탄화 절연막으로 매립하고 그 표면의 상기 게이트 전극에 의한 요철을 평탄화한 이후에 전체 구조물 상부에 제 2 평탄화 절연막을 적층하는 단계를 포함하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 기판 상부로 상기 게이트 전극과 소오스 전극 및 드레인 전극을 노출시키는 콘택 홀을 형성하는 단계와,상기 기판 전면에 도전막을 형성한 후 그 표면을 평탄화하여 게이트 인터커넥션 플러그와 소오스 콘택 플러그 및 드레인 콘택 플러그를 형성하는 단계를 더 포함하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서, 상기 게이트 전극 형성 단계는,상기 게이트 전극 물질로서 게이트 폴리층을 형성하며, 상기 절연막의 상부에 포토레지스트 패턴을 형성한 후 이를 식각 마스크로 하여 상기 절연막과 게이트 폴리층을 순차적으로 건식 식각하여 상기 게이트 전극을 형성하는 것을 특징으로 한 반도체 소자의 제조 방법.
- 제 1 항에 있어서, 상기 LDD 영역 형성 단계는,상기 버퍼 절연막으로서 산화막을 열적으로 성장시켜 형성하는 것을 특징으로 한 반도체 소자의 제조 방법.
- 제 1 항에 있어서, 상기 스페이서 절연막 형성 단계는,상기 전체 구조물 상부에 절연막을 증착한 후 블랭킷 에치백(Blanket Etchback)하여 상기 스페이서 절연막을 형성하는 것을 특징으로 한 반도체 소자의 제조 방법.
- 제 1 항에 있어서, 상기 트렌치 형성 단계는,상기 절연막의 증착 이전에 상기 소오스 전극 영역과 드레인 전극 영역의 기판 표면에 실리사이드를 형성하는 것을 특징으로 한 반도체 소자의 제조 방법.
- 제 6 항에 있어서, 상기 트렌치 형성 단계는,상기 게이트 전극에도 실리사이드를 형성하는 것을 특징으로 한 반도체 소자의 제조 방법.
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Patent event code: PA02012R01D Patent event date: 20050314 Comment text: Request for Examination of Application Patent event code: PA02011R01I Patent event date: 20021230 Comment text: Patent Application |
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Comment text: Notification of reason for refusal Patent event date: 20060414 Patent event code: PE09021S01D |
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