KR100660339B1 - 반도체 소자 및 그의 제조 방법 - Google Patents
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Abstract
본 발명은 평탄화가 용이한 반도체 소자 및 그의 제조 방법에 관한 것으로, 액티브 영역을 정의 하기 위한 소자 분리막이 형성된 반도체 기판; 상기 액티브 영역의 상기 반도체 기판에 형성되는 제 1 도전형 웰; 상기 제 1 도전형 웰의 소정 부분에 트렌치가 형성되어 상기 트렌치 내에 형성되는 게이트 전극; 상기 게이트 전극 양측의 상기 제 1 도전형 웰영역에 형성되는 제 2 도전형 소오스/드레인 영역; 상기 게이트 전극을 포함한 기판 전면에 형성되는 층간 절연막; 상기 소오스/드레인 영역 상측의 상기 층간 절연막에 형성되는 콘택 홀; 그리고 상기 콘택 홀내에 형성되는 금속 배선을 포함하여 구성된 것이다.
소자 분리막, 반도체 소자, 보이드, 트렌치, 평탄화
Description
도 1은 일반적인 모스 트랜지스터의 구조 단면도
도 2a 내지 2j는 본 발명의 실시예에 따른 반도체 소자의 소자 분리막의 공정 단면도
도 3은 본 발명에 따른 반도체 소자의 구조 단면도
도면의 주요 부분에 대한 설명
11 : 반도체 기판 12 : 패드 산화막
13 : 질화막 14,16,20,22,24,28,32,34 : 감광막
15, 17, 25 : 트렌치 18 : 소자 분리막
19 : 절연막 패턴 21 : n형 웰
23 : 고농도 n형 불순물 영역 26 : 게이트 전극
27 : 캡 게이트 절연막 29 : 소오스/드레인 영역
30, 31 : 층간 절연막 33, 36 : 콘택 홀
35: 금속 배선
본 발명은 반도체 소자의 제조 방법에 관한 것으로서, 특히 평탄화가 용이한 반도체 소자 및 그의 제조 방법에 관한 것이다.
일반적으로, 메모리 소자 및 이미지 센서 등의 반도체 소자는 복수개의 단위 소자들이 반도체 기판에 고집적되어 만들어 진다. 이와 같이 복수개의 단위 소자 들을 반도체 기판에 고집적화하기 위해서는 각 단위 소자들을 적층하거나, 각 단위 소자들을 구동하기 위해 구동 신호를 인가하기 위한 금속 배선들이 요구된다. 이와 같은 금속 배선들 또한 다수층이 층간 절연막에 의해 다층으로 적층된다.
이와 같이 단위 소자들을 형성하고, 상기 단위 소자들을 구동하기 위한 금속 배선을 배열할 경우, 금속 배선이 적층될 부분의 층간 절연막이 평탄하지 않으면 금속 배선이 단선될 가능성이 높다.
따라서, 층간 절연막을 평탄화 시키기 위하여 화학 기계 연마(CMP, Chemical Mechanical Polishing) 공정을 이용하고 있으나, 완전 평탄화하기에는 한계가 있어 배선 공정에서 불량이 유발되기도 한다.
따라서, 반도체 소자 중 종래의 모스 트랜지스터의 구조를 설명하면 다음과 같다.
도 1은 종래의 모스 트랜지스터의 구조 단면도이다.
즉, 종래의 모스 트랜지스터는, 도 1에 도시한 바와 같이, 반도체 기판(1)에 액티브 영역(active region)과 필드 영역(field region)을 정의하여 상기 필드 영역에 소자 분리막(2)을 형성한다.
상기 액티브 영역의 상기 반도체 기판(1)위에 게이트 절연막(3), 게이트 전극(4) 및 캡 절연막(5)이 차례로 증착된 게이트를 형성한다.
상기 게이트를 마스크로 이용한 불순물 이온 주입으로 상기 게이트 양측의 반도체 기판(1)에 저농도 n형 불순물 영역(n-)(8a, 8b)을 형성하고, 상기 게이트 양측면에 측벽 절연막(6)을 형성한다.
상기 측벽 절연막(6) 및 게이트를 마스크로 이용한 불순물 이온 주입으로 상기 게이트 양측의 상기 반도체 기판(1)에 고농도 n형 불순물 영역인 소오스/드레인 영역(9)을 형성한다.
그러나, 이와 같은 종래의 반도체 소자에 있어서는 다음과 같은 문제점이 있었다.
즉, 상기와 같이 형성된 모스 트렌지스터의 상측에 층간 절연막을 형성할 경우, 게이트를 따라 볼롤하게 튀어나오므로 층간 절연막의 평탄화가 어렵게 된다.
이와 같이 층간 절연막이 평탄화되지 않으므로 상기 층간 절연막 위에 금속 배선을 형성할 경우 상기 금속 배선의 불량이 유발될 수 있다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로, 기판에 트렌치를 형성하고 상기 트렌치 내에 반도체 소자를 형성하므로 층간 절연막의 평탄화를 향상 시킬 수 있는 반도체 소자 및 그의 제조 방법을 제공하는데 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 소자는, 액티브 영역을 정의 하기 위한 소자 분리막이 형성된 반도체 기판; 상기 액티브 영역의 상기 반도체 기판에 형성되는 제 1 도전형 웰; 상기 제 1 도전형 웰의 소정 부분에 트렌치가 형성되어 상기 트렌치 내에 형성되는 게이트 전극; 상기 게이트 전극 양측의 상기 제 1 도전형 웰영역에 형성되는 제 2 도전형 소오스/드레인 영역; 상기 게이트 전극을 포함한 기판 전면에 형성되는 층간 절연막; 상기 소오스/드레인 영역 상측의 상기 층간 절연막에 형성되는 콘택 홀; 상기 콘택 홀내에 형성되는 금속 배선을 포함하여 구성됨에 그 특징이 있다.
또한, 상기와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 제조 방법은, 반도체 기판에 소자 분리막 위한 제 1 트렌치와 액티브 영역에 제 2 트렌치를 형성하는 단계; 상기 제 1, 제 2 트렌치에 절연막을 형성하는 단계; 상기 액티브 영역에 제 1 도전형 웰을 형성하는 단계; 상기 제 2 트렌치내의 절연막을 선택적으로 제거하여 제3 트렌치를 형성하는 단계; 상기 제 3 트렌치내에 게이트 전극을 형성하는 단계; 상기 게이트 전극 양측의 상기 액티브 영역에 제 2 도전형 소오스/드레인 영역을 형성하는 단계; 상기 게이트 전극을 포함한 기판 전면에 층간 절연막을 형성하는 단계; 상기 소오스/드레인 영역 상측의 상기 층간 절연막에 콘택 홀을 형성하는 단계; 그리고 상기 콘택 홀 내에 금속 배선을 형성하는 단계를 포함하여 이루어짐에 그 특징이 있다.
상기와 같은 특징을 갖는 본 발명에 따른 반도체 소자의 제조 방법을 첨부된 도면을 참조하여 보다 상세히 설명하면 다음과 같다.
도 2a 내지 2j는 본 발명의 실시예에 따른 반도체 소자의 공정 단면도이고, 도 3은 본 발명에 따른 반도체 소자의 구조 단면도이다.
먼저, 본 발명에 따른 반도체 소자의 제조 방법은, 도 2a에 도시한 바와 같이, 반도체 기판(11)에 패드 산화막(SiO2)(12)을 형성하고, 상기 패드 산화막(12)위에 질화막(SiN)(13)을 증착한다. 그리고, 상기 질화막(13)위에 제 1 감광막(14)을 형성하고, 액티브 영역과 필드 영역을 정의하는 마스크를 이용한 노광 공정 및 현상 공정을 진행하여 상기 필드 영역의 상기 제 1 감광막(14)을 선택적으로 제거한다.
그리고, 상기 패터닝된 제 1 감광막(14)을 마스크로 이용하여 상기 필드 영역의 질화막(13), 패드 산화막(12) 및 반도체 기판(11)을 소정 깊이로 식각하여 소자 분리용 제 1 트렌치(trench, 15)을 형성한다. 그리고, 상기 제 1 감광막(14)을 제거한다.
도 2b에 도시한 바와 같이, 상기 제 1 트렌치(15)가 형성된 상기 기판 전면에 제 2 감광막(16)을 증착하고 액티브 영역 중 게이트 전극이 형성될 영역을 정의하는 마스크를 이용한 노광 및 현상 공정을 진행하여 상기 제 2 감광막(16)을 선택적으로 제거한다.
그리고, 상기 패터닝된 제 2 감광막(16)을 마스크로 이용하여 상기 노출된 질화막(13), 패드 산화막(12) 및 반도체 기판(11)을 소정 깊이로 식각하여 제 2 트렌치(17)을 형성한다.
도 2c에 도시한 바와 같이, 상기 제 2 감광막(16), 질화막(13), 패드 산화막 (12)을 제거하고, 상기 제 1, 제 2 트렌치(15, 17)가 채워지도록 상기 기판 전면에 O3 TEOS 또는 HDP(High Density plasma) 산화막 등의 절연막을 증착한다.
그리고, 상기 반도체 기판(11)의 표면이 노출되고 상기 제 1, 제 2 트렌치(15, 17)내에만 상기 절연막이 남도록 화학 기계적 연마(CMP; Chemical Mechanical Polishing) 공정을 진행하여 제 1 트렌치(15)내에 소자 분리막(18)을 형성하고 동시에 제 2 트렌치(17)내에 절연막 패턴(19)을 형성한다.
도 2d에 도시한 바와 같이, 상기 기판 전면에 제 3 감광막(20)을 증착하고 액티브 영역 중 웰 영역을 정의하는 마스크를 이용한 노광 및 현상 공정으로 액티브 영역이 노출되도록 상기 제 3 감광막(20)을 패터닝한다.
그리고, 상기 패터닝된 제 3 감광막(20)을 마스크로 이용하여 상기 기판에 n형 불순물 이온 주입하고 확산 공정을 진행하여 n형 웰(N-well)(21)을 형성한다. 이 때, 상기 불순물 이온 주입은 틸트(tilt) 이온 주입을 실시한다.
도 2e에 도시한 바와 같이, 상기 제 3 감광막(20)을 제거하고, 상기 기판 전면에 제 4 감광막(22)을 증착하고 상기 절연막 패턴(19) 부분이 노출되도록 상기 제 4 감광막(22)을 패터닝한다.
그리고, 상기 패터닝된 제 4 감광막(22)을 마스크로 이용하여 상기 기판에 고농도 n형 불순물 이온 주입하여 상기 절연막 패턴(19)이 인접한 상기 기판에 고농도 n형 불순물 영역(23)을 형성한다. 즉, DDD(Double doped drain) 구조를 형성한다. 이 때, 상기 불순물 이온 주입은 틸트(tilt) 이온 주입을 실시한다.
도 2f에 도시한 바와 같이, 상기 제 4 감광막(22)을 제거하고, 상기 기판 전면에 제 5 감광막(24)을 증착하고 상기 절연막 패턴(19)의 폭 보다 좁은 폭을 갖는 부분이 노출되도록 상기 제 5 감광막(24)을 패터닝한다.
그리고, 상기 패터닝된 제 5 감광막(24)을 마스크로 이용하여 상기 절연막 패턴(19)의 일부를 제거하여 제 3 트렌치(25)를 형성한다. 이 때 상기 절연막 패턴(19)은 제 2 트렌치의 측벽 및 바닥면에 소정 두께로 남도록 패터닝된다.
도 2g에 도시한 바와 같이, 상기 제 5 감광막(24)을 제거하고, 상기 제 3 트렌치(25)가 채워지도록 상기 기판 전면에 폴리 실리콘층 및 절연막을 증착하고 화학 기계적 연마 공정을 실시하여 상기 제 3 트렌치(25)내에 게이트 전극(26)과 캡 게이트 절연막(27)을 형성한다. 여기서 캡 게이트 절연막 물질을 형성하지 않고 폴리 실리콘만 증착하여 게이트 전극을 형성하여도 된다.
그리고, 상기 게이트 전극(26)을 포함한 기판 전면에 제 6 감광막(28)을 증착하고 상기 게이트 전극(26) 양측 부분이 노출되도록 상기 제 6 감광막(28)을 패터닝한다. 그리고, 상기 패터닝된 제 6 감광막(28)을 마스크로 이용한 p형 불순물 이온 주입 공정으로 상기 게이트 전극(26) 양측의 n형 웰(21)상에 p형 불순물 영역인 소오스/드레인 영역(29)을 형성한다.
도 2h에 도시한 바와 같이, 상기 제 6 감광막(28)을 제거하고, 상기 기판 전면에 제 1 층간 절연막(30) 및 제 2 층간 절연막(31)을 차례로 증착하고, 상기 제 2 층간 절연막(31)위에 제 7 감광막(32)을 증착한다.
그리고, 노광 및 현상 공정으로 상기 소오스/드레인 영역(29)의 상측의 상기 제 7 감광막(32)이 선택적으로 제거되도록 패터닝 하고, 상기 패터닝된 제 7 감광막(32)을 마스크로 이용하여 상기 제 1, 제 2 층간 절연막(30, 31)을 제거하여 1차 콘택 홀(33)을 형성한다.
도 2i에 도시한 바와 같이, 상기 제 7 감광막(32)을 제거하고, 상기 기판 전면에 제 8 감광막(34)을 증착하고, 상기 1차 콘택 홀(33)의 폭보다 더 넓은 폭으로 상기 콘택 홀(33) 영역이 노출되도록 상기 제 8 감광막(34)을 패터닝 한다.
그리고, 상기 패터닝된 제 8 감광막(34)을 마스크로 이용하여 상기 제 2 층간 절연막(31)을 선택적으로 제거하여 두얼 다마신(Dual damascene) 구조의 2차 콘택 홀(36)을 형성한다.
도 2j에 도시한 바와 같이, 상기 제 8 감광막(34)을 제거하고, 상기 2차 콘택 홀(36)에 채워지도록 상기 기판 전면에 금속층을 증착하고 상기 2차 콘택 홀(36)내에만 남도록 상기 금속층을 화학 기계적 연마(CMP; Chemical Mechanical Polishing)하여 상기 2차 콘택 홀(36)내에 금속 배선(35)을 형성한다.
이와 같은 방법에 의해 제조된 본 발명에 따른 반도체 소자의 구조는 도 3과같다.
즉, 도 3에 도시한 바와 같이, 반도체 기판(11)에 액티브 영역과 필드 영역이 정의되어 상기 필드 영역에 소자 분리막(12)이 형성된다. 그리고, 상기 액티브 영역의 상기 반도체 기판(11)에는 n형 웰(21)이 형성되고, 상기 n형 웰(21)의 소정 부분에 트렌치가 형성되어 상기 트렌치 내에 게이트 전극(26) 및 캡 게이트 절연막(27)이 형성되고, 상기 게이트 전극(26)과 상기 n형 웰(21) 계면에는 절연막 패턴 (19)이 매개된다.
그리고, 상기 절연막 패턴(19)에 인접한 n형 웰(21)에는 DDD(Double doped drain) 구조의 고농도 n형 불순물 영역(23)이 형성되고, 상기 게이트 전극(26) 양측의 상기 n형 웰(21) 영역에 p형 불순물 이온 주입에 의한 소오스/드레인 영역(29)이 형성되고, 상기 게이트 전극(26)을 포함한 기판 전면에 층간 절연막(30,31)이 형성되고,상기 소오스/드레인 영역(29) 상측의 상기 층간 절연막(30,31)에 두얼 다마신 구조의 콘택 홀이 형성되고, 상기 콘택 홀내에 금속 배선(35)이 형성된다.
이 때, 상기 게이트 전극(26) 및 캡 게이트 절연막(27)의 표면은 상기 반도체 기판(11)의 표면과 동일한 높이로 형성되고, 상기 금속 배선(35)은 상기 층간 절연막(30, 31)의 높이와 동일하게 형성된다.
그리고, 상기에서 캡 게이트 절연막(27)을 형성하지 않고, 게이트 전극(26)을 상기 반도체 기판(11)의 높이와 동일하게 형성하여도 무방하다.
이상에서 설명한 바와 같은 본 발명에 따른 반도체 소자 및 그의 제조방법에 있어서는 다음과 같은 효과가 있다.
즉, 반도체 기판에 트렌치를 형성하고, 상기 반도체 기판과 동일한 높이로 상기 트렌치 내에 반도체 소자를 형성하므로, 상기 반도체 소자를 포함한 기판 전면에 층간 절연막을 형성하면 상기 층간 절연막의 평탄화가 향상된다.
그리고, 상기 층간 절연막이 평탄화를 이루고 있으므로, 상기 층간 절연막에 금속 배선을 형성할 경우, 상기 금속 배선의 불량을 방지할 수 있다.
Claims (15)
- 액티브 영역을 정의 하기 위한 소자 분리막이 형성된 반도체 기판;상기 액티브 영역의 상기 반도체 기판에 형성되는 제 1 도전형 웰;상기 제 1 도전형 웰의 소정 부분에 트렌치가 형성되어 상기 트렌치 내에 형성되는 게이트 전극;상기 게이트 전극 양측의 상기 제 1 도전형 웰영역에 형성되는 제 2 도전형 소오스/드레인 영역;상기 게이트 전극을 포함한 기판 전면에 형성되는 층간 절연막;상기 소오스/드레인 영역 상측의 상기 층간 절연막에 형성되는 콘택 홀; 그리고,상기 콘택 홀내에 형성되는 금속 배선을 포함하여 구성됨을 특징으로 하는 반도체 소자.
- 제 1 항에 있어서,상기 게이트 전극은 상기 반도체 기판의 표면과 동일한 높이로 형성됨을 특징으로 하는 반도체 소자.
- 제 1 항에 있어서,상기 금속 배선은 상기 층간 절연막의 표면과 동일한 높이로 형성됨을 특징 으로 하는 반도체 소자.
- 제 1 항에 있어서,상기 게이트 전극 상에 형성되는 캡 게이트 절연막을 더 포함함을 특징으로 하는 반도체 소자.
- 제 4 항에 있어서,상기 캡 게이트 절연막은 상기 반도체 기판의 표면과 동일한 높이로 형성됨을 특징으로 하는 반도체 소자.
- 제 1 항에 있어서,상기 게이트 전극과 상기 반도체 기판 사이에는 절연막이 더 형성됨을 특징으로 하는 반도체 소자.
- 제 1 항에 있어서,상기 게이트 전극에 인접한 상기 반도체 기판에 형성되는 고농도 제 1 도전형 불순물 영역을 더 포함함을 특징으로 하는 반도체 소자.
- 제 1 항에 있어서,상기 콘택 홀은 두얼 다마신 구조로 형성됨을 특징으로 하는 반도체 소자.
- 반도체 기판에 소자 분리막 위한 제 1 트렌치와 액티브 영역에 제 2 트렌치를 형성하는 단계;상기 제 1, 제 2 트렌치에 절연막을 형성하는 단계;상기 액티브 영역에 제 1 도전형 웰을 형성하는 단계;상기 제 2 트렌치내의 절연막을 선택적으로 제거하여 제3 트렌치를 형성하는 단계;상기 제 3 트렌치내에 게이트 전극을 형성하는 단계;상기 게이트 전극 양측의 상기 액티브 영역에 제 2 도전형 소오스/드레인 영역을 형성하는 단계;상기 게이트 전극을 포함한 기판 전면에 층간 절연막을 형성하는 단계;상기 소오스/드레인 영역 상측의 상기 층간 절연막에 콘택 홀을 형성하는 단계; 그리고상기 콘택 홀 내에 금속 배선을 형성하는 단계를 포함하여 이루어짐을 특징으로 하는 반도체 소자의 제조 방법.
- 제 9 항에 있어서,상기 게이트 전극은 상기 제 3 트렌치내에 채워지도록 기판 전면에 전도성 물질을 증착하고 상기 전도성 물질을 화학 기계적 연마하여 형성함을 특징으로 하는 반도체 소자의 제조 방법.
- 제 9 항에 있어서,상기 금속 배선은 상기 콘택홀이 채워지도록 금속 물질을 증착하고 상기 금속 물질을 화학 기계적 연마하여 형성함을 특징으로 하는 반도체 소자의 제조 방법.
- 제 9 항에 있어서,상기 게이트 전극 상에 캡 게이트 절연막을 더 형성함을 특징으로 하는 반도체 소자의 제조 방법.
- 제 12 항에 있어서,상기 캡 게이트 절연막은 상기 반도체 기판의 표면과 동일한 높이로 형성함을 특징으로 하는 반도체 소자의 제조 방법.
- 제 9 항에 있어서,상기 게이트 전극에 인접한 상기 반도체 기판에 고농도 제 1 도전형 불순물 영역을 형성하는 단계를 더 포함함을 특징으로 하는 반도체 소자의 제조 방법.
- 제 9 항에 있어서,상기 콘택 홀은 두얼 다마신 구조로 형성함을 특징으로 하는 반도체 소자.
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