KR100494149B1 - Ｍｐｄｌ소자의 커패시터 형성방법 - Google Patents

Abstract

본 발명은, MPDL 소자의 커패시터 형성방법에 관한 것으로서, 특히, 반도체기판 상에 게이트산화막과 폴리실리콘층을 적층하여 마스킹식각공정 및 임플란트공정을 거쳐 트랜지스터의 게이트 및 커패시터를 형성한 후, 트랜지스터영역에 감광막을 적층하고 커패시터 형성지역에 이온을 주입하여 커패시터의 전하저장용량도 증가시키고, 커패시터의 하부로 빠지는 누설전류도 감소시키므로 디램의 특성을 향상시키고 생산수율도 증가하도록 하는 매우 유용하고 효과적인 발명에 관한 것이다.

Description

ＭＰＤＬ소자의 커패시터 형성방법 { Method For Forming The Capacitor Of Merged Planar DRAM And Logic }

본 발명은 MPDL셀(Merged Planar DRAM And Logic Cell)에 관한 것으로서, 특히, 반도체기판 상에 게이트산화막과 폴리실리콘층을 적층하여 마스킹식각공정 및 임플란트공정을 거쳐 트랜지스터의 게이트 및 커패시터를 형성한 후, 트랜지스터영역에 감광막을 적층하고 커패시터 형성지역에 이온을 주입하여 커패시터의 전하저장용량도 증가시키고, 커패시터의 하부로 빠지는 누설전류도 감소시키므로 디램의 특성을 향상시키고 생산수율도 증가하도록 하는 MPDL 소자의 커패시터 형성방법에 관한 것이다.

일반적으로, 커패시터는 전하를 저장하고, 반도체소자의 동작에 필요한 전하를 공급하는 부분으로서, 반도체소자가 고집적화 되어짐에 따라 단위 셀(Cell)의 크기는 작아지면서 소자의 동작에 필요한 정전용량(Capacitance)은 약간 씩 증가하는 것이 일반적인 경향이다.

이와 같이, 반도체소자의 고집적화가 이루어짐에 따라 커패시터 역시 소형화될 것을 요구되어지고 있으나 전하를 저장하는 데 한계에 부딪히게 되어 커패시터는 셀의 크기에 비하여 고집적화시킨 데 어려움이 표출되었으며, 이러한 점을 감안하여 각 업체에서 커패시터의 전하를 저장하기 위한 구조를 다양하게 변화하기에 이르렀으며, 커패시터의 전하를 증가시키는 방법에는 유전상수가 큰 물질을 사용하는 방법, 유전물질의 두께를 낮추는 방법 및 커패시터의 표면적을 늘리는 방법 등이 있으며, 최근에는 커패시터의 표면적을 증대시키는 방법이 주로 이용되고 있다.

즉, 커패시터의 전하저장전극의 구조를 보면, 크게 전하를 저장하는 전극은 좁은 평면적 위에 여러 층을 쌓아서 넓은 커패시터의 면적을 얻고자 하는 적층구조(Stacked Structure)와, 반도체기판에 일정한 깊이의 홈을 형성한 후에 그 부위에 커패시터를 형성하여 전하를 저장하도록 하는 홈 구조(Trench Structure)등으로 크게 대별되어지고 있다.

도 1 내지 도 3은 종래의 MPDL 소자의 커패시터 형성방법을 순차적으로 보인 도면이다.

도 1에 도시된 바와 같이, 반도체기판(20) 상에 감광막(6)을 적층하고 커패시터 형성지역을 개방하도록 식각한 후, 이온(8)을 주입하여 반도체기판(2)에 일정 깊이를 갖도록 이온주입영역(10)을 형성하도록 한다.

그리고, 도 2에 도시된 바와 같이, 상기 감광막(6)을 제거하고, 상기 결과물 상에 게이트산화막(12)과 폴리실리콘층(14)을 적층한 후, 마스킹식각으로 트랜지??의 게이트와 커패시터를 형성하도록 한다.

그리고, 상기 게이트와 커패시터의 양측면에 스페이서막(20)을 형성하도록 한 후, 상기 게이트, 커패시터의 폴리실리콘층(14) 및 반도체기판(2)의 활성영역 상에 살리사이드층(22)을 각각 형성하도록 한다.

그리고, 도 3에 도시된 바와 같이, 상기 결과물 상에 층간절연막(24)을 적층하도록 하고, 마스킹식각 공정으로 콘택홀을 형성하고, 그 콘택홀 내에 비트라인콘택(26)을 형성하도록 한다.

그리고, 상기 층간절연막(24) 상에 비트라인콘택(26)과 연결된 비트라인배선(28)을 형성하도록 한다.

그런데, 상기한 바와 같이, 종래의 커패시터의 경우에는, 커패시터의 하부로 누설되는 누설전류를 감소시키기 위하여 커패시터 하부의 문턱전압을 낮추어 주는 데 nMOS의 경우에는 As75를 주입하였으나, 이 As75에 기인한 디스로케이션 결함(Dislocation Defect)으로 인하여 누설전류가 발생하고 디램의 리프레쉬(Refresh)특성을 나쁘게 하는 문제점을 지닌다.

또한, 표준 로직 공정의 경우, nMOS커패시터의의 용량이 인버젼 모드(Inversion Mode)에서 사용되는 것을 고려하면, 어큐므레이션 모드(Accumulation Mode)보다 낮게 나오는 문제점을 지닌다.

본 발명의 목적은, 반도체기판 상에 게이트산화막과 폴리실리콘층을 적층하여 마스킹식각공정 및 임플란트공정을 거쳐 트랜지스터의 게이트 및 커패시터를 형성한 후, 트랜지스터영역에 감광막을 적층하고 커패시터 형성지역에 이온을 주입하여 커패시터의 전하저장용량도 증가시키고, 커패시터의 하부로 빠지는 누설전류도 감소시키므로 디램의 특성을 향상시키고 생산수율도 증가하도록 하는 것이다.

이러한 목적은, 커패시터 형성지역과 트랜지스터 형성지역으로 구분되는 반도체소자에 있어서, 반도체기판 상에 게이트산화막과 폴리실리콘층을 순차적으로 적층한 후, 마스킹식각으로 게이트와 커패시터를 형성하는 단계와; 상기 단계 후에 상기 게이트의 측면부 반도체기판에 이온을 주입하여 소오스영역과 드레인영역을 형성한 후, 게이트와 커패시터의 측면부분에 스페이서막을 형성하는 단계와; 상기 단계 후에 상기 결과물 상에 커패시터 형성지역을 개방하도록 감광막을 적층한 후, 폴리실리콘층 및 게이트산화막을 통하여 이온을 주입하여 반도체기판에 이온주입영역을 형성하는 단계와; 상기 단계 후에 상기 결과물 상에 층간절연막을 적층한 후, 마스킹식각공정으로 반도체기판의 드레인영역으로 연결되는 콘택홀을 형성하고, 그 콘택홀 내부에 비트라인콘택을 형성하는 단계와; 상기 단계 후에 상기 결과물 상에 비트라인콘택에 연결되도록 비트라인배선을 형성하는 단계로 이루어진 것을 특징으로 하는 MPDL 소자의 커패시터 형성방법를 제공함으로써 달성된다.

그리고, 상기 이온주입영역에 주입되는 이온은, nMOS를 형성하는 경우, Ph31 혹은 As75를 주입하는 것이 바람직 하다.

그리고, 상기 이온주입영역에 주입되는 이온은, pMOS를 형성하는 경우, B11 혹은 BF₂를 주입하는 것이 바람직 하다.

또한, 상기 이온주입영역에 주입되는 이온은, 커패시터 도핑이온과 Hi-C이온을 동시에 주입하도록 한다.

그리고, 상기 이온주입영역에 주입되는 이온(46)의 도오즈(Dose)량은, 1.0E13 이상인 것이 바람직 하다.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 일 실시예에 대해 상세하게 설명하고자 한다.

도 4 내지 도 6은 본 발명에 따른 MPDL 소자의 커터패시터 형성방법을 순차적으로 보인 도면이다.

도 4에 도시된 바와 같이, 반도체기판(30) 상에 게이트산화막(34)과 폴리실리콘층(36)을 순차적으로 적층한 후, 마스킹식각으로 게이트와 커패시터를 형성하도록 한다.

그리고, 상기 단계 후에 상기 게이트의 측면부 반도체기판(30)에 이온을 주입하여 소오스영역(38)과 드레인영역(40)을 형성한 후, 게이트와 커패시터의 측면부분에 스페이서막(42)을 형성하도록 한다.

도 5에 도시된 바와 같이, 상기 단계 후에 상기 결과물 상에 커패시터 형성지역을 개방하도록 감광막(14)을 적층한 후, 폴리실리콘층(36) 및 게이트산화막(34)을 통하여 이온(46)을 주입하여 반도체기판(30)에 이온주입영역(48)을 형성하도록 한다.

그리고, 상기 이온주입영역(48)에 주입되는 이온(46)은 nMOS를 형성하는 경우, Ph31 혹은 As75를 주입하도록 한다.

또한, 상기 이온주입영역(48)에 주입되는 이온(46)은 pMOS를 형성하는 경우, B11 혹은 BF₂를 주입하도록 한다.

그리고, 상기 이온주입영역(48)에 주입되는 이온(46)은, 커패시터 도핑이온과 Hi-C이온을 동시에 주입하도록 한다.

상기 이온주입영역(48)에 주입되는 이온(46)의 도오즈(Dose)량은, 1.0E13 ∼ 1.0E16 이거나 1.0E13이상인 것이 바람직 하다.

상기 게이트 전극과 커패시터 전극 사이의 거리는, 상기 Hi-C이온주입층이 수평으로 확산하는 거리 보다 더 크게 하도록 한다.

그리고, 도 6에 도시된 바와 같이, 상기 단계 후에 상기 결과물 상에 층간절연막(52)을 적층한 후, 마스킹식각공정으로 반도체기판(30)의 드레인영역(40)으로 연결되는 콘택홀을 형성하고, 그 콘택홀 내부에 비트라인콘택(54)을 형성하도록 한다.

그리고, 상기 단계 후에 상기 결과물 상에 비트라인콘택(54)에 연결되도록 비트라인배선(56)을 형성하도록 한다.

상기한 바와 같이, 본 발명에 따른 MPDL 소자의 커패시터 형성방법을 이용하게 되면, 반도체기판 상에 게이트산화막과 폴리실리콘층을 적층하여 마스킹식각공정 및 임플란트공정을 거쳐 트랜지스터의 게이트 및 커패시터를 형성한 후, 트랜지스터영역에 감광막을 적층하고 커패시터 형성지역에 이온을 주입하여 커패시터의 전하저장용량도 증가시키고, 커패시터의 하부로 빠지는 누설전류도 감소시키므로 디램의 특성을 향상시키고 생산수율도 증가하도록 하는 매우 유용하고 효과적인 발명이다.

도 1 내지 도 3은 종래의 MPDL 소자의 커패시터 형성방법을 순차적으로 보인 도면이고,

도 4 내지 도 6은 본 발명에 따른 MPDL 소자의 커터패시터 형성방법을 순차적으로 보인 도면이다.

*도면의 주요 부분에 대한 부호의 설명*

30 : 반도체기판 32 : 트렌치절연막

34 : 게이트산화막 36 : 폴리실리콘층

38 : 소오스영역 40 : 드레인영역

42 : 스페이서막 44 : 감광막

46 : 이온 48 : 이온주입영역

50 : 살리사이드층 52 : 층간절연막

54 : 비트라인콘택 56 : 비트라인배선

Claims (5)

1. 커패시터 형성지역과 트랜지스터 형성지역으로 구분되는 반도체소자에 있어서,

   반도체기판 상에 게이트산화막과 폴리실리콘층을 순차적으로 적층한 후, 마스킹식각으로 게이트와 커패시터를 형성하는 단계와;

   상기 단계 후에 상기 게이트의 측면부 반도체기판에 이온을 주입하여 소오스영역과 드레인영역을 형성한 후, 게이트와 커패시터의 측면부분에 스페이서막을 형성하는 단계와;

   상기 단계 후에 상기 결과물 상에 커패시터 형성지역을 개방하도록 감광막을 적층한 후, 폴리실리콘층 및 게이트산화막을 통하여 이온을 주입하여 반도체기판에 이온주입영역을 형성하는 단계와;

   상기 단계 후에 상기 결과물 상에 층간절연막을 적층한 후, 마스킹식각공정으로 반도체기판의 드레인영역으로 연결되는 콘택홀을 형성하고, 그 콘택홀 내부에 비트라인콘택을 형성하는 단계와;

   상기 단계 후에 상기 결과물 상에 비트라인콘택에 연결되도록 비트라인배선을 형성하는 단계로 이루어진 것을 특징으로 하는 MPDL 소자의 커패시터 형성방법.
2. 제 1 항에 있어서, 상기 이온주입영역에 주입되는 이온은 nMOS를 형성하는 경우, Ph31 혹은 As75를 주입하는 것을 특징으로 하는 MPDL 소자의 커패시터 형성방법.
3. 제 1 항에 있어서, 상기 이온주입영역에 주입되는 이온은 pMOS를 형성하는 경우, B11 혹은 BF₂를 주입하는 것을 특징으로 하는 MPDL 소자의 커패시터 형성방법.
4. 제 1 항에 있어서, 상기 이온주입영역에 주입되는 이온은, 커패시터 도핑이온과 Hi-C이온이 동시에 주입되는 것을 특징으로 하는 MPDL 소자의 커패시터 형성방법.
5. 제 1 항에 있어서, 상기 이온주입영역에 주입되는 이온의 도오즈(Dose)량은, 1.0E13 ∼ 1.0E16 인 것을 특징으로 하는 MPDL 소자의 커패시터 형성방법.