[go: up one dir, main page]

KR100203033B1 - 다층인쇄배선기판 - Google Patents

다층인쇄배선기판 Download PDF

Info

Publication number
KR100203033B1
KR100203033B1 KR1019960039897A KR19960039897A KR100203033B1 KR 100203033 B1 KR100203033 B1 KR 100203033B1 KR 1019960039897 A KR1019960039897 A KR 1019960039897A KR 19960039897 A KR19960039897 A KR 19960039897A KR 100203033 B1 KR100203033 B1 KR 100203033B1
Authority
KR
South Korea
Prior art keywords
power supply
layer
wiring board
printed wiring
circuit
Prior art date
Application number
KR1019960039897A
Other languages
English (en)
Other versions
KR970077608A (ko
Inventor
히로까즈 도오야
시로 요시다
Original Assignee
가네꼬 히사시
닛뽕덴끼 가부시끼가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가네꼬 히사시, 닛뽕덴끼 가부시끼가이샤 filed Critical 가네꼬 히사시
Publication of KR970077608A publication Critical patent/KR970077608A/ko
Application granted granted Critical
Publication of KR100203033B1 publication Critical patent/KR100203033B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0213—Electrical arrangements not otherwise provided for
    • H05K1/0216—Reduction of cross-talk, noise or electromagnetic interference
    • H05K1/023—Reduction of cross-talk, noise or electromagnetic interference using auxiliary mounted passive components or auxiliary substances
    • H05K1/0233—Filters, inductors or a magnetic substance
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/16—Printed circuits incorporating printed electric components, e.g. printed resistor, capacitor, inductor
    • H05K1/165—Printed circuits incorporating printed electric components, e.g. printed resistor, capacitor, inductor incorporating printed inductors
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0296—Conductive pattern lay-out details not covered by sub groups H05K1/02 - H05K1/0295
    • H05K1/0298—Multilayer circuits
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/03—Use of materials for the substrate
    • H05K1/0313—Organic insulating material
    • H05K1/0353—Organic insulating material consisting of two or more materials, e.g. two or more polymers, polymer + filler, + reinforcement
    • H05K1/0373—Organic insulating material consisting of two or more materials, e.g. two or more polymers, polymer + filler, + reinforcement containing additives, e.g. fillers
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/01—Dielectrics
    • H05K2201/0183—Dielectric layers
    • H05K2201/0191—Dielectric layers wherein the thickness of the dielectric plays an important role
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/08—Magnetic details
    • H05K2201/083—Magnetic materials
    • H05K2201/086—Magnetic materials for inductive purposes, e.g. printed inductor with ferrite core
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/09218—Conductive traces
    • H05K2201/09263—Meander
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/0929—Conductive planes
    • H05K2201/093—Layout of power planes, ground planes or power supply conductors, e.g. having special clearance holes therein
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/0929—Conductive planes
    • H05K2201/09309—Core having two or more power planes; Capacitive laminate of two power planes
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10007—Types of components
    • H05K2201/10015—Non-printed capacitor
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10613—Details of electrical connections of non-printed components, e.g. special leads
    • H05K2201/10621—Components characterised by their electrical contacts
    • H05K2201/10689—Leaded Integrated Circuit [IC] package, e.g. dual-in-line [DIL]
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4688—Composite multilayer circuits, i.e. comprising insulating layers having different properties

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Electromagnetism (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Structure Of Printed Boards (AREA)

Abstract

전원층 (7), 접지층 (6), 신호층 (5) 및 그러한 층 (5, 6, 7) 사이에 끼워진 절연체 (8, 9) 를 구비하며, 전원층 (7) 은 임피던스를 부가시키기 위해 배선의 형태로 회로 (11, 12, 13) 가 설치되는 것을 특징으로 하는 다층인쇄 배선이 설치된다. 임피던스 부가회로는 권선 (11), 횡단선 (12) 또는 나선패턴으로 구성될 수 있다. 본 발명은 상대적으로 큰 인덕턴스를 제공하여 IC/LSI 동작시 발생되며 감결합 커패시터로 유입되는 고주파 전원전류를 감소시킬수 있다. 전류가 전원층으로 흐르는 노선을 동일화시켜 고주파 전원전류의 소오스로서 각 IC/LSI 에 최적의 감결합 커패시터를 제공할 수 있다.

Description

다층인쇄배선기판
본 발명은 다층인쇄배선기판 (PWB) 에 관한 것이며 더 상세하게는 트랜지스터, 집적회로 (IC) 및 대규모 집적회로 (LSI) 와 같은 회로소자가 장착되는 다층인쇄배선기판에 관한 것이다.
트랜지스터, 집적회로 (IC) 및 대규모 집적회로 (LSI) 와 같은 회로소자가 장착된 다층인쇄배선기판이 다층인쇄배선기판이 합체된 전자장치나 다른 전자장치의 기능부전을 일으키는 전자기 노이즈를 발생시키는 영역에서 공지된다.
그러한 전자기 노이즈는 회로의 기생 커패시턴스나 기생 상호 인덕턴스에 의해 발생될 전류나 고주파 전류에 의해 발생될 소위 공통모드라 불리는 방사에 의해 빈번하게 전원선으로 유입하게 된다. 방사의 발생기구가 복잡하기 때문에, 방사 소오스에 근접하여 측정할 효과적인 측정장치가 없었다. 즉, 전자장치가 전자식으로 차폐하기 위해 함유하던 메탈박스가 통상적으로 사용되었다.
도 1 은 전자기 노이즈를 차단하는 종래 측정장치의 일예를 도시한다. 인쇄배선기판의 전원층 (16) 을 구성하는 전원선과 접지층 (17) 을 구성하는 접지선 사이에 접속된 IC/LSI (3) 과 병렬로 인접하여 접속된 감결합 커패시터 (4) 가 통상적으로 사용되었다. 여기에서, IC/LSI (3) 는 고주파 전원전류의 소오스이다. IC/LSI (3) 의 동작을 스위칭하고 전원층 (16) 을 통해 이동하여 발생된 고주파 전원전류는 IC/LSI (3) 의 근처에서 감결합 커패시터 (4) 를 통해 접지로 바이패스되며, 또한 IC/LSI (3) 의 스위칭 동작에 의해 발생된 IC/LSI (3) 의 전원단자에서의 전압변동을 억제한다.
종래 다층인쇄배선기판에서 전원선으로서 작동한 전원선 (16) 은 구리와 같은 완벽한 전기 도전재료로 구성된 완전평면층이다. 이것은 전류가 지나가는 평면을 최대화시켜 전원선에서의 저항을 최소화시킴으로써, DC 전원전압의 변동을 억제하는 효과를 제공한다.
하지만, 상기 종래 다층인쇄배선기판은 디자이너가 IC/LSI 의 동작에 수반되며 감결합 커패시터를 통해 전원층으로 유입하는 고주파전원전류를 제어할 수 없다는 문제점이 있다.
특히, 완전평면층에서는, 전원층이 임피던스가 작기 때문에, IC/LSI 로부터의 고주파 전원전류는 임의의 IC/LSI 에 인접하여 배치되는 감결합 커패시터 및 다른 IC/LSI 에 인접하여 배치되는 감결합 커패시터에도 유입한다. 즉, 고주파 전원전류가 전체 다층인쇄배선기판에서 아주 복잡하게 분배되며, 이것은 고주파 전원전류의 분배를 분석하는 것이 매우 곤란하며 거의 불가능하게 된다. 따라서, 각 IC/LSI 와 결합된 감결합 커패시터의 최적 커패시턴스를 결정하는 것이 불가능하였다.
전원층이 완전평면층 자체를 이루기 때문에, 전원층으로 유입하는 고주파 전원전류는 복잡한 경로를 따라 이동하며, 때로는 전자방사와 이뮤니티 성능저하를 일으키는 큰 루프를 형성한다.
예를 들면, 도 2 에 도시된 바와 같이, 최대 고주파 전원전류가 이동하는 IC/LSI (3c), 두 번째로 큰 고주파 전원전류가 이동하는 IC/LSI (3d), 및 최소 고주파 전원전류가 이동하는 IC/LSI (3e) 를 포함하며, 모든 IC/LSI 는 전원선과 접지선에 병렬로 접속된다. 도시된 회로는 IC/LSI (3c) 에 인접하여 배치되며 최대 커패시턴스와 최소 임피던스 (Z) 를 갖는 감결합 커패시터 (4d), IC/LSI (3d) 에 인접하여 배치되며 두 번째로 큰 커패시턴스와 두 번째로 작은 임피던스 (Z) 를 갖는 감결합 커패시터 (4e), IC/LSI (3e) 에 인접하여 배치되며 최소 커패시턴스와 최대 임피던스 (Z) 를 갖는 감결합 커패시터 (4f)를 또한 포함한다. 이러한 IC/LSI 의 커패시턴스는 IC/LSI (3c 내지 3e) 로부터 이동하는 고주파 전원전류에 따라 결정된다. 이러한 회로는 다음과 같은 문제점을 갖는다.
IC/LSI (3e) 에 인접하여 배치된 감결합 커패시터 (4f) 는 다른 감결합 커패시터 (3c 및 3d) 보다 더 큰 임피던스를 가지며, 예를 들면, IC/LSI (3e) 로부터 유도된 모든 고주파 전원전류는 감결합 커패시터 (4f) 를 통해 접지선 (17) 으로 바이패스되지 않기 때문에, 고주파 전원전류의 일부는 큰 회로루프 영역을 만드는 IC/LSI (3c 또는 3d) 로 유입한다. 결국, 전자 노이즈가 증가하며, 따라서 이뮤니티가 감퇴한다.
IC/LSI (3e) 로부터 유도된 고주파 전원전류가 인접하여 배치된 감결합 커패시터 (4f) 를 통해 바이패스되지 않을 경우, 다른 커패시터로의 고주파 전원전류의 도입은 임피던스가 고주파 전원전류가 이동하는 회선에서 증가하게 한다. 결국, AC 전압에서의 변동이 증가하며, 이것은 IC/LSI 잔체의 안정적인 동작에 해로운 영향을 미친다.
즉, 이전에 설명된 바와 같이, 전자장치가 전자식 차폐를 위해 함유되는 박스가 통상적으로 사용되어 왔다. 또한, 메탈박스가 전자장치가 조절되는 개구부를 형성한다. 따라서, 전자 노이즈의 외부유출을 방지하는 것이 불가능하다.
1993 년 9 월 10 일에 공개된 일본국 특개평 제 5-235679 호는 회로기판 상의 한 개 이상의 접지패턴이 노이즈 제거필터로 사용될 접지패턴으로서 제조되는 인쇄배선기판을 제안한다. 접지패턴중 한 개는 노이즈 소오스에 가장 인접하여 위치한 회로소자의 접지부에 접속된다.
1992 년 10 월 26 일에 공개된 일본국 특개평 제 4-302498 호는 회로패턴상에 형성된 절연층과 접지패턴에 접속될 전기적인 도전층을 포함하여 신호회선으로부터 유도된 고주파 노이즈 방사가 발생하는 것을 방지하는 인쇄배선기판을 제안한다.
1992 년 1 월 8 일에 공개된 일본국 특개평 4-3489 호는 인쇄배선회로상에 전송선을 형성하는 방법을 제안한다. 이 방법은 기판의 표면중 한 개에 패턴을 형성하는 단계와, 패턴이 피복된 절연층을 형성하는 단계와, 절연층 상에 전기적인 도전층을 증착시켜 패턴, 절연층 및 전기적인 도전층으로 전송선을 한정시키는 단계와, 박막이 전송선에 영향을 미칠수 있는 기판의 다른 표면상에 증착된 동박을 제거하는 단계를 구비한다.
1992 년 4 월 13 일에 공개된 일본국 실개평 제 4043016 호는 박막 및 커패시터 배선필터의 형태로 상부 및 하부면상에 인쇄된 필름과 필름의 상부 및 하부면상에 증착된 자성체를 구비하여 폐쇄 자로를 갖는 코일을 만드는 인쇄필터를 제안한다.
1991 년 12 월 4 일에 공개된 일본국 특개평 제 3-273699 호는 스루홀과 복수의 패턴면을 갖는 인쇄배선기판으로서, 자성체층이 패턴면 사이에 끼워져 있는 것을 특징으로 하는 인쇄배선기판을 제안한다.
1991 년 9 월 11 일에 공개된 일본국 특개평 제 3-208391 호는 자성체와 도전재료의 층구조물로 구성되는 복합 인덕터와 유전체와 도전재료의 층구조물로 구성되는 복합 커패시터가 겹쳐져서 단일기판을 한정하는 하이브리드 집적회로 부품을 제안한다. 기판은 전기부품이 장착될 오목부로 형성된다.
1989 년 1 월 27 일에 공개된 일본국 특개소 제 64-25497 호는 절연기판상에 형성된 제 1 전기도전층, 제 1 전기도전층상에 형성된 자성체, 및 제 1 전기 도전층상에 형성되며 자성체층을 도포하는 제 2 전기 도전층을 포함하는 인덕턴스 소자를 제안한다.
1988 년 12 월 7 일에 공개된 일본국 특개소 63-300593 호는 소정의 투자율을 갖는 제 1 자성체 기판과, 전기도전 재료로 제조되며 제 1 자성체 기판상에서 인쇄되며, 말단에서 다른 회로에 접속될 내부전극을 갖는 코일패턴과, 코일패턴상에서 형성되며 코일패턴 및 제 1 자성체 기판과 서로 작용하는 제 2 자성체 기판을 구비하여 소정의 인덕턴스값을 갖는 인덕턴스 소자를 만드는 세라믹 복합기판을 제안한다.
1986 년 10 월 23 일에 공개된 일본국 실개소 제 61-173167 호는 도전패턴과 자성체층 형태를 이루는 도 8 의 층구조물로 구성되는 복수의 인덕턴스 소자를 포함하며, 인덕턴스 소자는 도 8 의 가로로 배열되며 자성체층은 도 8 의 교차점을 교차하여 도 8 의 가로로 연장하는 홈으로 형성되는 복합 인덕터 기판을 제안한다.
1986 년 3 월 11 일에 공개된 일본국 실개소 제 61-38970 호는 기판, 동박으로 제조되며 기판상에서 형성된 패턴, 패턴을 분리하기 위해 패턴을 피복하도록 도포된 제 1 레지스트, 자기 파우더를 함유하며 제 1 레지스트의 상부면상에 도포되는 수지 및 수지의 상부면에 도포된 제 2 레지스트를 포함하는 인쇄배선기판을 제안한다.
종래기술의 전술한 문제점에 있어서, 본 발명의 목적은 IC/LSI 의 동작에 의해 발생되며 감결합 커패시터로 유입하는 고주파 전원전류를 감소시킬수 있는 다층인쇄배선기판을 제공하는 것이다.
본 발명의 또다른 목적은 전류가 전원층으로 유입되며 방사 노이즈를 일으키는 IC/LSI 의 동작에 의해 발생된 고주파 전원전류를 제어할 수 있는 다층인쇄배선기판을 제공하는 것이다.
본 발명의 또다른 목적은 적재된 IC/LSI 를 안정적으로 동작시킬 수 있는 다층인쇄배선기판을 제공하는 것이다.
본 발명의 또다른 목적은 방사 노이즈를 현저하게 감소시킬수 있는 다층인쇄배선기판을 제공하는 것이다.
한 개 이상의 전원층, 한 개 이상의 접지층, 한 개 이상의 신호층 및 상기 층사이에 끼워진 절연체를 포함하며, 전원층이 임피던스를 부가시키기 위해 배선의 형태로 회로에 설치되는 것을 특징으로 하는 다층인쇄배선기판을 제공한다.
전원층사이에 끼워진 절연체는 자성체를 함유하는 것이 바람직하다.
전원층은 전원층과 접지층 사이에 끼워진 절연체가 있는 접지층사이에 끼워지는 것이 바람직하다.
자성체 함유 절연체 이외의 절연체는 유전특성만을 갖는 것이 바람직하다.
접지층은 배선과 스루홀이나 바이어 (via) 홀을 제외한 구멍이 없는 완전평면층인 것이 바람직하다. 이것은 신호선의 복귀경로가 최소가 되도록 하는데 유리하며, 즉 복귀전류의 루트를 최소가 되게 할 수 있다.
임피던스를 부가시키기 위한 회로는 다른 영역에서 발생된 인덕턴스보다 제한된 영역에서의 인덕턴스가 더 큰 선패턴으로 구성되는 것이 바람직하다. 또한, 임피던스 부가회로는 한 개 이상의 권선, 교차선 및 나선 패턴으로 구성되는 것이 바람직하다. 그러한 패턴은 선 길이가 더 길게하는데 유리하다.
전원층 사이에 끼워진 절연체는 센더스트 파우더, 페라이트를 침전시킨 NiZn 족 또는 페라이트 파우더와 수지의 혼합물로 제조되는 것이 바람직하다.
도 1 은 IC/LSI 에 근접하여 배치된 감결합 커패시터를 포함하는 종래회로의 개략도.
도 2 는 IC/LSI 에 근접하여 배치된 감결합 커패시터를 포함하는 종래 회로의 평면도.
도 3 은 본 발명의 실시예 1 에 따라 제조된 다층인쇄배선기판의 전원층의 평면도.
도 4 는 본 발명의 실시예 1 에 따라 제조된 다층인쇄배선기판의 단면도.
도 5 는 본 발명에 따라 제조된 다층인쇄배선기판상에 장착된 전원회로의 개략도.
도 6A, 6B, 6C 는 임피던스를 부가시키는 회로의 평면도.
도 7 은 본 발명의 기능을 설명하는 층구조물의 사시도.
도 8A 는 본 발명에서 사용될 자성체에서의 투자율과 주파수 사이의 관계를 나타내는 도면.
도 8B 는 본 발명에서 사용될 자성체에서의 자속밀도와 자계 사이의 관계를 나타내는 도면.
도 9 는 본 발명이 적용된 회로의 일예를 나타내는 평면도.
도 10A 는 본 발명이 적용되지 않은 물체의 방사자계에 대한 억제효과를 나타내는 그래프.
도 10B 는 본 발명이 적용된 물체의 방사자계에 대한 억제효과를 나타내는 그래프.
도 11A는 본 발명이 적용되지 않은 기판에서의 자계를 측정한 결과.
도 11B 는 본 발명이 적용된 기판에서의 자계를 측정한 결과.
* 도면의 주요부분에 대한 부호의 설명
1 : 주배선 2 : 분지배선
3 : IC/LSI 4, 4a : 감결합 커패시터
5 : 신호층 6 : 접지층
7 : 전원층 8, 9 : 절연체
10 : 분배 인덕턴스 11 : 권선
12 : 교차선 패턴 13 : 나선형 패턴
14 : 금속판 15 : 자기층
상기 언급된 바와 같이, 본 발명에 따른 다층인쇄배선기판은 전원층이 임피던스를 부가시키는 배선의 형태로 회로에 설치되는 것을 특징으로 한다. 예를 들면, 임피던스 부가회로는 도 6A 에 도시된 바와 같이 권선이나 곡선패턴 (11) 으로 형성될 수 있다. 권선패턴 (11) 은 두 점을 단순히 연결하는 직선패턴보다 길이가 더 긴 선을 갖는다. 선패턴의 인덕턴스는 선길이에 비례하기 때문에, 권선패턴 (11) 을 갖는 임피던스 부가회로는 직선패턴을 갖는 회로보다 인덕턴스가 더 클 수 있다. 결국, 다른 소자를 사용하지 않고 더 큰 인덕턴스를 가질수 있다.
선이 긴 인덕턴스가 설치될 필요가 있지만, 인쇄배선기판에 면적의 제한이 있을 경우, 도 6C 에 도시된 바와 같은 나선패턴 (13) 을 채택하는 것이 유리하다. 인덕턴스는 권선패턴 (11) 에서는 선길이에 비례하여 증가되지만, 나선패턴 (13) 은 나선의 감긴수의 제곱에 비례하는 인덕턴스를 제공한다.
나선패턴은 일단에서는 전원층에 직접 접속될 수 있으며 타단에서는 접지층과 표면층 중 한 개를 통해 전원층에 접속된다.
바꾸어 말하면, 나선패턴 (13) 을 설치하는 경우, 나선패턴 (13) 의 내부단 (18) 으로부터 시작하는 배선이 바이어홀을 통해 접지층으로 연장되며 가능한한 짧은 선길이로 선패턴을 형성하거나, 권선이 바이어홀을 통해 전기소자가 장착되며 표면층 상에 낮은 임피던스하에서 커패시터에 접속되는 표면층으로 연장되며, 전원층으로 후진 연장되어야 한다.
종래 완전평면 전원층과 임피던스 부가회로가 설치된 본 발명의 전원층을 비교하면, 임피던스 부가회로가 설치된 본 발명의 전원층은 설계자가 전류가 이동하는 경로를 동일하게 할 수 있으며, 고주파 전원전류의 소오스로서 각 IC/LSI 에 대한 최적 감결합 커패시터를 결정할 수 있는 것을 특징으로 한다.
임피던스 부가회로는 도 6B 에 도시된 바와 같이 교차하거나 횡단형 선패턴 (12) 의 형태일 수 있다. 또한, 교차선 패턴 (12) 은 권선패턴 (11) 및/또는 나선패턴 (13) 의 조합으로 사용될 수 있다. 교차선 패턴 (12) 은 권선패턴 (11) 이 단순화된 것이다. 선패턴 형태는 도 6A 내지 도 6C 에 도시된 것으로 제한되지 않는다.
여기에서, 도 7 에 도시된 바와 같이, 금속판 (14) 과 금속판 (14) 상에 형성된 평면 자기층 (15) 을 구비하는 층구조물을 생각한다. A-A' 사이의 층구조물의 단위 면적당 임피던스 Z 는 다음 방정식에 따라 계산된다.
Z = Psd + jωμ0(μa- 1)d
"Psd" 는 표피효과에 의해 생기는 임피던스를 나타내며, "jωμ0(μa-1)d" 는 자기층 (15) 에 의해 생기는 임피던스를 나타내며, "μ0" 는 진공중에서의 투자율을 나타내며, "μa" 는 자기층 (15) 의 상대적인 투자율을 나타내며, "d" 는 자기층 (15) 의 두께를 나타낸다.
즉, 임피던스 부가회로가 형성된 전원층이 도 7 의 금속판 (14) 에 해당한다고 가정하면, 자기층 (15) 에 해당하는 자성체를 함유하는 자기재료의 사이에 전원층을 끼워넣은 절연체를 만들어 전원층의 임피던스 (Z) 를 증가시키는 것이 가능하다. 결국, 전원층의 회선 임피던스를 증가시키며 자기층 (15) 에 의해 전원층의 배선 인덕턴스를 증가시킬수 있다.
이하에서 임피던스 부가회로에 의해 전원층이 인덕턴스가 분배된 배선을 설치하는 이유를 설명한다. 도 9 에 도시된 바와 같이, 최대 고주파 전원전류가 이동하는 IC/LSI (3c) 와, 두 번째로 큰 고주파 전원전류가 이동하는 IC/LSI (3d) 와, 최소 고주파 전원전류가 이동하는 IC/LSI (3e) 를 구비하며, IC/LSI 는 전원선 (16) 과 접지선 (17) 에 병렬로 접속되는 회로를 가정한다. 도시된 회로는 또한, IC/LSI (3c) 에 인접하여 배치되며, 최대 커패시턴스와 최소 임피던스 (Z) 를 갖는 감결합 커패시터 (3d) 와, IC/LSI (3d) 에 인접하여 배치되며 두 번째로 큰 커패시턴스와 두 번째로 작은 임피던스 (Z) 를 갖는 감결합 커패시터 (4e) 와, IC/LSI (3e) 에 인접하여 배치되며 최소 커패시턴스와 최대 임피던스 (Z) 를 갖는 감결합 커패시터 (4f) 를 포함한다. 이들 IC/LSI 의 커패시턴스는 IC/LSI (3c 내지 3e) 로부터 이동하는 고주파 전원전류에 따라 결정된다. 도 9 에 도시된 회로는 인덕턴스 (10a, 10b, 10c) 가 IC/LSI (3c 내지 3e) 와 전원 (18) 사이에 배치되는 점에서 도 2 에 도시된 회로와 구별된다.
인덕턴스 (10a 내지 10c) 가 도 9 에 도시된 방식으로 배치되지 않을 경우, 감결합 커패시터 (4d 내지 4f) 는 다른 임피던스를 가지며, 예를 들면, IC/LSI (3e) 에 인접하여 배치된 감결합 커패시터 (4f) 는 최대 임피던스를 갖기 때문에, IC/LSI (3e) 로부터 유도된 모든 고주파 전원전류는 감결합 커패시터 (4f) 를 통해 접지선 (17) 을 바이패스하지 않으며, 따라서 고주파 전원전류의 일부는 IC/LSI (3c 및/또는 3d) 로 유입할 수 있다. 즉, 감결합 커패시터 (4d 내지 4f) 만이 고주파수에 대해 서로로부터 IC/LSI (3c 내지 3e) 를 고립시킬수 없다.
반면에, 도 9 에 도시된 바와 같이, 전원층 (16) 에 인덕턴스 (10a, 10b, 10c) 를 설치함으로써, IC/LSI (3c 내지 3e) 로부터 유도된 고주파 전원전류가 인접하여 배치된 감결합 커패시터 (4d 내지 4f) 를 통해 바이패스되어 전류루프를 작게 만들어 고주파 전원전류가 다른 IC/LSI 로 유입하는 것을 차단할 수 있다. 결국, IC/LSI (3c 내지 3e) 는 고주파수에 대해 서로 고립될 수 있다.
전원층이 억제된 DC 전압강하로 인쇄배선기판에 전체적으로 DC 전류를 분배하기 위한 주배선과 고주파수 임피던스를 강화시켜 고주파수에 대해 다층인쇄배선기판상에 장착되며 서로 독립적으로 동작하는 회로를 고립시키는 분지배선을 포함하는 것이 바람직하다.
다층인쇄배선기판은 각 분지배선과 각 회로사이의 접합점에 접속되었으며, 회로의 고주파 전원전류에 적합한 제 1 커패시터와, 제 1 커패시터의 동작을 보조하는 주배선과 분지배선 사이의 접합점에 접속된 제 2 커패시터를 포함하는 것이 바람직하다.
분지배선은 임피던스를 부가하는 회로에 해당한다. 제 1 및 제 2 커패시터는 감결합 커패시터 일 수 있다.
자성체 함유 절연체는 소정 주파수 대역에서는 감소하지 않는 실수부와 소정 주파수 대역에서는 균일한 특성을 갖는 허수부를 갖는 투자율을 갖는 것이 바람직하다. 즉, 도 8A 에 도시된 바와 같이, 자성체를 함유하는 절연체의 투자율 (μ) 의 실수부 (μ1) 는 소정 주파수보다 큰 주파수에서 조금 감소되는 경향이 있으며, 투자율 (μ) 의 허수부 (μ2) 는 소정주파수 보다 큰 주파수에서 조금 증가되는 경향이 있다. 여기에서, 소정 주파수는 도 8A 에 도시된 바와 같이 수백 MHz 로 선택될 수 있다.
자성체 함유 절연체를 사용하는 이유는 임피던스 부가회로에 의해 충분히 분배된 인덕턴스를 얻을수 없을 경우, 상기 자성체 함유 절연체의 사용이 투자율 (μ) 의 실수부 (μ1) 에 비례하여 분배 인덕턴스를 증가시킨다는 장점을 제공하기 때문이다. 자성체 함유 절연체의 투자율 (μ) 의 실수부 (μ1) 는 수백 MHz 이상의 주파수에서 작은 강하경향을 가져서 IC/LSI 및/또는 다른 능동소자로 이루어지며 서로 독립적인 회로 사이에서 고주파수에 대해 IC/LSI 로부터 전원배선으로 유입하는 고주파 전원전류를 고립시킬 필요가 있다.
반면에, 자성체 함유 절연체의 투자율 (μ) 의 허수부 (μ2) 는 레지스터로서 작용하며 고주파수에서 인덕턴스를 보상하는 기능에 대해 역으로 임피던스를 감소시키는 기능을 갖는다. 즉, 투자율 (μ) 의 허수부 (μ2) 는 수백 MHz 이상의 주파수에서 증가하는 경향을 가져야 한다.
절연체에 함유된 자성체는 포화되지 않지만, 다층인쇄배선기판상에 적재되며 서로 독립적으로 동작하는 회로를 통해 이동하는 DC 전류로 여기되는 히스테리시스 특성을 갖는 것이 바람직하다. 다시 말하면, 절연체는 상대적으로 큰 포화자속밀도 (Bs) 와 상대적으로 작은 잔류자속밀도 (Br) 를 가지며 또한 다층인쇄배선기판상에 적재된 독립회로가 소정 암페어의 전류, 예를 들면 수 암페어의 전류로 여기될 수 있는 특성을 갖는 자성체를 함유하는 것이 바람직할 수 있다. 즉, 도 8B 에 도시된 바와 같이 B-H 곡선이라 불리는 자화곡선의 히스테리시스 특성이 포화되지 않지만, 소정 암페어의 전류, 예를 들면 수 암페어의 전류로 여기될 수 있다. 도 8 에서, 세로측 B 는 자속밀도를 나타내며, 가로측 H 는 전류에 비례하는 자계를 나타낸다.
고주파 전원전류가 임피던스 부가회로를 통해 이동함에 따라, 높은 암페어의 전류가 IC/LSI 의 스위칭 동작시에 발생될 수 있는 통과전류 처럼 순간적으로 이동할 수 있다. 이 경우에, 자성체 함유 절연체가 여기될 수 있다.
본 발명은 이하와 같은 다양한 장점을 제공한다.
본 발명에 따라, 다른 소자를 사용하지 않고 전원층을 임피던스 부가회로에 설치함으로써 상대적으로 큰 인덕턴스가 설치될 수 있다. 즉, IC/LSI 의 동작에 의해 발생되며 폭 영역에 장착된 감결합 커패시터로 유입될 고주파 전원전류를 감소시킬수 있다.
또한, 본 발명에 따라, 설계자가 전류가 전원층으로 이동하는 경로를 동일화시킬수 있으며, 고주파 전원전류의 소오스로서 각 IC/LSI 에 대한 최적 감결합 커패시터를 결정할 수 있다.
자성체 함유 절연체 사이에 전원층을 끼워넣은 절연체를 만들어서, 전원층의 임피던스를 더 크게 만들어 상기 효과를 더크게 만들 수 있으며, 또한 각 IC/LSI 에 대한 감결합 커패시터의 최적 커패시턴스를 결정하여 IC/LSI 의 전원단자에서의 AC 전압변동을 감소시킬수 있다. 결국, 각 IC/LSI 가 안정적으로 동작할 수 있다.
본 발명에 따라, 전원층을 임피던스 부가회로에 설치함으로써 감결합 커패시터의 필터링 효과를 강화시킬수 있다. 즉, 방사노이즈의 발생을 억제시킬수 있다. 또한, 임피던스 부가회로는 사이에 전원층을 끼운 자성체 함유 절연체와 서로 작용하여 다층인쇄배선회로로부터 유도된 전자방사를 현저하게 억제시킬수 있다.
본 발명의 상기한 것 및 또다른 장점과 유리한 특징은 전체에 걸쳐 동일한 도면부호가 동일하거나 유사한 부분을 표시하는 도면을 참조한 이하의 기재로부터 명백해진다.
도 4 에 도시된 바와 같이, 본 발명의 실시예 1 에 따라 제조된 다층인쇄배선기판은 그 사이에 끼워진 절연체 (8, 9) 가 증착된 전체 8 개층의 신호층 (5), 접지층 (6), 및 전원층 (7) 을 포함하는 8 층 인쇄배선기판으로 구성된다.
특히, 윗면으로부터 바닥까지 순서대로 신호층 (5), 접지층 (6), 신호층 (5), 신호층 (5), 접지층 (6), 전원층 (7), 접지층 (6) 및 신호층 (5) 이 배치된다. 신호층들 (5) 사이와 신호층 (5) 과 접지층 (6) 사이는 유전특성만을 갖는 절연체 (8) 가 끼워지며, 반면에 그 사이에 전원층 (7) 이 끼워진 절연체는 자성체를 함유하는 절연체 (9) 이다. 예를 들면, 절연체 (9) 는 자성체로서 센더스트 파우더, 페라이트를 침전시킨 NiZn 족 또는 페라이트 파우더와 수지의 혼합물을 함유한다.
도 3 에 도시된 바와 같이, 전원층 (7) 은 주배선 (1) 과 복수개의 분지배선 (2) 이 설치된다. 주배선 (1) 은 동박으로 형성되며 억제된 DC 전압강하로 DC 전류를 전체 인쇄배선기판에 분배할 목적으로 제조된다. 분지배선 (2) 은 고주파수 임피던스를 강화시켜 고주파수로 회로 (3) 를 고립시킬 목적으로 제조된다. 회로 (3) 는 다층인쇄배선기판 상에 적재되며 서로 독립적으로 동작한다. 임피던스 부가회로가 구성되는 분지배선 (2) 은 도 6A 에 도시된 권선패턴 (11) 과 도 6B 에 도시된 교차선형태 (12) 의 결합을 포함한다.
제 1 커패시터로서의 제 1 감결합 커패시터 (4) 가 저임피던스 하에서 각 분지배선 (2) 과 각 독립회로 (3) 사이의 접합지점에 접속된다. 제 1 감결합 커패시터 (4) 는 관련회로 (3) 의 고주파전원전류 특성에 적합하다. 유사하게, 제 2 커패시터로서의 제 2 감결합 커패시터 (4a) 가 주배선 (1) 과 각 분지배선 (2) 사이의 접합지점에 접속된다. 제 2 감결합 커패시터 (4a) 는 제 1 감결합 커패시터 (4) 의 동작을 보조하는 기능을 갖는다.
서로 독립하다고 고려되는 회로 (3) 는 IC 및/또는 능동소자로 구성된다. 도 3 에서, 회로 (3) 와 감결합 커패시터 (4, 4a) 는 전원층 (7) 상이 아닌 표면층 상에 적재되며, 바이어홀 (도시되지 않음) 을 통해 전원층 (7) 에 전기적으로 접속된다.
배선형태로 임피던스 부가회로가 형성된 전원층 (7) 사이에 끼워진 자성체 함유 절연체 (9) 의 사용은 종래 완전평면 전원층에 비하여 전원층 (7) 의 회선 임피던스를 증가시킬수 있다. 또한 자성체를 함유한 절연체 (9) 의 사용은 전원층 (7) 의 회선 임피던스를 강화시킨다.
여기에서, 도 5 에 도시된 바와 같은 전원회로를 생각한다. 회로는 전원층 (7) 을 구성하는 전원선과 접지층 (6) 을 구성하는 접지선 사이에 각각 접속된 IC/LSI (3a, 3b) 와, 전원선 (7) 과 접지선 (6) 사이에서 IC/LSI (3a, 3b) 와 각각 병렬로 접속된 감결합 커패시터 (4a, 4b) 와 감결합 커패시터 (4a, 4b) 와 IC/LSI (3a, 3b) 에 직렬로 접속되며 접지되는 감결합 커패시터 (4c) 를 포함한다. 상기 언급된 다층인쇄배선기판 상에 도 5 에 도시된 회로를 설치하여 전원층 (7) 상에 형성된 임피던스 부가회로의 배선을 통해 분배 인덕턴스 (10) 를 가질수 있다.
분배 인덕턴스 (10) 는 감결합 커패시터 (4a, 4b, 4c) 와 서로 작용하여 필터를 구성하여 IC/LSI 의 동작에 수반되며 전원선으로 유입하는 고주파전원전류를 억제한다. 분배 인덕턴스 (10) 의 인덕턴스값이 전원층 (7) 상에 형성된 임피던스 부가회로의 구조에 따라서 제어될 수 있으므로, 상기 필터의 소정의 상수를 결정할 수 있다.
즉, 감결합 커패시터 (4a, 4b) 를 스위칭 동작을 실행하는 IC/LSI (3a, 3b) 와 병렬로 배치하여, IC/LSI 의 동작에 의해 발생되며 전원선으로 유입하는 고주파전원전류를 종래 인쇄배선기판에 비해 현저하게 감소시킬수 있다. 결과적으로, 다층인쇄배선기판으로부터 나오는 전자방사를 충분히 억제할 수 있다. 따라서, 종래 메탈박스로부터 외부로 누출된 전자방사를 억제할 수도 있으며, 아마도 메탈박스를 더 이상 사용하지 않아도 될 것이다.
본 발명은 상기 언급된 실시예로 한정되는 것은 아니다. 예를 들면, 임피던스 부가회로는 도 6A 내지 도 6C 에 도시된 것과 다른 형태로 제조될 수 있다. 다층인쇄배선기판에 있는 층수와 각 층의 구조는 도 4 에 도시된 것으로 한정되지 않는다.
도 10A 및 도 10B 는 전자장치, 특히 엔지니어링 워크스테이션 (EWS) 으로부터 나오는 방사자계의 측정결과를 도시한다. 도 10A 는 완전평면 전원층을 갖는 인쇄배선기판에 대한 결과를 도시하며, 도 10B 는 본 발명에 따라 임피던스 부가회로가 설치된 전원층을 갖는 인쇄배선기판에 대한 결과를 도시한다.
도 10A 의 결과와 도 10B 의 결과를 비교하면, 다층 클록주파수 (40MHz) 에서의 스펙트럼 (320 MHz, 360 MHz, 480 MHz, 800 MHz, 920 MHz) 이 현저하게 약화되어 전자방사가 확실하게 감소된다는 것을 알 수 있다.
도 11A 및 도 11B 는 완전평면전원층을 갖는 원기판과 본 발명에 따라 배선된 전원층을 갖는 기판 (EWS) 상의 탐침을 측정한 근접자계를 스캐닝하여 얻어진 근접자계 프로파일의 측정결과를 도시한다. 도 11A 는 원기판에 대한 결과를 도시하며, 반면에 도 11B 는 임피던스 부가회로가 적용된 전원층을 갖는 기판에 대한 결과를 도시한다. 측정은 클록주파수 (40 MHz) 파의 두배에 해당하는 80 MHz 의 주파수에서 실행된다. 도 11A 와 도 11B 에서, 짙은색 영역은 높은 자계강도를 갖는 영역을 나타내며, 얕은색 영역은 더 작은 자계강도를 갖는영역을 나타낸다. 도 11A 와 도 11B 에서, 좌측과 하부의 짙은색 부분에서 노이즈 소오스로서 CPU 와 큰 LSI 가 배치된다.
도 11A 와 도 11B 에 도시된 근접자계 프로파일을 비교하여, 도 11B 의 근접자계 프로파일이 CPU 와 큰 LSI 가 배치된 좌측과 하부에서 더 큰 자계강도를 가지며, 우측과 상부에서는 더 작은 자계강도를 갖는다 (즉, 주변으로의 확산이 감소된다) 는 것을 알 수 있었다.
이것은 노이즈 소오스로서 작용하는 CPU 및/또는 큰 LSI 로부터 유도된 고주파 전원전류가 CPU 또는 LSI 와 병렬로 배치된 감결합 커패시터를 통해 접지선을 효과적으로 바이패스하며, 다른 LSI/IC 로 유입하는 전류가 감소된다는 것을 의미한다. 즉, 배선을 통해 LSI/IC 를 서로 분리시켜 생기는 감결합 효과가 강화된다.

Claims (13)

  1. 한 개 이상의 전원층 (7), 한 개 이상의 접지층 (6), 한 개 이상의 신호층 (5), 및 상기 층 (5, 6, 7) 사이에 끼워진 절연체 (8, 9) 를 구비하는 다층인쇄배선기판에 있어서, 상기 전원층 (7) 은 임피던스를 부가시키기 위해 배선형태로 회로 (11, 12, 13) 가 설치되는 것을 특징으로 하는 다층인쇄배선기판.
  2. 제 1 항에 있어서, 상기 전원층 (7) 은 억제된 DC 전압강하로 상기 인쇄배선기판에 전체적으로 DC 전류를 분배하는 주배선 (1) 과, 고주파 임피던스를 강화시켜 다층인쇄배선기판상에 적재되며 서로 독립적으로 동작하는 회로 (3) 를 고주파수에 대해 분리하는 분지배선 (2) 을 포함하는 것을 특징으로 하는 다층인쇄배선기판.
  3. 제 2 항에 있어서, 각 분지배선 (2) 과 각 회로 (3) 사이의 접합점에 접속되며, 관련회로 (3) 의 고주파 전원전류 특성에 적합한 제 1 커패시터 (4) 와, 상기 제 1 커패시터 (4) 의 동작을 보조하기 위해 주배선과 분지배선 (1, 2) 사이의 접합점에 접속된 제 2 커패시터 (4a) 를 또한 구비하는 것을 특징으로 하는 다층인쇄배선기판.
  4. 제 1 내지 제 3 항 중 어느 한 항에 있어서, 사이에 상기 전원층 (7) 을 끼운 절연체 (9) 는 자성체를 함유하는 것을 특징으로 하는 다층인쇄배선기판.
  5. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서, 상기 전원층 (7) 은 전원층 (7) 과 접지층 (6) 사이에 끼워진 절연체 (9) 가 있는 접지층 (6) 사이에 끼워지는 것을 특징으로 하는 다층인쇄배선기판.
  6. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서, 상기 자성체 함유 절연체 (9) 이외의 상기 절연체 (8) 는 유전특성만을 갖는 절연체인 것을 특징으로 하는 다층인쇄배선기판.
  7. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서, 상기 접지층 (6) 은 배선 및 스루홀과 바이어홀을 제외한 구멍을 갖지않는 완전평면층인 것을 특징으로 하는 다층인쇄배선기판.
  8. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서, 임피던스 부가회로 (11, 12, 13) 는 다른 영역에서 발생된 인덕턴스 보다 제한된 영역에서 더 큰 인덕턴스를 제공하는 회선형태로 이루어지는 것을 특징으로 하는 다층인쇄배선기판.
  9. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서, 임피던스 부가회로는 권선 (11), 교차선 (12) 및 나선패턴 (13) 중 하나 이상으로 이루어지는 것을 특징으로 하는 다층인쇄배선기판.
  10. 제 9 항에 있어서, 상기 나선패턴 (13) 은 일단에서는 전원층 (7) 과 직접 접속되며 타단에서는 접지층 (6) 과 표면층중 한 개를 통해 전원층 (7) 에 접속되는 것을 특징으로 하는 다층인쇄배선기판.
  11. 제 4 항에 있어서, 상기 자성체 함유 절연체 (9) 는 소정 주파수 대역에서는 감소되지 않는 실수부와 소정 주파수 대역에서는 균일한 특성을 갖는 허수부 둘다를 갖는 투자율을 갖는 것을 특징으로 하는 다층인쇄배선기판.
  12. 제 11 항에 있어서, 상기 실수부는 소정 주파수보다 큰 주파수에서 조금 감소되는 경향이 있으며 상기 허수부는 소정 주파수보다 큰 주파수에서 조금 증가되는 경향이 있는 것을 특징으로 하는 다층인쇄배선기판.
  13. 제 4 항에 있어서, 상기 절연체 (9) 는 포화되지 않지만 다층인쇄배선기판 상에 장착되며 서로 독립적으로 동작하는 회로 (3) 를 통해서 흐르는 DC 전류로 여기되는 히스테리시스 특성을 갖는 자성체를 함유하는 것을 특징으로 하는 다층인쇄배선기판.
KR1019960039897A 1995-09-14 1996-09-13 다층인쇄배선기판 KR100203033B1 (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP95-236488 1995-09-14
JP23648895 1995-09-14
JP96-137904 1996-05-31
JP8137904A JP2734447B2 (ja) 1995-09-14 1996-05-31 多層プリント基板

Publications (2)

Publication Number Publication Date
KR970077608A KR970077608A (ko) 1997-12-12
KR100203033B1 true KR100203033B1 (ko) 1999-07-01

Family

ID=26471068

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019960039897A KR100203033B1 (ko) 1995-09-14 1996-09-13 다층인쇄배선기판

Country Status (5)

Country Link
US (1) US6075211A (ko)
EP (1) EP0763967A3 (ko)
JP (1) JP2734447B2 (ko)
KR (1) KR100203033B1 (ko)
CN (1) CN1149905C (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100842643B1 (ko) * 2002-05-10 2008-06-30 삼성전자주식회사 인쇄회로 기판에서 캐패시터들을 형성하는 장치 및 방법

Families Citing this family (81)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3055488B2 (ja) * 1997-03-03 2000-06-26 日本電気株式会社 多層プリント基板及びその製造方法
US6018448A (en) 1997-04-08 2000-01-25 X2Y Attenuators, L.L.C. Paired multi-layered dielectric independent passive component architecture resulting in differential and common mode filtering with surge protection in one integrated package
US9054094B2 (en) 1997-04-08 2015-06-09 X2Y Attenuators, Llc Energy conditioning circuit arrangement for integrated circuit
US6894884B2 (en) 1997-04-08 2005-05-17 Xzy Attenuators, Llc Offset pathway arrangements for energy conditioning
US7106570B2 (en) 1997-04-08 2006-09-12 Xzy Altenuators, Llc Pathway arrangement
US7274549B2 (en) 2000-12-15 2007-09-25 X2Y Attenuators, Llc Energy pathway arrangements for energy conditioning
US6606011B2 (en) 1998-04-07 2003-08-12 X2Y Attenuators, Llc Energy conditioning circuit assembly
US6603646B2 (en) 1997-04-08 2003-08-05 X2Y Attenuators, Llc Multi-functional energy conditioner
US7336467B2 (en) 2000-10-17 2008-02-26 X2Y Attenuators, Llc Energy pathway arrangement
US7301748B2 (en) 1997-04-08 2007-11-27 Anthony Anthony A Universal energy conditioning interposer with circuit architecture
US7042703B2 (en) 2000-03-22 2006-05-09 X2Y Attenuators, Llc Energy conditioning structure
US20030161086A1 (en) 2000-07-18 2003-08-28 X2Y Attenuators, Llc Paired multi-layered dielectric independent passive component architecture resulting in differential and common mode filtering with surge protection in one integrated package
US7110235B2 (en) 1997-04-08 2006-09-19 Xzy Altenuators, Llc Arrangement for energy conditioning
US6650525B2 (en) 1997-04-08 2003-11-18 X2Y Attenuators, Llc Component carrier
US7321485B2 (en) 1997-04-08 2008-01-22 X2Y Attenuators, Llc Arrangement for energy conditioning
US20020079116A1 (en) 2000-10-17 2002-06-27 X2Y Attenuators, Llc Amalgam of shielding and shielded energy pathways and other elements for single or multiple circuitries with common reference node
US7336468B2 (en) 1997-04-08 2008-02-26 X2Y Attenuators, Llc Arrangement for energy conditioning
US7110227B2 (en) 1997-04-08 2006-09-19 X2Y Attenuators, Llc Universial energy conditioning interposer with circuit architecture
JPH1140915A (ja) * 1997-05-22 1999-02-12 Nec Corp プリント配線板
JP3782577B2 (ja) * 1998-04-15 2006-06-07 キヤノン株式会社 多層プリント配線板及び該配線板を備えた電子機器
US7427816B2 (en) 1998-04-07 2008-09-23 X2Y Attenuators, Llc Component carrier
EP1070389B1 (en) 1998-04-07 2007-12-05 X2Y Attenuators, L.L.C. Component carrier
JP2970660B1 (ja) * 1998-06-30 1999-11-02 日本電気株式会社 プリント基板
JP3214472B2 (ja) * 1998-12-04 2001-10-02 日本電気株式会社 多層プリント回路基板
JP3267274B2 (ja) 1999-08-13 2002-03-18 日本電気株式会社 多層プリント基板
JP3232562B2 (ja) 1999-10-22 2001-11-26 日本電気株式会社 電磁干渉抑制部品および電磁干渉抑制回路
JP2001125943A (ja) * 1999-10-28 2001-05-11 Nec Corp 電源デカップリング回路の設計方法および設計支援システム
US6441313B1 (en) * 1999-11-23 2002-08-27 Sun Microsystems, Inc. Printed circuit board employing lossy power distribution network to reduce power plane resonances
JP2001167139A (ja) 1999-12-06 2001-06-22 Nec Corp 電源デカップリング設計方法及び設計支援システム
KR100336455B1 (ko) * 2000-03-29 2002-05-11 문규 이중층 파워라인 구조를 갖는 뮤추얼 인덕터를 이용한파워라인 동시 동작 노이즈 최소화장치
US7113383B2 (en) 2000-04-28 2006-09-26 X2Y Attenuators, Llc Predetermined symmetrically balanced amalgam with complementary paired portions comprising shielding electrodes and shielded electrodes and other predetermined element portions for symmetrically balanced and complementary energy portion conditioning
AU2001271381A1 (en) * 2000-06-26 2002-01-08 Robinson Nugent, Inc. Vialess printed circuit board
JP4599678B2 (ja) * 2000-07-19 2010-12-15 日本電気株式会社 多層プリント回路基板
DE10035584A1 (de) * 2000-07-21 2002-01-31 Philips Corp Intellectual Pty Mobilfunkgerät
IL154413A0 (en) 2000-08-15 2003-09-17 X2Y Attenuators Llc An electrode arrangement for circuit energy conditioning
US7193831B2 (en) 2000-10-17 2007-03-20 X2Y Attenuators, Llc Energy pathway arrangement
JP3877132B2 (ja) * 2000-11-20 2007-02-07 富士通株式会社 多層配線基板及び半導体装置
JP2002164713A (ja) * 2000-11-28 2002-06-07 Tdk Corp 被覆シート、該シートを用いたトリプレート線路、該シートを用いたコンピュータ用信号バス及び該シートを用いた電子回路被覆構造
JP2002259478A (ja) 2001-02-28 2002-09-13 Nec Corp 統合デジタル回路設計システム及び設計方法
JP3586435B2 (ja) * 2001-03-30 2004-11-10 ユーディナデバイス株式会社 高周波半導体装置
JP2002335107A (ja) 2001-05-08 2002-11-22 Nec Corp 伝送線路型コンポーネント
US6937480B2 (en) 2001-05-14 2005-08-30 Fuji Xerox Co., Ltd. Printed wiring board
US6933800B2 (en) * 2001-08-16 2005-08-23 Dell Products L.P. Printed circuit suppression of high-frequency spurious signals
US6995322B2 (en) 2003-01-30 2006-02-07 Endicott Interconnect Technologies, Inc. High speed circuitized substrate with reduced thru-hole stub, method for fabrication and information handling system utilizing same
US7180718B2 (en) 2003-01-31 2007-02-20 X2Y Attenuators, Llc Shielded energy conditioner
WO2004082065A1 (ja) * 2003-03-12 2004-09-23 Nec Corporation 電源分配回路
US20040197284A1 (en) * 2003-04-04 2004-10-07 Frederic Auguste Cosmetic composition comprising a volatile fatty phase
US7440252B2 (en) 2003-05-29 2008-10-21 X2Y Attenuators, Llc Connector related structures including an energy conditioner
KR20060036103A (ko) 2003-07-21 2006-04-27 엑스2와이 어테뉴에이터스, 엘.엘.씨 필터 어셈블리
EP1654923A1 (en) * 2003-07-30 2006-05-10 Tsutomu Nagoya Flowerpot having automatic water feed function
JP2007515794A (ja) 2003-12-22 2007-06-14 エックストゥーワイ アテニュエイターズ，エルエルシー 内部で遮蔽されたエネルギー調節器
US7353421B1 (en) * 2004-04-08 2008-04-01 Sun Microsystems, Inc. Method and apparatus for determining and allocating clock frequencies for plurality of processing units on system start-up or resetting of the system
JP4273098B2 (ja) 2004-09-07 2009-06-03 キヤノン株式会社 多層プリント回路板
JP4717598B2 (ja) 2004-12-16 2011-07-06 キヤノン株式会社 レーザー回路基板
WO2006093831A2 (en) 2005-03-01 2006-09-08 X2Y Attenuators, Llc Energy conditioner with tied through electrodes
JP2008535207A (ja) 2005-03-01 2008-08-28 エックストゥーワイ アテニュエイターズ，エルエルシー 共平面導体を有する調整器
WO2006099297A2 (en) 2005-03-14 2006-09-21 X2Y Attenuators, Llc Conditioner with coplanar conductors
US7900066B2 (en) 2005-04-13 2011-03-01 Renesas Electronics Corporation Electronic device
JP4047351B2 (ja) 2005-12-12 2008-02-13 キヤノン株式会社 多層プリント回路板
JP2007234851A (ja) * 2006-03-01 2007-09-13 Daikin Ind Ltd 基板及び装置
US8026777B2 (en) 2006-03-07 2011-09-27 X2Y Attenuators, Llc Energy conditioner structures
KR101228925B1 (ko) * 2006-06-02 2013-02-01 엘지이노텍 주식회사 서지 전압 방지용 인쇄회로기판
JP5196868B2 (ja) 2006-06-16 2013-05-15 キヤノン株式会社 プリント回路板
US7329958B1 (en) 2006-09-28 2008-02-12 Integrated Device Technology, Inc. Method and apparatus with power and ground strips for connecting to decoupling capacitors
DE102007055291A1 (de) * 2006-11-22 2008-06-26 Nec Tokin Corp., Sendai Mehrschichtige gedruckte Leiterplatte
CN101534601B (zh) * 2008-03-10 2010-09-22 英业达股份有限公司 用于印刷电路板的走线载体
JP5031696B2 (ja) * 2008-08-22 2012-09-19 シャープ株式会社 半導体装置
US8572840B2 (en) 2010-09-30 2013-11-05 International Business Machines Corporation Method of attaching an electronic module power supply
KR101179399B1 (ko) * 2010-10-04 2012-09-04 삼성전기주식회사 크로스토크를 저감하기 위한 인쇄회로기판
JP5893484B2 (ja) * 2012-04-09 2016-03-23 キヤノン株式会社 プリント回路板及びプリント配線板
JP6108887B2 (ja) * 2013-03-13 2017-04-05 キヤノン株式会社 半導体パッケージ及びプリント回路板
DE102014014776A1 (de) * 2014-10-04 2016-04-07 Paragon Ag Ablage zur Lagerung von aufladbaren Endgeräten mit einer Schaltungsträgeranordnung
JP6389132B2 (ja) * 2015-03-04 2018-09-12 本田技研工業株式会社 電子装置
EP3102010A1 (en) * 2015-06-02 2016-12-07 Tyco Electronics Svenska Holdings AB Power delivery network for a plurality of transceivers implemented on an integrated circuit
CN108696801B (zh) * 2017-04-05 2020-09-22 鹏鼎控股(深圳)股份有限公司 电路板及其制造方法，以及包含所述电路板的扬声器
US10798818B2 (en) * 2017-04-13 2020-10-06 Astec International Limited Power supplies including shielded multilayer power transmission boards
JP2020054661A (ja) * 2018-10-03 2020-04-09 株式会社サンセイアールアンドディ 遊技機
CN110087391B (zh) * 2019-04-02 2022-05-06 成都兴仁科技有限公司 一种ltcc本振源模块及其制备方法
KR20210075667A (ko) * 2019-12-13 2021-06-23 삼성전기주식회사 노이즈 제거부를 갖는 회로 기판
CN117917190A (zh) 2021-09-09 2024-04-19 三星电子株式会社 用于降低电源噪声的印刷电路板及包括其的电子装置
CN116705756B (zh) * 2023-08-03 2023-12-12 之江实验室 一种晶圆集成系统基板及直流压降优化方法

Family Cites Families (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6138970A (ja) * 1984-07-31 1986-02-25 Fuji Photo Optical Co Ltd 経内視鏡用ホログラム作成装置
JPS6156493A (ja) * 1984-08-28 1986-03-22 日本電気株式会社 多層回路基板の電源配線構造
JPS61173167A (ja) * 1985-01-28 1986-08-04 Matsushita Electric Ind Co Ltd チツプ抵抗器の抵抗値測定方法
JPS6369295A (ja) * 1986-09-10 1988-03-29 日本電信電話株式会社 配線基板
US5136471A (en) * 1987-02-26 1992-08-04 Nec Corporation Laminate wiring board
JPS63300593A (ja) * 1987-05-29 1988-12-07 Nec Corp セラミック複合基板
JPS6425497A (en) * 1987-07-21 1989-01-27 Matsushita Electric Ind Co Ltd Inductance element
JP2760829B2 (ja) * 1989-01-13 1998-06-04 株式会社日立製作所 電子基板
US5039964A (en) * 1989-02-16 1991-08-13 Takeshi Ikeda Inductance and capacitance noise filter
DE3908902A1 (de) * 1989-03-15 1990-09-20 Siemens Ag Vorrichtung zur unterdrueckung von leitungsgefuehrten stoersignalen bei einem elektronik-modul
JP2980629B2 (ja) * 1990-01-10 1999-11-22 ティーディーケイ株式会社 混成集積回路部品の構造
JP2741090B2 (ja) * 1990-03-23 1998-04-15 キヤノン株式会社 プリント基板
JPH043489A (ja) * 1990-04-20 1992-01-08 Hitachi Denshi Techno Syst Kk プリント基板における伝送線路の形成方法
JPH0831705B2 (ja) * 1990-08-02 1996-03-27 インターナショナル・ビジネス・マシーンズ・コーポレイション Ｅｍｉ抑制回路カード
JPH04302498A (ja) * 1991-03-29 1992-10-26 Tatsuta Electric Wire & Cable Co Ltd プリント配線基板
JP2772184B2 (ja) * 1991-11-07 1998-07-02 株式会社東芝 半導体装置
JP3212657B2 (ja) * 1991-12-26 2001-09-25 シャープ株式会社 プリント回路基板
JPH05219729A (ja) * 1992-02-07 1993-08-27 Sony Corp 直流電源装置
JPH05235679A (ja) * 1992-02-21 1993-09-10 Murata Mfg Co Ltd 回路基板
JP2898814B2 (ja) * 1992-02-25 1999-06-02 株式会社日立製作所 印刷インダクタ付き多層配線板
US5272600A (en) * 1992-09-02 1993-12-21 Microelectronics And Computer Technology Corporation Electrical interconnect device with interwoven power and ground lines and capacitive vias
US5285018A (en) * 1992-10-02 1994-02-08 International Business Machines Corporation Power and signal distribution in electronic packaging
JPH0652170U (ja) * 1992-12-16 1994-07-15 住友金属工業株式会社 セラミックス多層回路基板
JPH06291216A (ja) * 1993-04-05 1994-10-18 Sony Corp 基板及びセラミックパッケージ
JP3113153B2 (ja) * 1994-07-26 2000-11-27 株式会社東芝 多層配線構造の半導体装置
US5574630A (en) * 1995-05-11 1996-11-12 International Business Machines Corporation Laminated electronic package including a power/ground assembly
US5796587A (en) * 1996-06-12 1998-08-18 International Business Machines Corporation Printed circut board with embedded decoupling capacitance and method for producing same

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100842643B1 (ko) * 2002-05-10 2008-06-30 삼성전자주식회사 인쇄회로 기판에서 캐패시터들을 형성하는 장치 및 방법

Also Published As

Publication number Publication date
JPH09139573A (ja) 1997-05-27
US6075211A (en) 2000-06-13
CN1154645A (zh) 1997-07-16
EP0763967A3 (en) 1999-03-24
CN1149905C (zh) 2004-05-12
EP0763967A2 (en) 1997-03-19
KR970077608A (ko) 1997-12-12
JP2734447B2 (ja) 1998-03-30

Similar Documents

Publication Publication Date Title
KR100203033B1 (ko) 다층인쇄배선기판
US6111479A (en) Laminate printed circuit board with a magnetic layer
US6091310A (en) Multi-layer printed board with an inductor providing a high impedance at high frequency
JP3255151B2 (ja) 多層プリント回路基板
US6002593A (en) Reducing electromagnetic noise radiated from a printed board
US6980074B1 (en) Low noise full integrated multilayers magnetic for power converters
US6903938B2 (en) Printed circuit board
US5978231A (en) Printed wiring board with integrated coil inductor
KR100382804B1 (ko) 다층 프린트 기판
US6603668B2 (en) Interlayer structure with multiple insulative layers with different frequency characteristics
US6252177B1 (en) Low inductance capacitor mounting structure for capacitors of a printed circuit board
US7812444B2 (en) Semiconductor IC-embedded module with multilayer substrates with multiple chips embedded therein
JP2988421B2 (ja) Ｅｍｉ抑制多層プリント基板
JP2005340577A (ja) 多層プリント基板
JPS62154607A (ja) 高周波コイル
US7334325B2 (en) Apparatus and method for improving coupling across plane discontinuities on circuit boards
JP2988431B2 (ja) 多層プリント基板の配線構造
JPH0468598A (ja) 多層配線回路基板
Persson Power electronic design and layout techniques for improved performance and reduced EMI
JPS62142395A (ja) 多機能回路基板
JPH06132131A (ja) 薄膜形磁気誘導素子
CN113345700A (zh) 线圈部件以及具备其的电路基板
JPH0710979U (ja) 多層プリント配線基板
JPH07235770A (ja) 多層プリント配線基板
JPH02276294A (ja) 高周波プリント基板の配線方法

Legal Events

Date Code Title Description
A201 Request for examination
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 19960913

PA0201 Request for examination

Patent event code: PA02012R01D

Patent event date: 19960913

Comment text: Request for Examination of Application

PG1501 Laying open of application
E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 19990119

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 19990322

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 19990323

End annual number: 3

Start annual number: 1

PG1601 Publication of registration
PR1001 Payment of annual fee

Payment date: 20020313

Start annual number: 4

End annual number: 4

PR1001 Payment of annual fee

Payment date: 20030311

Start annual number: 5

End annual number: 5

PR1001 Payment of annual fee

Payment date: 20040310

Start annual number: 6

End annual number: 6

PR1001 Payment of annual fee

Payment date: 20050309

Start annual number: 7

End annual number: 7

PR1001 Payment of annual fee

Payment date: 20060313

Start annual number: 8

End annual number: 8

PR1001 Payment of annual fee

Payment date: 20070319

Start annual number: 9

End annual number: 9

PR1001 Payment of annual fee

Payment date: 20080310

Start annual number: 10

End annual number: 10

PR1001 Payment of annual fee

Payment date: 20090311

Start annual number: 11

End annual number: 11

FPAY Annual fee payment

Payment date: 20100310

Year of fee payment: 12

PR1001 Payment of annual fee

Payment date: 20100310

Start annual number: 12

End annual number: 12

LAPS Lapse due to unpaid annual fee
PC1903 Unpaid annual fee

Termination category: Default of registration fee

Termination date: 20120131