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KR0133845B1 - 반도체장치와 그를 사용한 전기광학장치 - Google Patents

반도체장치와 그를 사용한 전기광학장치

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Publication number
KR0133845B1
KR0133845B1 KR1019920004132A KR920004132A KR0133845B1 KR 0133845 B1 KR0133845 B1 KR 0133845B1 KR 1019920004132 A KR1019920004132 A KR 1019920004132A KR 920004132 A KR920004132 A KR 920004132A KR 0133845 B1 KR0133845 B1 KR 0133845B1
Authority
KR
South Korea
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region
island
channel
impurity regions
regions
Prior art date
Application number
KR1019920004132A
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English (en)
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KR920018511A (ko
Inventor
아키라 마세
마사아키 히로키
Original Assignee
야마자끼 순페이
가부시키가이샤 한도오따이 에네루기 겐큐쇼
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 야마자끼 순페이, 가부시키가이샤 한도오따이 에네루기 겐큐쇼 filed Critical 야마자끼 순페이
Publication of KR920018511A publication Critical patent/KR920018511A/ko
Application granted granted Critical
Publication of KR0133845B1 publication Critical patent/KR0133845B1/ko

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Abstract

액정전기광학장치에 존재하는 TFT에 동작불량이 발생한 경우, 보상기능을 갖는 액정전기광학장치에 관한 것으로, 각각의 화소전극에 P채널형 박막트랜지스터와 N채널형 박막트랜지스터와를 상보형으로 구성한 상보형 박막트랜지스터를 복수조로 설치하고, 그 복수의 상보형 박막트랜지스터의 입출력단을 직렬로 접속하고, 이 입출력단의 한쪽을 상기 화소전극에, 다른 한쪽을 제1신호선에 접속하고, 또한 상기 복수의 상보 형 박막트랜지스터의 모든 게이트전극을 제2신호선에 접속한 점을 특징으로 하는 액정전기광학장치.

Description

반도체장치와 그를 사용한 전기광학장치
제1도는 본 발명의 대표적인 예를 나타내는 것으로, 본 발명의 구성을 2×2 매트릭스로 편성한 경우의 설명도.
제2도는 본 발명을 사용하지 않은 종래의 예를 나타내는 도면.
제3도는 본 발명의 다른 에를 나타내는 도면.
제4도(A)∼(C)는 본 발명의 실시예 1의 평면도 및 단면도.
제5도(A)∼(E)는 본 발명에 따른 TFT의 제작공정의 일 예를 나타내는 도면.
제6도는 C/TFT를 구동시키는 신호의 일 예를 나타내는 도면.
제7도(A)∼(C)는 본 발명의 실시예 2의 평면도 및 단면도.
* 도면의 주요부분에 대한 부호의 설명
3 : 화소부분 6 : 화소전극
40 : N채널형 TFT 41 : P채널형 TFT
51 : 산화규소막 52 : 실리콘막
53 : 산화알루미늄 절연막 410,412,415 : 소스, 드레인영역
411,414 : 채널형성영역 413,416 : 게이트전극
418 : 층간절연물 420 : 게이트 절연막
본 발명은, 구동용 스위칭소자로서 박막트랜지스터(이하, TFT라 한다)를 사용한 액정전기광학장치와, 그에 사용되는 반도체장치에 관한 것이다.
종래, TFT를 이용한 액티브 매트릭스형 액정전기광학장치가 알려져 있다. 이 경우, TFT에는 아모르퍼스 또는 다결정형의 반도체를 이용하여, 1개의 화소에 P형과 N형중 어느 한쪽만의 타입의 TFT를 이용한 것이다. 즉, 일반적으로는 N채널형 TFT(NTFT라고 한다)를 화소에 직렬로 연결하고 있다. 그의 대표적인 예를 제2도에 나타낸다.
제2도는 액정전기광학장치의 등기회로(等價回路)를 개략적으로 나타낸 것으로, 22는 1개 화소의 액정부분을 나타내고 있고, 그것에 직렬로 연결되어 NTFT(21)가 설치되어 있다. 이러한 화소를 매트릭스상(狀)으로 배열시킨 것이다. 일반적으로는 640×480 또는 1260×960으로 매우 많은 화소를 가지지만, 이 도면에서는 그것과 같은 의미로 단순히 2×2 매드릭스 배열을 나타내고 있다. 이 각각의 화소에 대해 주변 회로(26, 27)로부터 신호를 가해, 소정의 화소를 선택적으로 온(ON)으로 하고, 다른 화소를 오프(OFF)로 하면, 이 TFT의 온 오프 특성이 일반적으로는 양호한 경우, 시분할(時分割)구동에 의해, 높은 듀티(duty)의 경우에도 콘트라스트가 큰 액정전기광학장치를 실현할 수 있다.
그러나, 실제로 이러한 액정전기광학장치를 제조해 보면, TFT의 출력, 즉, 액정에 있어서의 입력전압(VLC)(20)(액정전위라고 한다)은 종종 1(Hihg)로 하여야 할 때 1(High)이 되지 않고, 반대로 0 (Low)이 되어야 할 때 0(Low)이 되지 않는 경우가 있다. 이것은, 화소에 신호를 가하는 스위칭소자인 TFT가 ON, OFF 상태에서, 비대칭인 상태에 놓이는 것이 원인이다.
액정(22)은 그의 동작상황에 있어서는 원래 절연성이고, 또한, TFT가 오프인 때 객정전위(VLC)는 뜬 상태가 된다. 그리고, 이 액정(22)은 등가회로적으로 커패시터이기 때문에, 그곳에 축적된 전하에 의해 VLC가 결정된다. 이 전하는 액정의 저항(RLC)(24)이 비교적 작은 저항이나, 먼지, 이온성 불순물이 액정중에 존재하는 것에 의해 누설(리크)된다.
또한, TFT(21)의 게이트 절연막의 핀홀에 의해 게이트전극과 TFT 입출력단 사이에 RGS(25)가 발생한 경우에는 그곳으로부터 전하가 흘러나와 VLC(20)는 어중간한 상태가 되어버린다.
이 때문에 1개의 패널중 20만∼500만개의 화소를 갖는 액정표시장치에 잇어서는, TFT도 동일하게 존재하기 때문에, 상술한 바와 같은 문제가 발생하여, 높은 생산효율을 성취할 수 없다. 특히 액정(22)은 일반적으로는 TN(twisted nematic) 액정이 이용된다. 그 액정의 배향을 위해서는 각각의 전극상에 러빙(rubbing)한 배향막을 설치한다. 이 러빙처리 때문에 발생하는 정전기에 의해 TFT에 약한 절연파괴가 일어나, 옆 화소와의 사이 또는 옆 도선과의 사이에서 누설되거나, 게이트 절연막이 약하여, 누설되거나 한다. 액티브매트릭스형의 액정전기광학장치에 있어서는, 액정전위를 1프레임 사이에서 항상 초기치와 같은 값으로 하여 소정의 레벨을 유지하는 것이 대단히 중요하다. 그러나, 실제로는 불량이 많아, 반드시 성취된다고는 할 수 없는 것이 현 실정이다.
또한, 액정재료가 강유전성 액정이면, 주입전류를 크게 할 필요가 있다. 이를 위해서는 TFT의 소자치수를 크게 하여 전류마진을 크게 취하지 않으면 안된다는 결점이 있다.
본 발명은, 표시장치의 각 화소를 구동하는 구동소자의 ON, OFF시에 있어서의 상태의 비대칭성에 기인하는 문제, 즉, 표시부분의 전위가 1, 0으로 충분히 안정되어 고정되지 않고, 1프레임중에 그 레벨이 드리프트(dirft)한다고 하는 문제를 해결하는 것을 발명의 목적으로 한다.
또한, 1개의 액정전기광학장치에 다수 존재하는 TFT의 동작불량(주로 소스, 드레인 사이의 단락이나 누설(리크)에 의한 불량)이 발생한 경우의 보상기능을 갖는 액정전기광학장치를 제안하는 것이다.
본 발명은, 액정전기광학장치에 사용되는 반도체장치로서, 기판의 절연표면상에 형성된 하나의 섬형상반도체영역에 2개의 동일 도전형 박막트랜지스터, 즉, 1쌍의 P채널형 박막트랜지스터 또는 1쌍의 N채널형 박막트랜지스터가 설치된 것을 특징으로 하는 반도체장치를 제공한다.
또한, 본 발명은, 기판상에 매드릭스 구성을 가지는 복수의 화소가 설치된 액정전기광학장치로서, 각각의 화소전극에 P채널형 박막트랜지스터와 N채널형 박막트랜지스터를 상보형으로 구성한 상보형 박막트랜지스터를 복수 조(組)로 설치하고, 그 복수의 상보형 박막트랜지스터의 입출력단을 직렬로 접속하고, 이 입출력단의 한쪽을 상기 화소전극에, 다른 한쪽을 제1신호선에 접속하고 또한 상기 복수의 상보형 박막트랜지스터의 모든 게이트전극을 제2신호선에 접속한 것을 특징으로 하는 액정전기광학장치를 제공한다.
여기서, 상보형 박막트랜지스터라는 것은, N채널형 박막트랜지스터(이하, NTFT라고 한다)의 입출력부분의 한쪽과 P채널형 박막트랜지스터(이하, PTFT라고 한다)의 입출력부분의 한쪽이 각각 접속되어 있고, 또한 상기 P 및 N채널형 박막트랜지스터의 게이트전극은 상호 접속되어 있고, 이들 접속된 부분이 입출력의 소소, 드레인 및 게이트전극이 되는 상보형 박막트랜지스터(이하, C/TFT라고 한다)이다.
또한, 본 발명은, 기판상에 매트릭스구성을 가지는 복수의 화소가 설치된 액정전기광학장치로서, 각각의 화소전극에 복수의 P채널형 박막트랜지스터와 복수의 N채널형 박막트랜지스터의 소스, 드레인영역의 입출력단을 직렬로 접속하고, 이 입출력단의 한쪽을 상기 화소전극에, 다른 한쪽을 같은 제1신호선에 접속하고, 또한 상기 박막트랜지스터의 모든 게이트전극을 동이란 제2신호선에 접속한 것을 특징으로 하는 액정전기광학장치를 제공한다.
본 발명의 대표적인 예를 제1도에 회로로서 나타낸다. 제1도에는 주변 회로(1,2)에 의해 구동되는 2×2 액티브 매트릭스형 액정전기광학장치의 예를 나타내고 있다. 이 도면에서, 1개의 화소부분(3)에 대응하여, 2개의 PTFT와 2개의 NTFT가 상보형 구성으로 접속되어 있다. 4개의 TFT중 PTFT와 NTFT와는 소스, 드레인영역이 전기적으로 접속되어, 1조의 C/TFT를 구성하고 있다. 이 2개의 C/TFT는 화소전극에 대하여 직렬로 입출력부가 전기적으로 접속되어 있고, 한쪽의 입출력부(4)는 매드릭스 배열된 신호선 VDD1에 접속되고, 다른 쪽의 입출력부(5)는 액정의 화소전극(6)에 접속되어 있다.
또한, 이 4개의 TFT의 게이트전극은 동일한 신호선 VGG1에 접속되어, 1개의 화소부분에 2조의 C/TFT가 설치된 구성으로 되어 있다. 이와 같은 구성의 TFT를 가지는 화소부분을 매트릭스상으로 배열시켜, 액티브 매드릭스형 액정전기광학장치를 구성하고 있다.
이러한 구성을 취함으로써, PTFT와 NTFT로 이루어진 C/TFT의 ON, OFF시에 있어서의 화소부분(3)의 전위를 1, 0으로 충분히 안정되게 고정시켜, 1프레임중에 그 레벨이 드리프트하는 일이 없는 표시장치를 얻을 수 있다.
또한, 본 발명에서는, 이러한 C/TFT를 복수개 직렬로 설치하여, 4개의 TFT중 일부가 동작불량(구체적으로는 소스, 드레인 사이의 단락이나 누설)을 일으켜도 그 외의 TFT가 그 동작을 보상할 수 있는 것이다. 즉 화소에 대해서, 이 C/TFT를 직렬로 설치하고 있기 때문에, 일부가 항상 도전상태이어도, 나머지 TFT로 화소의 ON,OFF의 제어가 가능하기 때문이다.
또한, 직렬로 배치하고 있기 때문에, OFF 상태로 미소한 전류의 누설이, 통상의 TFT의 2배의 저항 때문에 발생정도가 적고, 화소부분(3)의 전위를 1, 0으로 충분히 안정되게 고정시킬 수 있게 되었다.
또한, 제3도에 본 발명의 다른 예를 나타낸다. 제3도에 있어서, 제1도와 동일하게 설명을 위해 2×2 매트릭스상으로 배열된 예를 나타내고 있다. 이 도면에서, 1개의 화소부분(3)에 대응하여, 2개의 PTFT와 2개의 NTFT가 상보형 구성으로 접속되어 있다. 즉, 4개의 TFT중 2개의 PTFT의 소스, 드레인영역을 직렬로 저속하고 있고, 2개의 NTFT의 소스, 드레인영역도 직렬로 접속하고 있다. 이와 같은 PTFT군과 NTFT군의 소스, 드레인영역이 전기적으로 접속되어, 1조의 C/TFT를 구성하고 있다. 이 C/TFT는 화소전극에 대하여 직렬로 입출력부가 전기적으로 접속되어 있고, 한쪽의 입출력부(30)는 매트릭스 배열된 신호선 VDD1에 접속되고, 다른 쪽의 입출력부(31)는 액정의 화소전극(6)에 접속되어 있다.
또한, 이 4개의 TFT의 게이트전극은 동일 신호선 VGG1에 접속되어, 1개의 화소부분에 4개의 TFT로 이루어진 1조의 C/TFT가 설치된 구성으로 되어 있다.
이와 같이, 본 발명에 있어서는, 화소전극에 대하여 직렬로 복수개의 TFT를 설치하여, 개개 혹은 전체로 C/TFT로서 기능하게 함으로써, TFT의 동작불량에 대한 보상기능을 실현한 것을 특징으로 하는 것으로, 상기의 예에만 한정되지 않고, 복수의 TFT를 설치하여도 실현할 수가 있다.
[실시예 1]
이 실시예는, 1개의 화소에 대하여 2개의 PTFT와 2개의 NTFT를 설치한 것이다. 제4도(A)에 본 실시예에 의한 C/TFT가 설치된 기판의 평면도를, 제4도 (B) 및 (C)에 제4도(A)의 A-A', B-B'선 단면도를 각각 나타낸다. 제5도에 본 실시예에서 사용하는 TFT의 제작공정도를 나타내고 있다. 이들 도면은 설명을 위해 도시한 것으로, 실제 장치의 치수와는 다르고, 또한 설명을 위해 자세한 것은 생략하고 있다.
제5도를 이용하여, 2개의 PTFT(41), 또는 2개의 NTFT(40)의 제작공정을 설명한다. 제5도는 제4도(A)의 B-B'선 단면도, 즉, 제4도(C)에 해당한다. PTFT도 NTFT도 기본적인 제작방법은 도입하는 불순물의 종류 이외에는 동일하다.
먼저, AN 유리(일본 아시히 가라스 회사의 상표; 무(無)알칼리 유리 종류), 파이렉스 유리 등의 약 600℃의 열처리에 견디어 낼 수 있는 유리기판(50) 위에 마그네트론 RF(고주파) 스퍼터법을 이용하여 블록킹층으로서의 산화규소막(51)을 1000∼3000A의 두께로 제작하였다. 공정조건은 산소 100% 분위기, 성막온도 150℃, 출력 400∼800W, 압력 0.5Pa로 하였다. 타깃으로 석영 또는 단결정 실리콘을 이용하고, 성막속도는 30∼100A/분이었다.
다음, 이 위에, 섬형상의 반도체영역인 실리콘막(52)을 LPCVD(감압기상)법, 스퍼터법 또는 플라즈마 CVD법에 의해 형성하고, 공지의 포토리소그래피 등의 패터닝 공정을 거쳐 제5도(A)의 형상을 얻었다.
이 실리콘막을 감압기상법으로 형성하는 경우, 결정화 온도보다 100∼200℃ 낮은 450∼550℃, 예를 들어 530℃에서 디실산(Si2H6) 또는 트리실란(Si3h8)을 CVD 장치에 공급하여 성막하였다. 반응로내 압력은 30∼300Pa로 하였다. 성막속도는 50∼250A/분이었다. NTFT와 PTFT와의 스레시홀드 전압(Vth)을 대략 동일하게 제어하기 위해, 붕소와 디보란을 이용하여 1×1014∼1×1017cm-3의 농도로 성막중에 첨가해야 좋다.
또한, 이 실리콘막을 스퍼터법에 의해 얻은 경우, 처리전에 반응실내를 1×10-5Pa 이하까지 배기하고, 단결정 실리콘 타깃으로 하여, 아르곤에 수소를 20∼80%로 혼입한 분위기에서 행하였다. 예를 들어, 아르곤 20%, 수소 80%로 하였다. 성막온도는 150℃, 주파수는 13.56MHz, 스퍼터 출력은 400∼800W로 하였다. 압력은 0.5Pa이었다.
또한, 플라즈마 CVD법에 의해 이 실리콘막을 얻는 경우, 그의 성막온도는 예를 들어 300℃로 하고, 옹기체로서 모노실란(SiH4), 또는 디실란(Si2H6)을 사용할 수 있다. 이러한 반응성 기체를 PCVD 장치내에 도입하고, 13.56MHz의 고주파 전력을 가하여 성막하였다.
이들 방법에 의해 형성된 피막은, 막중의 산소농도가 7×1019cm-3이하, 바람직하게는 1×1019cm-3 이하가 적당하다. 이 산소농도가 높으면, 반도체층을 결정화시키기 어렵고, 그 때문에 열어닐 온도를 높이든가 또는 열어닐 시간을 길게 하지 않으면 안된다.
상기의 농도범위를 취함으로써, 중온(600℃ 이하)의 열어닐로 용이하게 결정화 할 수 있다. 예를 들어 본 실시예에서 사용하는 피막을 SIMS(2차 이온 질량분석)법에 의해 불순물을 측정하였다. 그 결과, 산소량이 8×1018cm-3, 탄소 3×1016cm-3을 얻었다. 또한, 수소는 4×1020cm-3이고, 규소는 4×1022cm-3과 비교하면 1원자%이었다.
또한, 화소를 구성하는 TFT의 채널형성영역의 일부만에 산소, 탄소 또는 질소를 이온주입법에 의해 5×1019∼5×1021cm-3이 되도록 첨가하여 광에 대한 민감엇을 약화시키는 것도 유효하다. 이렇게 한 경우, 특히 주변회로를 구성하는 TFT에는, 이 산소의 혼입을 보다 적게 하여, 보다 큰 캐리어 이동도를 갖게 할 수 있어, 고주파 동작을 용이하게 할 수 있고, 화소주변의 스위칭 TFT는 오프 상태에서 누설 전류를 줄일 수 있게 되었다.
이들 방법에 의해 형성된 피막중에는, 산소 7×1019cm-3 이하, 바람직하게는 1×1019cm-3 이하의 존재농도인 것이 적당하다. 왜내하면, 그이 대표적인 결정화 조건하에서 결정화시킨 경우, 결정화 정도를 높일 수 있기 때문이다.
이렇게 하여, 아모르퍼스 상태의 규소막을 50∼300A, 예를 들어 1500A의 두께로 제작한 후, 450∼700℃의 온도에서 12∼70시간 비산화물 분위기에서 중온의 가열처리를 하였다. 예를 들어 질소 또는 수소 분위기에서 600℃의 온도로 유지하였다. 이 규소막 밑의 기판표면에 아모르퍼스의 산화규소막이 형성되어 있기 때문에, 이 열처리에서, 특정의 핵이 존재하지 않고, 전체가 균일하게 가열어닐된다.
즉, 성막시에는 아모르퍼스 구조를 가지고, 또한 수소는 단순히 혼입하여 있을 뿐이다. 이 어닐에 으해 규소막은 아모르퍼스 구조로부터 질서성이 높은 상태로 옮겨지고, 그의 일부는 결정상태를 나타낸다. 특히 실리콘의 성막시에 비교적 질서성이 높은 영격은 특히 결정화하여 결정상태가 되도록 한다. 그러나, 이들 질서성이 높은 영역 사이는 그 사이에 존재하는 규소에 의해 상호 결합이 이루어지기 때문에, 그들 영역은 그 결합에 의해 서로 끌어당겨진다. 결정으로서도, 레이저 라만 분광에 의해 측정하면, 단결정 규소의 피크 522cm-1로부터 저주파측으로 이동(시프트)한 피크가 관찰된다. 그것의 외견상 입경은 절반값 폭으로부터 계산하면, 50∼500A으로 마이크로크리스탈과 같이 되어 있지만, 실제로는 이 결정성이 높은 영역은 다수로 클러스터 구조를 가지고, 그 각 플러스터 사이는 서로 규소끼리 결합(앵커링)된 세미아모르퍼스 구조의 피막을 형성시킬 수 있었다. 결과적으로, 이 피막은 실질적으로 결정입계(이하, GB라고 한다)가 없다고 해도 좋은 상태를 나타낸다. 캐리어는 각 클러스터 사이를 앵커링된 곳을 통해 서로 용이하게 이동할 수 있기 때문에, 소위 GB가 명확하게 존재하는 다결정 규소보다도 높은 캐리어 이동도가 된다. 즉, 홀 이동도(μh)=10∼200㎠/Vsec, 전자이동도(μe)=15∼300㎠/Vsec 가 얻어진다.
다른 한편, 상기와 같이 중온에서의 어닐이 아니라, 900∼1200℃의 온도에서의 고온 어닐에 의해 피막을 다결정화하면, 핵으로부터의 고상(固相)성장에 의해 피막중의 불순물의 편석이 발생하여, GB에는 산소, 탄소, 질소 등의 불순물이 많아지고, 1개의 결정중의 이동도는 크지만, GB에 있어서의 장벽(배리어)에 의해 캐리어의 이동이 저해된다. 이점에서 결과적으로는 10㎠/Vsec 이상의 이동도가 상당히 얻어지기 힘든 실정이다.
즉, 본 발명의 실시예에서는 이와 같이, 세미아모르퍼스 또는 세미크리스탈 구조를 갖는 실리콘 반도체를 이용하고 있다. 또한, 이 위에 산화규소막을 게이트 절연막(420)으로서 두께 500∼2000A, 예를 들어 1000A으로 형성하였다. 이것은 블록킹층으로서의 산화규소막(51)의 제작과 동일한 조건으로 하였다. 이 성막중에 불소를 소량 첨가하여도 좋다. 그후, 그 위에 알루미늄으로 이루어진 금속피막을 형성하였다. 이것을 포토마스크로 패터닝하여, 게이트전극(413,416)을 형성하였다. 예를 들어 채널길이 100μm, 두께 0.3μm로 형성하여 제5도(B)의 형상을 얻었다. 또한, 이 게이트전극의 연장부분은, 제4도(A)의 평면도에서의 Y방향의 전극배선(43,44)을 동시에 구성하고 있다.
이 게이트전극으로서는, 알루미늄을 사용했지만, 그 외의 금속재료, 예를 들어, 몰리브덴, 크롬이나 도프(dope)된 실리콘 피막 등을 사용할 수 있다. 또한, 본 실시예와 같이 알루미늄을 게이트전극으로 사용한 경우에는, 그 주변을 양극산화하고, 그 산화막을 이용해서 자기정합적으로 소스, 드레인영역의 전극 콘택트홀을 형성할 수 있고, 채널영역 가까이에 급전점(給電点)을 설치할 수 있어, 소스, 드레인영역에 있어서의 저항성분의 영향을 적게하는 것이 가능하게 된다.
다음에, 제5도(C)에 있어서, 포토레지스트를 포토마스크를 이용해서 형성하고, NTFT 영역상에 마스크를 형성하여, 우선 PTFT를 제작한다. PTFT용이라면 소스, 드레인영역9410,412,415)에 대해, 붕소를 1×1015cm-3의 도프량을 이온주입법에 의해 게이트전극을 마스크로 하여 자기정합적으로 형성하였다.
또한, NTFT를 제작하는 경우에는 그이 불순물로서, 인(P)을 1×1015cm-3의 양으로 이온주입법에 의해 첨가함으로써 NTFT용의 소스, 드레인영역을 형성할 수 있다. 본 실시예에서는 제4도에 나타낸 바와 같이 PTFT(41)와 NTFT(40)가 평행하게 늘어서 있기 때문에, 각각의 TFT를 제작할 때에는 한쪽의 TFT 영역을 포토레지스트 등으로 마스크하면 좋다.
또한. 이 이온주입은 게이트 절연막(420)을 통해서 행하였다. 그러나, 제5(B)에서, 게이트전극(413,416)을 마스크로 하여 실리콘막 위의 산화규소를 제거하고, 그후, 붕소, 인을 직접 규소막중에 이온주입해도 좋다.
다음에, 600℃에서 10∼50시간 재차 가열어닐을 행하였다. 그리고, 제4도 NTFT의 불순물영역(소스, 드레인영역)(400,402,405), PTFT의 불순물영역(소스, 드레인영역)(410,412,415)(제4도(C)의 불순물을 활성화하여 N+, P+로서 제작하였다. 또한, 게이트전극(413) 밑에는 채널형성영역(411)(401)(제4도(B)이, 게이트전극(416) 밑에는 채널형성영역(414)(404)이 세미아모르퍼스 반도체로 형성되어 있다.
이와 같이 하면, 자기정합방식이면서도, 700℃ 이상의 공정을 전혀 필요로 하지 않고, 제4도에 나타낸 C/TFT를 만들 수 있다. 그 때문에, 기판재료로서, 석영 등의 고가의 기판을 사용하지 않아도 되어, 본 발명의 대화소 액정전기광학장치에 대단히 적합한 공정이다.
열어닐은 제5도(A) 및 (C)에서 2회 행하였다. 그러나, 제5도(A)의 어닐은 구하고자 하는 특성에 따라 생략하고, 쌍방울 제5도(C)의 어닐에 의해 겸하여 제조시간의 단축을 도모해도 좋다.
또한, 제5도(C)의 어닐공정 전 또는 후에, 게이트전극(413,416)의 표면을 양극산화하여, 산화알루미늄 절연막(53)을 형성한다. 다음에, 제5도(D)에서, 층간 절연물(418)을 그 윗면에 상기한 스퍼터법에 의해 산화규소막으로서 형성하였다.
이 산화규소막의 형성은 LPCVD법, 광 CVD법을 이용해도 좋다. 예를 들어 0.2∼0.4μm의 두께로 형성하였다. 그후, 포토마스크를 이용하여 전극용 창(54)을 형성하였다. 이 창의 제작에는 포토마스크를 이용해서 행하는데, 그때 상술한 산화알루미늄 절연막(53)에 그의 단부를 맞추어 콘택트 홀을 형성하여, 불순물영역에의 급전점과 채널형성영역과의 거리를 단출할 수 있다.
다음, 이들 전체의 알루미늄층을 스퍼터법에 의해 형성하고, 포토마스크를 이용하여 리드(45)를 제작하였다(제5도(E)). 또한, 제4도(A)에 나타낸 바와 같이, 4개의 TFT를 상보형으로 하고, 또한 그의 출력단(405,415)을 콘택트(31)로 액정장치의 한쪽의 화소전극(6)인 투명전극에 연결시키기 위해, 스퍼터법에 의해 ITO(인듐·주석산화막)를 형성하였다. 그것을 포토마스크에 의해 에칭하여, 화소전극(6)을 구성하였다. 이 ITO는 실온∼150℃에서 성막하고, 그것을 200∼400℃의 산소 또는 대기중의 어닐에 의해 성취하였다.
이와 같이 하여 2개의 PTFT(41)와 2개의 NTFT(40)와 투명도전막의 화소전극(6)을 동일 유리기판(50)위에 제작하였다. 이러한 TFT의 특성을 아래 표1에 간단히 기재한다.
이러한 반도체를 이용함으로써, 일반적으로 불가능하다고 했던 TFT에서 큰 이동도를 얻을 수 있었다. 그 때문에, 비로소, 제4도에 나타낸 액정전기광학장치의 액티브소자로서 상보형 TFT를 구성시킬 수 있었다.
본 실시예에 있어서는 TFT의 구조로서, 플레이너(plannar)형의 TFT를 이용해서 설명했지만, 특별히 그 구조에만 한정되지 않고, 그 밖의 구조의 TFT에도 본 발명의 효과를 실현하는 것이 가능하다.
제4도에서, Y축방향으로 VGG1, VGG2의 Y축방향 배선(이하, Y 선이라고도 한다)(43,44)을 형성하였다. 또한, X축방향으로는 VDD1, VDD2의 X축방향 배선(이하, X이라고도 한다)(45,46)을 형성하였다. 2개의 NTFT(40)와 2개의 PTFT(41)가 Y선 VGG1과 X선 VDD1과의 교차부에 설치된 C/TFT를 형성하고 있다. 또한, 다른 화소에도 제4도(A)에 나타낸 바와 같이 구성을 가진 C/TFT를 이용한 매트릭스 구성을 갖게 하였다. 1쌍의 PTFT, NTFT로 이루어진 C/TFT에 있어서, 한쪽의 소스, 드레인영역(405,415)이 콘택트(31)를 통하여 화소전극(6)인 투명전도막과 연결되고, 다른 쪽의 소스, 드레인영역(400,410)은 콘택트(30)에 의해 매트릭스 구성을 갖는 한쪽의 신호선인 X선의 리드(45)에 연결되어 있다. 또한, NTFT, PTFT 모두의 게이트전극은 한쪽의 신호선인 Y선의 알루미늄 전극배선(43)에 연결되어 있다. 즉, 2개의 PTFT가 화소전극과 X 선의 신호선(45) 사이에 직렬로 접속되고, 동일하게 2개의 NTFT도 화소전극과 X 선의 신호선(45) 사이에 직렬로 접속되어, 이들 4개의 TFT로 C/TFT를 구성시킬 수 있었다.
이렇게 하여 2개의 X선, Y선 사이에 끼워진 부분(내측)에 투명도전막과 4개의 TFT에 의해 구성된 C/TFT에 의해 1개의 픽셀을 구성하였다. 이러한 구조를 좌우, 상하로 반복함으로써, 2×2 매트릭스의 한가지 예, 또는 그것을 확대한 640×480, 1280×960이라는 대화소의 액정전기광학장치를 제작하는 것이 가능하게 되었다.
제4도에 나타낸 구조를 가지는 기판 위에 배향막, 배향처리를 행하고, 또한 그 기판과 다른 한쪽의 화소 전극을 갖는 기판을 그들 사이에 일정한 간격을 두고 공지의 방법으로 상호 설치하였다. 그리고, 그 사이에 액정재료를 주입하여 본 실시예의 액정전기광학장치를 완성시켰다. 액정재료로 TN 액정을 이용하는 경우, 기판 사이의 간격을 약 10μm 정도로 하고, 투명도전막 쌍방에 배향막을 러빙처리하여 형성할 필요가 있다.
또한, 액정재료로 강유전성 액정을 이용하는 경우에는, 동작전압 ±20V로 하고, 또한셀 간격을 1.5∼3.5μm, 예를 들어 2.3μm으로 하고, 대항전극 위에만 배향막을 설치하고 러빙처리를 하면 좋다.
분산형 액정 또는 폴리머형 액정을 이용하는 경우에는, 배향막은 불필요하고, 스위칭 속도를 높이기 위해, 동작전압은 ±10∼±15V로 하고, 셀 간격(액정을 협지하는 한쌍의 기판의 간격)을 1∼10μm로 얇게 하였다. 특히 분산형 액정을 이용한 경우에는, 편광판도 불필요하기 때문에, 반사형으로도, 또한 투과형으로도 광량을 크게 할 수 있다. 그리고, 그 액정은 스레시홀드가 없기 때문에, 본 발명의 C/TFT의 특징인 명확한 스레시홀드 전압이 규정된 구동소자(C/TFT)를 이용하면 큰 콘트라스트를 얻을 수 있고, 또한 크로스토크(옆 화소와의 나쁜 간섭)를 제거할 수 있었다.
본 실시예에 있어서는, 소자의 반도체로서 세미아모르퍼스 또는 세미크리스탈을 이용하였다. 그러나, 같은 목적이라면, 다른 결정구조의 반도체를 이용해도 좋음은 말할 것도 없다.
또한, 본 실시예에 있어서는 액정전기광학장치의 일 예로서 액정을 이용한 장치를 사용하고 있지만, 화소전극에 전압을 인가하여, 전기광학적으로 표시, 또는 광의 변조를 행할 수 있는 것이라면, 액정 이외에도 적용된다. 예를 들어 플라즈마 디스플레이나 EL(엘렉트로루미네센스)등이 그 예이다.
본 발명의 특징은, 1개의 화소에 복수의 TFT가 상보형 구성으로 설치되어 있는 점, 또한 화소전극(6)은 액정전위 VLC를 구성하지만 그것은, PTFT가 ON이고 NTFT가 OFF이거나, 또는 PTFT가 OFF이고, NTFT가 ON이거나의 어느 한쪽 레벨에 고정되는 것이다.
이하, 제6도를 이용하여 본 실시예의 C/TFT의 동작원리를 설명한다. 제3도에 나타낸 1쌍의 신호선 VDD1, VDD2, VGG2, VGG2에 신호전압을 가함으로써, 화소 부분에 전압을 인가하여, 액정전기광학효과를 발현시키는 것이다. 제6도에, A점(VDD1과 VGG1과의 교차점에 위치하는 화소)에 존재하는 액정에 전압을 인가하기 위해 이들 4개의 신호선 및 다른 쪽의 기판상의 대항전극에 가하는 신호전압의 구동 파형 차트를 나타낸다. 제6도를 보면 알 수 있듯이, 제3도에 나타낸 것은 2×2 매트릭스이기 때문에 1프레임은 2분할되어 있다. 또한, 이 경우에 있어서 액정(3)에 실제로 인가된 전압을 블록 A 전압으로 나타낸다. 제6도에 나타내어져 있는 것은 단순히 ON, OFF 상태인데, 계조(階調) 표시를 하기 위해서는 VDD1 또는 VDD2에 가해지는 신호전압을 그의 강약에 따른 신호전압 파형으로 하면 좋다. 예를 들어 제3도의 경우에 있어서, A점의 액정의 투과율을 크게 하고 싶으면, 제6도의 VDD1의 액정의 투과율에 따라 높은 전압의 신호전압을 가하면 되고, 반대로 액정의 투과율을 적게하고 싶으면 낮은 전압의 신호전압을 가하면 된다. 즉, VDD1, VDD2의 인가전압을 조절함으로써, 계조표시를 할 수 있다. B점은 VDD2가 접속된 화소전극의 전위를 나타낸다. VDD2가 항상 OFF 이므로, VGG1, VGG2의 선택에 관계없이, 항상 OFF 상태임을 알 수 있다.
한편, VGG1, VGG2에 가하는 신호전압은 C/TFT의 스레시홀드 전압(Vth)보다도 크지 않으면 안된다(VggVth), 또한, 제6도에 나타낸 바와 같이 인가전압에 대하여 액정이 반응하는 전압인 스레쉬홀드 전압이라고도 할 수 있는 VOFFSET 전압을 마이너스(-) 전위로 대항전극에 인가하는 것은, 액정의 투과율과 액정에의 인가전압의 관계를 이용하여 계조표시를 하는 경우에 유용하다.
이와 같은 구동에 있어서, PTFT(41) 또는 NTFT(40)를 구성하는 2개의 TFT중 1개가 단락 또는 누설등에 의해 동작불량이 된 경우, 만약 C/TFT가 1개 뿐인 경우에는, VDD1 또는 VDD2의 인가전압이 VGG1 또는 VGG2의 선택신호에 관계없이, 그대로 액정화소부분에 가해지게 되어, 항상 ON 상태(또는, OFF 상태)가 되어 버린다. 본 발명과 같이 VDD1 또는 VDD2와 화소전극 사이에 직렬로 2개의 PTFT, NTFT를 설치함으로써, 한쪽 TFT의 소스, 드레인 사이가 단락되어도, 다른쪽 TFT에서 선택, 비선택을 제어할 수 있기 때문에, TFT의 보상을 행할 수 있어, 액정전기광학장치의 제조효율 향상에 도움이 되었다.
동시에 이들 4개의 TFT는 전체적으로 C/TFT 구성을 취하고 있어, 종래의 문제점이었던 액정전위의 불안정성을 제거하고, 액정전위를 고정할 수 있어, 안정된 액정전기광학효과를 발현시킬 수 있는 것이었다.
[실시예 2]
본 실시예는, 제7도(A)에 평면도를, 제7도(B)에 A-A'선 단면도를, 제7도(C)에 B-B'선 단면도에 나타낸 구성을 갖는 액정전기광학장치이다.
본 실시예의 등가회로는 제1도에 나타낸 것과 같은 것으로, 4개의 TFT에서 스위칭소자부분이 구성되어, 1개의 PTFT와 NTFT와를 C/TFT로 구성하여, 이 C/TFT 2조를 VDD1, VDD2와 화소전극(6)과의 사이에 직렬로 설치한 구성으로 하고 있다.
본 실시예는, 실시예 1에 있어서 반도체막 형성후에 화소전극(6)인 투명도전막을 제작하던 것을, 먼저 투명도전막을 형성하고, 패터닝함으로써, 화소전극(6)을 얻는 것이다. 이때, 동시에 1조의 C/TFT와 다른 한쪽의 C/TFT를 접속하는 전극부분(703)도 설치하고, 그후 반도체 부분을 형성하였다.
이렇게 함으로써, 투명도전막, 예를 들어 ITO를 패터닝할 때 하부의 소자를 파괴하거나, 배선을 단선 시키거나 하지 않는 공정으로, 본 발명의 구성을 얻을 수 있다.
또한, 본 실시예의 경우, 2개의 PTFT(71,72)와 2개의 NTFT(73,74)의 위치는 어느 위치에서도 전기적으로 등가(等價)이고, 실시예 1과 동일한 효과를 나타냄과 동시에, TFT 제작공정상의 필요에 따라 임의의 위치에 TFT를 배치할 수 있다.
또한, 소자의 구조는 역스태거형의 TFT로서, PTFT(71,72)에 있어서는, 게이트전극(75,76)과, 소스, 드레인영역(700,702,794,706)이 게이트 절연막(708,709) 위에 설치되어 있다.
본 실시예에서는, 이들 반도체층으로서, PCVD법에 의해 제작된 실리콘 반도체층을 열어닐처리를 행하고, 결정화를 촉진시킨 반도체층을 사용하였다. 또한 NTFT는 PTFT의 옆으로 설치되어 있는데, 특히 이 위치관계는 한정되지 않고, 임의의 위치관계로 PTFT와 NTFT를 배치할 수 있다. 그 외의 제작공정 등은 실시예 1과 동일하기 때문에 생략한다.
본 발명에 있어서는, TFT의 불량 모드가 소스, 드레인 사이의 단락, 누설의 경우를 상정하고 있기 때문에 직렬로 배치하고 있지만, 게이트 절연막의 파괴에 의한 불량 모드의 경우에는 그의 동작을 보증하기 위해서는, 불량 TFT의 게이트전극을 신호선으로부터 전기적으로 분리할 필요가 있고, 그 때문에 직렬에서는 게이트전극을 분리한 경우, 그 게이트전극에서는 동작하는 모든 TFT가 동작할 수 없게 되어 대응할 수 없다. 이 경우에는, 복수의 C/TFT를 병렬로 설치함으로써, 동작불량의 TFT가 발생한 경우, 불량 TFT의 게이트전극을 신호선으로부 터전기적으로 분리하는 것이 용이하게 될 수 있다.
단지 이 경우에는, 소스, 드레인영역에 독립하여, 전원 라인을 공급할 필요가 발생하고, 레이아웃(layout) 패턴을 생각해 볼 필요가 있다.
이와 같은 구성을 취함으로써, PTFT와 NTFT로 이루어진 C/TFT의 ON, OFF시에 있어서의 화소부분(3)의 전위를 1, 0으로 충분히 안정되게 고정시켜, 1 프레임중에 그 레벨이 드리프트되어 버리는 일이 없는 표시장치를 얻을 수 있었다.
또한, 본 발명에서는 이와 같은 C/TFT를 복수개 직렬로 설치해서, 4개의 TFT중의 일부가 동작불량(구체적으로는 소스, 드레인 사이의 단락이나 누설)을 일으켜도, 그 외의 TFT가 그 동작을 보상할 수 있는 것이다. 즉, 화소에 대하여, 이 C/TFT를 직렬로 설치하고 있기 때문에, 일부가 항상 도전상태이어도, 나머지 TFT에서 화소의 ON, OFF의 제어가 가능하기 때문이다.
또한, 직렬로 배치되어 있기 때문에, OFF 상태의 미소한 전류의 누설이, 통상의 TFT의 2배의 저항으로 인해 발생하는 정도가 적고, 화소부분(3)의 전위를 1, 0으로 충분히 안정되게 고정시키는 것이 가능하게 되었다.

Claims (31)

  1. 절연표면상에 형성된 섬형상의 반도체영역과, 상기 섬형상의 반도체영역으로 형성되는 제1박막트랜지스터로서, 상기 섬형상의 반도체영역에 형성된 제1채널영역, 상기 제1채널영역을 사이에 두고 상기 섬형상의 반도체영역에 형성된 1쌍의 제1불순물영역, 상기 제1채널영역과 상기 제1불순물영역들 각각과의 사이에 형성된 제1오프셋영역, 및 상기 제1채널영역 위에 형성된 제1게이트전극을 포함하는 제1박막트랜지스터, 및 상기 섬형상의 반도체영역으로 형성되고 상기 제1박막트랜지스터에 전기적으로 접속된 제2박막트랜지스터로서, 상기 섬형상의 반도체영에 형성된 제2채널영역, 상기 제2채널영역을 사이에 두고 상기 섬형상의 반도체영역에 형성된 1쌍 제2불순물영역, 상기 제2채널영역과 상기 제2불순물영역들 각각과의 사이에 형성된 제2오프셋영역, 및 상기 제2채널영역 위에 형성되고 상기 제1게이트전극에 접속된 제2게이트전극을 포함하는 제2박막트랜지스터를 포함하고, 상기 제1불순물영역들 중 한 영역과 상기 제2불순물영역들중 인접한 한 영역이 동일 도전형을 가지고 서로 전기적으로 접속되어 있고, 상기 제1 및 제2게이트전극을 각각이 금속으로 이루어지고, 그 게이트전극들의 표면이, 그 표면을 산화시킴으로써 형성된 산화물층으로 덮여 있는 것을 특징으로 하는 반도체장치.
  2. 절연표면상에 형성된 적어도 하나의 화소전극과, 상기 절연표면상에 형성된 섬형상의 반도체영역과, 상기 화소전극과 연결되고 상기 섬형상의 반도체영역으로 형성되는 제1박막트랜지스터로서, 상기 섬형상의 반도체영역에 형성된 제1채널영역, 상기 제1채널영역을 사이에 두고 상기 섬형상의 반도체영역에 형성된 1쌍의 제1불순물영역,
    및 상기 제1채널영역 위에 형성된 제1게이트전극을 포함하는 제1박막트랜지스터 및 상기 화소전극과 역시 연결되고 상기 섬형상의 반도체영역으로 형성되며 상기 제1박막트랜지스터에 전기적으로 접속된 제2박막트랜지스터로서, 상기 섬형상의 반도체영역에 형성된 제2채널영역, 상기 제2채널영역을 사이에 두고 상기 섬형상의 반도체영역에 형성된 1쌍의 제2불순물영역, 및 상기 제2채널영역 위에 형성되고 상기 제1게이트전극에 접속된 제2게이트전극을 포함하는 제2박막트랜지스터를 포함하고, 상기 제1불순물영역들중 한 영역과 상기 제2불순물영역들 중 인접한 한 영역이 동일 도전형을 가지고 서로 인접하여 있고, 상기 제1및 제2게이트전극들 각각이 금속으로 이루어지고, 그 게이트전극들의 표면이, 그 표면을 산화시킴으로써 형성된 산화물층으로 덮혀 있는 것을 특징으로 하는 전기광학장치.
  3. 제1항에 있어서, 상기 제1 및 제2박막트랜지스터가 1쌍의 P채널형 박막트랜지스터이거나 N채널형 박막트랜지스터인 것을 특징으로 하는 반도체장치.
  4. 제1항에 있어서, 상기 제1 및 제2게이트전극들의 상기 금속이 알루미늄, 몰리브덴 및 크롬으로 이루어진 군으로부터 선택된 금속인 것을 특징으로 하는 반도체장치.
  5. 제2항에 있어서, 상기 산화물층이 상기 제1 및 제2게이트전극들의 양극산화층인 것을 특징으로 하는 전기광학장치.
  6. 절연표면상에 형성된 섬형상의 반도체영역과, 상기 섬형상의 반도체영역으로 형성되는 제1박막트랜지스터로서, 상기 섬형상의 반도체영역에 형성된 제1채널영역, 상기 제1채널영역을 사이에 두고 상기 섬형상의 반도체영역에 형성된 1쌍의 제1불순물영역, 상기 제1채널영역과, 상기 제1불순물영역들 각각과의 사이에 형성된 제1오프셋영역, 및 상기 제1채널영역 위에 형성되고 금속으로 이루어지며 산환물층으로 덮혀 있는 제1게이트전극을 포함하는 제1박막트랜지스터와, 상기 섬형상의 반도체영역으로 형성되고 상기 제1박막트랜지스터에 전기적으로 접속된 제2박막트랜지스터로서, 상기 섬형상의 반도체영역에 형성된 제2채널영역, 상기 제2채널영역을 사이에 두고 상기 섬형상의 반도체영역에 형성된 1쌍의 제2불순물영역, 상기 제2채널영역과 상기 제2반도체영역들 각각과의 사이에 형성된 제2오프셋영역, 및 상기 제2채널영역 위에 형성되고 금속으로 이루어지며 산환물층으로 덮혀 있는 제2게이트전극을 포함하고, 상기 제2불순물영역들 중 한 영역이 상기 제1불순물영역들 중 인접한 한 영역과 동일 도전형을 가지고 그 영역에 전기적으로 접속되어 있는 제2박막트랜지스터와, 상기 제1 및 제2박막트랜지스터상에 형성된 층간절연물 및 상기 충간절연물상에 형성되고, 상기 충간절연물에 형성된 콘택트 홀을 통해 상기 제1박막트랜지스터의 상기 제1불순물영역들 중 다른 한 영역에 전기적으로 접속된 배선을 포함하고, 상기 제1 및 제2불순물영역들 중 상기 제1 및 제2채널영역들 사이에 위치되는 불순물영역은 어떠한 전극이나 도선에도 연결되어 있지 않은 것을 특징으로 하는 반도체장치.
  7. 제2항에 있어서, 상기 제1 및 제2게이트전극들의 상기 금속이 알루미늄, 몰리브덴 및 크롬으로 이루어진 군으로부터 선택된 금속인 것을 특징으로 하는 전기광학장치.
  8. 제6항에 있어서, 상기 제1 및 제2게이트전극들 각각의 상기 금속이 알루미늄, 몰리브덴 및 크롬으로 이루어진 군으로부터 선택된 금속인 것을 특징으로 하는 반도체장치.
  9. 제1항에 있어서, 상기한 전기적으로 접속된 제1 및 제2불순물영역들이 적어도 부분적으로 겹쳐 있는거 실시예를 특징으로 하는 반도체장치.
  10. 기판 위에 형성된 섬형상의 반도체영역과, 상기 섬형상의 반도체영역에 인접하여 있고 서로 전기적으로 접속된 다수의 게이트전극들과, 상기 게이트전극들과 상기 섬형상의 반도체영역 사이에 배치된 게이트 절연층과, 상기 게이트전극들에 인접하여 상기 섬형상의 반도체영역에 형성된 다수의 채널영역들과, 상기 채널영역들에 인접하여 상기 섬형상의 반도체영역에 형성되고, 서로 같은 불순물 도전형을 가지는 다수의 불순물영역 및 상기 채널영역과 상기 불순물영역 사이에 형성된 오프셋영역들을 포함하고, 상기 게이트전극들이 산화가능한 물질로 이루어지고, 그 게이트전극들의 표면상에, 상기 물질의 산화물층이 제공되어 있는 것을 특징으로 하는 반도체장치.
  11. 기판 위에 형성된 섬형상의 반도체영역과, 상기 섬형상의 반도체영역 위에 형성되고 서로 전기적으로 접속된 다수의 게이트전극들과, 상기 게이트전극들과 상기 섬형상의 반도체영역 사이에 배치된 게이트 절연층과 상기 게이트전극들 아래에서 상기 섬형상의 반도체영역에 형성된 다수의 채널영역들과, 상기 채널영역들에 인접하여 상기 섬형상의 반도체영역에 형성되고, 서로 같은 불순물 도전형을 가지는 다수의 불순물영역, 삼기 섬형상의 반도체영역상에 형성된 층간절연물 및 상기 층간절연물상에 형성되고 상기 불순물영역들 중 하나에 전기적으로 접속된 배선을 포함하고, 상기 게이트전극들이 산화가능한 물질로 이루어지고, 그 게이트전극들의 표면상에, 상기 물질의 산화물층이 제공되어 있고, 상기 불순물영역들이, 상기 산화물 층을 가지는 상기 게이트전극들에 대하여 자기정합적으로 형성된 것을 특징으로 하는 반도체장치.
  12. 제11항에 있어서, 상기 게이트전극들의 상기 산화가능한 물질이 알루미늄, 몰리브덴 및 크롬으로 이루어진 군으로부터 선택된 물질인 것을 특징으로 하는 반도체장치.
  13. 절연표면상에 형성된 제1의 섬형상 반도체영역과, 상기 제1의 섬형상 반도체영역에 형성된 제1채널 영역과, 상기 제1채널영역을 사이에 두고 상기 제1의 섬형상 반도체영역에 형성된 1쌍의 제1불순물영역들과, 상기 제1채널영역 위에 형성되고 금속으로 이루어지며 표면이 양극산화물층으로 덮여 있는 제1게이트전극과, 상기 제1의 섬형상 반도체영역에 형성된 제2채널영역 과, 상기 제2채널영역을 사이에 두고 상기 제1의 섬형상 반도체 영역에 형성된 1쌍의 제2불순물영역들과, 상기 제 2채널영역 위에 형성되고 금속으로 이루어지며 표면이 양극산화물층으로 덮혀 있는 제2게이트전극과, 상기 절연표면상에 형성된 제2의 섬형상 반도체영역과, 상기 제2의 섬형상 반도체영역에 형성된 제3채널영역과, 상기 제3채널영역을 사이에 두고 상기 제2의 섬형상 반도체영역에 형성된 1쌍의 제3불순물영역들과, 상기 제3채널영역 위에 형성되고 금속으로 이루어지며 표면이 양극산화물층으로 덮혀 있는 제3게이트전극과, 상기 제3의 섬형상 반도체영역에 형성된 제4채널영역과, 상기 제4채널영역을 사이에 두고 상기 제2의 섬형상 반도체영역에 형성된 1쌍의 제4불순물영역들과, 상기 제4채널영역 위에 형성되고 금속으로 이루어지며 표면이 양극산화물층으로 덮혀 있는 제4게이트전극을 포함하고, 상기 제2불순물영역들 중 한 영역이 상기 제1불순물영역들 중 인접한 한 영역과 동일 도전형을 가지고 그 영역에 전기적으로 접속되어 있고, 상기 제4불순물영역들 중 한 영역이 상기 제3불순물영역들 중 인접한 한 영역과 동일 도전형을 가지고 그 영역에 전기적으로 접속되어 있으며, 상기 제1 및 제3불순물영역들의 도전형이 서로 다르고, 상기 제2 및 제4불순물영역들의 도전형이 서로 다른 것을 특징으로 하는 반도체장치.
  14. 제13항에 있어서, 상기 제1, 제2, 제3 및 제4게이트전극들 각각의 상기 금속이 알루미늄, 몰리브덴 및 크롬으로 이루어진 군으로부터 선택된 금속인 것을 특징으로 하는 반도체장치.
  15. 제13항에 있어서, 상기 제1 및 제2채널영역들이 상기 제3 및 제4 채널영역들과 전기적으로 병렬로 접속된 것을 특징으로 하는 반도체장치.
  16. 제10항에 있어서, 상기 게이트전극들의 상기 산화가능한 물질이 알루미늄, 몰리브덴 및 크롬으로 이루어진 군으로부터 선택된 물질인 것을 특징으로 하는 반도체장치.
  17. 제2항에 있어서, 상기 전기적로 접속된 제1 및 제2불순물영역들이 적어도 부분적으로 겹쳐 있는 것을 특징으로 하는 전기광학장치.
  18. 제6항에 있어서, 상기 전기적으로 접속된 제1 및 제2불순물영역들이 적어도 부분적으로 겹쳐 있는 것을 특징으로 하는 반도체장치.
  19. 제13항에 있어서, 상기 전기적으로 접속된 제1 및 제2불순물영역들이 적어도 부분적으로 겹쳐 있는 것을 특징으로 하는 반도체장치.
  20. 제1항에 있어서, 상기 전기적으로 접속된 제1 및 제2불순물영역들이 적어도 부분적으로 겹쳐 있는 것을 특징으로 하는 반도체장치.
  21. 제2항에 있어서, 상기 전기적으로 접속된 제1 및 제2불순물영역들이 적어도 부분적으로 겹쳐 있는 것을 특징으로 하는 반도체장치.
  22. 제6항에 있어서, 상기 전기적으로 접속된 제1 및 제2불순물영역들이 적어도 부분적으로 겹쳐 있는 것을 특징으로 하는 반도체장치.
  23. 제13항에 있어서, 상기 전기적으로 접속된 제1 및 제2불순물영역들이 적어도 부분적으로 겹쳐 있는 것을 특징으로 하는 반도체장치.
  24. 제6항에 있어서, 상기 배선이 상기 제1불순물영역들중 상기 인접한 한 영역으로부터 전기절연되어 있는 것을 특징으로 하는 반도체장치.
  25. 절연표면상에 형성된 섬형상의 반도체영역과, 상기 섬형상의 반도체영역에 형성된 다수의 채널영역들과, 상기 다수의 채널영역들 각각을 사이에 두고 상기 섬형상의 반도체영역에 형성된 여러 쌍의 불순물영역들 및 상기 채널영역들 위에 각각 형성되고 금속으로 이루어지며 표면이 산화물층으로 덮혀 있고 서로 연결되어 있는 다수의 게이트전극들을 포함하고, 상기 각 쌍의 불순물영역들중 하나의 불순물영역이 인접쌍의 불순물영역들중 하나의 불순물영역과 동일 도전형을 가지고 그 불순물영역과 전기적으로 접속되어 있으며, 상기 쌍들이 불순물영역들이, 상기 산화물층이 형성된 상기 게이트전극들에 대하여 자기정합적으로 형성된 것을 특징으로 하는 반도체장치.
  26. 제25항에 있어서, 상기 전기적으로 접속된 불순물영역들이 서로 인접하여 있는 것을 특징으로 하는 반도체장치.
  27. 제25항에 있어서, 상기 전기적으로 접속된 불순물영역들이 적어도 부분적으로는 겹쳐 있는 것을 특징으로 하는 반도체장치.
  28. 절연표면상에 형성된 섬형상의 다수의 반도체영역과, 상기 섬형상의 반도체영역에 형성된 다수의 채널영역들과, 상기 다수의 채널영역들을 각각 사이에 두고 섬형상의 반도체영역에 형성된 여러 쌍의 불순물영역들, 상기 채널영역과 상기 불순물영역 사이에 배치된 오프셋영역, 및 상기 채널영역들에 각각 인접하여 있고 금속으로 이루어지며 표면이 산화물층으로 덮혀 있고, 서로 연결되어 있는 다수의 게이트전극들을 포함하고, 상기 각 쌍의 불순물영역들 중 하나의 불순물영역이 인접 쌍의 불순물영역들중 하나의 불순물영역과 동일 도전형을 가지고 그 불순물영역과 전기적으로 접속되어 있는 것을 특징으로 하는 반도체장치.
  29. 제28항에 있어서, 상기 전기적으로 접속된 불순물영역들이 서로 인접하여 있는 것을 특징으로 하는 반도체장치.
  30. 제28항에 있어서, 상기 전기적으로 접속된 불순물영역들이 적어도 부분적으로는 겹쳐 있는 것을 특징으로 하는 반도체장치.
  31. 제28항에 있어서, 상기 게이트전극들과 상기 채널영역들 사이에 각각 배치된 다수의 게이트 절연층들을 더 포함하는 것을 특징으로 하는 반도체장치.
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