JPS63501451A - 係数転送用転送回路及び転送方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 係数転送用転送回路及び転送方法 本発明は請求の範囲の上位概念に記載された転送回路及び転送方法に関する。本 発明は有利には伝送素子に適用すれる。例えばコントロールパネルにはこの種の 伝送素子を設けて、この伝送素子の伝送特性が調整可能な係数により定められ得 るようにすることができる。係数の調整のためにコントロールパネルには操作器 が設けられており、この操作器によって操作素子が操作されて、係数の変化調整 が生ぜしめられる。所定の時点にて伝送素子の伝送特性を設定するためには、そ れぞれ係数セットが必要である。操作素子を操作して、ある操作状態から別の操 作状態へ移行する際、初めに伝送特性を規定していた係数セットは急激に、操作 素子の新しい操作状態に相応する係数セットに変化してはならない。過度に激し く、急激に伝送素子の伝送特性が変化すると、不都合なひずみが発生することと なるからである。このひずみの発生を防止すζために、伝送素子には短い間隔で 順次連続する係数セットが供給され、これら係数セットの各々によっては先行す る状態に対し、僅かな伝送特性の変化が生ぜしめられる。それにより伝送特性の ほぼ連続的な変化が生じて、その伝送特性は障害のない状態に保持される。

伝送素子内にはチャネルプロセッサが配置されている。チャネルプロセッサはＲ ＡＭ　（ランダムアクセス等 メモリ）、即ち蝿速呼出記憶装置から係数を読出す。

チャネルプロセッサが中断せずに動作できるようにするため、そのチャネルプロ セッサには２つの互いに同じＲＡＭ−領域が配属されている。それにより、これ らＲＡＭ−領域のうちの一方がチャネルプロセッサにより読み出されている間、 他方のＲＡＭ−領域には別のプロセッサにより、この別のプロセッサが操作素子 から受取った命令に応じて新しい係数がロードされ得る。１つのサイクル終了後 、２つのＲＡＭ−領域はそれぞれの役割を交換し、その結果常に一方はロードさ れ、他方はチャネルプロセッサにより読出される。以下このＲＡＭをメイン−Ｒ ＡＭと呼ぶ。

チャネルプロセッサの特性に基づき、チャネルプロセッサがその都度に必要とす る係数は、その都度のメイン−ＲＡＭ領域に連続するアドレスに基づいてファイ ルされるのではなく、そのＲＡＭ−領域内に分散して記憶される。そのため当該 転送にマイクロプロセッサを使用した場合、十分短い時間内では十分な数の係数 を別のプロセッサからチャネルプロセッサへ転送することができない。その種の マイクロプロセッサは係数をメイン−ＲＡＭへ正しく入力配列するのに過度の時 間を必要とすることとなる。いわゆるＤＭＡ−構成ユニット（直接メそリアクセ ス）というものがあり、そのＤＭＡ−構成ユニットによって、必要なデータ量を 必要とされる時間内で伝送することができるが、それは伝送されるべきデータが 連続したアドレスを有する場合のみ可能となる。

本発明の課題は既述の問題点にもかかわらず、短時間内で、十分に多数の係数を チャネルプロセッサへ転送可能ゑすることである。

上述の課題は請求の範囲の特徴部分に記載の転送回路、並びに転送方法によって 解決される。本発明による転送回路並びに転送方法は直接メモリアクセス−回路 のように作用する。

図面を用いて上記を詳細に説明する。図示されていない操作素子により制御され るプロセッサＰは係数セットをメイン−ＲＡＭ　ＲＡまたはＲＢに交互に書込む 。

そのメイン−ＲＡＭのメモリ内容が伝送素子ＵのチャネルプロセッサＫＰにより 逆方向で交互にアクセスされる。要するにチャネルプロセッサＫＰが係数セット をメイン−ＲＡＭ　ＲＡから受取っている間、メイン−ＲＡＭ　ＲＢは、切換器 Ｓ２を有するデーターバスＤＢを介し、また切換器Ｓ１を有するアドレス−バス ＡＢを介して、結局プロセッサＰからの転送回路を介して転送される係数を受取 る。転送回路は切換器Ｓｌ、Ｓ２の他に、所属の切換器３３．Ｓ４．Ｓ６を具備 するアドレス−ＲＡＭ　ＡＲおよびデーターＲＡＭ　ＤＲと〜アドレス発生器Ａ Ｇからのアドレス−バスＡＢ中に設けられた切換器Ｓ５とを有する。なお、前記 切換器Ｓ３　、　Ｓ４、Ｓ６らはプロセッサＰからのデーターバスおよびアドレ ス−バス中に設けられている。

転送回路は方向りのデータの流れを転送サイクル内の２つの過程で処理する。

第１過程： まずアドレス−ＲＡＭ　ＡＲとデーターＲＡＭ　ＤＲはプロセッサＰによりロー ドされる。その際、切換器Ｓ３、Ｓ４．Ｓ６は閉じており、Ｓｓ、Ｓ７．Ｓｓは 開いている。

このフェーズ（期間）は時間的にはクリティカルでない。

第２過程： 第２過程では、切換器８３〜Ｓ８はそれぞれの切換状態が替わりプロセッサＰは アドレス−バスＡＳおよびデーターバスＤＢから切離される。アドレス−ＲＡＭ ＡＲとデーターＲＡＭ　ＯＲのメモリ内容を読出すために、切換器Ｓ５を介して アドレス発生器ＡＧから連続したアドレスが送出される。

第１部分過程では、データーＲＡＭ　ＤＲのメモリ内容の第１の部分がＳｌと８ ２が図示されている切換位置にある時、メイン−ＲＡＭ　Ｒｅに書込まれる。ア ドレス−ＲＡＭ　ＡＲのメモリ内容はメイン−ＲＡＭ　ＲＢのメモリセルをアド レッシングするのに用いられる。

第２部分過程では、切換器Ｓ１と８２の切換状態が替わり、アドレス−ＲＡＭ　 ＡＲとデーターＲＡＭ　ＤＲのメモリ内容のさらに別の部分が、チャネルプロセ ッサＫＰにより係数がメイン−ＲＡＭ　ＲＢから取出されている期間に、メイン −ＲＡＭ　ＲＡへ新たにロードされる。

逆方向に書込みおよび読出しを行なうメイン−ＲＡＭＲＡとメイン−ＲＡＭ　Ｒ Ｂとの切換は、データーＲＡＭＤＲの全データ内容の転送終了まで繰返される。

全データ内容のそのような転送中、アドレス発生器ＡＧは、アドレス−ＲＡＭ　 ＡＲとデーターＲＡＭ　ＤＲのロードの際に行なったのと同じように連続してア ドレスを発生する。

実際にアドレス−ＲＡＭ　ＡＲとデーターＲＡＭ　ＤＲにロードされる内容につ いてはこれまで述べなかった。

それについては第２図を参照して説明する。

アドレス−ＲＡＭ　ＡＲとデーターＲＡＭ　ＤＲは有利には互いに同一のアドレ ス−ＲＡＭ−７ドレス若しくはデーターＲＡＭ−アドレス（第１欄ないし第３欄 ）を受取る。いずれにしろそれぞれ互いに連続する０゜１、・・・ｎ−１、ｎ＋ ｎ＋１　・・・等のアドレスである。このアドレスに基づいて、アドレス−ＲＡ Ｍ　ＡＲには次のようなアドレスが記憶される、即ち当該アドレスに基づいてメ イン−ＲＡＭ　ＲＡ若しくはＲＢ中に個々の係数の記憶を行おうとするアドレス が記憶される。例えば、第１の係数セラ）Ｉに対するＲＡＭ−ＲＡ−アドレス若 しくはＲＡＭ−Ｒｅ−アドレスは、アドレス−ＲＡＭのアドレス０，１．・・・ ｎ−１に基づいてアドレス−ＲＡＭに記憶される。この第１の係数セラ）Ｉは係 数１／工。

２／工、・・・ｎ／Ｉから成る。これらの係数はプロセッサＰＶｃよりアドレス −ＲＡＭのロード過程と並列的にデーターＲＡＭ　ＤＲのメモリセルに、これも 同様にアドレス０，１．・・・ｎ−１に基づいて記憶される。

同様にして第２係数セツト■、さらに次の係数セットがそれぞれに付属するアド レスで記憶される。

転送回路ＡＲ，ＤＲ等を介して上述の様にして、係数をメイン−ＲＡＭ　ＲＡ若 しくはＲＢへ、チャネルプロセッサＫＰの動作に必要とされるような不連続アド レスに基づいて記憶、し得ることが達成された。しかもなお十分に多数の係数を 、所要の短時間内でプロセッサＰからチャネルプロセッサＫＰへ転送することが 可能である。

アドレス−ＲＡＭ　ＡＲとデーターＲＡＭ　ＤＲの読出しのため、アドレス発生 器ＡＧが記憶の際と同数のアドレス−ＲＡＭ　−アドレス若しくはデーターＲＡ Ｍ　−アドレスを発生するためｋは、切換器Ｓ５の閉成前、即ちアドレス−ＲＡ ＭとデーターＲＡＭの読出しの開始前に、係数セット毎の係数の個数がプロセッ サＰからアドレス発生器ＡＧに伝送されることが必要である。

更にその都度の新しい係数−ロードサイクルが適正な。

タイミングで開始され得るように、アドレス発生器ＡＧは、メイン−ＲＡＭ　Ｒ Ａからメイン−ＲＡＭ　ＲＢへの切換時点およびその反対の切換時点に関する、 チャネルプロセッサにＰからの（ここには図示していない〕情報を必要とする。

補正書の翻訳文提出書（特許法第１８４条の８）昭和６２年８月２５日 特許庁長官　小　川　邦　夫　殿 １、国際出願番号　ｒ〆一　／、、５〆３゜ＰＣＴ／ＤＥ　８６１００２４０ ２、発明の名称 係数転送用転送回路及び転送方法 ３、特許出願人 名称　アー　エヌ　チー　ナツハリヒテンテヒニーク　ゲゼルシャフト　ミツト 　ベシュレンクテル　ハフラング５、補正書の提出年月日 昭和６２年５月１２日 請　求　の　範　囲 ■、　プロセッサ、例えば操作素子によって制御されるプロセッサ（Ｐ）から、 チャネルプロセッサ、例えば伝送素子（Ｕ）に設けられたチャネルプロセッサ（ ＫＰ）へ係数を転送するための転送回路であって、前記チャネルプロセッサ（Ｋ 　Ｐ　）は２つのメイン−ＲＡＭ、またはメイン−ＲＡＭ−領域（ＲＡ、ＲＢ） を有し、該２つのメイン−ＲＡＭ、またはメイン−ＲＡＭ−領域（ＲＡ、ＲＢ） はここに交互に係数の書込みが可能であり、またそれにひき続いて係数の読出し のためにその都度逆方向に交互にチャネルプロセッサ（ＫＰ）と接続可能である 係数転送用転送回路において、 ａ、当該転送回路は２つの付加的ＲＡ　Ｍ若しくはＲＡＭ−領域、即ちアドレス −ＲＡＭ　（ＡＲ）とデーターＲＡＭ　（ＤＲ）とを有し、該アドレス−ＲＡＭ （ＡＲ）とデーターＲＡＭ　（ＤＲ）は転送サイクルにて反復して、その都度ま ず書込みフェーズ（期間）中ロード可能であり、複数の読出しフェーズ（期間） 中続出し可能であり、 ｂ、付加的ＲＡＭ若しくはＲＡＭ−領域（ＡＲ，ＤＲ）は、転送サイクルの書込 みフェーズ（期間）中はプロセッサ（Ｐ）のアドレス−バス−出力側（ＡＢ）と 、また読出しフェーズ（期間）中はアドレス発生器（ＡＧ）と接続可能であり、 Ｃ１アドレス−ＲＡＭ　（ＡＲ）とデーターＲＡＭ（ＤＲ）のデーターバス−入 力端（ＤＢ）は、書込みフェーズ（期間）中はプロセッサ（Ｐ）のデーターバス −出力側（ＤＢ）と接続可能であり、その際アドレス−ＲＡＭ　（ＡＲ）はメイ ン−ＲＡＭ−アドレスを、またデーターＲＡＭ　（ＤＲ）は所属の係数をそれぞ れデータとして受取るように接続可能でありｄ、転送回路（ＡＲ，ＤＲ，５ｌ− ＳＳ）の制御構成により、１つの転送サイクルの順次連続する読出しフェーズ（ 期間）中その都度、即ち転送サイクル中、交互に動作するメイン−ＲＡＭ若しく はメイン−ＲＡＭ−領域のいずれか一方（ＲＡ、ＲＢ）から係数が伝送素子（Ｕ 、ＫＰ）へ読出されるフェーズ内ではその都度、プロセッサ（Ｐ）は転送回路か ら切離され、アドレス発生器（ＡＧ）から連続するアドレス　（０，１・・・・ ・・ｎ−１）がアドレス−ＲＡＭ（ＡＲ）とデーターＲＡＭ　（ＤＲ）へ送出さ れ、該アドレス−ＲＡＭ　（ＡＲ）とデーターＲＡＭ　（ＤＲ）の若しくはメイ ン−ＲＡＭ−領域（ＲＢ、ＲＡ）中に書込まれるように装置構成され、その際ア ドレス−ＲＡＭ（ＡＲ）に記憶されているデータは現在、係数が書込まれている メイン−ＲＡＭ若しくはメイン−ＲＡＭ−領域（ＲＢ、ＲＡ）のアドレッシング に用いられるように構成したことを特徴とする係数転送用転送回路。

２、　プロセッサ、例えば操作素子によって制御されるプロセッサ（Ｐ）から、 チャネルプロセッサ、例えば伝送素子（Ｕ）に設けられたチャネルプロセッサ（ ＫＰ）へ係数を転送するための転送方法であって、２つのメイン−ＲＡＭまたは メイン−ＲＡＭ−領域（ＲＡ、ＲＢ）へ交互に係数が書込まれ、該係数はそれに ひき続いて逆方向で交互にチャネルプロセッサ（ＫＰ）へ読出されるようにした 係数転送用転送方法において、 ａ、２つの付加的ＲＡＭ若しくはＲＡＭ−領域、即ちアドレス−ＲＡＭ（ＡＲ） とデーターＲＡＭ（ＤＲ）を転送サイクル内では反復して、その都度まず書込み フェーズ（期間）中ロードし、複数の読出しフェーズ（期間）中読出すようにし 、そのために、付加的ＲＡＭ若しくはＲＡＭ−領域（ＡＲ，ＤＲ）のアドレス− バス−入力端（ＡＢ）に、書込みフェーズ（期間）中はプロセッサ（Ｐ）のアド レス−バス−出力側（ＡＢ）から、また読出しフェーズ（期間）中はアドレス発 生器（ＡＧ）からアドレスを供給し、 ｂ６　アドレス−ＲＡＭ　ＣＡＲ）とデーターＲＡＭ　（ＤＲ）のデータ・バス 入力側（ＤＢ）に書込みフェーズ （明細書第１頁第１行〜１６行を次のとおり訂正する）明　細　書 係数転送用転送回路及び転送方法 本発明は請求の範囲の上位概念に記載された転送回路及び転送方法に関する。

ＣＢ−Ａ−２第１０２６０３号（英国特許公報）の第２図に伝送装置が記載され ている。この装置では、入力データ　（ｌＯ）がＲＡＭ（２２）に記憶された係 数に依存して出力データ　（２０）に変換される。

この係数を伝送中も可変できるために、ＲＡＭは２つの領域（２２ｘと２２ｙ１ 第３図）に分割され、第１の領域は伝送に用いられ、一方向時に第２の領域に新 しい係数がロードされる　（第２頁、第１１１行〜第！１５行）。この従来技術 は、実質的に請求の範囲第１項及び第２項の上位概念に記載の回路及び方法に相 応する。

本発明は有利には伝送素子に適用される。例えばコントロールパネルにはこの種 の伝送素子を設けて、この伝送素子の伝送特性が調整可能な係数により定められ 得るようにすることができる。係数の調整のためにコントロールパネルには操作 器が設けられており、この操作器によって操作素子が操作されて、係数の変化調 整が生ぜしめられる。所定の時点にて伝送素子の伝送特性を設定するためには、 それぞれ係数セットが必要である。操作素子を操作して、ある操作状態から別の 操作状態へ移行する際、初めに伝送特性を規定していた係数セットは急激に、操 作素子の新しい操作状態に相応する係数セットに変化してはならない。

（明細書第２頁第２２行〜第４頁第１行を次のとおり訂正する） いわゆるＤ　Ｍ　Ａ−構成ユニット　（直接メモリアクセス）というものがあり 、そのＤＭＡ−構成ユニットによって、必要なデータ量を必要とされる時間内で 伝送することができるが、それは伝送されるべきデータが連続したアドレスを有 する場合のみ可能となる。

本発明の課題は既述の問題点にもかかわらず、短時間内で、十分に多数の係数を チャネルプロセッサへ転送可能とすることである。

上述の課題は請求の範囲の特徴部分に記載の転送回路、並びに転送方法によって 解決される。本発明による転送回路並びに転送方法は直接メモリアクセス−回路 のように作用する。

図面を用いて上記を詳細に説明する。

第１図は本発明による転送回路の実施例を示し、第２図は、転送方法を実行する 際、何が転送回路のアドレス−ＲＡＭとデーターＲＡＭにロードされるのかを説 明する表である。

図示されていない操作素子により制御されるプロセッサＰは係数セットをメイン −ＲＡＭ　ＲＡまたはＲＢに交互に書込む。そのメイン−ＲＡＭのメモリ内容が 伝送素子ＵのチャネルプロセッサＫＰにより逆方向で交互にアクセスされる。要 するにチャネルプロセッサＫＰが係数セットをメイン−ＲＡＭ　ＲＡから受取っ ている間、メイン−ＲＡＭ　ＲＢは、切換器Ｓ２を有するデーターバスＤＢを介 し、また切換器Ｓｌを有するアドレス−バスＡＢを介して、結局プロセッサＰか らの転送回路を介して転送される係数を受取る。転送回路は切換器Ｓ　１　、Ｓ 　２の他に、所属の切換器Ｓ３゜Ｓ４．Ｓ６を具備するアドレス−ＲＡＭ　ＡＲ およびデーターＲＡＭ　ＤＲと、アドレス発生器ＡＧからのアドレス−バスＡＢ 中に設けられた切換器Ｓ５とを有する。なお、前記切換器Ｓ３．Ｓ４．Ｓ６らは プロセッサＰからのデーターバスおよびアドレス−バス中に設けられている。

国際調査報告 ＡＮＮＥＸ　Ｔｏ　ＴＦＥ　ＩＮＴＥＲＮＡＴＩＯＮＡＥ、５ＥＡＲＣＨＲＥＰ ＣＲＴ　ＯＮ

Claims (2)

【特許請求の範囲】
1. １．プロセッサ、例えば操作素子によつて制御されるプロセッサ（Ｐ）から、係 数プロセッサ、例えば伝送素子（Ｕ）に設けられた係数プロセッサ（ＫＰ）へ係 数を転送するための転送回路であつて、前記係数プロセッサ（ＫＰ）は２つのメ イン−ＲＡＭ、またはメイン−ＲＡＭ−領域（ＲＡ，ＲＢ）を有し、該２つのメ イン−ＲＡＭ、またはメイン−ＲＡＭ−領域（ＲＡ，ＲＢ）はここに交互に係数 の書込みが可能であり、またそれにひき続いて係数の読出しのためにその都度逆 方向で交互に係数プロセッサ（ＫＰ）と接続可能である係数転送用転送回路にお いて、 ａ．当該転送回路は２つの付加的ＲＡＭ若しくはＲＡＭ−領域、即ちアドレス− ＲＡＭ（ＡＲ）とデータ−ＲＡＭ（ＤＲ）とを有し、該アドレス−ＲＡＭ（ＡＲ ）とデータ−ＲＡＭ（ＤＲ）は転送サイクルにて反復して、その都度まず書込み フェーズ（期間）中ロード可能であり、複数の読出しフェーズ（期間）中読出し 可能であり、 ｂ．付加的ＲＡＭ若しくはＲＡＭ−領域（ＡＲ，ＤＲ）は、転送サイクルの書込 みフェーズ（期間）中はプロセッサ（Ｐ）のアドレス−バス−出力側（ＡＢ）と 、また読出しフェーズ（期間）中はアドレス発生器（ＡＧ）と接続可能であり、 ｃ．アドレス−ＲＡＭ（ＡＲ）とデータ−ＲＡＭ（ＤＲ）のでーターバス−入力 側（ＤＢ）は、書込みフェーズ（期間）中はプロセッサ（Ｐ）のデータ−バス− 出力側（ＤＢ）と接続可能であり、その除アドレスーＲＡＭ（ＡＲ）はメイン− ＲＡＭ−アドレスを、またデーターＲＡＭ（ＤＲ）は所属の係数をそれぞれデー タとして受取るように接続可能であり、ｄ．転送回路（ＡＲ，ＤＲ，Ｓ１〜Ｓ８ ）の制御構成により、１つの転送サイクルの順次連続する読出しフェーズ（期間 ）中その都度、即ち転送サイクル中、交互に動作するメイン−ＲＡＭ着しくはメ イン−ＲＡＭ−領域のいずれか一方（ＲＡ，ＲＢ）から係数が伝送素子（Ｕ，Ｋ Ｐ）へ読出されるフェーズ内ではその都度、プロセツサ（Ｐ）は転送回路から切 離され、アドレス発生器（ＡＧ）から連続するアドレス（０，１・・・ｎ−１） がアドレス−ＲＡＭ（ＡＲ）とデータ−ＲＡＭ（ＤＲ）へ送出され、該アドレス −ＲＡＭ（ＡＲ）とデータ−ＲＡＭ（ＤＲ）のデータは読出され、その都度他方 のメイン−ＲＡＭ若しくはメイン−ＲＡＭ−領域（ＲＢ，ＲＡ）中に書込まれる ように装置構成され、その際アドレス−ＲＡＭ（ＡＲ）に記憶されているデータ は現在、係数が書込まれているメイン−ＲＡＭ若しくはメイン−ＲＡＭ−領域（ ＲＢ，ＲＡ）のアドレツシングに用いられるように構成したことを特徴とする係 数転送用転送回路。
2. ２．プロセッサ、例えば操作素子によつて制御されるプロセッサ（Ｐ）から、係 数プロセッサ、例えば伝送素子（Ｕ）に設けられた係数プロセッサ（ＫＰ）へ係 数を転送するための転送方法であつて、２つのメイン−ＲＡＭまたはメイン−Ｒ ＡＭ−領域（ＲＡ，ＲＢ）へ交互に係数が書込まれ、該係数はそれにひき続いて 逆方向で交互に係数プロセツサ（ＫＰ）へ読出されるようにした係数転送用転送 方法において、ａ．２つの付加的ＲＡＭ若しくはＲＡＭ−領域、即ちアドレス− ＲＡＭ（ＡＲ）とデータ−ＲＡＭ（ＤＲ）を転送サイクル内では反復して、その 都度まず書込みフエーズ（期間）中ロードし、複数の読出しフェーズ（期間）中 読出すようにし、そのために、付加的ＲＡＭ若しくはＲＡＭ−領域（ＡＲ，ＤＲ ）のアドレス−バス−入力側（ＡＢ）に、書込みフェーズ（期間）中はプロセッ サ（Ｐ）のアドレス−バス−出力側（ＡＢ）から、また読出しフェーズ（期間） 中はアドレス発生器（ＡＧ）からアドレスを供給し、ｂ．アドレス−ＲＡＭ（Ａ Ｒ）とデータ−ＲＡＭ（ＤＲ）のデータ−バス−入力側（ＤＢ）に、書込みフェ ーズ（期間）中はプロセッサ（Ｐ）のデータ−バス−出力側（ＤＢ）からデータ を供給して、アドレス−ＲＡＭ（ＡＲ）はメィン−ＲＡＭ−アドレスを、またデ ータ−ＲＡＭ（ＤＲ）は所属の係数をその都度データとして受取るようにし、 ｃ．転送サイクルの順次連続する読出しフェーズ（期間）中、即ち転送サイクル 中交互に動作するメイン−ＲＡＭ若しくはメイン−ＲＡＭ−領域のいずれか一方 （ＲＡ，ＲＢ）から係数が伝送素子へ読出されているフェーズ内ではその都度、 プロセッサ（Ｐ）から付加的ＲＡＭ若しくはＲＡＭ−領域への係数の伝送を中断 し、アドレス発生器（ＡＧ）から連続するアドレス（０，１・・・ｎ−１）をア ドレス−ＲＡＭ（ＡＲ）とデータ−ＲＡＭ（ＤＲ）へ送出し、該アドレスＲＡＭ （ＡＲ）とデータ−ＲＡＭ（ＤＲ）のデータを読出し、その都度他方のメイン− ＲＡＭ若しくはメイン−ＲＡＭ−領域（ＲＢ，ＲＡ）中に書込み、その除アドレ ス−ＲＡＭ（ＡＲ）に記憶されているデータを現在係数が書込まれているメイン −ＲＡＭ−領域（ＲＢ，ＲＡ）のアドレツシングに用いるようにしたことを特徴 とする係数転送用転送方法。