JPH03260728A - レジスタのデータ書込み方式 - Google Patents
レジスタのデータ書込み方式Info
- Publication number
- JPH03260728A JPH03260728A JP5918390A JP5918390A JPH03260728A JP H03260728 A JPH03260728 A JP H03260728A JP 5918390 A JP5918390 A JP 5918390A JP 5918390 A JP5918390 A JP 5918390A JP H03260728 A JPH03260728 A JP H03260728A
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- JP
- Japan
- Prior art keywords
- processor
- data
- register
- memory
- address
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は情報処理装置におけるレジスタの書込み方式に
関する。
関する。
従来、情報処理装置におけるレジスタのデータ書込みは
、プロセッサから各レジスタに対し、１度に１つのレジ
スタに対しデータを書込むという方式が一般的であった
。
、プロセッサから各レジスタに対し、１度に１つのレジ
スタに対しデータを書込むという方式が一般的であった
。
上述した従来のレジスタのデータ書込み方式では、プロ
セッサから各レジスタに対する書込みが１つづつ順次行
なわれる為、レジスタの数が多いとフロセッサはレジス
タの書込みに占有されてしまい、又処理上複数のレジス
タに対し同じデータを書込む場合等で効率が悪くなり処
理能力が問題となってくる。
セッサから各レジスタに対する書込みが１つづつ順次行
なわれる為、レジスタの数が多いとフロセッサはレジス
タの書込みに占有されてしまい、又処理上複数のレジス
タに対し同じデータを書込む場合等で効率が悪くなり処
理能力が問題となってくる。
本発明のレジスタデータ書込み方式は、プロセッサと、
外プロセッサから書込み可能な複数のレジスタと、外各
レジスタに書込むデータを一時的に保持するメモリと、
該メモリのアドレスを切り換えるアドレスカウンタと、
前記レジスタに対するデータ書込み制御を行うクロック
制御回路と、前記プロセッサから出力されるアドレス信
号と前記アドレスカウンタの出力を前記プロセッサから
出力されるセレクタ切り換え信号により切り換えるセレ
クタと、 一４＝に前記プロセッサと前記メモリと前記各レジスタ
に共通に接続されるデータバスと、前記プロセッサと前
記カウンタ及び前記クロック制御回路に共通に入力され
るクロック信号と、前記プロセッサから出力されるアド
レス信号と前記アドレスカウンタの前記プロセッサから
前記メモリに向うメモリデータ書込みクロックと、前記
プロセッサから前記カウンタ及び前記クロック制御回路
に向うレジスタ書込み指示信号と、前記クロック制御回
路からレジスタに向うレジスタ書込みクロックとを有す
ることにより、 前記メモリのデータを前記各レジスタに対して一度に転
送することを特徴とする。
外プロセッサから書込み可能な複数のレジスタと、外各
レジスタに書込むデータを一時的に保持するメモリと、
該メモリのアドレスを切り換えるアドレスカウンタと、
前記レジスタに対するデータ書込み制御を行うクロック
制御回路と、前記プロセッサから出力されるアドレス信
号と前記アドレスカウンタの出力を前記プロセッサから
出力されるセレクタ切り換え信号により切り換えるセレ
クタと、 一４＝に前記プロセッサと前記メモリと前記各レジスタ
に共通に接続されるデータバスと、前記プロセッサと前
記カウンタ及び前記クロック制御回路に共通に入力され
るクロック信号と、前記プロセッサから出力されるアド
レス信号と前記アドレスカウンタの前記プロセッサから
前記メモリに向うメモリデータ書込みクロックと、前記
プロセッサから前記カウンタ及び前記クロック制御回路
に向うレジスタ書込み指示信号と、前記クロック制御回
路からレジスタに向うレジスタ書込みクロックとを有す
ることにより、 前記メモリのデータを前記各レジスタに対して一度に転
送することを特徴とする。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例のブロック図である。
１０はプロセッサ、２０はメモリ、３０はアドレスカウ
ンタ、４０はクロック制御回路、５０゜６０はレジスタ
、００１はデータバス、００２はメモリアドレス、００
３はカウンタ出力アドレス、００４はプロセッサ用基本
クロック、００５はメモリ書込クロック、００６はデー
タ書込指示信号、００７はセレクト信号、００８，００
９はレジスタ５０．６０用のデータ書込クロック、０１
０はレジスタ選択及びレジスタデータ書込クロックを含
む制御信号である。
ンタ、４０はクロック制御回路、５０゜６０はレジスタ
、００１はデータバス、００２はメモリアドレス、００
３はカウンタ出力アドレス、００４はプロセッサ用基本
クロック、００５はメモリ書込クロック、００６はデー
タ書込指示信号、００７はセレクト信号、００８，００
９はレジスタ５０．６０用のデータ書込クロック、０１
０はレジスタ選択及びレジスタデータ書込クロックを含
む制御信号である。
本実施例では、プロセッサ１０が２つのレジスタ５０．
６０に対しデータを書込む場合について説明するが、任
意の数のレジスタを持つ時も同様な動作となる。
６０に対しデータを書込む場合について説明するが、任
意の数のレジスタを持つ時も同様な動作となる。
通常は、プロセッサ１０からレジスタ５０゜６０に対し
データが書込まれる場合、書込まれるデータがデータバ
ス００１に出力され、制御信号０１０内のレジスタ選択
信号及びデータ書込クロックによりレジスタ５０又は６
０に書込まれる。
データが書込まれる場合、書込まれるデータがデータバ
ス００１に出力され、制御信号０１０内のレジスタ選択
信号及びデータ書込クロックによりレジスタ５０又は６
０に書込まれる。
プロセッサ１０からレジスタ５０．６０に対して一度に
データを書込む必要が生じた場合の動作は以下のように
なる。あらかじめ、アドレス００２の番地とレジスタ５
０．６０は一対一に対応させている（この例ではアドレ
スの０番地に対してレジスタ５０、アドレスの１番地に
対してレジスタ６０が対応している）。
データを書込む必要が生じた場合の動作は以下のように
なる。あらかじめ、アドレス００２の番地とレジスタ５
０．６０は一対一に対応させている（この例ではアドレ
スの０番地に対してレジスタ５０、アドレスの１番地に
対してレジスタ６０が対応している）。
プロセッサ１０は、あらかじめメモリ２０のアドレスに
対応したレジスタに対してアドレス００２ヲ用いてデー
タバス００１にデータを出力し、メモリ書込クロック０
０５によりメモリ００２のアドレス０番地及び１番地に
対し、レジスタ５０゜６０に書込むデータを書込んでお
く。
対応したレジスタに対してアドレス００２ヲ用いてデー
タバス００１にデータを出力し、メモリ書込クロック０
０５によりメモリ００２のアドレス０番地及び１番地に
対し、レジスタ５０゜６０に書込むデータを書込んでお
く。
プロセッサ１０から各レジスタに対しデータを書込む必
要が生じると、プロセッサ１０はセレクタ信号００７を
カウンタ出力アドレス００３側に切換えデータ書込み指
示信号００６により指示を行う。
要が生じると、プロセッサ１０はセレクタ信号００７を
カウンタ出力アドレス００３側に切換えデータ書込み指
示信号００６により指示を行う。
基本クロック００４によりカウンタ３０がインクリメン
トされ、メモリ２０のアドレスが順次切り換わり、メモ
リ２０からアドレス００２の番地に対応するレジスタ５
０．６０に書込むデータが順番に出力される。
トされ、メモリ２０のアドレスが順次切り換わり、メモ
リ２０からアドレス００２の番地に対応するレジスタ５
０．６０に書込むデータが順番に出力される。
又、クロック制御回路４０にデータバス００１よりデー
タが入力されデータにはレジスタに書込むかどうかの指
示するビットを持っておりその指示なりロック制御回路
４０内にて判断する。
タが入力されデータにはレジスタに書込むかどうかの指
示するビットを持っておりその指示なりロック制御回路
４０内にて判断する。
そして、レジスタ書込み信号００８，００９が基本クロ
ック００４に同期してレジスタ５０及び６０に対して順
次書込まれることになる。
ック００４に同期してレジスタ５０及び６０に対して順
次書込まれることになる。
以上説明したように本発明は、プロセッサと、プロセッ
サから書込み可能な複数のレジスタと、各レジスタに書
込むデータを一時的に保持するメモリと、メモリのアド
レスを切り換えるアドレスカウンタと、レジスタに対す
るデータ書込み制御を行うクロック制御回路を持ち、プ
ロセッサ、メモリ及びレジスタに共通に接続されるデー
タバスと、プロセッサから出力されるアドレス信号とア
ドレスカウンタの出力をプロセッサから出力されるセレ
クタ切り換え信号により切り換えるセレクタと、プロセ
ッサからメモリに向うメモリデータ書込みクロックと、
プロセッサからカウンタ及びクロック制御回路に向うレ
ジスタ書込み指示信号と、クロック制御回路からレジス
タに向うレジスタ書込みクロックを有することにより、
プロセッサからレジスタに対するデータ書込み処理が効
率よく行える効果がある。
サから書込み可能な複数のレジスタと、各レジスタに書
込むデータを一時的に保持するメモリと、メモリのアド
レスを切り換えるアドレスカウンタと、レジスタに対す
るデータ書込み制御を行うクロック制御回路を持ち、プ
ロセッサ、メモリ及びレジスタに共通に接続されるデー
タバスと、プロセッサから出力されるアドレス信号とア
ドレスカウンタの出力をプロセッサから出力されるセレ
クタ切り換え信号により切り換えるセレクタと、プロセ
ッサからメモリに向うメモリデータ書込みクロックと、
プロセッサからカウンタ及びクロック制御回路に向うレ
ジスタ書込み指示信号と、クロック制御回路からレジス
タに向うレジスタ書込みクロックを有することにより、
プロセッサからレジスタに対するデータ書込み処理が効
率よく行える効果がある。
第１図は本発明の一実施例のブロック図である。
１０・・・・・・プロセッサ、２０・・・・・・メモリ
、３０・・・・・・アドレスカウンタ、４０・・・・・
・クロック制御回路、５０・・・・・・レジスタ、６０
・・・・・・レジスタ、００１・・・・・・データバス
、００２・・・・・・メモリアドレス、００３・・・・
・・カウンタ出力アドレス、００４・・・・・・基本ク
ロック、００５・・・・・・メモリ書込みクロック、０
０６・・・・・・データ書込み指示信号、００７・・・
・・・セレクタ信号、００８・・・・・・データ書込み
クロ、り、００９・・・・・・データ書込みクロック、
ＯｌＯ・・・・・・制御信号。
、３０・・・・・・アドレスカウンタ、４０・・・・・
・クロック制御回路、５０・・・・・・レジスタ、６０
・・・・・・レジスタ、００１・・・・・・データバス
、００２・・・・・・メモリアドレス、００３・・・・
・・カウンタ出力アドレス、００４・・・・・・基本ク
ロック、００５・・・・・・メモリ書込みクロック、０
０６・・・・・・データ書込み指示信号、００７・・・
・・・セレクタ信号、００８・・・・・・データ書込み
クロ、り、００９・・・・・・データ書込みクロック、
ＯｌＯ・・・・・・制御信号。
Claims (1)
- 【特許請求の範囲】 プロセッサと、該プロセッサから書込み可能な複数のレ
ジスタと、該各レジスタに書込むデータを一時的に保持
するメモリと、該メモリのアドレスを切り換えるアドレ
スカウンタと、前記レジスタに対するデータ書込み制御
を行うクロック制御回路と、前記プロセッサから出力さ
れるアドレス信号と前記アドレスカウンタの出力を前記
プロセッサから出力されるセレクタ切り換え信号により
切り換えるセレクタと、 前記プロセッサと前記メモリと前記各レジ スタに共通に接続されるデータバスと、前記プロセッサ
と前記カウンタ及び前記クロック制御回路に共通に入力
されるクロック信号と、前記プロセッサから出力される
アドレス信号と前記アドレスカウンタの前記プロセッサ
から前記メモリに向うメモリデータ書込みクロックと、
前記プロセッサから前記カウンタ及び前記クロック制御
回路に向うレジスタ書込み指示信号と、前記クロック制
御回路からレジスタに向うレジスタ書込みクロックとを
有することにより、 前記メモリのデータを前記各レジスタに対して一度に転
送することを特徴とするレジスタのデータ書込み方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5918390A JPH03260728A (ja) | 1990-03-09 | 1990-03-09 | レジスタのデータ書込み方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5918390A JPH03260728A (ja) | 1990-03-09 | 1990-03-09 | レジスタのデータ書込み方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03260728A true JPH03260728A (ja) | 1991-11-20 |
Family
ID=13106040
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5918390A Pending JPH03260728A (ja) | 1990-03-09 | 1990-03-09 | レジスタのデータ書込み方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03260728A (ja) |
-
1990
- 1990-03-09 JP JP5918390A patent/JPH03260728A/ja active Pending
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