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WO1987000943A1 - Circuit and process for coefficient transmission - Google Patents

Circuit and process for coefficient transmission Download PDF

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Publication number
WO1987000943A1
WO1987000943A1 PCT/DE1986/000240 DE8600240W WO8700943A1 WO 1987000943 A1 WO1987000943 A1 WO 1987000943A1 DE 8600240 W DE8600240 W DE 8600240W WO 8700943 A1 WO8700943 A1 WO 8700943A1
Authority
WO
WIPO (PCT)
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ram
address
coefficients
data
processor
Prior art date
Application number
PCT/DE1986/000240
Other languages
English (en)
French (fr)
Inventor
Thomas Hirschberg
Original Assignee
Ant Nachrichtentechnik Gmbh
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Ant Nachrichtentechnik Gmbh filed Critical Ant Nachrichtentechnik Gmbh
Publication of WO1987000943A1 publication Critical patent/WO1987000943A1/de
Priority to DK161087A priority Critical patent/DK161087D0/da

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Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
    • G06F7/76—Arrangements for rearranging, permuting or selecting data according to predetermined rules, independently of the content of the data
    • G06F7/78—Arrangements for rearranging, permuting or selecting data according to predetermined rules, independently of the content of the data for changing the order of data flow, e.g. matrix transposition or LIFO buffers; Overflow or underflow handling therefor
    • G06F7/785—Arrangements for rearranging, permuting or selecting data according to predetermined rules, independently of the content of the data for changing the order of data flow, e.g. matrix transposition or LIFO buffers; Overflow or underflow handling therefor having a sequence of storage locations each being individually accessible for both enqueue and dequeue operations, e.g. using a RAM
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04H—BROADCAST COMMUNICATION
    • H04H60/00—Arrangements for broadcast applications with a direct linking to broadcast information or broadcast space-time; Broadcast-related systems
    • H04H60/02—Arrangements for generating broadcast information; Arrangements for generating broadcast-related information with a direct linking to broadcast information or to broadcast space-time; Arrangements for simultaneous generation of broadcast information and broadcast-related information
    • H04H60/04—Studio equipment; Interconnection of studios

Definitions

  • the invention relates to a transfer circuit and a transfer method as specified in the preambles of the claims. It is preferably used in a transmission link.
  • a transmission element can be contained in a mixer, for example, the transmission properties of which can be determined by adjustable coefficients.
  • an actuator is provided on the mixer with which an actuator is actuated, which in turn causes the coefficients to change.
  • a set of coefficients is required in each case to determine the transmission properties of the transmission element at a specific point in time.
  • coefficient set which was initially decisive for the transmission properties, must not be suddenly changed to the coefficient set that corresponds to the new position of the actuator; if it is too strong and too sudden Changing the transmission properties of the transmission element would cause undesirable distortions.
  • coefficient sets are successively supplied to the transmission element at short intervals, each of which leads to only a slight change in the transmission properties compared to the previous state. This results in an almost constant change in the transmission properties, which has no disruptive consequences.
  • a channel processor is located in the transmission element. It reads out coefficients from RAM (randam access memory), i.e. from a random access memory. So that the channel processor can work without interruption, two RAM areas that are identical to one another are assigned to it. In this way, one of these RAM areas can be read out by the channel processor, while the other is loaded in each case by a further processor with new coefficients, in accordance with the commands that this further processor has received from the actuator. At the end of a cycle, the two RAM areas swap roles so that one is always loaded and the other is read by the channel processor. In the following, this RAM is referred to as the main RAM.
  • RAM random access memory
  • the coefficients that the channel processor requires in each case are not stored in the main RAM area under consecutive addresses, but are stored scattered therein. The result of this is that insufficient coefficients can be transmitted from the further processor to the channel processor within a sufficiently short time if a microprocessor is used for this transmission. Such a microprocessor would help with the correct classification the coefficients in the main RAMs take too much time.
  • DMA modules direct memory access
  • the transfer circuit or the transfer method according to the invention acts like a DMA circuit.
  • a processor P controlled by an actuator is to alternately write sets of coefficients into a main RAM RA or RB, the memory contents of which the channel processor KP of a transmission element U accesses in alternating directions. So while the channel processor KP is currently obtaining a set of coefficients from the main RAM RA, the main RAM RB receives coefficients from the processor P via a data bus DB with switch S2 and via an address bus AB with switch S1 via a transfer circuit.
  • the transfer circuit consists of an address RAM AR and a data RAM DR with associated switches S3, S4 and S ⁇ in the data or address bus coming from the processor P and a switch S5 in an address -Bus AB, which comes from an address generator AG.
  • the transfer circuit manages the data flow in the Direction D in two steps of a transfer cycle:
  • the switches S3 to S8 change their positions; the processor P is disconnected from the address bus AB and from the data bus DB.
  • consecutive addresses are output by the address generator AG via the switch S5.
  • a first part of the memory content of the data RAM DR is written into the main RAM RB with the switch positions S1 and S2 shown; the memory content of the address RAM AR is used to address the memory cells of the 'main RAM RB.
  • a further part of the memory content of the address RAM AR and of the data RAM DR is used in the changed positions of the switches S1, S2 for reloading the main RAM RA in a period in which the channel processor KP has coefficients from the main -RAM RB takes.
  • the address RAM AR and the data RAM DR are preferably given the same address RAM or data RAM addresses (columns 1 and 3), but in any case consecutive addresses 0, 1, ... n -1, n, n + 1 ... etc. Those addresses are stored under these addresses in the address RAM AR, under which the storage of individual coefficients should take place in the main RAM RA or RB. For example, the RAM-RA or RAM-RB addresses for a first coefficient set I are stored in the address RAM under its addresses 0, 1, ... n-1.
  • This first coefficient set I consists of the coefficients 1 / I, 2 / I, ... n / I.
  • the processor P stores these coefficients in parallel with the loading of the address RAM in the memory cells of the data RAM DR, again at the addresses 0, 1,... N-1.
  • the second coefficient set II and further coefficient sets are stored with their associated addresses.
  • the coefficients may be stored in the main RAMs RA or RB under non-consecutive addresses, as required for the operation of the channel processor KP; nevertheless, a sufficiently large number of coefficients can be transferred from the processor P to the channel processor KP in the required short time.
  • the address generator AG for reading out the address RAM AR and the data RAM DR the same number of address RAM or Da Ten-RAM addresses generated, as when storing, it is still necessary that the address generator AG before closing the switch S5, that is, before reading out the address and data RAM, the number of coefficients per coefficient set and the total number of coefficients to be transferred is transmitted by the processor P.
  • the address generator requires information (not shown here) from the channel processor KP about the times of the switchover from the main RAM RA to the main RAM RB and vice versa, so that a new coefficient loading cycle can be started at the correct time.

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Description

Schaltung und Verfahren zur Übergabe von Koeffizienten.
Die Erfindung betrifft eine Übergabeschaltung und ein übergabeverfahren, wie in den Oberbegriffen der Patentansprüche angegeben. Sie wird bevorzugt in einem Übertragungsglied angewendet. In einem Mischpult beispielsweise kann ein solches Übertragungsglied enthalten sein, dessen Übertragungseigenschaften durch einstellbare Koeffizienten bestimmt werden können. Zur Einstellung der Koeffizienten ist auf dem Mischpult ein Steller vorgesehen, mit dem ein Stellglied betätigt wird, das seinerseits die Änderung der Koeffizienten bewirkt. Zur Festlegung der Übertragungseigenschaften des Übertragungsgliedes zu einem bestimmten Zeitpunkt ist jeweils ein Koeffizientensatz erforderlich. Wird nun das Stellglied betätigt und von einer Stellung in eine andere gebracht, so darf der Koeffizientensatz, der anfangs für die Übertragungseigenschaften bestimmend war, nicht schlagartig in denjenigen Koeffizientensatz umgeändert werden, welcher der neuen Stellung des Stellgliedes entspricht; bei einer zu starken und zu plötzlichen Änderung der Übertragungseigenschaften des Übertragungsgliedes würden nämlich unerwünschte Verzerrungen auftreten. Um diese zu vermeiden, werden daher dem Übertragungsglied in kurzen Abständen aufeinanderfolgend Koeffizientensätze zugeführt, von denen jeder nur zu einer geringen Änderung der Übertragungseigenschaften gegenüber dem vorangegangenen Zustand führt. Dadurch tritt eine nahezu stetige Änderung der Übertragungseigenschaften ein, die ohne störende Folgen bleibt.
In dem Übertragungsglied befindet sich ein Kanalprozessor. Er liest Koeffizienten aus einem RAM (randam access memory), also aus einem Speicher mit wahlfreiem Zugriff aus. Damit der Kanalprozessor unterbrechungsfrei arbeiten kann, sind ihm zwei untereinander gleiche RAM-Bereiche zugeordnet. Auf diese Weise kann einer dieser RAM-Bereiche von dem Kanalprozessor ausgelesen werden, während der andere jeweils von einem weiteren Prozessor mit neuen Koeffizienten geladen wird, entsprechend den Befehlen, die dieser weitere Prozessor von dem Stellglied bekommen hat. Nach Ablauf eines Zyklus vertauschen die beiden RAM-Bereiche ihre Rollen, so daß immer einer geladen und der andere vom Kanalprozessor gelesen wird. Im Folgenden wird dieser RAM als Haupt-RAM bezeichnet.
Bedingt durch die Eigenschaften des Kanalprozessors sind die Koeffizienten, welche der Kanalprozessor jeweils benötigt, in dem jeweiligen Haupt-RAM-Bereich nicht unter fortlaufenden Adressen abgelegt, sondern darin verstreut gespeichert. Dies hat zur Folge, daß innerhalb einer ausreichend kurzen Zeit nicht genügend Koeffizienten von dem weiteren Prozessor an den Kanalprozessor übermittelt werden können, wenn zu dieser Übermittlung ein Mikroprozessor benützt wird. Ein solcher Mikroprozessor würde für die richtige Einordnung der Koeffizienten in die Haupt-RAMs zuviel Zeit benötigen. Es gibt zwar sogenannte DMA-Bausteine (direct memory access), mit welchen die erforderliche Datenmenge in der geforderten Zeit übertragen werden könnte, jedoch wäre dies nur dann möglich, wenn die zu übertragenden Daten fortlaufende Adressen aufweisen würden.
Es ist Aufgabe der Erfindung, trotz der geschilderten Schwierigkeiten in kurzer Zeit die Übergabe einer ausreichend großen Zahl von Koeffizienten an den Kanalprozessor zu ermöglichen.
Diese Aufgabe wird gelöst durch die Übergabeschaltung bzw. das übergabeverfahren mit den Merkmalen der Patentansprüche. Die Übergabeschaltung bzw. das übergabeverfahren nach der Erfindung wirkt wie eine DMA-Schaltung.
Anhand der Zeichnungen soll dies näher erläutert werden. Ein von einem nicht gezeigten Stellglied gesteuerter Prozessor P soll Koeffizientensätze abwechselnd in ein Haupt-RAM RA bzw. RB einschreiben, auf deren Speicherinhalte der Kanalprozessor KP eines Übertragungsgliedes U gegensinnig abwechselnd zugreift. Während also der Kanalprozessor KP einen Koeffizientensatz gerade vom Haupt-RAM RA bezieht, erhält das Haupt-RAM RB über einen Daten-Bus DB mit Schalter S2 und über einen Adreß-Bus AB mit Schalter S1 Koeffizienten über eine Übergabeschaltung letztlich aus dem Prozessor P. Die Übergabeschaltung besteht neben den Schaltern S1, S2 aus einem Adreß-RAM AR und einem Daten-RAM DR mit zugehörigen Schaltern S3, S4 und Sβ in dem vom Prozessor P kommenden Daten- bzw. Adreß-Bus und aus einem Schalter S5 in einem Adreß-Bus AB, der von einem Adressengenerator AG kommt.
Die Übergabeschaltung bewerkstelligt den Datenfluß in der Richtung D in zwei Schritten eines übergabezyklus:
Erster Schritt:
Zunächst werden das Adreß-RAM AR und das Daten-RAM DR vom Prozessor P geladen. Dabei sind die Schalter S3, S4, S6 geschlossen und S5, S7, S8 geöffnet. Diese Phase ist zeitlich unkritisch!
Zweiter Schritt:
Für einen zweiten Schritt verändern die Schalter S3 bis S8 ihre Stellungen; der Prozessor P wird vom Adreß-Bus AB und vom Daten-Bus DB abgetrennt. Zum Auslesen der Speicherinhalte des Adreß-RAM AR und des Daten-RAM DR werden über den Schalter S5 vom Adressengenerator AG fortlaufende Adressen abgegeben.
In einem ersten Teilschritt wird ein erster Teil des Speicherinhaltes des Daten-RAM DR bei gezeigter Schalterstellung von S1 und S2 in das Haupt-RAM RB eingeschrieben; der Speicherinhalt des Adreß-RAM AR dient zur Adressierung der Speicherzellen des 'Haupt-RAM RB.
In einem zweiten Teilschritt dient dann ein weiterer Teil des Speicherinhaltes des Adreß-RAMs AR und des Daten-RAMs DR bei veränderten Stellungen der Schalter S1, S2 zur Neuladung des Haupt-RAMs RA in einem Zeitraum, in welchem der Kanalprozessor KP Koeffizienten aus dem Haupt-RAM RB entnimmt.
Das Umschalten zwischen dem Haupt-RAM RA und dem HauptRAM RB mit gegensinnigem Beschreiben und Auslesen wiederholt sich nun so lange, bis der gesamte Dateninhalt des Daten-RAM DR transferiert worden ist. Während dieses Transfers des gesamten Dateninhalts erzeugt der Adreßgenerator AG Adressen in gleicher Weise fortlaufend, wie es beim Laden des Adreß-RAM AR und des DatenRAM DR geschehen ist. Nicht erwähnt wurde bisher, womit eigentlich das Adreß-RAM AR und das Daten-RAM DR geladen wird. Hierzu wird auf Fig. 2 verwiesen:
Das Adreß-RAM AR und das Daten-RAM DR erhalten bevorzugt untereinander gleiche Adreß-RAM- bzw. Daten-RAM-Adressen (Spalten 1 bzw. 3), auf jeden Fall jedoch jeweils untereinander fortlaufende Adressen 0, 1, ... n-1, n, n+1 ... usw. Unter diesen Adressen werden im Adreß-RAM AR diejenigen Adressen abgespeichert, unter welchen im Haupt-RAM RA bzw. RB die Abspeicherung einzelner Koeffizienten erfolgen soll. Beispielsweise werden die RAM-RA- bzw. RAM-RB-Adressen für einen ersten Koeffizientensatz I im Adreß-RAM unter dessen Adressen 0, 1, ... n-1 abgespeichert.
Dieser erste Koeffizientensatz I besteht aus den Koeffizienten 1/I, 2/I, ... n/I. Diese Koeffizienten speichert der Prozessor P parallel zum Ladevorgang des Adreß-RAM in den Speicherzellen des Daten-RAM DR ab, und zwar wiederum unter den Adressen 0, 1, ... n-1.
Auf gleiche Weise werden der zweite Koeffizientensatz II und weitere Koeffizientensätze mit ihren zugehörigen Adressen abgespeichert.
Durch die Vermittlung der Übergabeschaltung AR, DR usw. ist auf diese Weise erreicht worden, daß die Koeffizienten in den Haupt-RAMs RA bzw. RB unter nicht fortlaufenden Adressen abgespeichert werden dürfen, wie für den Betrieb des Kanalprozessors KP erforderlich; dennoch kann eine ausreichend große Zahl von Koeffizienten in der erforderlichen kurzen Zeit vom Prozessor P an den Kanalprozessor KP übergeben werden.
Damit der Adressengenerator AG zum Auslesen des Adreß-RAM AR und des Daten-RAM DR dieselbe Anzahl von Adreß-RAM- bzw. Da ten-RAM-Adressen erzeugt, wie beim Einspeichern, ist es noch erforderlich, daß dem Adressengenerator AG vor dem Schließen des Schalters S5, also bevor mit dem Auslesen des Adreß- und des Daten-RAM begonnen wird, die Anzahl der Koeffizienten pro Koeffizientensatz und die Gesamtanzahl der zu übergebenden Koeffizienten vom Prozessor P übermittelt wird. Außerdem benötigt der Adressengenerator eine (hier nicht dargestellte) Information vom Kanalprozessor KP über die Zeitpunkte der Umschaltungen von dem Haupt-RAM RA auf den Haupt-RAM RB und umgekehrt, damit ein jeweils neuer Koeffizienten-Ladezyklus zeitrichtig begonnen werden kann.

Claims

Patentansprüche
Übergabeschaltung zur Übergabe von Koeffizienten von einem Prozessor (P), der bevorzugt von einem Stellglied gesteuert ist, an einen Koeffizientenprozessor (KP), der bevorzugt in einem Übertragungsglied (U) enthalten ist, mit zwei Haupt-RAMs oder -RAM-Bereichen (RA, RB), in die abwechselnd Koeffizienten einschreibbar sind und die jeweils anschließend gegensinnig abwechselnd mit dem Koeffizientenprozessor (KP) zum Auslesen der Koeffizienten verbindbar sind, gekennzeichnet durch folgende Merkmale: a) die Übergabeschaltung weist zwei zusätzliche RAMs bzw. RAM-Bereiche auf, nämlich ein Adreß-RAM (AR) und ein Daten-RAM (DR), die wiederholt in Übergabezyklen jeweils zunächst in einer Einschreibphase ladbar und in mehreren Auslesephaäen entladbar sind, b) die Adreß-Bus-Eingänge (AB) der zusätzlichen RAMs bzw. RAM-Bereiche (AR, DR) sind während der Einschreibphase eines Übergabezyklus mit dem Adreß-Bus-Ausgang (AB) des Prozessors (P) und während der Auslesephasen mit dem Adressengenerator (AG) verbindbar, c) Daten-Bus-Eingänge (DB) des Adreß-RAM (AR) und des Daten-RAM (DR) sind während der Einschreibphase mit dem Daten-Bus-Ausgang (DB) des Prozessors (P) so verbindbar, daß das Adreß-RAM (AR) die Haupt-RAM-Adressen und das Daten-RAM (DR) die zugehörigen Koeffizienten jeweils als Daten erhält, d) die Übergabeschaltung (AR, DR, S1 bis S8) ist so steuerbar, daß jeweils während der aufeinander folgenden Auslesephasen eines Übergabezyklus, also jeweils solange, wie innerhalb eines Übergabezyklus aus irgendeinem (RA, RB) der einander abwechselnden Haupt-RAMs bzw. -RAM-Bereiche Koeffizienten in das Übertragungsglied (U, KP) ausgelesen werden, der Prozessor (P) von der Übergabeschaltung abgetrennt ist und vom Adressengenerator (AG) fortlaufende Adressen (0, 1...n-1) an das Adressen-RAM (AR) und das Daten-RAM (DR) abgegeben und deren Daten ausgelesen und in das jeweils andere HauptRAM bzw. Haupt-RAM-Bereich (RB, RA) eingeschrieben werden, wobei die gespeicherten Daten des Adreß-RAM (AR) zur Adressierung desjenigen Haupt-RAM bzw. -RAM-Bereiches (RB) dienen, in welchen die Koeffizienten gerade eingeschrieben werden.
übergabeverfahren zur Übergabe von Koeffizienten von einem Prozessor (P), der bevorzugt von einem Stellglied gesteuert ist, an einen Koeffizientenprozessor (KP), der bevorzugt in einem Übertragungsglied (U) enthalten ist, wobei in zwei Haupt-RAMs oder -RAM-Bereiche (RA, RB) abwechselnd Koeffizienten eingesschrieben werden, die anschließend gegensinnig abwechselnd in den Koeffizientenprozessor (KP) ausgelesen werden, gekennzeichnet durch folgende Merkmale: a) zwei zusätzliche RAMs bzw. RAM-Bereiche, nämlich ein Adreß-RAM (AR) und ein Daten-RAM (DR), werden wiederholt in Übergabezyklen jeweils zunächst in einer Einschreibphase geladen und in mehreren Auslesephasen entladen, wozu die Adreß-Bus-Eingänge (AB) der zusätzlichen RAMs bzw. RAM-Bereiche (AR, DR) während der Einschreibphase von dem Adreß-Bus-Ausgang (AB) des Prozessors (P) und während der Auslesephasen von dem Adressengenerator (AG) gespeist werden, b). Daten-Bus-Eingänge (DB) des Adreß-RAM (AR) und des Daten-RAM (DR) werden während der Einschreibphase vom Da ten-Bus-Ausgang (DB) des Prozessors (P) so gespeist, daß das Adreß-RAM (AR) die Haupt-RAM-Adressen und das Daten-RAM (DR) die zugehörigen Koeffizienten jeweils als Daten erhält, während der aufeinander folgenden Auslesephasen eines Übergabezyklus, also jeweils solange, wie innerhalb eines Übergabezyklus aus irgendeinem (RA, RB) der einander abwechselnden Haupt-RAMs bzw. -RAM-Bereiche Koeffizienten in das Übertragungsglied (U, KP) ausgelesen werden, wird die Übertragung von Koeffizienten vom Prozessor (P) zu den zusätzlichen RAMs bzw. RAM-Bereichen (AR, DR) unterbrochen und es werden vom Adressengenerator (AG) fortlaufende Adressen (0, 1...n-1) an das Adressen-RAM (AR) und das Daten-RAM (DR) abgegeben und deren Daten ausgelesen und in das jeweils andere HauptRAM bzw. Haupt-RAM-Bereich (RB, RA) eingeschrieben, wobei die gespeicherten Daten des Adreß-RAM (AR) zur Adressierung desjenigen Haupt-RAM bzw. -RAM-Bereiches (RB, RA) dienen, in welchen die Koeffizienten gerade eingeschrieben werden.
PCT/DE1986/000240 1985-08-02 1986-06-10 Circuit and process for coefficient transmission WO1987000943A1 (en)

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DE8522297 1985-08-02

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DK (1) DK161087D0 (de)
GB (1) GB2194658B (de)
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DK161087A (da) 1987-03-30
GB2194658A (en) 1988-03-09
GB8719958D0 (en) 1987-09-30
JPS63501451A (ja) 1988-06-02
GB2194658B (en) 1989-08-16
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