JPH0285948A - 直接記憶アクセス制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔目次〕 概要 産業上の利用分野 従来の技術 発明が解決しようとする課題 課題を解決するための手段 作用 実施例 発明の効果 〔概要〕 メモリと入出力装置間のデータ転送を直接記憶アクセス
モードにより実行するシステムで、プロセッサの一回の
介入によりデータ転送が完了する直接記憶アクセス制御
方式に関し、 プロセッサの負担を軽減し、システム全体の処理効率を
高めることを目的とし、 プロセッサと、メモリと、メモリとデータ転送を行う入
出力装置と、プロセッサが設定する情報に基づきメモリ
と入出力装置間のデータ転送を制御する直接記憶アクセ
ス制御回路とを備えたシステムにおいて、直接記憶アク
セス制御回路には、入出力装置とメモリ間で複数のデー
タブロックを転送するための情報を記憶する記憶手段と
、記憶手段に格納された情報に基づき、入出力装置とメ
モリ間の複数のデータブロックの転送を制御する制御手
段を設け、プロセッサには直接記憶アクセス制御回路に
設けた記憶手段に、入出力装置とメモリ間で複数のデー
タブロックを転送するための情報を格納する指示を行う
指示手段を設け、プロセッサが直接記迫アクセス制御回
路の記憶手段に、指示手段が指示する情報を格納してか
ら、直接記憶アクセス制御回路を起動した後は、プロセ
ッサが再度介入することなく、入出力装置とメモリとの
間のデータ転送を完了させる構成とする。

〔産業上の利用分野〕

本発明はメモリと入出力装置との間のデータ転送を直接
記憶アクセス（以後ＤＭＡと略す）モードにより実行す
るシステムに係り、特に入出力装置とメモリ間で複数の
データブロックを転送する際に、プロセッサの一回の介
入によりデータ転送が完了する直接記憶アクセス制御方
式に関する。

ＤＭＡモードにより動作するシステムにおいて、例えば
、メモリと入出力装置との間でデータ転送を行う場合、
プロセッサがＤＭＡ制御回路を起動することにより、そ
の後はプロセッサの介入を必要とせず、ＤＭＡ制御回路
の制御によりデータ転送が実行されるようになっている
。

ところで、プロセッサの１回の介入でメモリ側から複数
のデータブロックを入出力装置側に転送し、入出力装置
側で一つのデータブロックとすることが出来るが、入出
力装置側はプロセッサの１回の介入で１データブロツク
をメモリ側に転送し得るのみであるため、入出力装置側
で転送するデータブロックが複数あるか、複数のデータ
ブロックに分けて受信する場合、■データブロックの転
送が済む度にプロセッサの介入が必要となるが、この介
入は不要であることが望ましい。

〔従来の技術〕

第４図は従来の技術を説明するブロック図で、第５図は
第４図の動作を説明する図である。

プロセッサ１はＤＭＡ制御回路３の内部レジスタに、メ
モリ２に設けたテーブルの先頭アドレスと、入出力装置
４のアドレスを設定し、メモリ２に転送すべきデータブ
ロック数とそのアドレス及び転送語数等を記録したテー
ブルを設定した後、Ｄ　Ｍ　Ａ　ＩＩ御回路３を起動す
る。

起動されたＤＭＡ制御回路３は、内部レジスタに設定さ
れたメキリ２のテーブルの先頭アドレス及び入出力装置
４のアドレスを参照し、メモリ２に設定されたテーブル
を索引して、メモリ２に存在する転送すべきデータブロ
ック数とそのアドレス及び転送語数を認識するか、又は
メモリ２に格納するデータブロック数と、格納するメモ
リ領域の先頭アドレス及び転送語数を認識すると、メモ
リ２の指定されたアドレスから指定された数のデータブ
ロックを読出して、入出力装置４に転送するか、又は、
入出力装置４のデータブロックを読出してメモリ２に転
送し、指定されたアドレス領域に格納する。

従来、ＤＭＡ制御回路３の１ボートにおけるＤＭＡ制御
方式は、第５図（ａ）に示す如く、１データブロツクを
メモリ２側から入出力装置４側へ転送するか、又は、入
出力装置４側からメモリ２側へ転送する場合と、第５図
（ｂ）に示す如く、メモリ２側から入出力装置４側には
複数のデータブロックを転送して、一つのデータブロッ
クとして、例えば入出力装置４のバッファメモリに格納
させ、入出力装置４側からメモリ２側にはｌデータブロ
ックを転送して、メモリ２の指定されたアドレス領域に
分割して格納する場合とがある。

〔発明が解決しようとする課題〕

上記の如く、従来はプロセッサの１回の介入によりメモ
リ２側からは複数のデータブロックを転送することが出
来るが、入出力装置４側からはプロセッサの１回の介入
により、１データブロツクを転送することが出来るのみ
であって、複数のデータブロックを転送することは出来
ない。

しかし、近年、メモリ容量の増大等により、入出力装置
４側のデータブロック数が増大してきている。このため
、従来の方式では入出力装置４側から転送する複数のデ
ータブロックに対して、データ転送を行わせる場合、Ｄ
　Ｍ　Ａ　ＩＩ御回路３に対するプロセッサ１の起動は
１回では完了せず、入出力装置４側から転送するデータ
ブロック数に対応して、ＤＭＡ制御回路３に対する起動
を行う必要がある。

即ち、プロセッサ１がＤＭＡ制御回路３の起動を行う場
合、プロセ・ノサ１はその都度ＤＭＡ制御回路３の内部
レジスタにメモリ２に設けたテーブルの先頭アドレスと
、入出力装置４のバッファメモリの各データブロック格
納領域のアドレスを設定し、メモリ２内にデータブロッ
ク数とそのアドレス及び転送語数を記録したテーブルを
設定する必要がある。

又、メモリ２側から転送される複数のデータブロックを
入出力装置４側で複数のデータブロックに分割して受信
する場合も同様であり、プロセッサｌの負担が大きく、
システム全体の処理効率を低下させるという問題がある
。

本発明はこのような問題点に鑑み、入出力装置４側のデ
ータブロック数に関係無く、プロセッサ１のＤＭＡ制御
回路３に対する起動は一回で済むようにして、プロセッ
サ１の負担を軽減し、システム全体の処理効率を高める
ことを目的としている。

〔課題を解決するための手段〕

第１図は本発明の原理ブロック図である。

第４図と同一符号は同一機能のものを示す。プロセッサ
５は指示手段７の指示に基づき、入出力袋Ｗ４とメモリ
２の間で複数のデータブロックを転送するための情報を
、ＤＭＡ制御回路６の記憶手段８に格納する。そして、
ＤＭＡ制御回路６に起動信号を送出する。

ＤＭＡ制御回路６は制御手段９の制御により、プロセッ
サ５から送出された起動信号により動作を開始し、記憶
手段８に格納された情報を読出す。

記憶手段８に格納された情報は、例えば、入出力装置４
から転送するか、入出力装置４に格納するデータブロッ
ク数と、メモリ２に設けたテーブルのアドレスであり、
ＤＭＡ制御回路６の制御手段９はこの情報で、メモリ２
に設けたテーブルを索引し、このテーブルから各データ
ブロックのアドレス及び転送語数を読出して、メモリ２
と入出力装置４の間のデータ転送を制御する。

即ち、制御手段９は記憶手段８とメモリ２に設けたテー
ブルから、データブロック数とそのアドレスを知り、入
出力装置４からデータブロックを続出し、転送語数分の
データをメモリ２に転送して、第４図で説明した如く、
メモリ２に設けられたテーブルを参照して、指定された
メモリ２のアドレス領域に書込ませるか、メモリ２のデ
ータフロックを読出し、転送語数分のデータを入出力装
置４に転送して、テーブルから索引したアドレスが指示
する入出力装置４のバッファメモリのアドレス領域に書
込ませる。

〔作用〕

上記の如く構成することにより、指示手段７はプロセッ
サ５に指示して、入出力装置４とメモリ２の間で複数の
データブロックを転送するための情報を、ＤＭＡ制御回
路６の記憶手段８に格納させ、制御手段９はＤ　Ｍ　Ａ
　ｉ制御回路６の記憶手段８に格納された情報を使用し
て、入出力装置４に存在する複数のデータブロックをメ
モリ２に転送し、メモリ２から転送された複数のデータ
ブロックを入出力装置４に格納するため、プロセッサ５
はＤＭＡ制御回路６の起動を一回行うだけで、その後は
介入する必要が無く、プロセッサ５の負担が軽減される
ため、システムの処理効率を高めることが出来る。

〔実施例〕

第２図は本発明の一実施例を示す回路のブロック図で、
第３図は第２図の動作を説明する図である。

プロセッサ５はプログラム２３を読出して、このプログ
ラムの指示に従い、先ずバス２４を経てメモリ２に転送
情報を格納するテーブルを作成する。

第３図（ａ）はアレイチエインモードで動作する場合を
示し、メモリ２に、例えば転送すべきデータブロック又
は、格納すべきデータブロックが■〜■に示す如く４ブ
ロツクあり、入出力装置４には転送すべきデータブロッ
ク又は、格納すべきデータブロックが■〜■に示す如く
３ブロツクあるものとする。

プロセッサ５はメモリ２に第３図（ａ）に示す如く、テ
ーブルＸとＹを作成し、テーブルＸにはデータブロック
■〜■の各ブロック領域の先頭アドレス（以後メモリア
ドレスと称する）及び転送語数■〜［相］と、テーブル
Ｙにはデータブロック■〜■の各ブロック領域の先頭ア
ドレス（以後デバイスアドレスと称する）及び転送語数
■〜０を設定する。

そして、プロセッサ５はバス２４を経てＤＭＡ制御回路
６の主制御部１０を制御し、バス制御部１１を経てテー
ブルアドレスレジスタ１８に対し、メモリ２に設けたテ
ーブルＸの先頭アドレスを設定させ、ブロックカウント
レジスタ２０には転送するデータブロック数（本例の場
合４）を設定させ、バス制御部２２を経てテーブルアド
レスレジスタ１９に対し、メモリ２に設けたテーブルＹ
の先頭アドレスを設定させ、ブロックカウントレジスタ
２１には転送するデータブロック数（本例の場合３）を
設定させる。

ここで、プロセッサ５は主制御部１０に起動を指示する
。起動を指示された主制御部１０はバス制御部１１を経
てテーブルアドレスレジスタ１８が記憶するテーブルＸ
の先頭アドレスと、ブロックカウントレジスタ２０が記
憶するデータブロック数を読取り、又、バス制御部２２
を経てテーブルアドレスレジスタ１９が記憶するテーブ
ルＹの先頭アドレスと、ブロックカウントレジスタ２１
が記憶するデータブロック数を読取る。

主記憶部１０はテーブルアドレスレジスタ１８と１９か
ら読出したテーブルＸとＹの先頭アドレスを用いてメモ
リ２をアクセスし、メモリ２のテーブルＸとＹの内容を
読取り、アドレスレジスタ１２にメモリアドレス■を、
語カウントレジスタ１４に転送語数■を格納し、アドレ
スレジスタ１３にデバイスアドレス■を、語カウントレ
ジスタ１５に転送語数■を格納する。

主制御部ＩＯはメモリ２から入出力装置４にデータブロ
ックを転送する場合、メモリアドレス■が指定するアド
レスで、メモリ２のデータブロック■を続出し、バス２
４を経て入出力装置４のデバイスアドレス■が指定する
バッファメモリ領域■に格納する。ここで、転送語数■
と■が同じであれば、データブロック■はデータブロッ
ク■に示す領域に総て転送される。

次に主制御部１０はアドレスレジスタ１２にメモリアド
レス■を、語カウントレジスタ１４に転送語数■を格納
し、アドレスレジスタ１３にデバイスアドレス＠を、語
カウントレジスタ１５に転送語数＠を格納する。

そして、メモリアドレス■が指定するアドレスでデータ
ブロック■を続出し、バス２４を経て入出力装置４のデ
バイスアドレス＠が指定するバッファメモリ領域■に格
納する。ここで、転送語数■と＠が同じであれば、デー
タブロック■はデータブロック■に示す領域に総て転送
される。

次に主制御部１０はアドレスレジスタ１２にメモリアド
レス■を、語カウントレジスタ１４に転送語数■を格納
し、アドレスレジスタ１３にデバイスアドレス０を、語
カウントレジスタ１５に転送語数０を格納する。

そして、メモリアドレス■が指定するアドレスでデータ
ブロック■を続出し、バス２４を経て入出力装置４のデ
バイスアドレス０が指定するノ＜・ソ・ファメモリ領域
■に格納する。

ここで、転送語数■が０より少ないため、データブロッ
ク■はデータブロック■に示す領域に総て転送されるが
、主制御部１０はプロ・ツクカウントレジスタ２０と２
１の記憶するデータプロ・ツタ数の差を認識しており、
メモリ２から更に１データブロツクが転送されて来るた
め、転送語数０と■の差から、次のデータブロックを格
納するためのバッファメモリ領域■における先頭アドレ
スを認識する。

そして、主制御部１０はアドレスレジスタ１２にメモリ
アドレス［相］を、語カウントレジスタ１４に転送語数
［相］を格納し、メモリアドレス［相］が指定するアド
レスでデータブロック■を続出し、ノくス２４を経て入
出力装置４のバ・ノファメモリ領域■に格納する。

ここで、転送語数０と転送語数■＋［相］が同じであれ
ば、データブロック■と■はデータブロック■に示す領
域に総て転送される。

主制御部１０は入出力装置４からメモリ２にデータブロ
ックを転送する場合、テーブルＸとＹの内容を読取り、
アドレスレジスタ１２にメモリアドレス■を、語カウン
トレジスタ１４に転送語数■を格納し、アドレスレジス
タ１３にデバイスアドレス０を、語カウントレジスタ１
５に転送語数■を格納する。

そして、デバイスアドレス０が指定する入出力装置４の
バッファメモリ領域のデータブロック■を続出し、バス
２４を経てメモリアドレス■が指定するメモリ２の領域
■に格納する。ここで、転送語数■と■が同じであれば
、データブロック■は、データブロック■に示す領域に
総て転送される。

次に主制御部１０はテーブルＸとＹの内容を読取り、ア
ドレスレジスタ１２にメモリアドレス■を、語カウント
レジスタ１４に転送語数■を格納し、アドレスレジスタ
１３にデバイスアドレス０を、語カウントレジスタ１５
に転送語数［相］を格納する。

そして、デバイスアドレス＠が指定する入出力装置４の
バッファメモリ領域のデータブロック■を続出し、バス
２４を経てメモリアドレス■が指定するメモリ２の領域
■に格納する。ここで、転送語数■と０が同じであれば
、データブロック■は、データブロック■に示す領域に
総て転送される。

次に主制御部１０はアドレスレジスタ１２にメモリアド
レス■を、語カウントレジスタ１４に転送語数■を格納
し、アドレスレジスタ１３にデバイスアドレス０を、語
カウントレジスタ１５に転送語数０を格納する。

そして、デバイスアドレス■が指定する入出力装置４の
データブロック■を続出し、メモリアドレス■が指定す
るメモリ２の領域■に転送するが、主制御部１０はブロ
ックカウントレジスタ２０と２１の記憶するデータブロ
ック数の差を認識しており、転送語数■と同じ語数のデ
ータを転送すると、続いて、アドレスレジスタ１２にメ
モリアドレス［相］を、語カウントレジスタ１４に転送
語数［相］を格納し、データブロック■の残りのデータ
をメモリアドレス［相］が指定するメモリ２の領域■に
格納する。

ここで、転送語数０と転送語数■＋［相］が同じであれ
ば、データブロック■はデータブロック■と■に示す領
域に総て転送される。

又、主制御部１０はチャネル制御レジスタ１６と１７に
はＤＭＡ制御の起動、停止及びエラー情報等を格納して
、上記動作を遂行する。

第３図（ｂ）はリンクアレイチエインモードで動作する
場合を示し、第３図（ａ）と同様にメモリ２に、転送す
べきデータブロック又は格納すべきデータブロックが■
〜■に示す如く４ブロツクあり、入出力装置４には転送
すべきデータブロック又は格納すべきデータブロックが
■〜■に示す如く３ブロツクあるものとする。

プロセッサ５はメモリ２にテーブルＸとＹを作成し、テ
ーブルＸにはデータブロック■〜■のメモリアドレス、
転送語数及びリンクアドレス■〜［相］とデータブロッ
ク■のメそりアドレス、転送語数及びテーブル終了コー
ドＯを設定し、テーブルＹにはデータブロック■〜■の
デバイスアドレス、転送語数及びリンクアドレス＠〜［
相］とデータブロック■のデバイスアドレス、転送語数
及びテーブル終了コード［相］を設定する。

このリンクアレイチエインモードでは、テーブルＸはリ
ンクアドレスで■から■まで結合されており、テーブル
Ｙはリンクアドレスで［相］からＯまで結合されている
ため、プロセッサ５はテーブルアドレスレジスタ１８に
対し、テーブルＸの先頭アドレスを設定させ、テーブル
アドレスレジスタ１９に対し、テーブルＹの先頭アドレ
スを設定させるが、ブロックカウントレジスフ２０と２
１にはデータブロック数を設定させない。

ここで、プロセッサ５は主制御部１０に起動を指示する
。起動を指示された主制御部１０はバス制御部１１を経
てテーブルアドレスレジスタ１８が記憶するテーブルＸ
の先頭アドレスを読取り、バス制御部２２を経てテーブ
ルアドレスレジスタ１９が記憶するテーブルＹの先頭ア
ドレスを読取る。

主制御部１０はテーブルＸとＹの先頭アドレスを用いて
メモリ２のテーブルＸとＹの内容を読取り、アドレスレ
ジスタ１２にメモリアドレス＠とリンクアドレス■を、
語カウントレジスク１４に転送語数０を格納し、アドレ
スレジスタ１３にデバイスアドレス［相］とリンクアド
レス［相］を、語カウントレジスタ１５に転送語数［相
］を格納する。

主制御部１０はメモリ２から入出力装置４にデータブロ
ックを転送する場合、メモリアドレス■が指定するアド
レスでデータブロック■を続出し、ハス２４を経て入出
力装置４のデバイスアドレス［相］が指定するバッファ
メモリ領域■に格納する。

ここで、転送語数■と［相］が同じであれば、データブ
ロック■はデータブロック■に示す領域に総て転送され
る。

次に、主制御部１０はリンクアドレス■を用いてテーブ
ルＸからアドレスレジスタ１２に、メモリアドレス［相
］とリンクアドレス■を、語カウントレジスタ１４に転
送語数■を格納し、リンクアドレス［相］を用いてテー
ブルＹからアドレスレジスタ１３に、デバイスアドレス
［相］とリンクアドレス［相］を、語カウントレジスタ
１５に転送語数［相］を格納する。

そして、メモリアドレス■が指定するアドレスでデータ
ブロック■を続出し、バス２４を経て入出力装置４のデ
バイスアドレス［相］が指定するバッファメモリ領域■
に格納する。ここで、転送語数＠と０が同じであれば、
データブロック■はデータブロック■に示す領域に総て
転送される。

次に、主制御部ｌＯはリンクアドレス■を用いてテーブ
ルＸからアドレスレジスタ１２にメモリアドレス［相］
とリンクアドレス［相］を、語カウントレジスタ１４に
転送語数［相］を格納し、リンクアドレスＯを用いてア
ドレスレジスタ１３に、デバイスアドレス［相］とテー
ブル終了コード［相］を、語カウントレジスタ１５に転
送語数［相］を格納する。

そして、メモリアドレス＠が指定するアドレスでデータ
ブロック■を続出し、バス２４を経て入出力装置４のデ
バイスアドレスＯが指定するバッファメモリ領域■に格
納する。ここで、転送語数［相］が［相］より少ないた
め、データブロック■はデータブロック■の領域に総て
転送されるが、主制御部１０は転送語数［相］と［相］
の差から、次のデータブロックを格納するためのバッフ
ァメモリ領域■における先頭アドレスを認識する。

そして、主制御部ＩＯはリンクアドレス＠を用いて、テ
ーブルＸからアドレスレジスタ１２にメモリアドレス０
とテーブル終了コードＯを、語カウントレジスタ１４に
転送語数Ｏを格納し、メモリアドレス■が指定するアド
レスでデータブロック■を続出し、バス２４を経て入出
力装置４のバッファメモリ領域■に格納する。

ここで、転送語数［相］と転送語数［相］十〇が同じで
あれば、データブロック■と■はデータブロック■に示
す領域に総て転送される。

主制御部１０はアドレスレジスタ１２と１３に格納され
ているテーブル終了コードにより、データブロックの転
送が完了したことを認識する。

主制御部１０は入出力装置４からメモリ２にデータブロ
ックを転送する場合は上記同様であり、容易に類推し得
るため詳細説明は省略する。

〔発明の効果〕

以上説明した如く、本発明はプロセッサ５がＤＭＡ制御
回路６の起動を一回行うだけで、その後は介入する必要
が無く、プロセッサ５の負担が軽減されるため、システ
ムの処理効率を高めることが出来る。

第５図は第４図の動作を説明する図である。

図において、 １．５はプロセッサ、　　　２はメモリ、３．６はＤＭ
Ａ制御回路、４は入出力装置、７は指示手段、　　　　
８は記憶手段、９は制御手段、　　　　１０は主制御部
、１１．２２はバス制御部、 １２．１３はアドレスレジスタ、 １４、１５は語カウントレジスタ、 １６、１７はチャネル制御レジスタ、 １８、１９はテーブルアドレスレジスタ、２０．２１は
ブロックカウントレジスタ、２３はプログラム、　　　
２４はバスである。

【図面の簡単な説明】

第１図は本発明の原理ブロック図、 第２図は本発明の一実施例を示す回路のブロック図、 第３図は第２図の動作を説明する図、 第４図は従来の技術を説明するブロック図、（αン ）司・２区の市がｌと８Ｌ８月１ろ閉 本３　図Ｃイの１）

Claims (1)

1. 【特許請求の範囲】 プロセッサ（５）と、該プロセッサ（５）が使用する命
   令やデータを記憶するメモリ（２）と、該メモリ（２）
   とデータ転送を行う入出力装置（４）と、該プロセッサ
   （５）が設定する情報に基づき該メモリ（２）と該入出
   力装置（４）との間のデータ転送を制御する直接記憶ア
   クセス制御回路（６）とを備えたシステムにおいて、該
   直接記憶アクセス制御回路（６）には、該入出力装置（
   ４）と該メモリ（２）間で複数のデータブロックを相互
   に転送するための情報を記憶する記憶手段（８）と、該
   記憶手段（８）に格納された情報に基づき、該入出力装
   置（４）と該メモリ（２）間の複数のデータブロックの
   転送を制御する制御手段（９）とを設け、該プロセッサ
   （５）には、該直接記憶アクセス制御回路（６）に設け
   た該記憶手段（８）に、該入出力装置（４）と該メモリ
   （２）間で複数のデータブロックを相互に転送するため
   の情報を格納する指示を行う指示手段（７）を設け、 該プロセッサ（５）が該直接記憶アクセス制御回路（６
   ）の該記憶手段（８）に、該指示手段（７）が指示する
   情報を格納してから、該直接記憶アクセス制御回路（６
   ）を起動した後は、該プロセッサ（５）が再度介入する
   ことなく、該直接記憶アクセス制御回路（６）の制御に
   より、該入出力装置（４）と該メモリ（２）との間のデ
   ータ転送を完了させることを特徴とする直接記憶アクセ
   ス制御方式。