JPS61125275A - 画像信号処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は１例えばファクシミリなどの画像信号を高速
に符号化又は復号化したり１画像信号間の演算を実施し
て加工を加える画像信号処理装置。

特に、その処理内容に最適な処理形態を選択できる構成
法を実現し得る装置に関するものである。

〔従来の技術〕

第３図は従来の画像信号処理装置を示すブロック構成図
である０図において、１ｉ（ｉ＝０〜Ｎ）はＦ　Ｉ　Ｆ
Ｏ（Ｆｉｒｓｔ−ｉｎ　Ｆｉｒｓｔ−ｏｕｔ　）メモリ
。

２Ｉ（ｉ＝１〜Ｎ）はプログラムメモリ、３□（ｒ＝１
−Ｎ）は基本プロセッサ、４鳳（ｉ−１〜Ｎ）はワーク
メモリである。

次に、上記第３図に示す従来の画像信号処理装置の動作
について説明する。まず１画ｆ象信号はＦＩＦＯメモリ
　ｌ。に入力される。最初の基本プロセッサ３Ｉは、プ
ログラムメモリ２Ｉ　　に記憶されている内容にしたが
ってＦＩＦＯメモリ　１０より画像信号を読み出し、ワ
ークメモリ４．を利用しながら画像信号に対して第１処
理を実施する。処理された画像信号は１次の基本プロセ
ッサ３２での第２処理を受けるため、ＰＩＦＯメモリ１
．へ順次に書き込まれる。以下、同様にして、第２処理
。

第３処理、・・・、第Ｎ処理を受けて全処理を児了した
画像信号は、Ｆ’ｌＦＯメモリＩＮより欣み出される。

〔発明が解決しようとする問題点〕

上記のような従来の画像信号処理装置では、全体として
の処理時間は、第ｉ（１く１くＮ）処理を一定量の画像
信号に対して実施するのに必要な時間ｃ以下、この時間
を第ｉ処理時間と云う）のうちで、最も長いものによっ
て決定されることになる。第ｉ処理時間が１くｉくＮに
対してほぼ等しい場合は、各基本プロセッサ３１を無駄
な時間がなく使用しているので高い処理能力を発揮でき
るが、一般的に第ｉ処理時間はその内容によって大きく
差がある場合が多いため、各基本プロセッサ３Ｉの処理
能力を十分に利用できないという問題点があった。また
、このような場合は、第４図に示すように第ｉ処理時間
が長い場合は１Ｍ個の基本プロセッサで並列処理して、
実質的に第ｉ処理時間を１／Ｍにする構成法があり、こ
れは各基本プロセッサ３ｉの能力を十分に利用するとい
う意味では有効なことであったが、第１〜第Ｎ処理のう
ちでいずれの処理が最も時間を要するかは。

全体の処理として何を実施するかによって大きく変化す
るため、汎用性を重視した画像信号処理装置に採用する
構成法さしては適当でないという問題点があった。

この発明は、かかる問題点を解決するためになされたも
ので、単一の画像信号処理装置を用いて。

任意の処理を実施すると共に、各処理内容にとって最も
処理時間の速い構成法を選択でき、処理内容の汎用性と
処理の高速性とを両立できる画像信号処理装置を得るこ
とを目的とするものである。

〔問題点を解決するための手段〕

この発明に係る画像信号処理装置では、順次に入力され
る画像信号に必要な処理を加える複数個の処理ユニット
と、この複数個の処理ユニット間の処理速度差を緩衝す
るための複数個のＦ’ＩＦ’０メモリの間を、データ線
切り換えスイッチを用いて、任意の組み合わせで接続及
び切り換えを可能とするものである。

〔作用〕

この発明の画像信号処理装置においては、順次に入力さ
れる画像信号に必要な処理を加える複数個の処理ユニッ
ト間の接続関係を、この複数個の処理ユニット間の処理
速度差を緩衝するための複数個のＦ’ＩＦＯメモリとデ
ータ線切り換えスイッチを用いて、各処理ユニットの処
理内容にとって最も処理時間の速い構成で実現できるよ
うにし。

処理内容の汎用性と処理の高速性とを達成する。

〔実施例〕

第１図はこの発明の一実施例である画像信号処理装置を
示すブロック構成図である０図において。

１ｉ（ｉ＝１−Ｎ）はＦ’ＩＦＯメモリ、５ｉ（ｉ：１
〜Ｍ）はあらかじめ定められた一つの処理を実施する処
理ユニット、６は画像信号を複数個の処理ユニット５□
に分配することを制御するデータ分配制御回路、７は複
数個の処理ユニット５１で並列に処理された画像信号を
一つの信号系列として収集することを制御するデータ収
集制御回路、８１（Ｉ＝１〜Ｌ）は画像信号の入出力先
を切り換えるためのデータ線切り換えスイッチである。

第２図に、第１図の画像信号処理ｉ直における処理ユニ
ットの機能を説明するための図である。

図において、２はプログラムメモリ、３は基本プロセッ
サ、４はワークメモリ、５は処理ユニット。

６はデータ分配制御回路、７はデータ収集制御回路、８
はデータ線切り換えスイッチ、９．１０は。

それぞれデータ線切り換えスイッチ８の動作を制御する
切り換えスイッチ制御回路、及びその制御方法を記憶す
るコントロールメモリである。なお。

上記第１図中に示す複数個の処理ユニット５１は。

すべて同一の構成要素及び処理能力を有するものとする
。

次に、上記第１図に示すこの発明の一冥施例である画像
信号処理装置の動作について説明する。

この発明の装置の動作は、基本的には上記従来の装置の
説明で述べたように、全体の処理を幾つかの段階に分割
し、各処理を個別の処理ユニット５で実行させ、これら
の処理ユニット５を縦列接続することで動作しているこ
とに変りはない。しかしながら、この発明の装置では、
各処理ユニット５に含まれている基本プロセッサ３の舵
力をできるだけ有効に利用して高い処理速度を実現する
ために、各処理ユニット５の間の接続関係を一定のもの
とせず、実施する処理内容の種別により、最も効率の良
い各処理ユニット５間の接続関係を事前に検討し、それ
にしたがったデータ４！ｉ！切り換えスイッチ８の接続
及び切り換えを、処理の進行状況にしたがって適宜に制
御できる構成となっている。以下、その手順について説
明する。

■まず、全体の処理内容が決定すると、それを幾つかの
段階に分割する。ここで１分割数をｎ。

第ｉ段階の処理を第ｉｌＩ！Ｍ理、一定量の画像信号（
原信号、及びこの原信号にある処理を実施した結果の信
号）に対して、一つの処理ユニット５で第ｉ処理を実施
するに要する時間を第ｉ処理時間とする。

（２）次に、第ｉ処理時間（１くｉくｎ）のうちで最も
大きなものを選び出し、それをｍ、　　１１１の処理ユ
ニットで並列処理することを考える。これにより、第ｉ
処理時間は１７ｍ　ｌに短縮される（この値を実効第１
処理時間と云う）。

〔９以上のような考察を、処理ユニット数及びＦＩＦＯ
メそり数の許す範囲で繰り返し、実効第１処理時間の１
くｉくｎにおける最大値が最も小さくなる並列処理方法
を導き出す、なお、第ｉ処理の並列処理数は、第ｉ　−
１処理、第１＋１処理の各並列処理数と独立には決定で
きない、すなわち。

ｔａｌ第ｉ−１処理の並列処理数：　ｍｌ　１　（第ｉ
処理の並列処理数：ｍｌの時は、ｍ　１はｍ、−１の倍
数でなければならない。

＝９− （ｂｌ第ｉ処理の並列処理数：ｍｌ〉第ｉ＋１　処理の
並列処理方式ｍＩ＋１の時は、　ｍｉ＋１はｍＩの約数
でなければならない。

という制約が存在する。この制約を満す範囲での最適な
並列処理方法を決定すれば良い。

（４）上記■で決定された並列処理方式にしたがって、
各処理ユニット５で実施する処理内容を決定し、対応す
る制御プログラムを各処理ユニット５内にあるプログラ
ムメモリ２に記憶させる。

（５）次に、基本プロセッサ３に入力されるデータの収
集方法について説明する。上記■のｌａ）　、　ｆｂｌ
の制約が存在するので、一つの基本プロセッサ３に入力
されるデータは、その前後の処理を行っている２１１個
の処理ユニット５から出力されるデータを順次に収集し
たものでなければならない、ここで。

の関係が存在する。基本プロセッサ３は一つのＦＩＦＯ
メモリ１からの画像信号の読み出しを終了＝ｌＯ− すると、データ収集制御回路７内にある切り換えスイッ
チ制御回路９に対して、入力データ線側のデータ線切り
換えスイッチ８を切り換えるように指示する、切り換え
スイッチ制御回路９は、コントロールメモリ１０を参照
し１次に読み出すべきＦＩＦＯメモリ１を決定し、該当
するＰ　Ｉ　Ｆ’　０メモリｌの出力データ線と基本プ
ロセッサ３の入力データ線とが接続されるようにデータ
線切り換えスイッチ８を制御する。ここで、コントロー
ルメモリ１０には、上記〔印で決定された並列処理方式
にしたがって、順次にいずれのＦＩＦＯメモリ１からの
データ線を接続すれば良いかがあらかじめ記憶されてい
る。

（６）次に、基本プロセッサ３から出力されるデータの
分配方法について説明する。上記しＪのｌａ）　、　［
ｂｌの制約が存在するので、一つの基本プロセッサ３か
ら出力されるデータは、その後段の処理を行っているｌ
、＋□　１固の処理ユニット５へ出力されるデータとし
て１蒙次に分配されなければならない、ここで。

の関係が存在する。基本プロセッサ３は一つのＦＩＦＯ
メモリ１への画像信号の書き込みを終了すると、データ
分配制御回路６内にある切り換えスイッチ制御回路９に
対して、出力データ線側のデータ線切り換えスイッチ８
を切り換えるように指示する。切り換えスイッチ制御回
路９は、コントロールメモＩＪ　１０を参照し９次に誉
き込むべきＦＩＦＯメモリ１を決定し、該当するＦ　Ｉ
　Ｆ　Ｏメモリ１の入力データ線と基本プロセッサ３の
出力データ線とが接続されるようにデータ線切り換えス
イッチ８を制御する。ここで、コントロールメモリ１０
には、上記（５）で決定された並列処理方式にしたがっ
て、１＃１次にいずれのＦｉＦｏメモリ１へのデータ線
と接続すれば良いかがあらかじめ記憶されている。

上記〔１〕〜（６）のように、一つの処理ユニット５は
データ収集制御回路７を制御することにより。

１、−、　　個の処理ユニット５で分割処理された１Ｉ
ＩＩＩ像信号を元の一つの画像信号系列として合成し、
基本プロセッサ３に人力する。同様に、一つの処理ユニ
ット５は、データ分配制御回路６を制御することにより
、基本プロセッサ３より出力された画像信号系列を１１
＋１　　個に分割し、各々の信号に対して割り当てられ
たｌｉ＋１　　個の処理ユニット５に対して分配する。

ここで云うまでもなく、一つの処理ユニット５から出力
された画像信号が１次の段においても一つの処理ユニッ
ト５へ入出力されて処理される場合（Ｊ、その間を接続
するデータ線切り換えスイッチ８は初期設定をするのみ
で良く。

その後に制御することは不要である。

なお、上記実施例において、プログラムメモリ２及びコ
ントロールメモリＩＯの内容は一つの処理内容に対して
固定的であるから、上記各メモリとして　ＲＯＭ　（Ｒ
ｅａｄ　０ｎｌｙ　Ｍｅｍｏｒｙ　）を使用しても差し
支えない、しかしながら、処理内容の汎用性を重視すれ
ば、上記各メモリをＲＡ　Ｍ　（ＲａｎｄｏｍＡｃｃｅ
ｓｓ　Ｍｅｍｏｒｙ　）で構成し、ホストコンヒ−ｙ−
−９よりメモリの内容を書き込むことで、任意の処理内
容を、その時の必賛に応じて容易に実現することのでき
る画像信号処理装置を提供することが可能である。

〔発明の効果〕

この発明は以上説明したとおり１画像信号処理装置にお
いて、複数個の処理ユニットとＦ　Ｉ　Ｆ　Ｏメモリの
間をデータ線切り換えスイッチを用いて。

任意の組み合わせで接続及び切り換えを可能々するよう
にしたので１画像信号処理装置を構成する各要素を変え
ることなく、任意の処理内容に対して、各処理ユニット
の処理能力を無駄なく利用するという意味において最適
な並列処理形態を実現でき、これにより、汎用性と高速
性という本来摺入れｒ（い有機を兼ね備えた画像信号処
理装置を得ることができるという優れた効果を奏するも
のである。

【図面の簡単な説明】

第１図はこの発明の一実施例である画１ｍ信号処理装置
を示すブロック構成図、第２図は、第１図の画像信号処
理装置における処理ユニットの機能を説明するための図
、第３図は従来の画像信号処理装置を示すブロック構成
図、第４図は、第３図の画像信号処理装置における全体
の処理を複数の段階に分割した際に、その一つの段階を
複数個の処理ユニットで並列処理する概念をｓｏｌ明す
るための図である。 図において、ｌ、ｌｉＣ監二〇〜Ｎ　）　、、、　Ｆ’
　ｌ　Ｆ’　０メモリ、２，２ｉ（ｉ二１〜Ｎ）・・・
プログラムメモリ、３，３ｉ（ｉ＝ｌ〜Ｎ）・・・基本
プロセッサ。 ４．４ｉ（ｉ＝１−Ｎ）・・・ワークメモリ、５，５ｉ
（Ｉ−１〜Ｍ）・・処理ユニット、６・・・データ分配
制御回路、７・・データ収集制御回路、８，８□（ｉ＝
１〜Ｌ）・・データ線切り換えスイッチ、９・・・切り
換えスイッチ制御回路、ｌＯ・・・コントロールメモリ
である。 なお、？）図中、同一符号は同一、又は相当部分を示す
。 代　　理　　人　　　大　　岩　　増　　雄第３ ４Ｎ

Claims (4)

【特許請求の範囲】
1. （１）順次に入力される画像信号を複数個の処理ユニッ
   トに分配することを制御するデータ分配制御回路と、前
   記複数個の処理ユニットで並列に処理された画像信号を
   一つの信号に収集することを制御するデータ収集制御回
   路と、プログラムメモリ、基本プロセッサ、ワークメモ
   リ及び前記各データ分配制御回路とデータ収集制御回路
   を一単位として、前記プログラムメモリに格納された内
   容にしたがつて前記基本プロセッサを動作させ、前記各
   データ分配制御回路とデータ収集制御回路に必要な指示
   を与えることにより、画像信号の入出力先を切り換えな
   がら必要な処理を画像信号に加える前記処理ユニットと
   、前記画像信号の入出力先の切り換えを実施するデータ
   線切り換えスイッチと、前記複数個の処理ユニット間の
   処理速度差を緩衝するための複数個のＦＩＦＯメモリと
   を備えたことを特徴とする画像信号処理装置。
2. （２）前記処理ユニット内にあるプログラムメモリの内
   容を、実施しようとする処理の種別にしたがつて書き換
   え、任意の画像信号処理を実施可能としたことを特徴と
   する特許請求の範囲第１項記載の画像信号処理装置。
3. （３）前記複数個の処理ユニットを縦列接続し、この各
   処理ユニットに個別の処理を実施させ、１個の処理ユニ
   ットで１種類の処理を実施する時、そこでの処理時間が
   他の処理ユニットの処理時間と比べて長いため、全体と
   しての処理時間の短縮が実現できない場合に、前記複数
   個の処理ユニットを並列に配置し、長い処理時間を要す
   る処理については、前記複数個の処理ユニットで画像信
   号を分割処理することによつて、全体の処理時間を短縮
   できるようにしたことを特徴とする特許請求の範囲第１
   項記載の画像信号処理装置。
4. （４）前記複数個の処理ユニットの各データ入力（出力
   ）線と、前記複数個のＦＩＦＯメモリの各データ出力（
   入力）線との間を、前記データ線切り換えスイッチを用
   いることにより、任意の組み合わせで接続及び切り換え
   を可能とし、任意の処理内容に対して、最も処理速度の
   速い構成を実現できるようにしたことを特徴とする特許
   請求の範囲第１項記載の画像信号処理装置。