JPS63145567A - 並列コンピュータシステム - Google Patents
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- JPS63145567A JPS63145567A JP62213190A JP21319087A JPS63145567A JP S63145567 A JPS63145567 A JP S63145567A JP 62213190 A JP62213190 A JP 62213190A JP 21319087 A JP21319087 A JP 21319087A JP S63145567 A JPS63145567 A JP S63145567A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、並列した非常に多数のプロセッサ／メモリを
備えた超大型コンピュータを、非常に大勢のユーザに割
り付けて、同時に効率よく利用するようにした方法と装
置に関する。
備えた超大型コンピュータを、非常に大勢のユーザに割
り付けて、同時に効率よく利用するようにした方法と装
置に関する。
（従来の技術〕
従来すでに、特願昭５９−１０９７７６号「並列プロセ
ッサ」 （特開昭（ｌｉｄ−８４６６１号）、特願昭６
１−１２８２９４号「超次元アレイ内のプロセッサ相互
接続方法およびその装置」、特願昭６２−３９３０１号
「並列プロセッサ・アレイにおけるプロセッサ付加のシ
ミュレーション方法」等が出願されており、また前記特
願昭５９−１０９７７６号に対応する米国出願を分割出
願した米国特許第４５９８４００号「メッセージ・パケ
ットの送受経路を指定する方法と装置？２ （ＭＥＴＨ
ＯＤ ＡＮＤＡＰＰＡｌ？ＡＴＵＳ ＦＯＲＲＯＩＪ
ＴＩＮＧ ＭＥＳＳＡＧＥ ＰＡＣＫＥＴＳ）
Ｊ が成立している。
ッサ」 （特開昭（ｌｉｄ−８４６６１号）、特願昭６
１−１２８２９４号「超次元アレイ内のプロセッサ相互
接続方法およびその装置」、特願昭６２−３９３０１号
「並列プロセッサ・アレイにおけるプロセッサ付加のシ
ミュレーション方法」等が出願されており、また前記特
願昭５９−１０９７７６号に対応する米国出願を分割出
願した米国特許第４５９８４００号「メッセージ・パケ
ットの送受経路を指定する方法と装置？２ （ＭＥＴＨ
ＯＤ ＡＮＤＡＰＰＡｌ？ＡＴＵＳ ＦＯＲＲＯＩＪ
ＴＩＮＧ ＭＥＳＳＡＧＥ ＰＡＣＫＥＴＳ）
Ｊ が成立している。
上記「並列プロセッサ」は、従来一般に使用されて来た
ディジタル・コンピュータが、基本的にはプログラムの
命令を、一時に一つずつ順次直列的に実行するため、装
置が大型な場合でも、実際には其の一部分ずつしか働い
ておらず、効率が悪い点を解決するために発明されたも
のであって、例えば特願昭５９−１０９７７６号（特開
昭６０−８４６６１号）の第１Ａ図に示す実施例では、
３２（・２’）個のプロセッサ／メモリを含む集積回路
（ＩＣ）を３２．７６８（＝ｒ ２ ）個配列したアレイよりなる。これらプロセッサ／
メそりは、通常の二次元格子状およびプールのｎ次元超
立方体状の２形態に組織され相互接続される。二次元格
子状の場合は、プロセッサ／メモリは４個の最近隣接素
子と接続され、矩形アレイに組織され、便宜上、このア
レイの各辺は北、東、南、西と区別される。各プロセッ
サ／メそりは其の４個の最近隣接素子と、格子の各行、
各列を形成するように導電線で接続される。プールのｎ
次元立方体は、上記ＩＣにＯから３２７６７までの番号
を付け、これらの番号即ちアドレスを、１５個の二進数
で表示すると理解し易い。二次元格子内の対象物の位置
を、二次元格子の第１次元内の位置を指定する数と第２
次元内の位置を指定する二つの数を用いてｔｉｔ定する
ことが出来るのと同様に、プールの１５次元立方体内の
各次元内のＩＣの位置を一つの数で指定することが出来
る。
ディジタル・コンピュータが、基本的にはプログラムの
命令を、一時に一つずつ順次直列的に実行するため、装
置が大型な場合でも、実際には其の一部分ずつしか働い
ておらず、効率が悪い点を解決するために発明されたも
のであって、例えば特願昭５９−１０９７７６号（特開
昭６０−８４６６１号）の第１Ａ図に示す実施例では、
３２（・２’）個のプロセッサ／メモリを含む集積回路
（ＩＣ）を３２．７６８（＝ｒ ２ ）個配列したアレイよりなる。これらプロセッサ／
メそりは、通常の二次元格子状およびプールのｎ次元超
立方体状の２形態に組織され相互接続される。二次元格
子状の場合は、プロセッサ／メモリは４個の最近隣接素
子と接続され、矩形アレイに組織され、便宜上、このア
レイの各辺は北、東、南、西と区別される。各プロセッ
サ／メそりは其の４個の最近隣接素子と、格子の各行、
各列を形成するように導電線で接続される。プールのｎ
次元立方体は、上記ＩＣにＯから３２７６７までの番号
を付け、これらの番号即ちアドレスを、１５個の二進数
で表示すると理解し易い。二次元格子内の対象物の位置
を、二次元格子の第１次元内の位置を指定する数と第２
次元内の位置を指定する二つの数を用いてｔｉｔ定する
ことが出来るのと同様に、プールの１５次元立方体内の
各次元内のＩＣの位置を一つの数で指定することが出来
る。
ｎ次元立方体の場合、各次元内において、ＩＣは０かｌ
の唯二つの位置の一方を占めることが出来る。こうして
１５ビツトよりなるＩＣのアドレスの２進表示を、ｎ立
方体の１５次元内に於けるＩＣの位置指定に利用できる
。また、ビットはＯか１の二つの値しか持たず、各ＩＣ
は１５ピントの数で一部に指定できるから、各ＩＣには
其の２進アドレスが夫自身のアドレスと唯１個所でだけ
異なった１５個の他のＩＣがある。あるＩＣと２進アド
レスが唯一個所だけで異なる上記のような１５個のｒｃ
を、前記ＩＣの最近隣接ＩＣとみなす。
の唯二つの位置の一方を占めることが出来る。こうして
１５ビツトよりなるＩＣのアドレスの２進表示を、ｎ立
方体の１５次元内に於けるＩＣの位置指定に利用できる
。また、ビットはＯか１の二つの値しか持たず、各ＩＣ
は１５ピントの数で一部に指定できるから、各ＩＣには
其の２進アドレスが夫自身のアドレスと唯１個所でだけ
異なった１５個の他のＩＣがある。あるＩＣと２進アド
レスが唯一個所だけで異なる上記のような１５個のｒｃ
を、前記ＩＣの最近隣接ＩＣとみなす。
ＩＣをプールの１５次元立方体の形態に接続するには、
各ＩＣを其の１５個の最近隣接ＩＣに１５本の入力線と
１５本の出力線で接続すれば良い（特開昭６０−８４６
６１号公報の第２図、第３図参照）。
各ＩＣを其の１５個の最近隣接ＩＣに１５本の入力線と
１５本の出力線で接続すれば良い（特開昭６０−８４６
６１号公報の第２図、第３図参照）。
第１３図（特開昭８０−８４６６１号の第１Ａ図と同じ
）は上記並列プロセッサのプロセッサ／メそりを含むｒ
ｃを二次元格子状に配列した状態を示す図である。各Ｉ
Ｃは２５６（・２３）行Ｘ１２８（＝２’）列の矩形ア
レイに配列され、各ＩＣ内には４（・２２）行×８（・
２３）列に配列されたプロセッサ／メモリや、演算結果
をメッセージ・パケットの形式に編成して其のパケット
の一部をなすアドレス情報に従って、メッセージ・パケ
ットをＩＣからＩＣへパケットを送出する経路を指定す
る回路が載置されている。なお、各ＩＣ内では、プロセ
ッサ・メモリ（ＰＭ） ３６が第１４図（特開昭６０−
８４６６１号の第匈図）に示す如く配置されており、プ
ロセンサ・メモリ３６の内部は第１５図（特開昭６０−
８４６６１号の第７八図）に示すようになっている。ま
た、各ＩＣ内には、１０群を前記プールの超立方体に接
続した際にメッセージ・パケットの伝達経路をｔ旨定す
るルータがあるが、ルータは第１６図（特開昭６０−８
４６６１号の第１６図）に示す回路２００よりなり、ル
ータの中のライン・アサイナ（ＬｉｎｅＡｓｓｉｇｎｅ
ｒ）は第１７図（特開昭６０−８４６６１号の第１１図
）に示すようになっている。
）は上記並列プロセッサのプロセッサ／メそりを含むｒ
ｃを二次元格子状に配列した状態を示す図である。各Ｉ
Ｃは２５６（・２３）行Ｘ１２８（＝２’）列の矩形ア
レイに配列され、各ＩＣ内には４（・２２）行×８（・
２３）列に配列されたプロセッサ／メモリや、演算結果
をメッセージ・パケットの形式に編成して其のパケット
の一部をなすアドレス情報に従って、メッセージ・パケ
ットをＩＣからＩＣへパケットを送出する経路を指定す
る回路が載置されている。なお、各ＩＣ内では、プロセ
ッサ・メモリ（ＰＭ） ３６が第１４図（特開昭６０−
８４６６１号の第匈図）に示す如く配置されており、プ
ロセンサ・メモリ３６の内部は第１５図（特開昭６０−
８４６６１号の第７八図）に示すようになっている。ま
た、各ＩＣ内には、１０群を前記プールの超立方体に接
続した際にメッセージ・パケットの伝達経路をｔ旨定す
るルータがあるが、ルータは第１６図（特開昭６０−８
４６６１号の第１６図）に示す回路２００よりなり、ル
ータの中のライン・アサイナ（ＬｉｎｅＡｓｓｉｇｎｅ
ｒ）は第１７図（特開昭６０−８４６６１号の第１１図
）に示すようになっている。
並列に動作する何千という多数のプロセッサ／メそりを
使用することは、計算機操作に全く新しい展望をもたら
す、直列コンピュータの限界のために企てられなかった
多（の問題が、並列コンビエータ例えばコネクション・
マシン（米国商標名ンを用いて余り長くない時間で実行
できる。
使用することは、計算機操作に全く新しい展望をもたら
す、直列コンピュータの限界のために企てられなかった
多（の問題が、並列コンビエータ例えばコネクション・
マシン（米国商標名ンを用いて余り長くない時間で実行
できる。
計算力が非常に増大するので、現在利用できる並列コン
ピュータには重荷になるような複雑な問題に対する関心
をかき立て、更にずっと大型な並列コンピュータに対す
る需要を引き起こしている。同時に、並列コンピュータ
によって有利に処理゛できる問題の全てに対して、非常
に大きなコンピュータが常に必要なわけではない。ある
種の問題は、率直に言って、大型の並列コンピュータの
全システムを使い尽くす程のデータを持っていない、ま
た他の問題は並列コンピュータのＳ１算力をそれほど必
要としていない。並列コンピュータのかなりの部分を常
に利用するような方法が見っからない限り、かかるコン
ピュータを経済的に引き合うようにすることは困難であ
る。
ピュータには重荷になるような複雑な問題に対する関心
をかき立て、更にずっと大型な並列コンピュータに対す
る需要を引き起こしている。同時に、並列コンピュータ
によって有利に処理゛できる問題の全てに対して、非常
に大きなコンピュータが常に必要なわけではない。ある
種の問題は、率直に言って、大型の並列コンピュータの
全システムを使い尽くす程のデータを持っていない、ま
た他の問題は並列コンピュータのＳ１算力をそれほど必
要としていない。並列コンピュータのかなりの部分を常
に利用するような方法が見っからない限り、かかるコン
ピュータを経済的に引き合うようにすることは困難であ
る。
かかる問題の一つの解決法は、既述の特願昭６２−３９
３０１号「並列プロセッサ・アレイにおけるプロセッサ
付加のシミュレーション方法」に述べられているように
、余裕のある処理および記憶能力を利用して、付加的な
並列プロセッサをシミュレートすることである。この技
術によれば、各物理的プロセッサに結合されたメモリは
複数のサブ・メモリに分割され、更に各サブ・メモリは
順に夫が恰も別のプロセッサに結合されているかのよう
に使用される。こうして、最初の命令または命令群が、
並列コンピュータの全てのプロセッサに与えられて、少
なくとも幾つかのプロセッサに最初のサブ・メモリの最
初の一つの記憶位置または複数記憶位置に格納されたデ
ータを処理させる。次いで、その同じ命令または命令群
が、そのコンピュータの全てのプロセッサに与えられて
、少なくとも幾つかのプロセッサに第２のサブ・メモリ
の同じ最初の記憶位置に格納されているデータを処理さ
せる。各サブ・メモリに対して、以後、同様に行う。こ
の技術は多くの状況下で非常に有効であるが、シミュレ
ートされたプロセッサの各グループに対するデータを処
理する物理的プロセッサは依然として従来通常の直列（
叩ちフォノ・ノイマン形）プロセッサである。その結果
、若し其の物理的プロセッサに対して、多数のシミュレ
ートされたプロセッサ及び／又は多量のデータを関連さ
せると、その物理的プロセッサにフォノ・ノイマン的隘
路が生ずることになる。
３０１号「並列プロセッサ・アレイにおけるプロセッサ
付加のシミュレーション方法」に述べられているように
、余裕のある処理および記憶能力を利用して、付加的な
並列プロセッサをシミュレートすることである。この技
術によれば、各物理的プロセッサに結合されたメモリは
複数のサブ・メモリに分割され、更に各サブ・メモリは
順に夫が恰も別のプロセッサに結合されているかのよう
に使用される。こうして、最初の命令または命令群が、
並列コンピュータの全てのプロセッサに与えられて、少
なくとも幾つかのプロセッサに最初のサブ・メモリの最
初の一つの記憶位置または複数記憶位置に格納されたデ
ータを処理させる。次いで、その同じ命令または命令群
が、そのコンピュータの全てのプロセッサに与えられて
、少なくとも幾つかのプロセッサに第２のサブ・メモリ
の同じ最初の記憶位置に格納されているデータを処理さ
せる。各サブ・メモリに対して、以後、同様に行う。こ
の技術は多くの状況下で非常に有効であるが、シミュレ
ートされたプロセッサの各グループに対するデータを処
理する物理的プロセッサは依然として従来通常の直列（
叩ちフォノ・ノイマン形）プロセッサである。その結果
、若し其の物理的プロセッサに対して、多数のシミュレ
ートされたプロセッサ及び／又は多量のデータを関連さ
せると、その物理的プロセッサにフォノ・ノイマン的隘
路が生ずることになる。
本発明は、並列コンピュータの構成を多数のユーザに割
付け、並列コンピュータの利用状態を改善することを目
的とする。
付け、並列コンピュータの利用状態を改善することを目
的とする。
本発明に従って、並列コンピュータは其のコンピュータ
で同時に実行される多数のデータ・ペースとプログラム
の要求を満たすように、多数のユーザ間で分割される。
で同時に実行される多数のデータ・ペースとプログラム
の要求を満たすように、多数のユーザ間で分割される。
本発明の基本になるのは、元来、一つのプロセッサ、一
つのメモリ、及び制御回路からなる複数のプロセッサ・
ユニットで形成された並列コンピュータであるが、前記
制御回路に、アドレス指定されたメソセージ・パケット
を並列コンピュータ内の一つのプロセッサ・ユニットか
ら他のユニットへ送る経路を指定する（ｒｏｕｔｉｎｇ
）ことによりプロセッサ・ユニット間を相互に接続する
手段（ルータ）と、動作中のプロセッサ・ユニットの第
１グループと第２グループの間にメッセージ・パケット
の経路が指定されるのを防止し、それにより並列コンピ
ュータを互いに影響し合わない複数グループに分割する
手段とを設け、並列コンピュータを複数のプロセッサ・
アレイに分割し、その各々がその他とは独立して使用で
きるようにすることにより、多数ユーザ間での分割使用
が達成される。この分割は、分割が容易に変更でき、し
かもタイム・シェアリング時には二つの連続した時間ス
ロットの間でも変更できるという意味で、ダイナミック
に行われる。
つのメモリ、及び制御回路からなる複数のプロセッサ・
ユニットで形成された並列コンピュータであるが、前記
制御回路に、アドレス指定されたメソセージ・パケット
を並列コンピュータ内の一つのプロセッサ・ユニットか
ら他のユニットへ送る経路を指定する（ｒｏｕｔｉｎｇ
）ことによりプロセッサ・ユニット間を相互に接続する
手段（ルータ）と、動作中のプロセッサ・ユニットの第
１グループと第２グループの間にメッセージ・パケット
の経路が指定されるのを防止し、それにより並列コンピ
ュータを互いに影響し合わない複数グループに分割する
手段とを設け、並列コンピュータを複数のプロセッサ・
アレイに分割し、その各々がその他とは独立して使用で
きるようにすることにより、多数ユーザ間での分割使用
が達成される。この分割は、分割が容易に変更でき、し
かもタイム・シェアリング時には二つの連続した時間ス
ロットの間でも変更できるという意味で、ダイナミック
に行われる。
前記複数プロセッサ間を信号線によって超立方体（例え
ば前記プールのｎ次元立方体）を形成するように相互接
続し、これら信号線を用いて、複数グループで並列に実
行された命令の実行結果を比較して誤動作を検出する手
段も設けである。
ば前記プールのｎ次元立方体）を形成するように相互接
続し、これら信号線を用いて、複数グループで並列に実
行された命令の実行結果を比較して誤動作を検出する手
段も設けである。
更に、特願昭６２．−３９３０１号「並列プロセンサ・
アレイにおけるプロセッサ付加のシミュレーション方法
」で述べられている如く、アレイの中の各物理的プロセ
ンサによって付加並列プロセッサのシミュレーションが
出来るように、また、シミュレートされた並列プロセッ
サ間で通信が出来るように、並列コンピュータを構成す
る。本発明では、特定の物理的プロセッサに対応するシ
ミュレートされたプロセッサ間で通信できるだけでなく
、任意の物理的プロセッサに対応する任意のシミュレー
トされたプロセッサが、並列コンピュータ内の任意の物
理的プロセッサに対応する任意のシミュレートされたプ
ロセッサと通信することも可能である。仮想メモリの概
念との類似により、以後、シミュレートされたプロセッ
サを仮想プロセッサと呼ぶ。更に、本発明では、仮想プ
ロセッサを仮想メモリ内に格納する手段も装備される。
アレイにおけるプロセッサ付加のシミュレーション方法
」で述べられている如く、アレイの中の各物理的プロセ
ンサによって付加並列プロセッサのシミュレーションが
出来るように、また、シミュレートされた並列プロセッ
サ間で通信が出来るように、並列コンピュータを構成す
る。本発明では、特定の物理的プロセッサに対応するシ
ミュレートされたプロセッサ間で通信できるだけでなく
、任意の物理的プロセッサに対応する任意のシミュレー
トされたプロセッサが、並列コンピュータ内の任意の物
理的プロセッサに対応する任意のシミュレートされたプ
ロセッサと通信することも可能である。仮想メモリの概
念との類似により、以後、シミュレートされたプロセッ
サを仮想プロセッサと呼ぶ。更に、本発明では、仮想プ
ロセッサを仮想メモリ内に格納する手段も装備される。
かかる設計の結果、１０６個の桁の物理的プロセッサで
ｒｏ （ＩＩの桁の仮想プロセッサを有する並列コン
ピュータを作ることが可能である。更に、このコンビエ
ータは多数の独立したプロセッサの複数アレイに、構成
をダイナミックに変更することが出来るので、この規模
の装置は多数のユーザにより共用でき、各ユーザは其の
コンピュータの全体の中の、其の時点で処理中の問題に
見合った容量の部分だけを働かすことが出来る。詳細に
言えば、約千人のユーザが、ローカル・エリア・ネット
ワークを介して並列コンピュータにインタフェースする
ことが出来る。
ｒｏ （ＩＩの桁の仮想プロセッサを有する並列コン
ピュータを作ることが可能である。更に、このコンビエ
ータは多数の独立したプロセッサの複数アレイに、構成
をダイナミックに変更することが出来るので、この規模
の装置は多数のユーザにより共用でき、各ユーザは其の
コンピュータの全体の中の、其の時点で処理中の問題に
見合った容量の部分だけを働かすことが出来る。詳細に
言えば、約千人のユーザが、ローカル・エリア・ネット
ワークを介して並列コンピュータにインタフェースする
ことが出来る。
プロセッサ間の通信を可能にするため、物理的プロセッ
サは十分な大きさの２進ｎ次元立方体の形に相互接続さ
れ、各物理的プロセッサには其の立方体内で一意的な位
置が割当てられ、各仮想プロセッサには夫自身のアドレ
スが割当てられる。
サは十分な大きさの２進ｎ次元立方体の形に相互接続さ
れ、各物理的プロセッサには其の立方体内で一意的な位
置が割当てられ、各仮想プロセッサには夫自身のアドレ
スが割当てられる。
こうして、このアドレス指定構造は最大２４０個の仮想
プロセッサにアドレスを割り当てることが可能である。
プロセッサにアドレスを割り当てることが可能である。
本発明に係る並列コンピュータは更に他の特徴として下
記各項を有する。
記各項を有する。
本コンピュータは通常の一時に一語ずつの命令群をサポ
ートし、更に、全く同形式の並列命令群をもサポートす
る。一時に一語ずつの処理それぞれに対して、対応する
データの並列処理が全データ群について同時に行われる
。
ートし、更に、全く同形式の並列命令群をもサポートす
る。一時に一語ずつの処理それぞれに対して、対応する
データの並列処理が全データ群について同時に行われる
。
本コンピュータは多数のプロセッサ間に命令を配分し同
時に実行するようにハードウェアでサポートする。その
結果、本機全体にわたる演算が相互間で完全に決定した
回数だけ行われる。
時に実行するようにハードウェアでサポートする。その
結果、本機全体にわたる演算が相互間で完全に決定した
回数だけ行われる。
ユーザは必要なだけの冗長度を割付けて、重要な事象（
トランザクション）のフェイル・セーフな処理を確保す
ることが出来る。これには、さほどｍ要でない応用の場
合の簡単な自己検査から、フェイル・セーフ・トランザ
クションのための完全な４倍モジュール方式冗長度まで
ある。冗長な要素は必要な場合にだけ割付けられるので
、冗長度のコストは、かかる冗長度を必要とする時にだ
け負担させられることになる。
トランザクション）のフェイル・セーフな処理を確保す
ることが出来る。これには、さほどｍ要でない応用の場
合の簡単な自己検査から、フェイル・セーフ・トランザ
クションのための完全な４倍モジュール方式冗長度まで
ある。冗長な要素は必要な場合にだけ割付けられるので
、冗長度のコストは、かかる冗長度を必要とする時にだ
け負担させられることになる。
上記のように構成すれば、本発明超大型コンピュータを
利用する多数のユーザが、同時に、互いに他の干渉を受
けずに、十分な冗長度割付によりフェイル・セーフ処理
を確保しながら、効率よく超大型コンピュータを使用で
きる。
利用する多数のユーザが、同時に、互いに他の干渉を受
けずに、十分な冗長度割付によりフェイル・セーフ処理
を確保しながら、効率よく超大型コンピュータを使用で
きる。
（実施例〕
第１図に示すように、本発明の実施例は、複数のユーザ
端末３１０（Ａ−Ｎ）、ローカル・エリア・ネットワー
ク３２０、及びプロセッサ・アレイ３３０よりなるシス
テム３００である。図示の如（、各端末には、キーボー
ド３１４と表示管３１６を有するコンソール３１２、プ
リンタ（図示せず）などのハードコピー出力装置、及び
端末とローカル・エリア・ネットワーク３２０間のイン
タフェース３１８が含まれる。従来のパーソナル・コン
ピュータを、必要ならば、端末３１０として使用できる
。
端末３１０（Ａ−Ｎ）、ローカル・エリア・ネットワー
ク３２０、及びプロセッサ・アレイ３３０よりなるシス
テム３００である。図示の如（、各端末には、キーボー
ド３１４と表示管３１６を有するコンソール３１２、プ
リンタ（図示せず）などのハードコピー出力装置、及び
端末とローカル・エリア・ネットワーク３２０間のイン
タフェース３１８が含まれる。従来のパーソナル・コン
ピュータを、必要ならば、端末３１０として使用できる
。
プロセッサ・アレイ３３０は実例としては、２′す（・
２６２．１４４） ＩＩＩの物理的プロセッサ・ユニソ
）（ＰＰＵ）、各プロセッサに結合された４メガバイト
の高速読み書きメモリ即ちランダム・アクセス・メモリ
、頑丈な付加低速大記憶容量の読み書きメモリ、及び広
範なサポート回路から構成される。テラバイトの高速メ
モリは、一般にＩＣメモリチップにより供給される。大
容量読み書きメモリは、例えば、合計１０兆（ｔｅｒａ
）バイトの容量となる各３００メガバイトの３２．７６
８８（＝２”）個のハードディスク装置よりなる。２６
２．１４４個のＰＰＵは１８次元の超立方体の形に接続
され、その中で各ＰＰＵはその超立方体の１８個の辺そ
れぞれに沿って１８個の隣接ＰＰＵと接続されており、
その詳細は以下説明する。
２６２．１４４） ＩＩＩの物理的プロセッサ・ユニソ
）（ＰＰＵ）、各プロセッサに結合された４メガバイト
の高速読み書きメモリ即ちランダム・アクセス・メモリ
、頑丈な付加低速大記憶容量の読み書きメモリ、及び広
範なサポート回路から構成される。テラバイトの高速メ
モリは、一般にＩＣメモリチップにより供給される。大
容量読み書きメモリは、例えば、合計１０兆（ｔｅｒａ
）バイトの容量となる各３００メガバイトの３２．７６
８８（＝２”）個のハードディスク装置よりなる。２６
２．１４４個のＰＰＵは１８次元の超立方体の形に接続
され、その中で各ＰＰＵはその超立方体の１８個の辺そ
れぞれに沿って１８個の隣接ＰＰＵと接続されており、
その詳細は以下説明する。
ローカル・エリア・ネットワーク３２０は、端末３１０
をプロセッサ・アレイ３３０内の幾つかのＰＰＵに接続
し、特定の端末が特定のＰＰＵと通信できるようにする
。これらのＰＰＵは、順繰りに、アレイ内の他のＰＰＵ
をダイナミックに制御し、これら他のＰＰＵは更に順次
なお一層多くのＰＰＵを制御して、特定の問題に対して
適当な処理とメモリを供給するようにする。このローカ
ル・エリア・ネットワークはクロスバ−スイッチのよう
にフレキシブルで、任意の端末が其のネットワークに接
続された任意のＰＰｕに接続でき、これらの接続は、タ
イムシェアリング環境下の場合のように極めて頻繁に要
求されても、何時も必要に応じて変更できることが好ま
しい。多数の従来からのローカル・エリア・ネットワー
ク、例えばイーサネット（商標名）システムやディジタ
ルＰａχは、システム３００に含まれるだけの端末を接
続する容量がありさえすれば、この目的に使用できる。
をプロセッサ・アレイ３３０内の幾つかのＰＰＵに接続
し、特定の端末が特定のＰＰＵと通信できるようにする
。これらのＰＰＵは、順繰りに、アレイ内の他のＰＰＵ
をダイナミックに制御し、これら他のＰＰＵは更に順次
なお一層多くのＰＰＵを制御して、特定の問題に対して
適当な処理とメモリを供給するようにする。このローカ
ル・エリア・ネットワークはクロスバ−スイッチのよう
にフレキシブルで、任意の端末が其のネットワークに接
続された任意のＰＰｕに接続でき、これらの接続は、タ
イムシェアリング環境下の場合のように極めて頻繁に要
求されても、何時も必要に応じて変更できることが好ま
しい。多数の従来からのローカル・エリア・ネットワー
ク、例えばイーサネット（商標名）システムやディジタ
ルＰａχは、システム３００に含まれるだけの端末を接
続する容量がありさえすれば、この目的に使用できる。
必要ならば、複数のローカル・エリア・ネットワークを
使用しても良い。例えば、この発明のシステムでは、ロ
ーカル・エリア・ネットワークは１０００個の端末を接
続できなければならない。
使用しても良い。例えば、この発明のシステムでは、ロ
ーカル・エリア・ネットワークは１０００個の端末を接
続できなければならない。
明らかに、本発明の装置は従来のマシンで実用されてい
たよりも遥かに大量のランダム・アクセス・メモリをサ
ポートする。これは、データベース全体を、ディスクよ
りもアクセス時間が能力的に数千倍も速いメインメモリ
内に格納可能にする。１兆バイトのメインメモリは、一
般には直列機の場合、かかる大メモリは、−人のユーザ
がたった１個所にアクセスしている間、他部分を遊ばせ
ておくと金がかかり過ぎて不経済である。本発明の場合
は、メモリの多くの個所が同時にアクセスされるので、
この問題は生じない。
たよりも遥かに大量のランダム・アクセス・メモリをサ
ポートする。これは、データベース全体を、ディスクよ
りもアクセス時間が能力的に数千倍も速いメインメモリ
内に格納可能にする。１兆バイトのメインメモリは、一
般には直列機の場合、かかる大メモリは、−人のユーザ
がたった１個所にアクセスしている間、他部分を遊ばせ
ておくと金がかかり過ぎて不経済である。本発明の場合
は、メモリの多くの個所が同時にアクセスされるので、
この問題は生じない。
先に参照した特願昭６２−３９３０１号の説明に従えば
、各１’Ｐ［Ｉは、其のＰＰＵに結合したメモリを複数
のメモリに分割し、各サブメモリに異なる仮想プロセッ
サを割り当てることによって、複数の仮想プロセッサと
して働かせることが出来る。本発明によれば、メモリの
分割はディスクやテープ上の仮想メモリにまで拡張する
ことが出来る。更に、各仮想プロセッサは、コンピュー
タ内の処理動作に際し、物理的プロセッサと同等に見な
される。
、各１’Ｐ［Ｉは、其のＰＰＵに結合したメモリを複数
のメモリに分割し、各サブメモリに異なる仮想プロセッ
サを割り当てることによって、複数の仮想プロセッサと
して働かせることが出来る。本発明によれば、メモリの
分割はディスクやテープ上の仮想メモリにまで拡張する
ことが出来る。更に、各仮想プロセッサは、コンピュー
タ内の処理動作に際し、物理的プロセッサと同等に見な
される。
本発明によれば、ユーザはＰＰＵに対してデータ処理と
メモリに関するその要求を指定することができ、それで
其のＰＰｕはこれらの要求を満たすのに十分な一群のプ
ロセッサ（物理的プロセッサと仮想プロセッサの双方）
を形成することが出来る、都合よ（、プロセッサ群は再
帰的に構成されていて、一つのプロセッサは一つ以上の
他のプロセッサを制御し、これら他の複数プロセッサは
更により多くのプロセッサを制御するというように続行
する。データベースの各要素が、複数プロセ。
メモリに関するその要求を指定することができ、それで
其のＰＰｕはこれらの要求を満たすのに十分な一群のプ
ロセッサ（物理的プロセッサと仮想プロセッサの双方）
を形成することが出来る、都合よ（、プロセッサ群は再
帰的に構成されていて、一つのプロセッサは一つ以上の
他のプロセッサを制御し、これら他の複数プロセッサは
更により多くのプロセッサを制御するというように続行
する。データベースの各要素が、複数プロセ。
す中の一つのプロセッサに１対１で格納されており、ま
た、これらのプロセッサはデータベースと同じ構造に構
成されているのが好ましい。このような配置の結果： １、各プロセッサは、算術／論理演算、データ移動、及
びサブルーチンの呼出や分岐などのような通常の制御の
流れを含む通常のフォノ・ノイマン型演算を実行するこ
とができる。
た、これらのプロセッサはデータベースと同じ構造に構
成されているのが好ましい。このような配置の結果： １、各プロセッサは、算術／論理演算、データ移動、及
びサブルーチンの呼出や分岐などのような通常の制御の
流れを含む通常のフォノ・ノイマン型演算を実行するこ
とができる。
２、各プロセッサは、並列命令実行中、其の制御下にあ
る複数プロセッサに、１組のデータを割付けることが出
来る。割付けるプロセッサを制御プロセッサと呼び、割
付けられたプロセッサはデータ・プロセッサと呼ぶ。デ
ータ・プロセッサは制御プロセッサの全能力を有し、彼
等自身データ・プロセッサを割付けることができるから
、前記名称は相対的なものである。
る複数プロセッサに、１組のデータを割付けることが出
来る。割付けるプロセッサを制御プロセッサと呼び、割
付けられたプロセッサはデータ・プロセッサと呼ぶ。デ
ータ・プロセッサは制御プロセッサの全能力を有し、彼
等自身データ・プロセッサを割付けることができるから
、前記名称は相対的なものである。
３、各プロセッサは、その割付けられたデータ・プロセ
ッサの中からコンテキストの組を選ぶことが出来る。こ
のコンテキストの組は、並列に演算されるべきデータの
組である。コンテキストの組は、全てのデータ・プロセ
ッサ即ち現在のコンテキストの組内の全てのデータ・プ
ロセッサに課せられた成る条件に従って選ばれる。コン
テキストの組は保全され、再度記憶される。
ッサの中からコンテキストの組を選ぶことが出来る。こ
のコンテキストの組は、並列に演算されるべきデータの
組である。コンテキストの組は、全てのデータ・プロセ
ッサ即ち現在のコンテキストの組内の全てのデータ・プ
ロセッサに課せられた成る条件に従って選ばれる。コン
テキストの組は保全され、再度記憶される。
４、各プロセッサは、そのコンテキストの棲の中のデー
タの全てに対して同時に並列演算を行うことが出来る。
タの全てに対して同時に並列演算を行うことが出来る。
この並列演算は、これらがコンテキストの組の中の全デ
ータに対して同時に行われる点以外は、カテゴリｌの順
次演算と全く同じである。並列演算は全データ操作、メ
モリ参照（通信）、及び制御の流れの操作を含む。プロ
グラマに見える限りでは、これらの操作はデータ・セン
ト内の全プロセンサで同時に行われる。
ータに対して同時に行われる点以外は、カテゴリｌの順
次演算と全く同じである。並列演算は全データ操作、メ
モリ参照（通信）、及び制御の流れの操作を含む。プロ
グラマに見える限りでは、これらの操作はデータ・セン
ト内の全プロセンサで同時に行われる。
５、各プロセッサは、配分されたデータベースにアクセ
スでき、そのデータ要素のある部分を其のメモリに入れ
ることが出来る。仮想プロセッサは、また、データベー
スを更新することが出来る。
スでき、そのデータ要素のある部分を其のメモリに入れ
ることが出来る。仮想プロセッサは、また、データベー
スを更新することが出来る。
本発明並列コンピュータの命令は、従来のコンピュータ
の命令と同様である。その命令は、ローカル命令、並列
命令およびコンテキスト命令の３カテゴリに区分できる
。
の命令と同様である。その命令は、ローカル命令、並列
命令およびコンテキスト命令の３カテゴリに区分できる
。
ローカル命令は従来のコンピュータ命令そのものであっ
て、サブルーチン呼出、条件付きおよび無条件分岐、復
帰、レジスタによる算術データ移動、論理演算、および
テストを含む。ローカル命令は制御プロセッサ内で実行
される。
て、サブルーチン呼出、条件付きおよび無条件分岐、復
帰、レジスタによる算術データ移動、論理演算、および
テストを含む。ローカル命令は制御プロセッサ内で実行
される。
並列命令は、複数データ・プロセッサのコンテキストの
組に同時に実行される意思外は、ローカル命令と全く同
様である。オーダと呼ばれる並列命令のグループが、コ
ンテキストの組の中の全仮想データ・プロセッサ上で同
時に実行される。各ローカル・データ命令に対応して並
列データ命令が存在する。
組に同時に実行される意思外は、ローカル命令と全く同
様である。オーダと呼ばれる並列命令のグループが、コ
ンテキストの組の中の全仮想データ・プロセッサ上で同
時に実行される。各ローカル・データ命令に対応して並
列データ命令が存在する。
コンテキスト命令は、並列に実行される仮想データ・プ
ロセッサの組を指定するのに用いられる。コンテキスト
命令には次の４１Ｍ頬がある：全仮想プロセッサがある
条件を満足するコンテキストを設定するもの、コンテキ
ストを制限して現在のコンテキスト内である条件を満足
するプロセッサのサブコンテキストにするもの、現在の
コンテキストをスタックの上に押し込むもの、現在のコ
ンテキストをスタックからｔａね上げて出すもの。これ
らのコンテキスト命令を並列命令と混合してグループに
まとめ、オーダにすることが出来る。
ロセッサの組を指定するのに用いられる。コンテキスト
命令には次の４１Ｍ頬がある：全仮想プロセッサがある
条件を満足するコンテキストを設定するもの、コンテキ
ストを制限して現在のコンテキスト内である条件を満足
するプロセッサのサブコンテキストにするもの、現在の
コンテキストをスタックの上に押し込むもの、現在のコ
ンテキストをスタックからｔａね上げて出すもの。これ
らのコンテキスト命令を並列命令と混合してグループに
まとめ、オーダにすることが出来る。
オーダは、本発明並列コンピュータ内での同期の基本要
素である。一つのオーダは１制御プロセツサと１データ
・プロセッサ間の通信の単位である。最も簡単な場合に
は、オーダは１個の命令である。オーダは、其のオーダ
内の複数物理的データ・プロセッサ間の同期に無関係に
一緒に実行できる一つの命令グループであってもよい。
素である。一つのオーダは１制御プロセツサと１データ
・プロセッサ間の通信の単位である。最も簡単な場合に
は、オーダは１個の命令である。オーダは、其のオーダ
内の複数物理的データ・プロセッサ間の同期に無関係に
一緒に実行できる一つの命令グループであってもよい。
一つの制御プロセッサの基本動作は、第５図中に示すア
ルファ・ルータを通じて１オーダを出し、オーダが全デ
ータ・プロセッサによって実行されたことの確認を待つ
ことである。別々の仮想プロセッサ群が、別々の時点で
、オーダ内の種々の命令を実行でき、通常、繰り返し実
行する。
ルファ・ルータを通じて１オーダを出し、オーダが全デ
ータ・プロセッサによって実行されたことの確認を待つ
ことである。別々の仮想プロセッサ群が、別々の時点で
、オーダ内の種々の命令を実行でき、通常、繰り返し実
行する。
一つのオーダは、システム内で命令を一時貯蔵する基本
単位でもある。これは、１オーダ内に許容される命令数
が限定されることを意味する。一つのオーダは１呼出命
令を持てるから、一つのオーダで実行できる処理の数は
任意に大きく出来る。サブルーチンの呼出の他に、オー
ダは簡単なループや条件付き分岐命令を持てる。
単位でもある。これは、１オーダ内に許容される命令数
が限定されることを意味する。一つのオーダは１呼出命
令を持てるから、一つのオーダで実行できる処理の数は
任意に大きく出来る。サブルーチンの呼出の他に、オー
ダは簡単なループや条件付き分岐命令を持てる。
オーダ内の命令は非同期的に実行可能という簡単な規則
に従って、複数命令は複数オーダにまとめられる。これ
は、例えば、非局所的通信だけに関係する命令を一つの
オーダの最後の命令とすることによって行われる。
に従って、複数命令は複数オーダにまとめられる。これ
は、例えば、非局所的通信だけに関係する命令を一つの
オーダの最後の命令とすることによって行われる。
オーダは、複数制御プロセッサから複数データ・プロセ
ッサへ、アルファ・ルータを介して放送される。オーダ
が全データ・プロセッサによって実行された時に制御プ
ロセッサに信号するのがアルファ・ルータの責任である
。この信号機構は、制御プロセッサ内のプログラミング
の流れを制御するために条件コードを結合するのにも用
いられる。
ッサへ、アルファ・ルータを介して放送される。オーダ
が全データ・プロセッサによって実行された時に制御プ
ロセッサに信号するのがアルファ・ルータの責任である
。この信号機構は、制御プロセッサ内のプログラミング
の流れを制御するために条件コードを結合するのにも用
いられる。
第２図の概略図に示すように、各ＰＰ（Ｉは、一つのマ
イクロプロセッサ３５０、機能回路３６０、及び
゛メモリ３７０よりなる。ＰＰｔｌは、数学演算を高速
で実行するため特別の数学回路３８０をオプションとし
て持つことがある。マイクロプロセッサ３５０、メモリ
３７０、数学回路３８０は従来の集積回路で良い。例え
ば、マイクロプロセッサはインテル社のローラ社の６８
０００を用いることもできるし、命令ピンとデータビン
が別になったフェアチャイルド社のクリッパのようなマ
イクロプロセッサは特に有利である。
イクロプロセッサ３５０、機能回路３６０、及び
゛メモリ３７０よりなる。ＰＰｔｌは、数学演算を高速
で実行するため特別の数学回路３８０をオプションとし
て持つことがある。マイクロプロセッサ３５０、メモリ
３７０、数学回路３８０は従来の集積回路で良い。例え
ば、マイクロプロセッサはインテル社のローラ社の６８
０００を用いることもできるし、命令ピンとデータビン
が別になったフェアチャイルド社のクリッパのようなマ
イクロプロセッサは特に有利である。
メモリ３７０は、高速大容量の読み書きメモリなら何で
も良い。例示したのは、４×６４キロビツトのＩＣチッ
プを３２個配列したアレイよりなる４メガバイトのメモ
リである。誤り検出と訂正用に、メモリを付加して、パ
リティビットと誤り制御ビットを格納するようにするの
が有利である。一層大容量のメモリチップが入手できる
ようになった時は、かかるチップを用いてメモリの容量
を増し及び／又は所要ＩＣチップ数を減らすことが出来
る。
も良い。例示したのは、４×６４キロビツトのＩＣチッ
プを３２個配列したアレイよりなる４メガバイトのメモ
リである。誤り検出と訂正用に、メモリを付加して、パ
リティビットと誤り制御ビットを格納するようにするの
が有利である。一層大容量のメモリチップが入手できる
ようになった時は、かかるチップを用いてメモリの容量
を増し及び／又は所要ＩＣチップ数を減らすことが出来
る。
と同期、データの一時貯蔵、及び仮想プロセンサの制御
を負担する。この回路はＰＰＵから情報を受取り、ダイ
ナミック・メモリ駆動用のアドレス情報を作る。この回
路はまたＰＰＵのデータビンとダイナミック・メモリの
データピンの間でデータを遺り取りする。機能回路はま
たｐｐｕを仮想プロセッサとして作動させるのに必要な
全ての管理機能を実行する。機能回路３らＯがマイクロ
プロセッサ３５０とメモリ３７０の中間に位置する、３
者の構成は、マイクロプロセッサとメモリが直接接続さ
れた米国特許第４，５９８，４００号中で述べたシステ
ムの場合よりも、マイクロプロセッサが遥かに多量のメ
モリに対しアドレス出来るようにする。同時に、この構
成はまた以下説明するメッセージ・パケットの経路指定
を可能にする。
を負担する。この回路はＰＰＵから情報を受取り、ダイ
ナミック・メモリ駆動用のアドレス情報を作る。この回
路はまたＰＰＵのデータビンとダイナミック・メモリの
データピンの間でデータを遺り取りする。機能回路はま
たｐｐｕを仮想プロセッサとして作動させるのに必要な
全ての管理機能を実行する。機能回路３らＯがマイクロ
プロセッサ３５０とメモリ３７０の中間に位置する、３
者の構成は、マイクロプロセッサとメモリが直接接続さ
れた米国特許第４，５９８，４００号中で述べたシステ
ムの場合よりも、マイクロプロセッサが遥かに多量のメ
モリに対しアドレス出来るようにする。同時に、この構
成はまた以下説明するメッセージ・パケットの経路指定
を可能にする。
ＰＰＵは１６個を単位にして編成され、０−１５の１６
個のＰＰｕの集積回路とサポート回路が第３図に示すよ
うに一枚の回路基板４００上に搭載されている。
個のＰＰｕの集積回路とサポート回路が第３図に示すよ
うに一枚の回路基板４００上に搭載されている。
このサポート回路は、ディスク・インクフェース４１０
、汎用入出力回路４２０、自己検査回路４３０、クロッ
ク回路４４０、識別回路４５０、及び性能測定回路４６
０からなる。
、汎用入出力回路４２０、自己検査回路４３０、クロッ
ク回路４４０、識別回路４５０、及び性能測定回路４６
０からなる。
ディスク・インタフェース４１０はｐｐｕ ｏに接続さ
れた標準ＳＣＳＩ（ｓｍａｌｌ ｃｏｍｐｕｔｅｒ ５
ｙｓｔｅ＋ｎ １ｎｔｅｒ −ｆａｃｅ小規模コンピュ
ータシステム・インタフェース）インタフェースで、以
下に述べる大容量記憶モジュール４７０に接続するよう
に設計されている。その最大通信帯域幅は毎秒約１０メ
ガピノ１へである。回路基板４００上の他のＰＰＵは、
ファイル・サーバとしてｇＢ＜ｐｐｕｏを通して大容量
記す、αモジュールとインタフェースする。
れた標準ＳＣＳＩ（ｓｍａｌｌ ｃｏｍｐｕｔｅｒ ５
ｙｓｔｅ＋ｎ １ｎｔｅｒ −ｆａｃｅ小規模コンピュ
ータシステム・インタフェース）インタフェースで、以
下に述べる大容量記憶モジュール４７０に接続するよう
に設計されている。その最大通信帯域幅は毎秒約１０メ
ガピノ１へである。回路基板４００上の他のＰＰＵは、
ファイル・サーバとしてｇＢ＜ｐｐｕｏを通して大容量
記す、αモジュールとインタフェースする。
入出力回路４２０は、ＰＩ’Ｕ １に接続された３２
ビット幅の並列または直列ポートである。このポートは
毎秒約５０メガビ、トの最大帯域幅を有する。回路４２
０は、ローカル・エリア・ネットワーク３２０をＰＰＵ
１にインクフェースするが、ＰＰＩＪ １は其のネッ
トワーク上ではもう一つの端子または並列または直列ボ
ートにしか見えない。回路基板４００上の他のＰＰＵは
Ｐｒ’ｌｌ １を通して入出力回路４２０とインクフェ
ースする。この配列の結果、端末３１０ Ａ〜Ｎに居る
どのユーザも、電話網に接続されたどの電話機へも電話
をかけられるのと同様に、プロセッサ・アレイ３３０内
のどのＰＰＵでも選び出してアドレス出来る。
ビット幅の並列または直列ポートである。このポートは
毎秒約５０メガビ、トの最大帯域幅を有する。回路４２
０は、ローカル・エリア・ネットワーク３２０をＰＰＵ
１にインクフェースするが、ＰＰＩＪ １は其のネッ
トワーク上ではもう一つの端子または並列または直列ボ
ートにしか見えない。回路基板４００上の他のＰＰＵは
Ｐｒ’ｌｌ １を通して入出力回路４２０とインクフェ
ースする。この配列の結果、端末３１０ Ａ〜Ｎに居る
どのユーザも、電話網に接続されたどの電話機へも電話
をかけられるのと同様に、プロセッサ・アレイ３３０内
のどのＰＰＵでも選び出してアドレス出来る。
自己検査回路４３０は回路基板４００上で生じたどんな
誤りをも検出して其のモジュールをシステムから除去で
きる。この回路は発光ダイオードに接続していて、其の
モジュールが外されていることを視覚的に示し保守に好
都合になっている。各回路基板は自身のクロック回路４
４０を持ち、その回路はシステムの他の複数ＰＰυのク
ロック回路と同期している。識別回路４５０は電気的に
消去可能な非揮発性メモリで、その基板の製造および保
守の履歴、型造番号などを保持している。性能測定回路
′４６０はソフトウェアの性能を監視する。
誤りをも検出して其のモジュールをシステムから除去で
きる。この回路は発光ダイオードに接続していて、其の
モジュールが外されていることを視覚的に示し保守に好
都合になっている。各回路基板は自身のクロック回路４
４０を持ち、その回路はシステムの他の複数ＰＰυのク
ロック回路と同期している。識別回路４５０は電気的に
消去可能な非揮発性メモリで、その基板の製造および保
守の履歴、型造番号などを保持している。性能測定回路
′４６０はソフトウェアの性能を監視する。
大容量記す、ａモジュール４７０は、図の如く、標準的
ディスク制御器４８０と標準５−１／４１ｎ３００メガ
ハイド・ディスク装置４９０よりなり、最大７台の装置
を同じ制御器に付加して合計記憶容ｆｆ１２４００メガ
バイトにできるように用意されている。
ディスク制御器４８０と標準５−１／４１ｎ３００メガ
ハイド・ディスク装置４９０よりなり、最大７台の装置
を同じ制御器に付加して合計記憶容ｆｆ１２４００メガ
バイトにできるように用意されている。
回路基板４００と記ｆ、αモジュール４７０は、第４図
に示すように、１６枚の基板４００と１６台のモジュー
ル４７０の複数バンク５０２に編成されてキャビネット
５００内に実装されている。こうして、２６２．１４４
個のＰＰＵのシステムでは、ＰＰＵを収容するために１
、０２４ （・２′５個のキャビネットが用いられる
。これらのキャビネ７１−は光フアイバ通信線で相互接
続される。従って各キャビネッ１へは、キャビネ、ト間
のデータ多重化と伝送に使用する少なくとも１個の光フ
ァイバ・トランシーバからなる１個以上の通信モジュー
ル５０５を持つ。これらトランシーバは、毎秒１００メ
ガビツトのデータ速度で１キャビネット内の種々のＰＰ
Ｕから他の複数キャビネット内の複数ＰＰＵへ光フアイ
バ通信線の広い帯域幅の利点を生かして時間多重化通信
を行う能力を持つ従来型光ファイバ・トランシーバで良
い。都合の良いことに、各通信モジュールには少なくと
も２個のトランシーバが用いられているので、各通信モ
ジュールでは信号を同時に送信および受信することが出
来る。
に示すように、１６枚の基板４００と１６台のモジュー
ル４７０の複数バンク５０２に編成されてキャビネット
５００内に実装されている。こうして、２６２．１４４
個のＰＰＵのシステムでは、ＰＰＵを収容するために１
、０２４ （・２′５個のキャビネットが用いられる
。これらのキャビネ７１−は光フアイバ通信線で相互接
続される。従って各キャビネッ１へは、キャビネ、ト間
のデータ多重化と伝送に使用する少なくとも１個の光フ
ァイバ・トランシーバからなる１個以上の通信モジュー
ル５０５を持つ。これらトランシーバは、毎秒１００メ
ガビツトのデータ速度で１キャビネット内の種々のＰＰ
Ｕから他の複数キャビネット内の複数ＰＰＵへ光フアイ
バ通信線の広い帯域幅の利点を生かして時間多重化通信
を行う能力を持つ従来型光ファイバ・トランシーバで良
い。都合の良いことに、各通信モジュールには少なくと
も２個のトランシーバが用いられているので、各通信モ
ジュールでは信号を同時に送信および受信することが出
来る。
複数ＰＰＵ ３３０は先に参照した特願昭６１−１２８
２９４号の趣旨に従って超立方体に接続しておくのが良
い。こうすると各ＰＰＵはこの立方体ネットワークの中
で、超立方体の４つの次元に対応する同じ回路基板上の
４個の他のＰＰ（Ｊ 、及びその超立方体の更に４つの
次元に対応する一つのキャビネット内の４枚の他の回路
基板上の４個のＰＰＵに接続されている。２６２．１４
４１固のＰＰＵよりなるシステムの場合、キャビネット
内の各Ｐｒ’ｌＪは１０個の別々のキャビネット内の１
０（［１ｉ１のＰＰＵに接続されている。これら１（ｌ
Ｉ［ｌ１ｌＯ別の接続は、その超立方体の残りの１０１
囚の次元に対応している。これら１０個の次元の各々に
おける各キャビネットの接続は、別の通信モジュール５
０５を経由して行われる。
２９４号の趣旨に従って超立方体に接続しておくのが良
い。こうすると各ＰＰＵはこの立方体ネットワークの中
で、超立方体の４つの次元に対応する同じ回路基板上の
４個の他のＰＰ（Ｊ 、及びその超立方体の更に４つの
次元に対応する一つのキャビネット内の４枚の他の回路
基板上の４個のＰＰＵに接続されている。２６２．１４
４１固のＰＰＵよりなるシステムの場合、キャビネット
内の各Ｐｒ’ｌＪは１０個の別々のキャビネット内の１
０（［１ｉ１のＰＰＵに接続されている。これら１（ｌ
Ｉ［ｌ１ｌＯ別の接続は、その超立方体の残りの１０１
囚の次元に対応している。これら１０個の次元の各々に
おける各キャビネットの接続は、別の通信モジュール５
０５を経由して行われる。
第５図に示すように、機能回路は９個の主要機能ユニッ
トを持っている：即ち、アドレス・マツバ５１０．メモ
リ・インタフェース５２０．仮想プロセッサ・シーケン
サ５３０１データ・キャッシュ５４０．誤り訂正Ｓ ５
５０ ＋アルファ・ルータ５６０．ベータ・／Ｌ／−タ
５７０、インクセブタ５ＢＯ９及び／又はオーダ・キヤ
。
トを持っている：即ち、アドレス・マツバ５１０．メモ
リ・インタフェース５２０．仮想プロセッサ・シーケン
サ５３０１データ・キャッシュ５４０．誤り訂正Ｓ ５
５０ ＋アルファ・ルータ５６０．ベータ・／Ｌ／−タ
５７０、インクセブタ５ＢＯ９及び／又はオーダ・キヤ
。
シュ５９０である。実例では、これら機能ユニットは全
て単−ｆｆ１ｇ１回路すなわちチップ上に実現されてい
るが、複数のチップも使用できる。アドレス・ビン５３
２とデータ・ビン５８２は、仮想プロセッサ＜ｖｐ＞・
シーケンサ５３０とインクセブタ５８０をＰＰＵのマイ
クロプロセッサ３５０に接続する。アドレス・ビン５２
２とデータ・ビン５５２は、メモリ・インタフェース５
２０と誤り訂正器５５０をＰＰｔｌのメモリ３７０に接
続する。アルファ・ビン５６２とキューブ・ビン５７２
は、一つのＰＰＩＩのアルファ及ヒべ一り・ルータ５６
０．５７０を他の複数ＰＩ”Ｕのアルファ及びベータ・
ルータに以下詳細に説明するように、接続する。
て単−ｆｆ１ｇ１回路すなわちチップ上に実現されてい
るが、複数のチップも使用できる。アドレス・ビン５３
２とデータ・ビン５８２は、仮想プロセッサ＜ｖｐ＞・
シーケンサ５３０とインクセブタ５８０をＰＰＵのマイ
クロプロセッサ３５０に接続する。アドレス・ビン５２
２とデータ・ビン５５２は、メモリ・インタフェース５
２０と誤り訂正器５５０をＰＰｔｌのメモリ３７０に接
続する。アルファ・ビン５６２とキューブ・ビン５７２
は、一つのＰＰＩＩのアルファ及ヒべ一り・ルータ５６
０．５７０を他の複数ＰＩ”Ｕのアルファ及びベータ・
ルータに以下詳細に説明するように、接続する。
第６図に示すように、アドレス・マツバ５１０はＰＰＵ
アドレス・レジスタ６０５、オンセ・７ト・レジスタ６
１０ 、ＶＰオフセット・レジスタ６１５ 、ＶＰイン
クリメント・レジスタ６２０、及びページ・テーブル６
２５を備える。また此のマツバは、第１、第２、第３マ
ルチプレクサ６３０．６３５ 、６４０及び第１１第２
加算ｆｉ６４５，６５０を備える。アドレス・マツバへ
の入力は、ｖＰシーケンサ５３０からアドレス・バス６
０２経出で受は取られ、マツバからの出力は物理アドレ
ス・バス６５２経出でメモリ・インタフェース５２０に
与えられる。２ビツトよりなるページ・ビットが、ペー
ジ・ビット線６５４経由でｖＰシーケンザ５３０に与え
られる。図示のように、アドレス・バスは２４ビツト幅
で、物理アドレス・バスは２２ビツト幅である。
アドレス・レジスタ６０５、オンセ・７ト・レジスタ６
１０ 、ＶＰオフセット・レジスタ６１５ 、ＶＰイン
クリメント・レジスタ６２０、及びページ・テーブル６
２５を備える。また此のマツバは、第１、第２、第３マ
ルチプレクサ６３０．６３５ 、６４０及び第１１第２
加算ｆｉ６４５，６５０を備える。アドレス・マツバへ
の入力は、ｖＰシーケンサ５３０からアドレス・バス６
０２経出で受は取られ、マツバからの出力は物理アドレ
ス・バス６５２経出でメモリ・インタフェース５２０に
与えられる。２ビツトよりなるページ・ビットが、ペー
ジ・ビット線６５４経由でｖＰシーケンザ５３０に与え
られる。図示のように、アドレス・バスは２４ビツト幅
で、物理アドレス・バスは２２ビツト幅である。
アドレス・マツバの動作を理解するには、本発明システ
ムに対するアドレス機構を理解するのが役に立つ。第１
１図に示す如く、システム内に収容されるアドレスには
４種類ある：即ち、ロケーティブ、ルータ・アドレス、
仮想アドレス、及び物理アドレスである。１０００人の
ユーザの必要を満たすのに十分な仮想プロセッサをサポ
ートするために、本発明システムは、たとえ仮想メモリ
内に格納された仮想プロセッサでもサポートする。この
ため、物理的にディスクに格納されているデータでも、
一つの仮想プロセッサに結合することが出来る。その結
果、本発明システムは、最大１トリリオン（＃２”）個
の仮想プロセッサをサポートするように設計されている
。原理的には全アドレス領域を一人のユーザが使用する
場合があるため、ＣＭ２ （米国商標名コネクション
マシン）機は６４ビツトのアドレス領域でアドレス構造
をサポートしている。
ムに対するアドレス機構を理解するのが役に立つ。第１
１図に示す如く、システム内に収容されるアドレスには
４種類ある：即ち、ロケーティブ、ルータ・アドレス、
仮想アドレス、及び物理アドレスである。１０００人の
ユーザの必要を満たすのに十分な仮想プロセッサをサポ
ートするために、本発明システムは、たとえ仮想メモリ
内に格納された仮想プロセッサでもサポートする。この
ため、物理的にディスクに格納されているデータでも、
一つの仮想プロセッサに結合することが出来る。その結
果、本発明システムは、最大１トリリオン（＃２”）個
の仮想プロセッサをサポートするように設計されている
。原理的には全アドレス領域を一人のユーザが使用する
場合があるため、ＣＭ２ （米国商標名コネクション
マシン）機は６４ビツトのアドレス領域でアドレス構造
をサポートしている。
アドレスの最も一般的な形式はロケーティブで、６４ビ
ツトの記憶装置を必要とする。一つのロケーティブは、
全システム内の任意の仮想プロセッサ内の任意のメモリ
位置を指定することが出来る。ロケーティブの上位４０
ビツトは、どの仮想プロセッサがアクセスされているか
を指定する。下位２４ビツトは該当仮想プロセッサ内で
のオフセントを指定する。２ｂ４は全システムの仮想メ
モリの規模より大きいので、コーディングに際して冗長
度の余裕がある。詳細には、仮想プロセッサを指定して
いる４０ビツトは、その仮想プロセッサが存在するＰＰ
ｔｌ（１８ビツト）と、物理的プロセシング・ユニソＩ
−（ｆ’ＰＵ）の仮想メモリ内で其の仮想プロセッサが
始まる語（２２ビツト）を別々に指定する。仮想プロセ
ッサは、物理的プロセシング・ユニット（ＰＰｔｌ）の
２４ビツトの仮想アドレス領域内の任意の偶数の３２ピ
ントの境界で始まる。
ツトの記憶装置を必要とする。一つのロケーティブは、
全システム内の任意の仮想プロセッサ内の任意のメモリ
位置を指定することが出来る。ロケーティブの上位４０
ビツトは、どの仮想プロセッサがアクセスされているか
を指定する。下位２４ビツトは該当仮想プロセッサ内で
のオフセントを指定する。２ｂ４は全システムの仮想メ
モリの規模より大きいので、コーディングに際して冗長
度の余裕がある。詳細には、仮想プロセッサを指定して
いる４０ビツトは、その仮想プロセッサが存在するＰＰ
ｔｌ（１８ビツト）と、物理的プロセシング・ユニソＩ
−（ｆ’ＰＵ）の仮想メモリ内で其の仮想プロセッサが
始まる語（２２ビツト）を別々に指定する。仮想プロセ
ッサは、物理的プロセシング・ユニット（ＰＰｔｌ）の
２４ビツトの仮想アドレス領域内の任意の偶数の３２ピ
ントの境界で始まる。
ルータ・アドレスは通信ネットワークで使用されるアド
レスである。これらは実質的にはロケーティブを圧縮し
た形式で、２４ビツトのオフセントと仮想プロセッサの
アドレスの２２ビツトのオフセット部を４倍したものを
加え合せて作られる。ルータ・アドレスはシステム内の
ある物理的プロセシング・ユニット内の仮想メモリ内の
一つの語をＦＷ定する。ルータ・アドレスの長さは４２
ビツト・で、これは全システム上の仮想メモリの語数に
対応する。
レスである。これらは実質的にはロケーティブを圧縮し
た形式で、２４ビツトのオフセントと仮想プロセッサの
アドレスの２２ビツトのオフセット部を４倍したものを
加え合せて作られる。ルータ・アドレスはシステム内の
ある物理的プロセシング・ユニット内の仮想メモリ内の
一つの語をＦＷ定する。ルータ・アドレスの長さは４２
ビツト・で、これは全システム上の仮想メモリの語数に
対応する。
一つのＰＰＵ内では、全てのボインクは２４ピントの仮
想アドレスで格納されている。このようなアドレスのう
ち、８ビツトはメモリのページを示し、１６ヒツトは其
のページ内のあるバイトのアドレスを示す。ページは、
仮想メモリ・システムのデマンドをベースにしたキャッ
シングの単位である。任意の時点で、最大６４ページが
メモリ内に存在する。
想アドレスで格納されている。このようなアドレスのう
ち、８ビツトはメモリのページを示し、１６ヒツトは其
のページ内のあるバイトのアドレスを示す。ページは、
仮想メモリ・システムのデマンドをベースにしたキャッ
シングの単位である。任意の時点で、最大６４ページが
メモリ内に存在する。
２４ビツトの仮想アドレスは、ページ・テーブル６２５
によって２２ビツトの物理アドレス上にマツプされる。
によって２２ビツトの物理アドレス上にマツプされる。
ページ・テーブルは、仮想メモリ内の夫々２ページを物
理メモリ内の２ページにマツプする、２５６語×６ビツ
トのルック・アップ・テーブルである。
理メモリ内の２ページにマツプする、２５６語×６ビツ
トのルック・アップ・テーブルである。
アドレス・マツパ５１０は、機能回路に入力中の仮想ア
ドレスを受取り、これをメモリ用の物理アドレスか通信
用のルータ・アドレスのどちらかに変換する。アドレス
・マツパは次の３種類の７Ｆレシング・モードをサポー
トするように設計されている：即ち、ノーマル、仮想プ
ロセッサ相対、及び拡張である。ノーマル・アドレシン
グ・モードでは、２４ビツトの物理アドレスが直接ＰＰ
Ｕから採られ、８ピントのページ数と１６ビツトのオフ
セントに分かれる。８ビツトのページ数は、複数仮想ペ
ージの物理メモリへのマツピングを含ムページ・テーブ
ル６２５に対する索引として用いられる。参照ページが
物理メモリ内にある場合は、ページ・テーブルは、物理
メモリのどの部分に其のページが在るかを示す６ビント
のアドレスを作る。
ドレスを受取り、これをメモリ用の物理アドレスか通信
用のルータ・アドレスのどちらかに変換する。アドレス
・マツパは次の３種類の７Ｆレシング・モードをサポー
トするように設計されている：即ち、ノーマル、仮想プ
ロセッサ相対、及び拡張である。ノーマル・アドレシン
グ・モードでは、２４ビツトの物理アドレスが直接ＰＰ
Ｕから採られ、８ピントのページ数と１６ビツトのオフ
セントに分かれる。８ビツトのページ数は、複数仮想ペ
ージの物理メモリへのマツピングを含ムページ・テーブ
ル６２５に対する索引として用いられる。参照ページが
物理メモリ内にある場合は、ページ・テーブルは、物理
メモリのどの部分に其のページが在るかを示す６ビント
のアドレスを作る。
これは１６ビノトのオフセットと組み合わされて２２ビ
ツトの、直接メモリ・インタフェースに行（物理アドレ
スを形成する。参照ページがスワップアウトされている
場合は、ページ・テーブルはページ・ビットの設定によ
りその行表示し、また２次記憶装置から物理メモリに其
のページがロードされるようにトラップを設ける。ペー
ジは先入れ／先出し方式でロードされるので、新しいペ
ージは最も最近ロードされたページの上にロードされる
。ページ・ビットは、成るページを逃げられなくし、絶
対に２次記憶装置へ出て行けなくするのに使用すること
も出来る。
ツトの、直接メモリ・インタフェースに行（物理アドレ
スを形成する。参照ページがスワップアウトされている
場合は、ページ・テーブルはページ・ビットの設定によ
りその行表示し、また２次記憶装置から物理メモリに其
のページがロードされるようにトラップを設ける。ペー
ジは先入れ／先出し方式でロードされるので、新しいペ
ージは最も最近ロードされたページの上にロードされる
。ページ・ビットは、成るページを逃げられなくし、絶
対に２次記憶装置へ出て行けなくするのに使用すること
も出来る。
アドレシングの第２のモードは仮想プロセッサ相対であ
る。この場合、バスから入って来るアドレスは、現在実
行されている仮想プロセッサ用の仮想プロセッサのオフ
セント・アドレスに対するオフセントと見なされる。こ
れら二つの２４ビツトのアドレスは加算器６５０で加え
合わされて、２４ビツトの仮想アドレスとなり、このア
ドレスは前記同様ページ・テーブルによって物理アドレ
スに変換される。仮想プロセッサ・オフセントは、仮想
プロセッサ・シーケンサか、また固定サイズの仮想プロ
セッサの場合は多分インクリメントすることによって設
定される。
る。この場合、バスから入って来るアドレスは、現在実
行されている仮想プロセッサ用の仮想プロセッサのオフ
セント・アドレスに対するオフセントと見なされる。こ
れら二つの２４ビツトのアドレスは加算器６５０で加え
合わされて、２４ビツトの仮想アドレスとなり、このア
ドレスは前記同様ページ・テーブルによって物理アドレ
スに変換される。仮想プロセッサ・オフセントは、仮想
プロセッサ・シーケンサか、また固定サイズの仮想プロ
セッサの場合は多分インクリメントすることによって設
定される。
アドレシングの最後の形式は、プロセッサ間の通信を行
うメカニズムである。この場合は、該当機能はベータ・
ルータによって計算され、そのアドレスは下記の如く算
出される：目的地のＰＰ［Ｉの１８ビツトのアドレスは
千ノブから来る２４ビツトの物理アドレス（オフセット
）とオンセット・レジスタ６１０にロードされた２４ビ
ツトのオンセント・ワードの和に連結される。一般的に
は、これは拡張アドレシング動作の間に其の前のサイク
ルによってロードされる。あるメソセージ・アドレスを
受は取ると、オンセントとオフセントの和から計算され
た、受は取られたアドレスのメモリ部分が、仮想メモリ
・アドレスとして使用され、ノーマル・アドレシングの
場合のように、ページ・テーブルによって索引されて物
理アドレスになる。
うメカニズムである。この場合は、該当機能はベータ・
ルータによって計算され、そのアドレスは下記の如く算
出される：目的地のＰＰ［Ｉの１８ビツトのアドレスは
千ノブから来る２４ビツトの物理アドレス（オフセット
）とオンセット・レジスタ６１０にロードされた２４ビ
ツトのオンセント・ワードの和に連結される。一般的に
は、これは拡張アドレシング動作の間に其の前のサイク
ルによってロードされる。あるメソセージ・アドレスを
受は取ると、オンセントとオフセントの和から計算され
た、受は取られたアドレスのメモリ部分が、仮想メモリ
・アドレスとして使用され、ノーマル・アドレシングの
場合のように、ページ・テーブルによって索引されて物
理アドレスになる。
メモリ・インタフェース・ユニット５２０は、アドレシ
ングの物理的多重化とＤＩ’？ＡＭのリフレッシュを受
は持つ。第７図に示すように、インタフェース・ユニッ
ト５２０はリフレッシュ・カウンタ６６０、行番号レジ
スタ６６５、マルチプレクサ６７０、及び比較器６７５
よりなる。マルチプレクサ６７０は、２２ビツトの物理
アドレスを１１本のアドレス・ピンに多重化する。リフ
レッシュ・カウンタ６６０は故障診断のためにリセット
できる。メモリ・インタフェース・ユニットは、今日大
部分のＤＲＡ旧こよってサポートされている高速ブロッ
ク・モード・アクセスを利用するように設計されている
。これを行うために、メモリ・インタフェース・ユニッ
トは行番号レジスタ６６５に最後にアクセスされた行の
番号を格納する。もし比較器６７５が前回のアクセスと
同じ行にアクセスするように決めると、アドレスの列部
分だけをストローブする高速サイクルが実行される。こ
うして、メモリの同じブロックに対する参照は一般のラ
ンダム・アクセスに要する時間の約半分で実行される。
ングの物理的多重化とＤＩ’？ＡＭのリフレッシュを受
は持つ。第７図に示すように、インタフェース・ユニッ
ト５２０はリフレッシュ・カウンタ６６０、行番号レジ
スタ６６５、マルチプレクサ６７０、及び比較器６７５
よりなる。マルチプレクサ６７０は、２２ビツトの物理
アドレスを１１本のアドレス・ピンに多重化する。リフ
レッシュ・カウンタ６６０は故障診断のためにリセット
できる。メモリ・インタフェース・ユニットは、今日大
部分のＤＲＡ旧こよってサポートされている高速ブロッ
ク・モード・アクセスを利用するように設計されている
。これを行うために、メモリ・インタフェース・ユニッ
トは行番号レジスタ６６５に最後にアクセスされた行の
番号を格納する。もし比較器６７５が前回のアクセスと
同じ行にアクセスするように決めると、アドレスの列部
分だけをストローブする高速サイクルが実行される。こ
うして、メモリの同じブロックに対する参照は一般のラ
ンダム・アクセスに要する時間の約半分で実行される。
これは順序データのブロックにアクセスするのに特に重
要である。
要である。
仮想プロセッサ・シーケンサ５３０は、仮想プロセッサ
のオーバヘッドに必要なリスト操作を迅速に行うための
簡単な有限状態のステー１・・マシンである。ＰＰｕは
多数の仮想プロセッサの動作を時間的に順次多重化して
実行する。仮想プロセッサ当たりの仮想メモリ金は完全
に可変であるが、ＰＰＵのメモリ領域（その仮想メモリ
を含み）の成る部分は各仮想プロセッサに割付けられる
。一般に、一つのＰＰＵによって実行される複数仮想プ
ロセンサは、幾つかの別のタスクに従事している。各タ
スクに対して、そのＰＰｕは、そのタスクの現在のコン
テキストの中に、実行中のオーダを使用するために、全
てのブロモ・ノサを順位付けなければならない。そのＰ
ＰＵはタスクの順序に対応したオーダ夫々に全て順位付
けしなければならない。しかし、実行中のタスクのコン
テキスト内に無いＰＰＵによって実行される複数仮想プ
ロセッサを順位付ける必要はない。その結果、ＰＰＵに
よって実行される仮想プロセッサに順位付けを行うのに
要する時間は大幅に節約される。
のオーバヘッドに必要なリスト操作を迅速に行うための
簡単な有限状態のステー１・・マシンである。ＰＰｕは
多数の仮想プロセッサの動作を時間的に順次多重化して
実行する。仮想プロセッサ当たりの仮想メモリ金は完全
に可変であるが、ＰＰＵのメモリ領域（その仮想メモリ
を含み）の成る部分は各仮想プロセッサに割付けられる
。一般に、一つのＰＰＵによって実行される複数仮想プ
ロセンサは、幾つかの別のタスクに従事している。各タ
スクに対して、そのＰＰｕは、そのタスクの現在のコン
テキストの中に、実行中のオーダを使用するために、全
てのブロモ・ノサを順位付けなければならない。そのＰ
ＰＵはタスクの順序に対応したオーダ夫々に全て順位付
けしなければならない。しかし、実行中のタスクのコン
テキスト内に無いＰＰＵによって実行される複数仮想プ
ロセッサを順位付ける必要はない。その結果、ＰＰＵに
よって実行される仮想プロセッサに順位付けを行うのに
要する時間は大幅に節約される。
仮想プロセッサと多重タスク・コンテキスト切換えの双
方とも直接ハードウェアでサポートされる。メモリ内の
仮想プロセッサの編成は第１２図に概略が示しである。
方とも直接ハードウェアでサポートされる。メモリ内の
仮想プロセッサの編成は第１２図に概略が示しである。
タスクはタスク・リストと呼ばれる環状のリストに結合
され、ＰＰｔｌは任意の時点でタスク・リスト中のタス
クの一つに対するポインタを持っている。シーケンサ５
３０に助けられて、ＰＰＵは、次のタスクに行く前に、
現在のタスクのコンテキスト中の全ての仮想プロセッサ
に対するオーダを実行しながら、各タスクを順番に循環
する。こうして、コンテキストが比較的小さければ、全
ての仮想プロセッサが現在のコンテキスト内にある場合
よりも短い時間内に実行される。
され、ＰＰｔｌは任意の時点でタスク・リスト中のタス
クの一つに対するポインタを持っている。シーケンサ５
３０に助けられて、ＰＰＵは、次のタスクに行く前に、
現在のタスクのコンテキスト中の全ての仮想プロセッサ
に対するオーダを実行しながら、各タスクを順番に循環
する。こうして、コンテキストが比較的小さければ、全
ての仮想プロセッサが現在のコンテキスト内にある場合
よりも短い時間内に実行される。
各タスクは、３個の情報を含む一つのヘッダに結合して
いる：即ち、現在のコンテキストに対するポインタ、結
合されたリストとして格納されたスタックに対するポイ
ンタ、及びタスク内の全仮想プロセッサのリストに対す
るポインタである。
いる：即ち、現在のコンテキストに対するポインタ、結
合されたリストとして格納されたスタックに対するポイ
ンタ、及びタスク内の全仮想プロセッサのリストに対す
るポインタである。
シーケンサは、また、タスク・リスト内の次のタスクに
対するポインタと、優先順位や実行の統計のようなタス
クに関する補助的情報を持っている。ＰｐＵは、コンテ
キスト・ポインタから始めてゼロのターミネータに達す
るまで、結合されたリストに従って、仮想メモリ内の各
仮想プロセッサの位置を決める。これらのリストはメモ
リの保護区域内に格納される。
対するポインタと、優先順位や実行の統計のようなタス
クに関する補助的情報を持っている。ＰｐＵは、コンテ
キスト・ポインタから始めてゼロのターミネータに達す
るまで、結合されたリストに従って、仮想メモリ内の各
仮想プロセッサの位置を決める。これらのリストはメモ
リの保護区域内に格納される。
「ブツシュ・コンテキスト」命令を実行するため、Ｐｒ
’ｔｌは新しい記憶素子を割付け、現在のコンテキスト
・ポインタをスタックの上に押し付け、スタック・ポイ
ンタをスタックの最上部に変える。「ポツプ・コンテキ
スト」命令は、若しスタックがアンダフローした時は最
上位コンテキスト・ポインタが使用されること以外は、
丁度逆である。次に最も一般的な操作は、コンテキスト
を成る条件に従って現在のコンテキストのサブセントに
制限することである。この場合は、仮想プロセッサのリ
ストは、現在のコンテキストから出発して、その条件に
従って分かれる。その指定された条件に適合する複数仮
想プロセッサはリストの最後に付加される。そうすると
、そのリストの終りに対するポインタが現在のコンテキ
ストになる。こうして、連続したコンテキストを表す入
子になったサブセントの系列が効率的に格納される。こ
の方式で、現在のコンテキスト中にない仮想プロセッサ
は、オーダの実行中、オーバヘッドを招くことがない。
’ｔｌは新しい記憶素子を割付け、現在のコンテキスト
・ポインタをスタックの上に押し付け、スタック・ポイ
ンタをスタックの最上部に変える。「ポツプ・コンテキ
スト」命令は、若しスタックがアンダフローした時は最
上位コンテキスト・ポインタが使用されること以外は、
丁度逆である。次に最も一般的な操作は、コンテキスト
を成る条件に従って現在のコンテキストのサブセントに
制限することである。この場合は、仮想プロセッサのリ
ストは、現在のコンテキストから出発して、その条件に
従って分かれる。その指定された条件に適合する複数仮
想プロセッサはリストの最後に付加される。そうすると
、そのリストの終りに対するポインタが現在のコンテキ
ストになる。こうして、連続したコンテキストを表す入
子になったサブセントの系列が効率的に格納される。こ
の方式で、現在のコンテキスト中にない仮想プロセッサ
は、オーダの実行中、オーバヘッドを招くことがない。
第８図に示すように、仮想プロセッサ・シーケンサ５３
０は、５個の一次レジスタを持っており、これらは夫々
仮想プロセッサ・アドレスの上位２２ピントを保持する
ことが出来る。コンテキスト・レジスタ６８０は現在の
コンテキスト・リストの開始位置に対するポインタを保
持する。スタック・レジスタ６８５は現在のタスクのコ
ンテキスト・スタックに対するポインタを保持する。ト
ップ・レジスタ６９０は現在のスタックのコンテキスト
・リストの最上部に対するポインタを保持する。タスク
・レジスタ６９５はタスク・リスト中の次のタスクに対
するポインタを保持し、ネクスト・レジスタ７００は、
仮想プロセッサ・リスト内の次の仮想プロセッサに対す
るポインタを保持する。必要に応じて補助的情報を格納
する付加レジスタを使用することが出来る。シーケンサ
５３０の出力は、プロゲラマフ゛ル・ロジック・アレイ
（ＰＬ八）７１Ｏからの信号に応じて、マルチプレクサ
７１５によって選択される。
０は、５個の一次レジスタを持っており、これらは夫々
仮想プロセッサ・アドレスの上位２２ピントを保持する
ことが出来る。コンテキスト・レジスタ６８０は現在の
コンテキスト・リストの開始位置に対するポインタを保
持する。スタック・レジスタ６８５は現在のタスクのコ
ンテキスト・スタックに対するポインタを保持する。ト
ップ・レジスタ６９０は現在のスタックのコンテキスト
・リストの最上部に対するポインタを保持する。タスク
・レジスタ６９５はタスク・リスト中の次のタスクに対
するポインタを保持し、ネクスト・レジスタ７００は、
仮想プロセッサ・リスト内の次の仮想プロセッサに対す
るポインタを保持する。必要に応じて補助的情報を格納
する付加レジスタを使用することが出来る。シーケンサ
５３０の出力は、プロゲラマフ゛ル・ロジック・アレイ
（ＰＬ八）７１Ｏからの信号に応じて、マルチプレクサ
７１５によって選択される。
仮想プロセッサ・シーケンサは、その中に、これらのレ
ジスタを操作し、且つアドレス・マツパとオーダ・キャ
ッシュ内のレジスタを制御するために、状態レジスタ７
０５とＰＬＡ７１０で実行される有限状態マシンを有し
ている。この有限状態マシンは、タスクと仮想プロセッ
サの双方のスワツピングというオーバヘッドを実行する
のに必要なリスト１５作命令の順位付けを行う。状態マ
シンの出力は現在の状態と、機能回路の残りの部分から
来る条件ビット、例えば、ページ・テーブル６２５のペ
ージ・ビットとに依存する。ＰＬΔはゼロ検出器７２０
によって検出された現在のデータがゼロか否かによって
条件的に移行を行うことが出来る。ある意味では、仮想
プロセッサ・シーケンサは算術演算ユニットを持たない
非常に簡単なコンピュータである。
ジスタを操作し、且つアドレス・マツパとオーダ・キャ
ッシュ内のレジスタを制御するために、状態レジスタ７
０５とＰＬＡ７１０で実行される有限状態マシンを有し
ている。この有限状態マシンは、タスクと仮想プロセッ
サの双方のスワツピングというオーバヘッドを実行する
のに必要なリスト１５作命令の順位付けを行う。状態マ
シンの出力は現在の状態と、機能回路の残りの部分から
来る条件ビット、例えば、ページ・テーブル６２５のペ
ージ・ビットとに依存する。ＰＬΔはゼロ検出器７２０
によって検出された現在のデータがゼロか否かによって
条件的に移行を行うことが出来る。ある意味では、仮想
プロセッサ・シーケンサは算術演算ユニットを持たない
非常に簡単なコンピュータである。
データ・キャッシュ５４０は読み取り専用データをキャ
ッシュするための全〈従来通りのキャッシュである。
ッシュするための全〈従来通りのキャッシュである。
誤り訂正器５５０は、６ビノトのハミング・コードに基
いた、標準的な１ビット誤り訂正、多ビット誤り検出ロ
ジックである。第９図に示すように、それは、ライン・
ドライバ７４０，７４５，７５０，７５５□パリテイ・
ビット計算用の誤り制御回路７６０，７６５、パリティ
・ビット検出用の排他的オア・ゲート７７０、誤りが訂
正できるか否かを決めるデコーダ７７５゜及び検出した
誤りを訂正する為の排他的オア・ゲート７８０より成る
。誤り制御回路７６０は、物理的メモリに書込まれた全
てのデータに誤り訂正ビットを加算する。物理メモリか
ら読出された全てのデータは、誤り制御回路７６５でメ
モリから読だされたデータに対するパリティ・ビットを
再計算し、これらのビットを排他的オア（ＸＯＲ）ゲー
ト７７０でメモリから読出したパリティ・ビットと比較
することによって点検する。デコーダ７７５は誤りが訂
正可能か否かを決定し、もし可能ならば適当な信号をＸ
ＯＲゲート７７０に与えて訂正を行う。複数の誤りが生
じた場合は、デコーダ７７５によってユニットの故障を
通報する。
いた、標準的な１ビット誤り訂正、多ビット誤り検出ロ
ジックである。第９図に示すように、それは、ライン・
ドライバ７４０，７４５，７５０，７５５□パリテイ・
ビット計算用の誤り制御回路７６０，７６５、パリティ
・ビット検出用の排他的オア・ゲート７７０、誤りが訂
正できるか否かを決めるデコーダ７７５゜及び検出した
誤りを訂正する為の排他的オア・ゲート７８０より成る
。誤り制御回路７６０は、物理的メモリに書込まれた全
てのデータに誤り訂正ビットを加算する。物理メモリか
ら読出された全てのデータは、誤り制御回路７６５でメ
モリから読だされたデータに対するパリティ・ビットを
再計算し、これらのビットを排他的オア（ＸＯＲ）ゲー
ト７７０でメモリから読出したパリティ・ビットと比較
することによって点検する。デコーダ７７５は誤りが訂
正可能か否かを決定し、もし可能ならば適当な信号をＸ
ＯＲゲート７７０に与えて訂正を行う。複数の誤りが生
じた場合は、デコーダ７７５によってユニットの故障を
通報する。
アルファ及びベータ・ルータ５６０，５７０は夫々、命
令およびデータの分配に使用され、そのルーティングの
ハードウェアは分かれているが、物理的な通信線は共通
に使われる。第１０図に示すように、アルファ・ルータ
５６０は、フリップ・フロンプ８０５ Ａ−Ｎにより制
御されたアンド・ゲート８００Ａ−Ｎのアレイ、第１及
び第２オア・ゲート８１０．８１５、フリップ・フロッ
プ８２５ Ａ−Ｎにより制御されたマルチプレクサ８２
０ Ａ−Ｎのアレイ、フリップ・フロップ８３２，８３
４により制御された第１マルチプレクサ８３０、及びフ
リップ・フロップ８４２により制御された第２マルチプ
レクサ８４０により構成されている。入力線８０２ Ａ
−Ｎはアンド・ゲート８００ Ａ−Ｎに入力され、出力
線８２２ Ａ−Ｎはマルチプレクサ８２０ Ａ−Ｎから
伸びている。これらの線は一つのＰＰＵのアルファ・ル
ータを２進超立方体内の最近接複数ＰＰＵのアルファ・
ルータに接続する。従って、アンド・ゲート８００ Ａ
−Ｎ １マルチプレクサ８２０＾−Ｎ及びこれらに関連
した回路の数は、超立方体の次元の数、実例では１８、
に対応しているが、図ではその中の３個だけが示しであ
る。各次元に対応する入出力線は同じアルファ・ルータ
に接続するから、必要ならばこれらの線は多重化できる
。
令およびデータの分配に使用され、そのルーティングの
ハードウェアは分かれているが、物理的な通信線は共通
に使われる。第１０図に示すように、アルファ・ルータ
５６０は、フリップ・フロンプ８０５ Ａ−Ｎにより制
御されたアンド・ゲート８００Ａ−Ｎのアレイ、第１及
び第２オア・ゲート８１０．８１５、フリップ・フロッ
プ８２５ Ａ−Ｎにより制御されたマルチプレクサ８２
０ Ａ−Ｎのアレイ、フリップ・フロップ８３２，８３
４により制御された第１マルチプレクサ８３０、及びフ
リップ・フロップ８４２により制御された第２マルチプ
レクサ８４０により構成されている。入力線８０２ Ａ
−Ｎはアンド・ゲート８００ Ａ−Ｎに入力され、出力
線８２２ Ａ−Ｎはマルチプレクサ８２０ Ａ−Ｎから
伸びている。これらの線は一つのＰＰＵのアルファ・ル
ータを２進超立方体内の最近接複数ＰＰＵのアルファ・
ルータに接続する。従って、アンド・ゲート８００ Ａ
−Ｎ １マルチプレクサ８２０＾−Ｎ及びこれらに関連
した回路の数は、超立方体の次元の数、実例では１８、
に対応しているが、図ではその中の３個だけが示しであ
る。各次元に対応する入出力線は同じアルファ・ルータ
に接続するから、必要ならばこれらの線は多重化できる
。
更に、これらの線はベータ・ルータの入出力線として同
じ複数ＰＰＵに接続しているから、ベータ・ルータの線
と多重化することができる。
じ複数ＰＰＵに接続しているから、ベータ・ルータの線
と多重化することができる。
アルファ・ルータは命令を配分し、同期させるのに使用
される。それは本質的に、任意のプロセンサ又は任意の
複数のプロセッサが同時に命令の送出源となることが出
来る点を除けば、米国特許第４ 、５９８．４００号中
に述べられている命令分配トリー及びグローバル・オア
・トリーと同じ＃Ｒ能を行５う。これらの命令はオーダ
と呼ばれるグループにまとめられる。一つのオーダの実
行はマシン全体を通してアルファ・ルータによって同期
されるため、一つのオーダが完全に実行され終わってか
ら次ぎのオーダが出される。
される。それは本質的に、任意のプロセンサ又は任意の
複数のプロセッサが同時に命令の送出源となることが出
来る点を除けば、米国特許第４ 、５９８．４００号中
に述べられている命令分配トリー及びグローバル・オア
・トリーと同じ＃Ｒ能を行５う。これらの命令はオーダ
と呼ばれるグループにまとめられる。一つのオーダの実
行はマシン全体を通してアルファ・ルータによって同期
されるため、一つのオーダが完全に実行され終わってか
ら次ぎのオーダが出される。
放送されるべきオーダはローカル・インタセプタ５８０
からのオーダ入力線上で受取られ、他のルータから受取
られるオーダはオーダ出力線経由でオーダ・キャッシュ
５４０に与えられる。受取ったオーダが完了したことを
示す同期信号は、ＰＰＵによって同期入力線でルータへ
与えられ、他のＰＰｔｌによって一つのオーダが完了し
たことを示す信号はＰＰｕへ同期出力線によって与えら
れる。
からのオーダ入力線上で受取られ、他のルータから受取
られるオーダはオーダ出力線経由でオーダ・キャッシュ
５４０に与えられる。受取ったオーダが完了したことを
示す同期信号は、ＰＰＵによって同期入力線でルータへ
与えられ、他のＰＰｔｌによって一つのオーダが完了し
たことを示す信号はＰＰｕへ同期出力線によって与えら
れる。
アルファ・ルータの動作モードは、ＰＰｕから受取る信
号に従ってフリップ・フロップによって制御される。だ
から、特定の場所のＰＰｕが他の複数のＩＩＰ［Ｉヘオ
ーダを放送するときには、オーダ入力線上で其の信号を
送出できるようにマルチプレクサ８４０をフリップ・フ
ロップ８４２がセットし、それからフリップ・フロップ
８２５＾−Ｎがマルチプレクサ８２ＯＡ−Ｎをこれらの
信号を送出するようにセットする。特定個所のＰＰＵが
他のＰＰＵからオーダを受取るときには、オーダが来る
と予想されるマルチプレクサ８３０への特定の入力次元
の線を指定するようにフリップ・フリップ８３２，８３
４がセントされる。オーダを他のＰＰｕへ通過させると
きには、フリップ・フロップ８４２は、その信号をマル
チプレクサ８３０からマルチプレクサ８２０ Ａ−Ｎへ
送るように、マルチプレクサ８４０をセットする。この
構成によって、一つのＰＰＵがオーダをその最近隣接Ｐ
ＰＵへ放送することができ、そうして夫等を制御するこ
とが出来る、こうして各ＰＰＵはその最近隣接ｐｒｏか
らのオーダを聴き取って、そのｔ誇示に従うことが出来
る。
号に従ってフリップ・フロップによって制御される。だ
から、特定の場所のＰＰｕが他の複数のＩＩＰ［Ｉヘオ
ーダを放送するときには、オーダ入力線上で其の信号を
送出できるようにマルチプレクサ８４０をフリップ・フ
ロップ８４２がセットし、それからフリップ・フロップ
８２５＾−Ｎがマルチプレクサ８２ＯＡ−Ｎをこれらの
信号を送出するようにセットする。特定個所のＰＰＵが
他のＰＰＵからオーダを受取るときには、オーダが来る
と予想されるマルチプレクサ８３０への特定の入力次元
の線を指定するようにフリップ・フリップ８３２，８３
４がセントされる。オーダを他のＰＰｕへ通過させると
きには、フリップ・フロップ８４２は、その信号をマル
チプレクサ８３０からマルチプレクサ８２０ Ａ−Ｎへ
送るように、マルチプレクサ８４０をセットする。この
構成によって、一つのＰＰＵがオーダをその最近隣接Ｐ
ＰＵへ放送することができ、そうして夫等を制御するこ
とが出来る、こうして各ＰＰＵはその最近隣接ｐｒｏか
らのオーダを聴き取って、そのｔ誇示に従うことが出来
る。
一つのオーダが出されたのち、そのオーダを出したＰＰ
Ｕはオーダの行動を同期信号により監視する。ＰＰＵは
オア・ゲート８１５への同期入力線を介して、かつ、マ
ルチプレクサ８２０ Ａ−Ｎがオア・ゲート８１５から
信号を出すようにフリップ・フロップ８２５ Ａ−Ｎを
セットすることにより、同期信号を出す。同期信号は、
アンド・ゲート８００ Ａ−Ｎが受取った信号をオア・
ゲート８１０へ通過させるようにフリップ・フロップ８
０５八−Ｎをセットすることにより受取られる。オア・
ゲート８１０の出力は、また、オア・ゲート８１５への
入力を経由して他のＰＰＵへ通される。この構成により
、一つのＰＰＵは、それが制御する最近隣接ＰＰＵから
の同期信号を受信し、それが制御していない他のＰＰＵ
からの信号を無視することが出来る。
Ｕはオーダの行動を同期信号により監視する。ＰＰＵは
オア・ゲート８１５への同期入力線を介して、かつ、マ
ルチプレクサ８２０ Ａ−Ｎがオア・ゲート８１５から
信号を出すようにフリップ・フロップ８２５ Ａ−Ｎを
セットすることにより、同期信号を出す。同期信号は、
アンド・ゲート８００ Ａ−Ｎが受取った信号をオア・
ゲート８１０へ通過させるようにフリップ・フロップ８
０５八−Ｎをセットすることにより受取られる。オア・
ゲート８１０の出力は、また、オア・ゲート８１５への
入力を経由して他のＰＰＵへ通される。この構成により
、一つのＰＰＵは、それが制御する最近隣接ＰＰＵから
の同期信号を受信し、それが制御していない他のＰＰＵ
からの信号を無視することが出来る。
ベータ・ルータ５７０は米国特許第４．５９８，４００
号に述べられているルータと本質的に同じ種類のもので
ある。第１７図（特開昭６０〜８４６６１号の第１１図
）に示すように、ベータ・ルータは第５図に示すキユー
ザ・ピン５７２経由で超立方体内の最近隣接複数ｐｐｕ
のベータ・ルータと交信する入力、出力線３８．３９の
アレイを有している。メッセージ・パケットはアドレス
・マツパ５１０とデータ・キャッシュ５４０経由でマイ
クロプロセッサからベータ・ルータ５７０に供給され、
そして受信されたメッセージ・パケットはマイクロプロ
セッサへこれら同一素子経由で供給される。入力線と出
力線は互いに多重化することができ、また、これらはア
ルファ・ルータの線８０２ Ａ−Ｎ及び８２２ Ａ−Ｎ
と多重化することが出来る。
号に述べられているルータと本質的に同じ種類のもので
ある。第１７図（特開昭６０〜８４６６１号の第１１図
）に示すように、ベータ・ルータは第５図に示すキユー
ザ・ピン５７２経由で超立方体内の最近隣接複数ｐｐｕ
のベータ・ルータと交信する入力、出力線３８．３９の
アレイを有している。メッセージ・パケットはアドレス
・マツパ５１０とデータ・キャッシュ５４０経由でマイ
クロプロセッサからベータ・ルータ５７０に供給され、
そして受信されたメッセージ・パケットはマイクロプロ
セッサへこれら同一素子経由で供給される。入力線と出
力線は互いに多重化することができ、また、これらはア
ルファ・ルータの線８０２ Ａ−Ｎ及び８２２ Ａ−Ｎ
と多重化することが出来る。
ベータ・ルータは本質的にＬｆｆｆｉ頬の機能を担う。
それは米国特許第４，５９８，４００号の場合同様、あ
るＰＰＵから他のＰＰＵへ経路を指定してメッセージ・
パケットを送る。他のＰＰｔｌに結合しているメモリへ
、ベータ・ルータが結合しているＰＰＵからのメモリ要
求に対応したメツセージ・パトソトを作る。ベータ・ル
ータは、それが結合しているＰＰＵへ当てた他の複数Ｐ
ＰＵからのメッセージ・パケット入力を受取り、これら
メツセージを適当に配分する。後者の２機能は新しいも
のであるが、各機能におけるメッセージ・パケットの経
路指定法は米国特許第４，５９８，４００号に述べられ
ているものと同一である。
るＰＰＵから他のＰＰＵへ経路を指定してメッセージ・
パケットを送る。他のＰＰｔｌに結合しているメモリへ
、ベータ・ルータが結合しているＰＰＵからのメモリ要
求に対応したメツセージ・パトソトを作る。ベータ・ル
ータは、それが結合しているＰＰＵへ当てた他の複数Ｐ
ＰＵからのメッセージ・パケット入力を受取り、これら
メツセージを適当に配分する。後者の２機能は新しいも
のであるが、各機能におけるメッセージ・パケットの経
路指定法は米国特許第４，５９８，４００号に述べられ
ているものと同一である。
完全に形成した本発明の並列コンピュータは高価なリソ
ース（資源）であり、多分、単一ユーザが、かなりの期
間占有するには高価すぎる。このコンピュータの設計前
提事項の一つは、これは丙子ものユーザによって同時に
使用できるということである。一つのユーザのピーク要
求量は極めて大きいかもしれないが、平均要求量は比較
的控目に、例えば１ユーザ、１秒当たり百方命令、と仮
定しである。更に、ユーザはただ計算サイクルだけでな
く、他の共用リソース、例えば、共用データ・ベース内
の情報を利用することが出来ると仮定している。
ース（資源）であり、多分、単一ユーザが、かなりの期
間占有するには高価すぎる。このコンピュータの設計前
提事項の一つは、これは丙子ものユーザによって同時に
使用できるということである。一つのユーザのピーク要
求量は極めて大きいかもしれないが、平均要求量は比較
的控目に、例えば１ユーザ、１秒当たり百方命令、と仮
定しである。更に、ユーザはただ計算サイクルだけでな
く、他の共用リソース、例えば、共用データ・ベース内
の情報を利用することが出来ると仮定している。
このリソースを共用するための技術は、複数ユーザが空
間および時間的に共用して此のコンピュータの空間一時
間リソースを分割しているから、時分割との類似から、
空間分割と呼べるであろう。この意味で、空間分割は、
時間の多重化をも包含しているので、より正確には「空
間一時間分割」と呼ぶべきであろう。空間一時間分割は
、板金、全ユーザが全システムに常に均一な負荷をかけ
たとしても作用するであろうが、典型的ユーザの負荷に
は下記のような不均一性があるので、ユーザに知覚され
る利益に関して、一層都合よく作用する： アイドル・クイム：多（のユーザはマシンを使用してい
るとき、殆どの場合、本当に必要なのは極めて僅かなサ
イクルだけである。これは特に照会や共用データ・ベー
スをサポートするトランザクション・ベースのシステム
に当てはまる。
間および時間的に共用して此のコンピュータの空間一時
間リソースを分割しているから、時分割との類似から、
空間分割と呼べるであろう。この意味で、空間分割は、
時間の多重化をも包含しているので、より正確には「空
間一時間分割」と呼ぶべきであろう。空間一時間分割は
、板金、全ユーザが全システムに常に均一な負荷をかけ
たとしても作用するであろうが、典型的ユーザの負荷に
は下記のような不均一性があるので、ユーザに知覚され
る利益に関して、一層都合よく作用する： アイドル・クイム：多（のユーザはマシンを使用してい
るとき、殆どの場合、本当に必要なのは極めて僅かなサ
イクルだけである。これは特に照会や共用データ・ベー
スをサポートするトランザクション・ベースのシステム
に当てはまる。
不均一な並列性：並列プログラムを実行しているとき、
そのプログラムに同時に何十万もの仮想プロセッサを有
効に利用できる個所が多数あり、また、一時に一語の実
行で十分な個所もある。
そのプログラムに同時に何十万もの仮想プロセッサを有
効に利用できる個所が多数あり、また、一時に一語の実
行で十分な個所もある。
不均一なメモリ要求：多くのユーザは、任意の時点で、
此のコンピュータの１テラ（兆）バイトのメモリの比較
的僅かな部分への直接アクセスを要求するだけである。
此のコンピュータの１テラ（兆）バイトのメモリの比較
的僅かな部分への直接アクセスを要求するだけである。
データの共通性：多くのユーザは短時間内に同じデータ
・ベースにアクセスするため、そのデータ・ベースを比
較的低価格でメイン・メモリ内に保持しておくことが出
来る、同じことが共用ソフトウェアについても成り立つ
。
・ベースにアクセスするため、そのデータ・ベースを比
較的低価格でメイン・メモリ内に保持しておくことが出
来る、同じことが共用ソフトウェアについても成り立つ
。
これらの不均一性を利用するために、此のコンピュータ
は、実行時間の要求に基づいて、物理的プロセッサを仮
想プロセッサにグイナミソクに割付ける。従って、−人
のユーザは、アプリケーションが使用すると予想される
母に応じてではなく、アプリケーションが実際に使用す
る量に応じてリソースを消費する。
は、実行時間の要求に基づいて、物理的プロセッサを仮
想プロセッサにグイナミソクに割付ける。従って、−人
のユーザは、アプリケーションが使用すると予想される
母に応じてではなく、アプリケーションが実際に使用す
る量に応じてリソースを消費する。
ベータ・ルータの一つの特徴として、別々のユーザの間
に空間分割を与えるために、ＰＰＵのアレイを細分割す
ることを可能になる。第１７図に示すように、Ｇ−ｉｎ
（Ｇ＝ＧｒａｎＬ許可）入力端子は成るｐｐｕから他の
ＰＰＵヘメソセージ・パケットを伝える通信線３９への
アクセスを制御する。この線が切れた場合、その線に結
合したＧ−ｉｎ入力端子に低い信号を与えて夫をネット
ワークから除去できる。本発明によれば、その超立方体
の任意の創立方体は、その創立方体を超立方体の残りに
結合する通信線に結合したＧ−ｉｎ入力端子に低い信号
を与えることにより、超立方体の残りの部分から隔離さ
れる。
に空間分割を与えるために、ＰＰＵのアレイを細分割す
ることを可能になる。第１７図に示すように、Ｇ−ｉｎ
（Ｇ＝ＧｒａｎＬ許可）入力端子は成るｐｐｕから他の
ＰＰＵヘメソセージ・パケットを伝える通信線３９への
アクセスを制御する。この線が切れた場合、その線に結
合したＧ−ｉｎ入力端子に低い信号を与えて夫をネット
ワークから除去できる。本発明によれば、その超立方体
の任意の創立方体は、その創立方体を超立方体の残りに
結合する通信線に結合したＧ−ｉｎ入力端子に低い信号
を与えることにより、超立方体の残りの部分から隔離さ
れる。
例えば、２５６個のｐｐｕの創立方体は、各創立方体の
・８〜１８次元に対する通信線に結合されたＧ−ｉｎ入
力端子に単に低い信号を与えるだけで、■８次元超立方
体から隔離することが出来る。同時に、超立方体の他の
部分の多数の創立方体を、使用されていない通信線に結
合したＧ−ｉｎ入力端子に低い信号を与えることによっ
て、超立方体から同様に隔離することが出来る。
・８〜１８次元に対する通信線に結合されたＧ−ｉｎ入
力端子に単に低い信号を与えるだけで、■８次元超立方
体から隔離することが出来る。同時に、超立方体の他の
部分の多数の創立方体を、使用されていない通信線に結
合したＧ−ｉｎ入力端子に低い信号を与えることによっ
て、超立方体から同様に隔離することが出来る。
これを行うために、各ＰＰ［Ｉのマイクロプロセッサに
、創立方体の特定された構成に応じて、低い信号を印加
できるように、Ｇ−４ｎ入力端子へのアクセスが与えら
れる。実例としては、アクセスは、其のＰＰｕのマイク
ロプロセッサにより出力状態が制御される図示してない
フロップ・フロップにより供給される。
、創立方体の特定された構成に応じて、低い信号を印加
できるように、Ｇ−４ｎ入力端子へのアクセスが与えら
れる。実例としては、アクセスは、其のＰＰｕのマイク
ロプロセッサにより出力状態が制御される図示してない
フロップ・フロップにより供給される。
本発明によれば、命令中の一つのタグ・ビットが、他の
ＰＰＵによって並列に実行されるべき並列命令であるこ
とを見極める。インタセプタ５８０は、此のタグ・ビッ
トを検査する。ＰＰＵによってメモリからアクセスされ
た全てのデータはインタセプタ５８０を通過する。デー
タのタグ・ビットが、それが並列命令であることを示し
ている場合は、データ・ピンにｎｏ−ｏｐ命令が送られ
て、インタセプタはアルファ・ルータへ並列命令を送っ
て他の複数ＰＰＵへ放送させる。タグ・ビットが並列命
令を示していない場合は、その命令はデータ・ピンを通
ってＰＰＵへ送られる。
ＰＰＵによって並列に実行されるべき並列命令であるこ
とを見極める。インタセプタ５８０は、此のタグ・ビッ
トを検査する。ＰＰＵによってメモリからアクセスされ
た全てのデータはインタセプタ５８０を通過する。デー
タのタグ・ビットが、それが並列命令であることを示し
ている場合は、データ・ピンにｎｏ−ｏｐ命令が送られ
て、インタセプタはアルファ・ルータへ並列命令を送っ
て他の複数ＰＰＵへ放送させる。タグ・ビットが並列命
令を示していない場合は、その命令はデータ・ピンを通
ってＰＰＵへ送られる。
オーダ・キャンシュ５９０は、アルファ・ルータからの
オーダを格納するのに用いるメモリである。仮想プロセ
ッサ・シーケンサ５３０は、ＰＰ［Ｉにオーダ・キャッ
シュからの命令にアクセスさせ、各仮想プロセッサ上で
動作を実行させる。オーダ・キャッシュは、実質的には
、各タスクによって並列に操作されている複数命令に対
する命令キャッシュである。実例としては、キャッシュ
は２５６語の奥行きがある。
オーダを格納するのに用いるメモリである。仮想プロセ
ッサ・シーケンサ５３０は、ＰＰ［Ｉにオーダ・キャッ
シュからの命令にアクセスさせ、各仮想プロセッサ上で
動作を実行させる。オーダ・キャッシュは、実質的には
、各タスクによって並列に操作されている複数命令に対
する命令キャッシュである。実例としては、キャッシュ
は２５６語の奥行きがある。
このコンピュータの内部では部品が重複されているため
、自然に、冗長性により耐故障性を得るにの適している
。データベース内の記憶は全て、クアソプ・モジュール
からのデータが使用され、他のバックアップを作るため
に複製される。あるプロセッサ・モジュールが故障する
と、それは後釜ができるまでシステムから隔離され、残
りの作動中のプロセッサの組の中から物理プロセッサが
割付けられる。
、自然に、冗長性により耐故障性を得るにの適している
。データベース内の記憶は全て、クアソプ・モジュール
からのデータが使用され、他のバックアップを作るため
に複製される。あるプロセッサ・モジュールが故障する
と、それは後釜ができるまでシステムから隔離され、残
りの作動中のプロセッサの組の中から物理プロセッサが
割付けられる。
この種の耐故障性システムの中で最も困難な問題は、故
障が発生した場合の検出、切離しと、故障が生じたとき
に処理中のタスクの取扱である。
障が発生した場合の検出、切離しと、故障が生じたとき
に処理中のタスクの取扱である。
ここに、タスクが＝ｔＸに完了する確率と其のタスクに
割付けられるハードウェア量の間には交換関係がある。
割付けられるハードウェア量の間には交換関係がある。
本発明の並列コンピュータでは、ユーザは、タスクの重
大性に応じて実行時に、この交換を行うことが出来る。
大性に応じて実行時に、この交換を行うことが出来る。
必要な冗長度の量に応じて、タスクは３種類のモードの
一つで実行することが出来る。
一つで実行することが出来る。
システムの最も簡単な動作モードでは、第５図中に示し
た誤り訂正回路５５０のような自己点検ハードウェアが
故障の検出と隔離に用いられる。このハードウェアは、
最も頻繁に発生する誤りや故障、例えば、訂正不能なメ
モリ・エラー、パワーのロス、及び通信中の訂正不能エ
ラーなどを検出することが出来る。動作の自己点検モー
ドの際に、故障が自己点検回路によって検出されると、
現在のトランザクションは中断され、ハードウェアは故
障個所を切り離すために再構成される。それからトラン
ザクションは最初から再開される。
た誤り訂正回路５５０のような自己点検ハードウェアが
故障の検出と隔離に用いられる。このハードウェアは、
最も頻繁に発生する誤りや故障、例えば、訂正不能なメ
モリ・エラー、パワーのロス、及び通信中の訂正不能エ
ラーなどを検出することが出来る。動作の自己点検モー
ドの際に、故障が自己点検回路によって検出されると、
現在のトランザクションは中断され、ハードウェアは故
障個所を切り離すために再構成される。それからトラン
ザクションは最初から再開される。
自己点検回路は発生する大部分のエラーを検出できるけ
れども、全ての種類のエラーを検出できると保証されて
はいない。特に、ＰＰＵ自身の内部で生ずる多くのエラ
ーは検出されない。二Ｍ冗長モードでは、動作システム
は、其のプログラムの二つの同一コピーを、二つの物理
的に別なプロセッサの同形の組に実行させ、所定時間毎
に中間結果を比較する。（ｎ次元立方体パターンをとる
通信システムの配線は、このような比較のために、厳密
に正しい通信経路を提供する。）この比較機構は、如何
なる誤りでも、そして其の誤りが生じた原因をも、確実
に検出する。二重冗長モードで一旦エラーが検出される
と、それらは自己点検モードの場合と正確に同じ方法で
扱われる。二つのプロセッサは、どちらのプロセッサが
故障していたか診断して決定できるまで、システムから
隔離される。
れども、全ての種類のエラーを検出できると保証されて
はいない。特に、ＰＰＵ自身の内部で生ずる多くのエラ
ーは検出されない。二Ｍ冗長モードでは、動作システム
は、其のプログラムの二つの同一コピーを、二つの物理
的に別なプロセッサの同形の組に実行させ、所定時間毎
に中間結果を比較する。（ｎ次元立方体パターンをとる
通信システムの配線は、このような比較のために、厳密
に正しい通信経路を提供する。）この比較機構は、如何
なる誤りでも、そして其の誤りが生じた原因をも、確実
に検出する。二重冗長モードで一旦エラーが検出される
と、それらは自己点検モードの場合と正確に同じ方法で
扱われる。二つのプロセッサは、どちらのプロセッサが
故障していたか診断して決定できるまで、システムから
隔離される。
上記自己点検および二重冗長モードの不利な点は、エラ
ーが発生した場合、トランザクションを再スタートさせ
る必要があることである。これば、比較的小さいトラン
ザクションにうまく分解できないタスクにとっては許容
できるであろう。また、ある種のタスクは実時間処理が
必要でトランザクションの再試行が許容されない。これ
ら二つの場合に対しては、４重冗長モードがフェイルセ
ーフ処理を達成するのに通したモードである。
ーが発生した場合、トランザクションを再スタートさせ
る必要があることである。これば、比較的小さいトラン
ザクションにうまく分解できないタスクにとっては許容
できるであろう。また、ある種のタスクは実時間処理が
必要でトランザクションの再試行が許容されない。これ
ら二つの場合に対しては、４重冗長モードがフェイルセ
ーフ処理を達成するのに通したモードである。
４重冗長モードでは、アプリケーションの４個の同じコ
ピーが同期して実行される。各タスクはその演算を循環
的な方法で他と比較する、例えば、ＡはＢをチェックし
、ＢはＣをチェックし、ＣはＤをチェックし、そしてＤ
はＡをチェックする。エラーが生ずると、比較不一致の
パターンによって、検出および隔離される。この場合、
その処理過程の正しい状態は、エラーの生じていないタ
スクの一つから他の副室方体にコピーされ、演算は顕著
な中断なしに続行される。３重よりも、４ｍの冗長度を
使用するので、ｎ次元立方体内で比較のために適当な配
線が得られる。
ピーが同期して実行される。各タスクはその演算を循環
的な方法で他と比較する、例えば、ＡはＢをチェックし
、ＢはＣをチェックし、ＣはＤをチェックし、そしてＤ
はＡをチェックする。エラーが生ずると、比較不一致の
パターンによって、検出および隔離される。この場合、
その処理過程の正しい状態は、エラーの生じていないタ
スクの一つから他の副室方体にコピーされ、演算は顕著
な中断なしに続行される。３重よりも、４ｍの冗長度を
使用するので、ｎ次元立方体内で比較のために適当な配
線が得られる。
本発明の趣旨と範囲内で、上記方法と装置の多数の変形
が可能である。例えば、本発明は２進超立方体の形式に
構成された並列プロセッサのアレイに関係して述べられ
ているが、米国特許第４，５９８．４００号に述べたよ
うな他の構成も使用できることが理解されるであろう。
が可能である。例えば、本発明は２進超立方体の形式に
構成された並列プロセッサのアレイに関係して述べられ
ているが、米国特許第４，５９８．４００号に述べたよ
うな他の構成も使用できることが理解されるであろう。
そのような場合には、明らかに、プロセッサ・アレイ内
の信号伝送のための上記アルファ及びベータ・ルータの
ような通信装置について、適当な変更を必要となる。
の信号伝送のための上記アルファ及びベータ・ルータの
ような通信装置について、適当な変更を必要となる。
以上説明したように本発明によれば、多数のプロセンサ
やメモリを用いた大型の並列プロセッサ形超大型コンピ
ュータを、極めて多数のユーザが同時に互いに他人とは
独立して、空間分割一時間分割的に、その分割状態を各
ユーザの使用状態に応じて時々刻々ダイナミックに変え
ながら、かつ、使用するハードウェアに十分な冗長度を
持たせてフェイルセーフ性を保持しながら、非常に効率
良く使用することが出来る。
やメモリを用いた大型の並列プロセッサ形超大型コンピ
ュータを、極めて多数のユーザが同時に互いに他人とは
独立して、空間分割一時間分割的に、その分割状態を各
ユーザの使用状態に応じて時々刻々ダイナミックに変え
ながら、かつ、使用するハードウェアに十分な冗長度を
持たせてフェイルセーフ性を保持しながら、非常に効率
良く使用することが出来る。
第１図は本発明一実施例の全体概略図、第２図は本発明
に係るプロセッサ・ユニット（ＰＰＵ）の概略図、第３
図、第４図はプロセッサ・ユニットを並列プロセッサの
アレイに構成した例を示す図、第５図はプロセッサ・ユ
ニットの機能回路を示す詳細図、第６〜１０図は第５図
に示した各要素の詳細図、第１１図は本発明実施例のア
ドレス指定機構を示す図、第１２図はメモリ内の仮想プ
ロセッサの概略構成図、第１３図は従来並列プロセッサ
の概略構成図、第１４図は従来の並列プロセッサの各Ｉ
Ｃ内のプロセッサ／メモリの配列を示す図、第１５図は
従来のプロセンサ／メモリの概略図、第１６図は従来の
経路指定回路例を示す図、第１７図は従来の経路指定回
路中のセル・アレイで構成されるライン・アサイナの概
略図である。 ３５−・＝ＩＣ１３６−−−−プロセツサ／メモリ、
３Ｂ−ＩＣからの出力線、 ３９−・ＩＣへの入力線
、 ２００・・・ルータ（経路指定回路）、４００−経
路指定論理セル、 ３００−・・本発明システム、３１
０ Ａ−Ｎ・一端末、３２０−・ローカル・エリア・ネ
ットワーク、３３０−・・プロセッサ・アレイ、３５０
−・−マイクロプロセッサ、３６０−機能回路、３７０
・−メモリ、 ５１０−アドレス・マツパ、５３０・−
仮想プロセッサ・シーケンサ、５５０−・誤り訂正器、
５６０−アルファ・ルータ、５７０−ベータ・ルータ。
に係るプロセッサ・ユニット（ＰＰＵ）の概略図、第３
図、第４図はプロセッサ・ユニットを並列プロセッサの
アレイに構成した例を示す図、第５図はプロセッサ・ユ
ニットの機能回路を示す詳細図、第６〜１０図は第５図
に示した各要素の詳細図、第１１図は本発明実施例のア
ドレス指定機構を示す図、第１２図はメモリ内の仮想プ
ロセッサの概略構成図、第１３図は従来並列プロセッサ
の概略構成図、第１４図は従来の並列プロセッサの各Ｉ
Ｃ内のプロセッサ／メモリの配列を示す図、第１５図は
従来のプロセンサ／メモリの概略図、第１６図は従来の
経路指定回路例を示す図、第１７図は従来の経路指定回
路中のセル・アレイで構成されるライン・アサイナの概
略図である。 ３５−・＝ＩＣ１３６−−−−プロセツサ／メモリ、
３Ｂ−ＩＣからの出力線、 ３９−・ＩＣへの入力線
、 ２００・・・ルータ（経路指定回路）、４００−経
路指定論理セル、 ３００−・・本発明システム、３１
０ Ａ−Ｎ・一端末、３２０−・ローカル・エリア・ネ
ットワーク、３３０−・・プロセッサ・アレイ、３５０
−・−マイクロプロセッサ、３６０−機能回路、３７０
・−メモリ、 ５１０−アドレス・マツパ、５３０・−
仮想プロセッサ・シーケンサ、５５０−・誤り訂正器、
５６０−アルファ・ルータ、５７０−ベータ・ルータ。
Claims (1)
- 【特許請求の範囲】 １、それぞれが、一つのプロセッサ、一つの読み書きメ
モリ、及び制御回路からなる複数のプロセッサ・ユニッ
トで形成された並列コンピュータにおいて、前記制御回
路が、 アドレス指定されたメッセージ・パケットを並列コンピ
ュータ内の一つのプロセッサ・ユニットから他のユニッ
トへ送る経路を指定することによりプロセッサ・ユニッ
ト間を相互に接続する手段と、 動作中のプロセッサ・ユニットの第１グループと第２グ
ループの間にメッセージ・パケットの経路が指定される
のを防止し、それにより並列コンピュータを互いに影響
し合わない複数グループに分割する手段と を具備することを特徴とする超大型コンピュータ。 ２、前記相互接続手段が、プロセッサ・ユニット間の通
信線と、これら通信線へのアクセスを優先順位により制
御する手段を含む、通信線へのメッセージ・パケットの
経路を指定する為の経路指定手段とよりなり、且つ、前
記防止手段が、前記通信線へのアクセスを防止するよう
に前記制御回路をを設定する手段よりなる特許請求の範
囲第１項指定の超大型コンピュータ。 ３、並列コンピュータが、それぞれ命令を連続して順次
実行することが出来る複数のプロセッサ、及び、前記複
数のプロセッサにより並列に実行すべき命令か、そうで
ない命令かを識別するための手段とを具備することを特
徴とする超大型コンピュータ。 ４、命令を識別するための前記手段が、各命令中のタグ
・ビットと、このタグ・ビットを検出し、タグ・ビット
が並列命令であると同定した際には、その命令を並列に
実行させる手段とを具備する特許請求の範囲第３項記載
の超大型コンピュータ。 ５、並列コンピュータが、 それぞれが夫自身の読み書きメモリを有する複数のプロ
セッサと、 信号線によって超立方体を形成するように前記プロセッ
サを相互接続する手段と、 前記複数プロセッサを少なくとも第１と第２の複数プロ
セッサの同形のグループに再分割し、これらグループが
亦、前記プロセッサに結合された読み書きメモリ夫々の
中に格納されたデータに関して同形になっているように
する手段と、 前記複数プロセッサ間を超立方体の形に相互接続する信
号線を用いて、第１、第２グループで並列に実行された
コンピュータ命令の実行結果を比較することにより、コ
ンピュータ命令実行時の誤動作を検出する手段と を具備することを特徴とする超大型コンピュータ。 ６、並列コンピュータが、それぞれ夫自身の読み書きメ
モリを有する複数のプロセッサと、前記プロセッサと読
み書きメモリ夫々を付加プロセッサをシミュレートする
ように動作させる手段と、前記シミュレートされた付加
プロセッサに含まれる前記複数プロセッサを、一つのプ
ロセッサが少なくとも他の一つのプロセッサを制御し此
のプロセッサが少なくとも更に一つのプロセッサを制御
するように、繰り返し制御する手段とを備えていること
を特徴とする超大型コンピュータ。 ７、並列コンピュータが、複数のプロセッサと、これら
プロセッサの間で信号する手段を備え、この手段が、前
記プロセッサ間の信号線と、アドレス指定されたメッセ
ージ・パケットを前記プロセッサ間で送受する経路を指
定する手段と、命令を最初のプロセッサから選定された
他の複数プロセッサへ放送する手段と、前記放送された
命令の実行を示す信号を求めて前記選定された他のプロ
セッサからの通信線を前記最初のプロセッサから監視す
る手段とよりなることを特徴とする超大型コンピュータ
。 ８、並列コンピュータが、更に前記監視手段で検出され
た信号に応じて、前記命令の放送を同期させる手段を備
えている特許請求の範囲第７項記載の超大型コンピュー
タ。 ９、並列コンピュータの誤動作を検出する方法が、それ
ぞれが夫自身の読み書きメモリを有する複数のプロセッ
サを信号線で相互接続して超立方体を形成させるステッ
プと、 前記複数プロセッサを少なくとも第１と第２の複数プロ
セッサの同形のグループに再分割し、これらグループが
亦、前記プロセッサに結合された読み書きメモリ夫々の
中に格納されたデータに関して同形になっているように
するステップと、 前記複数プロセッサ間を超立方体に相互接続する信号線
を用いて、第１、第２グループで並列に実行されたコン
ピュータ命令の実行結果を比較することにより、コンピ
ュータ命令実行時の誤動作を検出するステップと よりなることを特徴とる超大型コンピュータの誤動作検
出法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US90229086A | 1986-08-29 | 1986-08-29 | |
| US902290 | 1986-08-29 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63145567A true JPS63145567A (ja) | 1988-06-17 |
| JP2792649B2 JP2792649B2 (ja) | 1998-09-03 |
Family
ID=25415622
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62213190A Expired - Lifetime JP2792649B2 (ja) | 1986-08-29 | 1987-08-28 | 並列コンピュータシステム |
Country Status (9)
| Country | Link |
|---|---|
| US (3) | US5129077A (ja) |
| EP (1) | EP0262750B1 (ja) |
| JP (1) | JP2792649B2 (ja) |
| KR (1) | KR960012654B1 (ja) |
| CN (1) | CN1020972C (ja) |
| CA (1) | CA1293819C (ja) |
| DE (1) | DE3751616T2 (ja) |
| IN (1) | IN170067B (ja) |
| WO (1) | WO1988001772A1 (ja) |
Families Citing this family (188)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4985832A (en) * | 1986-09-18 | 1991-01-15 | Digital Equipment Corporation | SIMD array processing system with routing networks having plurality of switching stages to transfer messages among processors |
| US5175865A (en) * | 1986-10-28 | 1992-12-29 | Thinking Machines Corporation | Partitioning the processors of a massively parallel single array processor into sub-arrays selectively controlled by host computers |
| US5418970A (en) * | 1986-12-17 | 1995-05-23 | Massachusetts Institute Of Technology | Parallel processing system with processor array with processing elements addressing associated memories using host supplied address value and base register content |
| US5282201A (en) * | 1987-12-22 | 1994-01-25 | Kendall Square Research Corporation | Dynamic packet routing network |
| US5251308A (en) * | 1987-12-22 | 1993-10-05 | Kendall Square Research Corporation | Shared memory multiprocessor with data hiding and post-store |
| US5822578A (en) * | 1987-12-22 | 1998-10-13 | Sun Microsystems, Inc. | System for inserting instructions into processor instruction stream in order to perform interrupt processing |
| US5341483A (en) * | 1987-12-22 | 1994-08-23 | Kendall Square Research Corporation | Dynamic hierarchial associative memory |
| US5761413A (en) * | 1987-12-22 | 1998-06-02 | Sun Microsystems, Inc. | Fault containment system for multiprocessor with shared memory |
| US5226039A (en) * | 1987-12-22 | 1993-07-06 | Kendall Square Research Corporation | Packet routing switch |
| US5055999A (en) * | 1987-12-22 | 1991-10-08 | Kendall Square Research Corporation | Multiprocessor digital data processing system |
| EP0605401B1 (en) * | 1988-09-19 | 1998-04-22 | Fujitsu Limited | Parallel computer system using a SIMD method |
| US5276893A (en) * | 1989-02-08 | 1994-01-04 | Yvon Savaria | Parallel microprocessor architecture |
| DE69132495T2 (de) * | 1990-03-16 | 2001-06-13 | Texas Instruments Inc., Dallas | Verteilter Verarbeitungsspeicher |
| US5168499A (en) * | 1990-05-02 | 1992-12-01 | California Institute Of Technology | Fault detection and bypass in a sequence information signal processor |
| JP3179513B2 (ja) * | 1990-05-10 | 2001-06-25 | ヒューレット・パッカード・カンパニー | 異種ネットワーク環境における適用業務プログラムの統合システム |
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