JPS61263261A - Ｍｏｓ型半導体素子の製造方法 - Google Patents
Ｍｏｓ型半導体素子の製造方法Info
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- JPS61263261A JPS61263261A JP60105507A JP10550785A JPS61263261A JP S61263261 A JPS61263261 A JP S61263261A JP 60105507 A JP60105507 A JP 60105507A JP 10550785 A JP10550785 A JP 10550785A JP S61263261 A JPS61263261 A JP S61263261A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ＭＯＳｆｉ半導体素子の製造方法に関し、特
に中耐圧及び高耐圧ＭＯＳｔｉ半導体素子と低耐圧ＭＯ
Ｓｆｉ半導体素子と同一基板に同時に形成するＭＯＳ型
半導体素子の製造方法に関する。
に中耐圧及び高耐圧ＭＯＳｔｉ半導体素子と低耐圧ＭＯ
Ｓｆｉ半導体素子と同一基板に同時に形成するＭＯＳ型
半導体素子の製造方法に関する。
従来、この種の中耐圧及び高耐圧ＭＯＳ型半導体素子と
低耐圧ＭＯＳｆｉ半導体素子とを同一基板に形成する場
合、中耐圧及び高耐圧ＭＯＳ臘半導体素子の低濃度ドレ
イン（ソース）を形成後、ゲート絶縁膜及びゲート電極
を形成しその後高濃度ドレイン（ソース）を形成してい
た。
低耐圧ＭＯＳｆｉ半導体素子とを同一基板に形成する場
合、中耐圧及び高耐圧ＭＯＳ臘半導体素子の低濃度ドレ
イン（ソース）を形成後、ゲート絶縁膜及びゲート電極
を形成しその後高濃度ドレイン（ソース）を形成してい
た。
従来の製造方法について第２図を用いて説明する０第２
図（ａ）に示すように、ＬＯＣ０８法にて半導体基板２
１にフィールド酸化膜２３、チャンネルストッパー２２
を形成し、次いで中耐圧及び高耐圧ＭＯＳ型半導体素子
の低濃度ドレイン（ソース）領域２９を例えばフォトリ
ソグラフィー技術とイオン注入技術及び熱処理によｐ選
択的に形成する。
図（ａ）に示すように、ＬＯＣ０８法にて半導体基板２
１にフィールド酸化膜２３、チャンネルストッパー２２
を形成し、次いで中耐圧及び高耐圧ＭＯＳ型半導体素子
の低濃度ドレイン（ソース）領域２９を例えばフォトリ
ソグラフィー技術とイオン注入技術及び熱処理によｐ選
択的に形成する。
その後、中耐圧及び高耐圧ＭＯＳｆｉ半導体素子と低耐
圧ＭＯＳｆｉ半導体素子のゲート絶縁膜２４を例えば熱
酸化法によｐ形成する。次に、＄２図（ｂ）第２図（Ｃ
）に示すように中耐圧及び高耐圧ＭＯＳｆｉ半導体素子
の高濃度ドレイ／（ソース〕と低耐圧ＭＯＳｉＪ４半導
体素子のドレイ／（ソース）を形成すべく、この領域上
の酸化膜２４をフォトリソグラフィー技術を用い選択的
にエツチングを行なう。
圧ＭＯＳｆｉ半導体素子のゲート絶縁膜２４を例えば熱
酸化法によｐ形成する。次に、＄２図（ｂ）第２図（Ｃ
）に示すように中耐圧及び高耐圧ＭＯＳｆｉ半導体素子
の高濃度ドレイ／（ソース〕と低耐圧ＭＯＳｉＪ４半導
体素子のドレイ／（ソース）を形成すべく、この領域上
の酸化膜２４をフォトリソグラフィー技術を用い選択的
にエツチングを行なう。
次Ｋ例えば熱拡散法により高濃度ドレイン（ソース）領
域２７を形成する。このあと、第１図（２）と同様、層
間絶縁膜及びアルミ引き出し電極を形成し、ＭＯＳｆｉ
半導体素子を得ることができる。
域２７を形成する。このあと、第１図（２）と同様、層
間絶縁膜及びアルミ引き出し電極を形成し、ＭＯＳｆｉ
半導体素子を得ることができる。
上述した従来の中耐圧及び高耐圧ＭＯＳｆｉ半導体素子
と低耐圧ＭＯＳｆｉ半導体素子が同一基板上に形成され
ている半導体素子では次のような欠点がある。
と低耐圧ＭＯＳｆｉ半導体素子が同一基板上に形成され
ている半導体素子では次のような欠点がある。
第１には、ゲート絶縁膜の厚さは中耐圧及び高耐圧ＭＯ
Ｓｆｉ半導体素子の耐圧を決定する１つの要因であり、
通常の低耐圧ＭＯｆ半導体素子のゲート絶縁膜に比べる
と非常に厚いゲート絶縁膜となる。したがって従来の製
造方法で得られる低耐圧ＭＯＳｆｉ半導体素子のＪｂは
非常に低いため高速動作に対して不利になるという欠点
を持っている。
Ｓｆｉ半導体素子の耐圧を決定する１つの要因であり、
通常の低耐圧ＭＯｆ半導体素子のゲート絶縁膜に比べる
と非常に厚いゲート絶縁膜となる。したがって従来の製
造方法で得られる低耐圧ＭＯＳｆｉ半導体素子のＪｂは
非常に低いため高速動作に対して不利になるという欠点
を持っている。
第２には、中耐圧及び高耐圧ＭＯＳｔｉ半導体素子にお
りては、低濃度ドレイン領域を形成し急後にゲート電極
を形成している丸め、ゲート［極とドレイン領域のオー
バーラツプ量が大きくなってしまい、グー）−ドレイ／
間の寄生容量が大きくなる。したがって高速動作に対し
ては非常に不利になるという欠点がある。
りては、低濃度ドレイン領域を形成し急後にゲート電極
を形成している丸め、ゲート［極とドレイン領域のオー
バーラツプ量が大きくなってしまい、グー）−ドレイ／
間の寄生容量が大きくなる。したがって高速動作に対し
ては非常に不利になるという欠点がある。
以上、中耐圧及び高耐圧ＭＯＳｆｉ半導体素子と低耐圧
ＭＯＳｆｉ半導体素子では要求されるスピードはそれぞ
れ異なるが、従来の製造方法では両者とも高速動作に対
して不利になるという欠点を持っている。
ＭＯＳｆｉ半導体素子では要求されるスピードはそれぞ
れ異なるが、従来の製造方法では両者とも高速動作に対
して不利になるという欠点を持っている。
本発明は上記した従来の欠点を除去し、低耐圧ＭＯＳ屋
半導体素子のゲート酸化膜を中耐圧及び高耐圧のそれよ
り薄くすることにより９ｍの値の向上を計９、又低濃度
及び高濃度ドレイン（ソース）領域の形成後の熱処理を
少なく、かつセル７アライン方法を用いることにエフゲ
ートドレイン間容量を最小にすることにより、高速化さ
れ九中耐圧及び高耐圧ＭＯＳ４半導体素子と低耐圧１ｌ
ｄＯ８減半導体素子を同一基板に形成したＭＯＳ凰半導
体素子の製造方法を提供することを目的とする。
半導体素子のゲート酸化膜を中耐圧及び高耐圧のそれよ
り薄くすることにより９ｍの値の向上を計９、又低濃度
及び高濃度ドレイン（ソース）領域の形成後の熱処理を
少なく、かつセル７アライン方法を用いることにエフゲ
ートドレイン間容量を最小にすることにより、高速化さ
れ九中耐圧及び高耐圧ＭＯＳ４半導体素子と低耐圧１ｌ
ｄＯ８減半導体素子を同一基板に形成したＭＯＳ凰半導
体素子の製造方法を提供することを目的とする。
本発明のＭＯ５ＪＩＩ半導体素子の製造方法は、低濃度
ドレイン層と高ｆＩｋ度ドレイン膚を有する中耐圧及び
高耐圧ＭＯＳｆｉ半導体素子を、低耐圧ＭＯＳＯ８減俸
導体素子一基板上に同時に形成する半導体素子の製造方
法において、ゲート領域及びソース・ドレイン領域の絶
縁膜を中耐圧及び高耐圧ＭＯＳｆｉ半導体素子において
は、第１．第２の熱酸化にて形成し、低耐圧ＭＯＳｆｉ
半導体素子に）いては、前記第４の熱酸化後形成された
第１の酸化膜を選択的に除去後前記第２０熱酸化で形成
する第一の工程と、中耐圧及び高耐圧ＭＯＳ４半導体素
子と低耐圧ＭＯＳ凰半導体素子のゲート電極形成後、中
耐圧及び高耐圧ＭＯＳｆｉ半導体素子の低濃度ドレイン
（ソース）を選択的に複数回のイオン注入技術を用いて
形成する第二の工程と、中耐圧及び高耐圧ＭＯＳを半導
体素子の高濃度ドレイン（ソース）領域と低耐圧ＭＯＳ
型半導体素子のドレイン（ソース）領域の前記絶縁膜を
除去し、薄い絶縁膜を形成する第三の工程と、中耐圧及
び高耐圧ＭＯＳｆｉ半導体素子の高濃度ドレイン（ソー
ス）と低耐圧ＭＯＳｇ半導体素子のドレイン（ソース）
をイオン注入技術により形成する第四の工程とを含んで
構成される。
ドレイン層と高ｆＩｋ度ドレイン膚を有する中耐圧及び
高耐圧ＭＯＳｆｉ半導体素子を、低耐圧ＭＯＳＯ８減俸
導体素子一基板上に同時に形成する半導体素子の製造方
法において、ゲート領域及びソース・ドレイン領域の絶
縁膜を中耐圧及び高耐圧ＭＯＳｆｉ半導体素子において
は、第１．第２の熱酸化にて形成し、低耐圧ＭＯＳｆｉ
半導体素子に）いては、前記第４の熱酸化後形成された
第１の酸化膜を選択的に除去後前記第２０熱酸化で形成
する第一の工程と、中耐圧及び高耐圧ＭＯＳ４半導体素
子と低耐圧ＭＯＳ凰半導体素子のゲート電極形成後、中
耐圧及び高耐圧ＭＯＳｆｉ半導体素子の低濃度ドレイン
（ソース）を選択的に複数回のイオン注入技術を用いて
形成する第二の工程と、中耐圧及び高耐圧ＭＯＳを半導
体素子の高濃度ドレイン（ソース）領域と低耐圧ＭＯＳ
型半導体素子のドレイン（ソース）領域の前記絶縁膜を
除去し、薄い絶縁膜を形成する第三の工程と、中耐圧及
び高耐圧ＭＯＳｆｉ半導体素子の高濃度ドレイン（ソー
ス）と低耐圧ＭＯＳｇ半導体素子のドレイン（ソース）
をイオン注入技術により形成する第四の工程とを含んで
構成される。
次に本発明について図面を参照して説明する。
第１図（ａ）〜（２）〉は本発明の一実施例を説明する
ために工程順に示した断面図であり、本実施例としてＮ
チャンネルｄＭＯＳトツ／ジスタについて説明する。
ために工程順に示した断面図であり、本実施例としてＮ
チャンネルｄＭＯＳトツ／ジスタについて説明する。
まず、第１図（ａ）に示す工うに、Ｐ型半導体基板１に
チャンネルストッパー領域２を形成後、例えばＬＯＣＯ
８法にてフィールド酸化膜３を形成する。
チャンネルストッパー領域２を形成後、例えばＬＯＣＯ
８法にてフィールド酸化膜３を形成する。
このとき、チャンネルストッパー領域２は低耐圧ＭＯＳ
トランジスタにおいては従来通りドレイン（ソース）領
域にセルファラインで、中耐圧及び高耐圧ＭＯＳトラン
ジスタにおいてはある間隔（所望の耐圧で変わる〕を取
って形成する。次に能動領域に薄い絶縁膜１１を例えば
熱酸化法を用いて形成する。
トランジスタにおいては従来通りドレイン（ソース）領
域にセルファラインで、中耐圧及び高耐圧ＭＯＳトラン
ジスタにおいてはある間隔（所望の耐圧で変わる〕を取
って形成する。次に能動領域に薄い絶縁膜１１を例えば
熱酸化法を用いて形成する。
次に、第１図（ｂ）に示すように、低耐圧ＭＯＳトラン
ジスタとなる領域の薄い絶縁膜１１を、例えば７ｔ）！
Ｊングラフィー技術及びエツチング技術を用いて選択的
に除去する。
ジスタとなる領域の薄い絶縁膜１１を、例えば７ｔ）！
Ｊングラフィー技術及びエツチング技術を用いて選択的
に除去する。
次に、第１図０に示すように、例えば熱酸化法によりゲ
ート酸化膜６及び４を形成する。ゲート酸化膜４の膜厚
は、前述の薄い絶縁膜１１をさらに熱酸化したものであ
り、ゲート酸化膜６よシも厚くすることができる。また
、薄い絶縁膜１１の膜厚を変えることにより、ゲート酸
化ｙＸ６と４の膜厚比は自由に決めることができる。
ート酸化膜６及び４を形成する。ゲート酸化膜４の膜厚
は、前述の薄い絶縁膜１１をさらに熱酸化したものであ
り、ゲート酸化膜６よシも厚くすることができる。また
、薄い絶縁膜１１の膜厚を変えることにより、ゲート酸
化ｙＸ６と４の膜厚比は自由に決めることができる。
次に、第１図＠）に示すように、例えばＬＰＣＵＤ法に
より多結晶シリコン膚を形成し、例えばフォトリングラ
フイー技術及びエツチング技術によりゲート多結晶シリ
コン電極５を形成する。次に中耐圧及び高耐圧ＭＯＳ）
ランジスタに、ゲート多結晶シリコン電極５にセルファ
ラインでｎ［低濃度ドレイン（ソース）領域９を、例え
ばフォトリングラフイー技術とイオン注入技術により形
成する。このとき、ｒＮＪＬ低濃度低濃度ドレイ−ス）
領域９は、高濃度ドレイン（ノース）領域に比べ深さを
必要とし、一定濃度で深さを得るために１エネルギーの
異なっ九条件で＊ａ回イオン注入を例えばリン原子で行
なう。ここで１２はイオン注入用のマスクとして使用す
るフォトレジスト膜である０ 次に、第１図（ｅ）に示すように、低耐圧ＭＯＳトラン
ジスタのドレイン（ソース）と、中耐圧及び高耐圧ＭＯ
Ｓトランジスタの高濃度ドレイン（ソース）を形成する
ために、フォトリングラフイー技術及びエツチング技術
を用いこの領域の酸化膜を選択的に除去する。次に薄い
酸化膜を例えば熱酸化法によシ形成する。
より多結晶シリコン膚を形成し、例えばフォトリングラ
フイー技術及びエツチング技術によりゲート多結晶シリ
コン電極５を形成する。次に中耐圧及び高耐圧ＭＯＳ）
ランジスタに、ゲート多結晶シリコン電極５にセルファ
ラインでｎ［低濃度ドレイン（ソース）領域９を、例え
ばフォトリングラフイー技術とイオン注入技術により形
成する。このとき、ｒＮＪＬ低濃度低濃度ドレイ−ス）
領域９は、高濃度ドレイン（ノース）領域に比べ深さを
必要とし、一定濃度で深さを得るために１エネルギーの
異なっ九条件で＊ａ回イオン注入を例えばリン原子で行
なう。ここで１２はイオン注入用のマスクとして使用す
るフォトレジスト膜である０ 次に、第１図（ｅ）に示すように、低耐圧ＭＯＳトラン
ジスタのドレイン（ソース）と、中耐圧及び高耐圧ＭＯ
Ｓトランジスタの高濃度ドレイン（ソース）を形成する
ために、フォトリングラフイー技術及びエツチング技術
を用いこの領域の酸化膜を選択的に除去する。次に薄い
酸化膜を例えば熱酸化法によシ形成する。
次に、第１図（ｆ）に示すように、例えばヒ素原子のイ
オン注入技術及び熱処理により、低耐圧ＭＯＳトランジ
スタのドレイン（ソース）領域７と中耐圧及び高耐圧Ｍ
ＯＳトランジスタの高濃度ドレイ／（ソースン領域７を
選択的に形成する。この領域は、低濃度ドレイン領域よ
りも浅く濃度の高いイオ／注入を行なう。
オン注入技術及び熱処理により、低耐圧ＭＯＳトランジ
スタのドレイン（ソース）領域７と中耐圧及び高耐圧Ｍ
ＯＳトランジスタの高濃度ドレイ／（ソースン領域７を
選択的に形成する。この領域は、低濃度ドレイン領域よ
りも浅く濃度の高いイオ／注入を行なう。
次に、第１図（ロ））に示すように、例えばＣＶＤ法に
より層間絶縁膜１０を形成し、例えばフォトリングラフ
イー技術及びエツチング技術によりコンタクトを開口し
、例えばスパッタ法にょクアルミ膜層を形成し、例えば
フォトリソグラフィー技術及びエツチング技術により、
アルミ引き出し電極８を形成する。このようにして、本
発明の一実施例のＭＯＳ凰半導体素子の製造が可能とな
る。
より層間絶縁膜１０を形成し、例えばフォトリングラフ
イー技術及びエツチング技術によりコンタクトを開口し
、例えばスパッタ法にょクアルミ膜層を形成し、例えば
フォトリソグラフィー技術及びエツチング技術により、
アルミ引き出し電極８を形成する。このようにして、本
発明の一実施例のＭＯＳ凰半導体素子の製造が可能とな
る。
伺、一実施例としてＮｆｉのＭＯＳトランジスタについ
て説明したが、ＰｆｉＭＯＳ）ランジスタ、あるいはＬ
Ｓ、ＩとしてＣ−ＭＯＳタイプのＷ底でおっても、まっ
たく同様の効果を得ることができる。
て説明したが、ＰｆｉＭＯＳ）ランジスタ、あるいはＬ
Ｓ、ＩとしてＣ−ＭＯＳタイプのＷ底でおっても、まっ
たく同様の効果を得ることができる。
以上説明したように本発明は、中耐圧ＭＯ５ｔＪｌ半導
体と低耐圧ＭＯＳｆｉ半導体素子を同一基板に形成する
時に、低耐圧ＭＯＳ４半導体素子のゲート酸化膜を、中
耐圧及び高耐圧ＭＯａ凰半導体素子のそれより薄くする
ことにより、胛値の向上を図９高速化が可能となる。ま
た、中耐圧及び高耐圧ＭＯＳ型半導体素子の低濃度ドレ
イン（ソース）領域を、ゲート電極形成後ゲート電極に
セルファラインでイオン注入によシ行ない、かつ一定濃
度で所望の深さを得る之めに、イオン注入を数回性なう
。さらに高濃度ドレイン（ソース）領域もイオン注入で
行なう。これによシ、ゲート絶縁膜形成後の熱処理はイ
オン注入領域のアニールだけとなるため、オーバーラツ
プは最小にでき、ゲート・ドレイン間容量を最小にでき
るのでＭＯＳ製半導体素子の高速化ができる効果がある
０
体と低耐圧ＭＯＳｆｉ半導体素子を同一基板に形成する
時に、低耐圧ＭＯＳ４半導体素子のゲート酸化膜を、中
耐圧及び高耐圧ＭＯａ凰半導体素子のそれより薄くする
ことにより、胛値の向上を図９高速化が可能となる。ま
た、中耐圧及び高耐圧ＭＯＳ型半導体素子の低濃度ドレ
イン（ソース）領域を、ゲート電極形成後ゲート電極に
セルファラインでイオン注入によシ行ない、かつ一定濃
度で所望の深さを得る之めに、イオン注入を数回性なう
。さらに高濃度ドレイン（ソース）領域もイオン注入で
行なう。これによシ、ゲート絶縁膜形成後の熱処理はイ
オン注入領域のアニールだけとなるため、オーバーラツ
プは最小にでき、ゲート・ドレイン間容量を最小にでき
るのでＭＯＳ製半導体素子の高速化ができる効果がある
０
第１図（ａ）〜Ｉｇ）は、本発明の一実施例を説明する
ために工程順に示した断面図、第２図−）〜（Ｃ）は従
来のＭＯＳＯ８半体導体素子造方法を説明するために工
程順に示した断面図である。 １．２１・・・・・・半導体基板、２．２２・・・・・
・チャンネルストッパー、３．２３・・・・・・フィー
ル）’ ｆｉ 化膜、４．６．２４・・・・・・ゲート
絶縁膜、５，２５・・・・・・ゲート電極、９，２９・
・・・・・低濃度ドレイ／層、７゜２７・・・・・・高
濃度ドレイン、８・・・・・・アルミ引き出し電極、１
０・・・・・・層間絶縁膜、１１・・・・・・絶縁膜、
１２・・・・・・フォトレジスト膜。 第１図 躬／図
ために工程順に示した断面図、第２図−）〜（Ｃ）は従
来のＭＯＳＯ８半体導体素子造方法を説明するために工
程順に示した断面図である。 １．２１・・・・・・半導体基板、２．２２・・・・・
・チャンネルストッパー、３．２３・・・・・・フィー
ル）’ ｆｉ 化膜、４．６．２４・・・・・・ゲート
絶縁膜、５，２５・・・・・・ゲート電極、９，２９・
・・・・・低濃度ドレイ／層、７゜２７・・・・・・高
濃度ドレイン、８・・・・・・アルミ引き出し電極、１
０・・・・・・層間絶縁膜、１１・・・・・・絶縁膜、
１２・・・・・・フォトレジスト膜。 第１図 躬／図
Claims (1)
- 低濃度ドレイン層と高濃度ドレイン層を有する中耐圧及
び高耐圧ＭＯＳ型半導体素子を低耐圧ＭＯＳ型半導体素
子と同一基板上に同時に形成するＭＯＳ型半導体素子の
製造方法において、ゲート領域及びソース・ドレイン領
域の絶縁膜を中耐圧及び高耐圧ＭＯＳ型半導体素子にお
いては第１、第２の熱酸化にて形成し、低耐圧ＭＯＳ型
半導体素子においては前記第１の熱酸化後形成された第
１の酸化膜を選択的に除去後前記第２の熱酸化で形成す
る第一の工程と、中耐圧及び高耐圧ＭＯＳ型半導体素子
と低耐圧ＭＯＳ型半導体素子のゲート電極形成後、中耐
圧及び高耐圧ＭＯＳ型半導体素子の低濃度ドレイン（ソ
ース）を選択的に複数回のイオン注入技術を用いて形成
する第二の工程と、中耐圧及び高耐圧ＭＯＳ型半導体素
子の高濃度ドレイン（ソース）領域と低耐圧ＭＯＳ型半
導体素子のドレイン（ソース）領域の前記絶縁膜を除去
し、薄い絶縁膜を形成する第三の工程と、中耐圧及び高
耐圧ＭＯＳ型半導体素子の高濃度ドレイン（ソース）と
低耐圧ＭＯＳ型半導体素子のドレイン（ソース）をイオ
ン注入技術により形成する第四の工程とを含むことを特
徴とするＭＯＳ型半導体素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60105507A JPS61263261A (ja) | 1985-05-17 | 1985-05-17 | Ｍｏｓ型半導体素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60105507A JPS61263261A (ja) | 1985-05-17 | 1985-05-17 | Ｍｏｓ型半導体素子の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61263261A true JPS61263261A (ja) | 1986-11-21 |
Family
ID=14409511
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60105507A Pending JPS61263261A (ja) | 1985-05-17 | 1985-05-17 | Ｍｏｓ型半導体素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61263261A (ja) |
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01173748A (ja) * | 1987-12-28 | 1989-07-10 | Matsushita Electron Corp | 半導体集積回路装置 |
| JPH036855A (ja) * | 1989-06-05 | 1991-01-14 | Takehide Shirato | 半導体装置 |
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1985
- 1985-05-17 JP JP60105507A patent/JPS61263261A/ja active Pending
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