JPH04116846A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH04116846A JPH04116846A JP23780090A JP23780090A JPH04116846A JP H04116846 A JPH04116846 A JP H04116846A JP 23780090 A JP23780090 A JP 23780090A JP 23780090 A JP23780090 A JP 23780090A JP H04116846 A JPH04116846 A JP H04116846A
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Landscapes
- Element Separation (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、半導体装置及びその製造方法、特に絶縁膜
状に形成した半導体装置及びその製造方法に関するもの
である。
状に形成した半導体装置及びその製造方法に関するもの
である。
半導体装置の高性能化を図るために、回路素子を誘電体
で分離し浮遊容量の少ない半導体集積回路を製造する試
みや、さらには回路素子を立体的に多層積層化した集積
型半導体装置、いわゆる三次元回路素子を製造する試み
がなされている。
で分離し浮遊容量の少ない半導体集積回路を製造する試
みや、さらには回路素子を立体的に多層積層化した集積
型半導体装置、いわゆる三次元回路素子を製造する試み
がなされている。
第３図は従来の絶縁膜上に形成された半導体装置の縦断
面図であり、図において、１０１はシリコン基板上に二
酸化シリコン（以下、酸化膜と称する）を形成した絶縁
基板、１０２は厚さ２００人の酸化膜、１１１はボロン
濃度Ｉ Ｘ １０ ”／ａｄ。
面図であり、図において、１０１はシリコン基板上に二
酸化シリコン（以下、酸化膜と称する）を形成した絶縁
基板、１０２は厚さ２００人の酸化膜、１１１はボロン
濃度Ｉ Ｘ １０ ”／ａｄ。
厚さ１０００人の単結晶シリコンからなるチャネル領域
、１１２は砒素濃度Ｉ Ｘ １０ ”／ａｌの結晶から
なるソース・ドレイン拡散領域、１０３は厚さ８０００
人のＡｆからなる電極配線、１０４は燐を高濃度にドー
プした多結晶シリコンゲート電極である。以上のよにし
てＮＭｏ５トランジスタが絶縁膜１０１上に形成されて
いた。
、１１２は砒素濃度Ｉ Ｘ １０ ”／ａｌの結晶から
なるソース・ドレイン拡散領域、１０３は厚さ８０００
人のＡｆからなる電極配線、１０４は燐を高濃度にドー
プした多結晶シリコンゲート電極である。以上のよにし
てＮＭｏ５トランジスタが絶縁膜１０１上に形成されて
いた。
第４図は、従来の半導体装置の電気特性である。
従来の半導体装置ではメサ分離構造を用いている。
これはトランジスターを積層化して三次元回路素子を形
成する場合、熱処理が長時間かかるＬＯＧＯ８分離法か
適用できないからである。
成する場合、熱処理が長時間かかるＬＯＧＯ８分離法か
適用できないからである。
従来の半導体装置の製造方法は以上のように構成されて
おり、活性層１１２側壁に寄生トランジスターか形成さ
れる。また活性層１１２の側壁は主面と異なった結晶面
を持つため主面に形成されたトランジスと異なったしき
い値をもつ。その結果第４図に示すようにサブスレッシ
ョルド領域においてキンクが発生し素子の特性に悪影響
を与えるという問題点があった。さらにメサ分離構造で
は活性層１１２のエツジ付近のゲート酸化膜が薄くなり
、エツジに電界が集中するなどの影響によりゲート耐圧
が低下するという問題点があった。
おり、活性層１１２側壁に寄生トランジスターか形成さ
れる。また活性層１１２の側壁は主面と異なった結晶面
を持つため主面に形成されたトランジスと異なったしき
い値をもつ。その結果第４図に示すようにサブスレッシ
ョルド領域においてキンクが発生し素子の特性に悪影響
を与えるという問題点があった。さらにメサ分離構造で
は活性層１１２のエツジ付近のゲート酸化膜が薄くなり
、エツジに電界が集中するなどの影響によりゲート耐圧
が低下するという問題点があった。
そして上記寄生トランジスターの影響を避けるために従
来、米国特許第４７５３８９６号に示すような方法か提
案されている。
来、米国特許第４７５３８９６号に示すような方法か提
案されている。
第５図の製造工程図を用いて説明すると、図（ａ）に示
すように半導体基板１０上の層間絶縁物１２上の半導体
１４上に酸化膜１６をデポし、さらにこの酸化膜１６上
にシリコン窒化膜１８（以下、窒化膜と称する）と酸化
膜２ｏをデボし、レジスト２２をマスクとして窒化膜１
８と酸化膜１６゜２０をパターンニングする。次に図（
ｂ）に示すようにレジスト２６を設け、絶縁膜１２上の
半導体層１４′で示す部分にボロンイオン注入する。そ
の後回（Ｃ）に示すように酸化膜２ｏを除去したのち窒
化膜１８．酸化膜１６の側面に酸化膜かなるサイドウオ
ール２８を作製し後述の図Ｃｄ）に示されるようにトラ
ンジスタフィールド３２とする。その後、図（ｄ）に示
すように半導体層１４′をパターンニングしてから、半
導体層１４′の側面に酸化膜からなるサイドウオール３
０を作製する。そして窒化膜１８．酸化膜１５．サイド
ウオール２８除去後、通常のＭＯＳプロセスでＭｏ３）
ランシスターを形成する。
すように半導体基板１０上の層間絶縁物１２上の半導体
１４上に酸化膜１６をデポし、さらにこの酸化膜１６上
にシリコン窒化膜１８（以下、窒化膜と称する）と酸化
膜２ｏをデボし、レジスト２２をマスクとして窒化膜１
８と酸化膜１６゜２０をパターンニングする。次に図（
ｂ）に示すようにレジスト２６を設け、絶縁膜１２上の
半導体層１４′で示す部分にボロンイオン注入する。そ
の後回（Ｃ）に示すように酸化膜２ｏを除去したのち窒
化膜１８．酸化膜１６の側面に酸化膜かなるサイドウオ
ール２８を作製し後述の図Ｃｄ）に示されるようにトラ
ンジスタフィールド３２とする。その後、図（ｄ）に示
すように半導体層１４′をパターンニングしてから、半
導体層１４′の側面に酸化膜からなるサイドウオール３
０を作製する。そして窒化膜１８．酸化膜１５．サイド
ウオール２８除去後、通常のＭＯＳプロセスでＭｏ３）
ランシスターを形成する。
以上のように構成することでサイドウオール３０で半導
体活性領域１４のエツジの電界集中を防止し、イオン注
入層１４′により寄生トランジスタの発生を抑えている
が、このプロセスフローでは工程数が多く、また、２度
のサイドウオール２８．３０の形成にＣＶＤ法で８５０
℃程度の高温熱処理が必要なため三次元素子の作製には
適していないという欠点があった。
体活性領域１４のエツジの電界集中を防止し、イオン注
入層１４′により寄生トランジスタの発生を抑えている
が、このプロセスフローでは工程数が多く、また、２度
のサイドウオール２８．３０の形成にＣＶＤ法で８５０
℃程度の高温熱処理が必要なため三次元素子の作製には
適していないという欠点があった。
この発明は上記のような問題点を解決するためになされ
たもので、簡単な製造フローで寄生トランジスタの発生
をなくすことができる半導体装置の製造方法を得ること
を目的とする。
たもので、簡単な製造フローで寄生トランジスタの発生
をなくすことができる半導体装置の製造方法を得ること
を目的とする。
またフィールドエツジの電界集中を防ぐとともに寄生ト
ランジスタの発生をなくすことができる半導体装置及び
その製造方法を得ることを目的とする。
ランジスタの発生をなくすことができる半導体装置及び
その製造方法を得ることを目的とする。
この発明に係わる半導体装置の製造方法は、半導体活性
層の側面に連続回転斜めイオン注入を用いてイオン注入
領域を設けるようにしたものである。
層の側面に連続回転斜めイオン注入を用いてイオン注入
領域を設けるようにしたものである。
また、半導体層に断面略台形のテーパをつけて島状にバ
ターニングするとともに、該テーパ部側面に連続回転斜
めイオン注入を用いてイオン注入領域を設けるようにし
たものである。
ターニングするとともに、該テーパ部側面に連続回転斜
めイオン注入を用いてイオン注入領域を設けるようにし
たものである。
この発明において、半導体の活性層エツジに連続回転イ
オンを注入するようにしたので寄生トランジスタの発生
を簡単な製造工程で抑えることかできる。また半導体活
性層にテーパをつけてパターンニングすることでエツジ
の電界集中を抑えることができる。
オンを注入するようにしたので寄生トランジスタの発生
を簡単な製造工程で抑えることかできる。また半導体活
性層にテーパをつけてパターンニングすることでエツジ
の電界集中を抑えることができる。
以下、この発明の一実施例を図について説明する。第１
図は本発明の一実施例による半導体装置の製造方法を工
程別に示した断面図であり、図において１は絶縁基板、
２はシリコン半導体膜、３はレジスト、４は酸化膜、６
はゲート電極である。
図は本発明の一実施例による半導体装置の製造方法を工
程別に示した断面図であり、図において１は絶縁基板、
２はシリコン半導体膜、３はレジスト、４は酸化膜、６
はゲート電極である。
次に製造方法について説明する。
図（ａ）に示すように、絶縁基板１上の半導体層２にレ
ジスト３を塗布する。
ジスト３を塗布する。
次に図（ｂ）に示すように、半導体層２を高上にパター
ンニングし、絶縁基板１を４５度に傾は回転させながら
５０ＫｅＶでＩ Ｘ １０ ”／ａＩｒのボロン（Ｂ１
）を注入しＰ＋領域２１を作る。
ンニングし、絶縁基板１を４５度に傾は回転させながら
５０ＫｅＶでＩ Ｘ １０ ”／ａＩｒのボロン（Ｂ１
）を注入しＰ＋領域２１を作る。
そして図（Ｃ）に示すようにレジスト３除去後、半導体
層２表面を酸化して２００人程度の酸化膜４作り、その
上にゲート電極６を形成する。
層２表面を酸化して２００人程度の酸化膜４作り、その
上にゲート電極６を形成する。
その後は、通常のＭＯＳのプロセスフローに従ってＭＯ
Ｓトランジスターを作製する。
Ｓトランジスターを作製する。
このように本実施例では半導体層２に斜め４５度にイオ
ン注入したので活性層２側壁に簡単にＰ９領域２１を熱
処理することなく作製することができ、寄生トランジス
ターの発生を制御することかできる。
ン注入したので活性層２側壁に簡単にＰ９領域２１を熱
処理することなく作製することができ、寄生トランジス
ターの発生を制御することかできる。
第２図は、本発明の他の実施例による半導体装置の製造
工程を示す断面図であり、第１図と同一符号は同一また
は相当部分を示し、５はＰ＋領域である。
工程を示す断面図であり、第１図と同一符号は同一また
は相当部分を示し、５はＰ＋領域である。
まず、図（ａ）に示すように、上記実施例と同様に絶縁
基板１上の半導体２にレジスト３を塗布する。
基板１上の半導体２にレジスト３を塗布する。
次に図（ｂ）に示すようにレジスト３を残し、下層の半
導体層２をパターンニングする。このとき、半導体層２
に３０度の角度のテーパをつけてパターンニングする。
導体層２をパターンニングする。このとき、半導体層２
に３０度の角度のテーパをつけてパターンニングする。
次に、４５度に基板１を傾は回転させなから５０ＫｅＶ
でｌ Ｘ １０ ′３／ａＩｒのボロンを注入しＰ＋領
域５を上記テーパ状と成った半導体層２の側壁に作る。
でｌ Ｘ １０ ′３／ａＩｒのボロンを注入しＰ＋領
域５を上記テーパ状と成った半導体層２の側壁に作る。
そして図（Ｃ）に示すように、レジスト３除去後、半導
体層２表面に厚さ２００人程度の酸化膜４を形成し、さ
らにゲート電極６を形成する。
体層２表面に厚さ２００人程度の酸化膜４を形成し、さ
らにゲート電極６を形成する。
その後は、通常のＭＯＳプロセスフローに従ってＭＯＳ
トランジスタを作製する。
トランジスタを作製する。
このように本実施例では、半導体層２と基板１とのエツ
ジ部の角度を１５０度とするとともに、半導体層２に斜
め４５度にイオン注入ようにしたので、簡単な構造でも
って電界集中が起こるのを避けることができ、また、高
温処理を避けて半導体層の側壁部にＰ１領域を作製した
ので素子特性を損なうことなく寄生トランジスタの発生
を抑制することができる。
ジ部の角度を１５０度とするとともに、半導体層２に斜
め４５度にイオン注入ようにしたので、簡単な構造でも
って電界集中が起こるのを避けることができ、また、高
温処理を避けて半導体層の側壁部にＰ１領域を作製した
ので素子特性を損なうことなく寄生トランジスタの発生
を抑制することができる。
なお、酸化時に９００度程度の温度で、酸化を行なうと
エツジ部の酸化膜厚は極端に薄くなる事が報告されてい
るが、このプロセスフローで作製すると、上記温度にて
ゲート酸化膜４を形成しても酸化膜厚は薄くはならず、
ゲート耐圧の低下を避けることができる。
エツジ部の酸化膜厚は極端に薄くなる事が報告されてい
るが、このプロセスフローで作製すると、上記温度にて
ゲート酸化膜４を形成しても酸化膜厚は薄くはならず、
ゲート耐圧の低下を避けることができる。
なお、上記実施例では、ＮＭＯＳを作製する例を示した
が、ＰＭＯ３でも逆の導電型不純物を斜め連続回転イオ
ン注入すれば同様の方法を用いて製造することができ、
さらにＮＭＯＳ、ＰＭＯＳトランジスタを同一基板上に
作製することもできる。
が、ＰＭＯ３でも逆の導電型不純物を斜め連続回転イオ
ン注入すれば同様の方法を用いて製造することができ、
さらにＮＭＯＳ、ＰＭＯＳトランジスタを同一基板上に
作製することもできる。
また、多数積層化した三次元回路素子にも適用できる。
さらに、上記実施例ではＭＯＳ）ランジスタを例として
示したが、その他の素子の分離に適用しても同様の効果
が得られる。
示したが、その他の素子の分離に適用しても同様の効果
が得られる。
以上のように、この発明に係る半導体装置の製造方法に
よれば、連続回転斜めイオン注入技術を用いたので簡単
なプロセスで寄生トランジスタの発生を抑制することが
できる、また絶縁膜上の半導体層のパターンニングを断
面略台形になるよにテーパをつけて行なうようにしたの
で基板と半導体層とのエツジ部における電界集中がなく
なり、素子特性がよく信頼性の高い半導体装置を得るこ
とができるという効果がある。
よれば、連続回転斜めイオン注入技術を用いたので簡単
なプロセスで寄生トランジスタの発生を抑制することが
できる、また絶縁膜上の半導体層のパターンニングを断
面略台形になるよにテーパをつけて行なうようにしたの
で基板と半導体層とのエツジ部における電界集中がなく
なり、素子特性がよく信頼性の高い半導体装置を得るこ
とができるという効果がある。
第１図はこの発明の一実施例による半導体装置の製造方
法を示す工程別断面図、第２図はこの発明の他の実施例
による半導体装置の製造方法を示す工程別断面図、第３
図は従来の半導体装置の断面図、第４図は従来の半導体
装置のの電気特性（ＩＤ−ＶＧ特性）を説明するための
図、第５図は従来の他の半導体装置の製造方法を示す工
程別断面図である。 １は絶縁基板、２はシリコン半導体膜、３はレジスト、
４は酸化膜、２１はＰ１シリコン領域、６はゲート電極
配線である。 なお図中同一符号は同−又は相当部分を示す。
法を示す工程別断面図、第２図はこの発明の他の実施例
による半導体装置の製造方法を示す工程別断面図、第３
図は従来の半導体装置の断面図、第４図は従来の半導体
装置のの電気特性（ＩＤ−ＶＧ特性）を説明するための
図、第５図は従来の他の半導体装置の製造方法を示す工
程別断面図である。 １は絶縁基板、２はシリコン半導体膜、３はレジスト、
４は酸化膜、２１はＰ１シリコン領域、６はゲート電極
配線である。 なお図中同一符号は同−又は相当部分を示す。
Claims (4)
- （１）絶縁体上の半導体層に回路素子を形成する半導体
装置の製造方法において、 該半導体層を島状にパターンニングする際に半導体層に
その断面が略台形状となるテーパをつけてパターニング
する工程と、 半導体層の側壁に斜めに連続回転イオン注入により電気
的活性不純物を注入する工程とを備えたことを特徴とす
る半導体装置の製造方法。 - （２）絶縁体上の半導体層に回路素子が形成された半導
体装置において、 該半導体層はその両側部にテーパ部を有する断面略台形
状となっていることを特徴とする半導体装置。 - （３）半導体層にその断面が略台形状となるテーパをつ
けてパターニングする工程において、テーパ角度を３０
度としたことを特徴とする特許請求の範囲第１項記載の
半導体装置の製造方法。 - （４）絶縁体上の半導体層に回路素子を形成する半導体
装置の製造方法において、 該半導体層を島状にパターンニングする工程と、半導体
層の側壁に斜めに連続回転イオン注入により電気的活性
不純物を注入する工程とを備えたことを特徴とする半導
体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23780090A JPH04116846A (ja) | 1990-09-06 | 1990-09-06 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23780090A JPH04116846A (ja) | 1990-09-06 | 1990-09-06 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04116846A true JPH04116846A (ja) | 1992-04-17 |
Family
ID=17020605
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23780090A Pending JPH04116846A (ja) | 1990-09-06 | 1990-09-06 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04116846A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US5518949A (en) * | 1995-07-18 | 1996-05-21 | Winbond Electronics Corporation | Electrical isolation method for devices made on SOI wafer |
| US5698885A (en) * | 1994-03-17 | 1997-12-16 | Fujitsu Limited | Semiconductor device and method of manufacturing semiconductor device |
| JP2007103491A (ja) * | 2005-09-30 | 2007-04-19 | Seiko Epson Corp | 半導体装置および半導体装置の製造方法 |
| JP2007273968A (ja) * | 2006-03-08 | 2007-10-18 | Semiconductor Energy Lab Co Ltd | 半導体装置及びその作製方法 |
| US7847348B2 (en) | 2008-03-14 | 2010-12-07 | Samsung Electronics Co., Ltd. | Semiconductor apparatus |
| US8294157B2 (en) | 2006-03-08 | 2012-10-23 | Semiconducter Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
-
1990
- 1990-09-06 JP JP23780090A patent/JPH04116846A/ja active Pending
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