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JP2006190831A - 半導体装置とその製造方法 - Google Patents

半導体装置とその製造方法 Download PDF

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Abstract

【課題】 低電圧トランジスタと高電圧トランジスタとを混載しても、高電圧トランジスタの駆動能力が低下するのを防ぐことができる半導体装置とその製造方法を提供すること。
【解決手段】 第１、第２ゲート電極３９ａ、３９ｂの側面から第１の間隔W4をおいてシリコン基板２０に形成された第１n型ソース／ドレイン領域４８ａ、第２p型ソース／ドレイン領域４８ｂと、第３、第４ゲート電極３９ｃ、３９ｄのそれぞれの側面から第１の間隔W4よりも広い第２の間隔W3をおいてシリコン基板２０にそれぞれ形成された第２n型ソース／ドレイン領域４８ｃ、第１p型ソース／ドレイン領域４８ｄと、第３、第４ゲート電極３９ｃ、３９ｄの上面の縁からそれらの側方のソース／ドレインエクステンション４２ｃ、４２ｄの上に延在する第３、第４絶縁性サイドウォール４３ｃ、４３ｄとを有することを特徴とする半導体装置による。
【選択図】 図２７

Description

本発明は、半導体装置とその製造方法に関する。
近年、モバイル機器等の消費電力が低減されるにつれ、機器に実装されるLSI等の半導体装置に対する低消費電力化の要求が増大している。その要求を叶える半導体装置として、デュアルゲート構造のMOSトランジスタがある。デュアルゲート構造とは、n型MOSトランジスタのゲート電極にはn型の不純物を、そしてp型MOSトランジスタのゲート電極にはp型の不純物を導入した構造のMOSトランジスタを言う。このように、チャンネルの導電型と同じ不純物をゲート電極に導入すると、トランジスタの閾値電圧を下げることができ、トランジスタの消費電力を抑えることが可能となる。
但し、実際の半導体装置では、駆動電圧が同じ一種類のデュアルゲート構造のトランジスタだけを集積形成するのは稀である。通常は、駆動電圧の低い論理回路用のノーマルトランジスタとしてデュアルゲート構造のトランジスタを使用すると共に、そのノーマルトランジスタを高電圧トランジスタと混載する。例えば、液晶パネルのドライバICでは、論理回路用のノーマルトランジスタの他に、液晶パネルの配向電極に電圧を印加するための高電圧駆動トランジスタが形成される。
このようなデュアルゲート構造のノーマルトランジスタと高電圧トランジスタとを混載してなる半導体装置については、特許文献１の図３２に開示されている。
図１〜図４は、特許文献１に開示される半導体装置の製造方法の要点を示す工程断面図である。
まず、図１（ａ）に示すように、シリコン基板１の素子分離溝１ａに素子分離絶縁膜２を埋め込んだ後、シリコン基板１の上に熱酸化膜３とノンドープのポリシリコン膜４とを順に形成する。
シリコン基板１には、ノーマルトランジスタ形成領域Iと高電圧トランジスタ形成領域IIとが画定されており、高電圧トランジスタ形成領域IIの熱酸化膜３は、ノーマルトランジスタ形成領域Iのそれよりも厚く形成される。
次に、図１（ｂ）に示すように、ポリシリコン膜４をパターニングして第１〜第４ゲート電極４ａ〜４ｄとする。
次いで、図２（ａ）に示すように、第１〜第４ゲート電極４ａ〜４ｄをマスクにするイオン注入により、第１〜第４n型ソース／ドレインエクステンション５ａ〜５ｄと第１〜第４p型ソース／ドレインエクステンション５ｅ〜５ｈとを形成する。なお、このイオン注入におけるp型不純物とn型不純物の打ち分けは不図示のレジストパターンを用いて行われ、イオン注入が終了後にそのレジストパターンは除去される。
その後、図２（ｂ）に示すように、全面に絶縁膜６を形成した後、高電圧トランジスタ形成領域IIにおける絶縁膜６上にレジストパターン７を形成する。そのレジストパターン７は、各ゲート４ｃ、４ｄの上に第１、第２窓７ｃ、７ｄを有する。一方、ノーマルトランジスタ形成領域Iはそのレジストパターン７で覆われずに露出する。
続いて、図３（ａ）に示すように、レジストパターン７をマスクにして絶縁膜６をエッチバックすることにより、第１〜第４ゲート４ａ〜４dの横で絶縁膜６を絶縁性サイドウォール６ａとすると共に、各ゲート４ａ〜４dの下の熱酸化膜３を第１〜第４ゲート絶縁膜３ａ〜３ｄとする。また、そのエッチバックでは、第１、第２窓７ｃ、７ｄの下の絶縁膜６がエッチングされて絶縁性サイドウォール６ａに第１、第２開口６ｃ、６ｄが形成され、これらの開口６ｃ、６ｄに第３、第４ゲート電極４ｃ、４ｄの上面が露出する。
また、各ゲート電極４ａ〜４ｄのうち、高電圧トランジスタ形成領域IIの第３、第４ゲート電極４ｃ、４ｄの横の絶縁性サイドウォール６ａには、レジストパターン７に対応した延長部６ｂが形成される。
ところで、この工程の前では、高電圧トランジスタ形成領域IIにおける熱酸化膜３の厚さをノーマルトランジスタ形成領域Iにおけるそれよりも厚く形成した。そのため、上記のエッチバック工程において、ノーマルトランジスタ形成領域Iでの熱酸化膜３と絶縁膜６とを除去し切るようにエッチング時間を設定しても、高電圧トランジスタ形成領域IIでは、厚い熱酸化膜３によってエッチングが未完了となり、シリコン基板１の上に熱酸化膜３が残る恐れがある。
従って、高電圧トランジスタ形成領域IIで熱酸化膜３を残さないために、上記のエッチバック工程では、高電圧トランジスタ形成領域IIでの熱酸化膜３と絶縁膜６とを除去し切るようにエッチング時間が設定される。
ところが、このようなエッチング時間では、熱酸化膜３の厚さが薄いノーマルトランジスタ形成領域Iでのエッチングがオーバーエッチングとなり、図示のように、素子分離絶縁膜２の上面がエッチングされてその高さがシリコン基板１のそれよりも下がることになる。
続いて、図３（ｂ）に示すように、n型MOSトランジスタ形成領域が露出する窓を備えたレジストパターン（不図示）を形成し、その窓を通じてシリコン基板１と第１、第３ゲート電極４ａ、４ｃとに同時にn型不純物をイオン注入する。これにより、各ゲート電極４ａ、４ｃの側方のシリコン基板１に第１〜第４n型ソース／ドレイン領域８ａ〜８ｄが形成されると共に、各ゲート電極４ａ、４ｃの導電型がn型となる。そして、これと同様の方法を採用して、第１〜第４p型ソース／ドレイン領域８ｅ〜８ｈを形成するのと同時に第２、第４ゲート電極４ｂ、４ｄの導電型をp型にする。
また、このイオン注入では、絶縁性サイドウォール６ａによって不純物がブロックされるので、絶縁性サイドウォール６ａの下のシリコン基板１にはソース／ドレイン領域８ａ〜８ｈは形成されずにソース／ドレインエクステンション５ａ〜５ｈが延在したままとなる。ソース／ドレイン領域８ａ〜８ｈが形成されない部分のソース／ドレインエクステンション５ａ〜５ｈはオフセットと呼ばれる。
そして、上記のように、高電圧トランジスタ形成領域IIの絶縁性サイドウォール６ａに延長部６ｂを設けたことにより、高電圧トランジスタ形成領域IIにおけるオフセットW2はノーマルトランジスタ形成領域IのオフセットW1よりも長くなる。
ここまでの工程により、ノーマルトランジスタ形成領域Iには、デュアルゲート構造のn型MOSトランジスタTRnとp型MOSトランジスタTRpの基本構造が完成する。一方、高電圧トランジスタ形成領域IIには、n型高電圧MOSトランジスタTR(high)nとp型高電圧MOSトランジスタTR(high)pの基本構造が完成する。その高電圧トランジスタTR(high)n、TR(high)pは、ノーマルトランジスタのオフセットW1よりも長いオフセットW2によってソース−ドレイン間の間隔が長くなり、ソース−ドレイン間の耐圧が高められる。また、ゲート絶縁膜３ｃ、３ｄがノーマルトランジスタIのゲート絶縁膜３ａ、３ｂのそれよりも厚いので、ゲート−ソース間の耐圧が高められる。
続いて、図４（ａ）に示すように、全面に高融点金属層を形成し、熱処理により高融点金属層をシリコンと反応させることにより、各ソース／ドレイン領域８ａ〜８ｈ上とゲート電極４ａ〜４ｄ上とにシリサイド層９を形成する。その後に、未反応の高融点金属層をエッチングして除去する。
次に、図４（ｂ）に示すように、全面に層間絶縁膜１０を形成した後、それをパターニングして、各ソース／ドレイン領域８ａ〜８ｈ上に第１〜第８ホール１０ａ〜１０ｈを形成し、その中に第１〜第９導電性プラグ１１ａ〜１１ｈを埋め込む。
以上により、従来例に係る半導体装置の基本構造が完成したことになる。
上記の従来例によれば、図３（ａ）を参照して説明したように、各領域I、IIの熱酸化膜３の厚さが違うことに起因して、サイドウォール絶縁膜６ａの形成時にノーマルトランジスタ形成領域Iにおける素子分離絶縁膜２がエッチングされ、その高さがシリコン基板１よりも低くなる。
しかしながら、このように素子分離絶縁膜２がエッチングされると、図５に示すように、シリサイド層９が素子分離溝１ａの側面に露出するシリコン基板１にも形成され、そのシリサイド層によって第１n型ソース／ドレイン領域８ａとシリコン基板１とがショートしてしまい、第１導電性プラグ１１ａによってその第１n型ソース／ドレイン領域８ａの電位をコントロールすることができなくなる。
また、図３（ｂ）で示したイオン注入工程では、図６の拡大断面図に示すように、絶縁性サイドウォール６ａの第１開口６ｃを通じて第３ゲート電極４ｃにもn型不純物が注入され、第３ゲート電極４ｃも低抵抗化される。
ところが、第３ゲート電極４ｃにおいてn型不純物が注入されるのは、第１開口７ｃの下のハッチングで示すドープ部４ｅのみであり、絶縁性サイドウォール６ａで覆われた部分にはn型不純物が注入されずノンドープ部４ｆとなる。
しかしながら、チャネル１３を流れるキャリアから見ると、ドープ部４ｅの下では第３ゲート電極４ｃの電圧の影響を受けるのに対し、ノンドープ部４ｆの下ではゲート電圧の影響が小さくなるので、ノンドープ部４ｆ下のゲート絶縁膜３ｃのみが局所的に厚くなったのと同じ作用が現れる。こうなると、ノンドープ部４ｆの下での閾値電圧がドープ部４ｅにおけるそれよりも高くなるので、チャネル抵抗が高くなり、トランジスタTR(high)pの駆動能力が低下してしまう。
しかも、上記のチャネル抵抗は、ノンドープ部４ｆの形状や大きさに依存するので、第１開口７ｃと第３ゲート電極４ｃとの位置ずれによりチャネル抵抗が変化し、複数のトランジスタの間で駆動能力がばらつく恐れもある。
更に、図４（ａ）で示したシリサイド化工程では、図７の拡大断面図に示すように、第３ゲート電極４ｃの上面においてシリサイド層９が形成されるのは絶縁性サイドウォール６ａの第１開口７ｃ下の部分のみであり、絶縁性サイドウォール６ａで覆われている部分にはシリサイド層９が形成されず、第３ゲート電極４ｃを十分に低抵抗化することができない。
高電圧トランジスタについては、特許文献２、３にも開示される。
特許文献２では、サイドウォールを二つ重ねた二重サイドウォールを採用してソース／ドレインエクステンションのオフセットを広める構造が提案されている。しかし、二重サイドウォールを構成する内側のサイドウォールの幅は概ね１００nm程度であり、二重にしてもせいぜい２μmの幅にしかならない。そのため、特許文献２の構造では、ソース／ドレインエクステンションの幅をかせぐことができず、高電圧トランジスタのソース−ドレイン間の耐圧を十分に高めることが困難となる。
また、特許文献３では、ゲート電極の側壁と上面に熱酸化膜を形成し、上面の熱酸化膜のみを除去してそこにシリサイド層を形成するプロセスが提案されている。しかし、ゲート電極の側面に厚い熱酸化膜を形成することはできないので、特許文献２と同様にソース／ドレインエクステンションの幅を広めることができず、ソース−ドレイン間の耐圧が高められない。
その他に、ノーマルトランジスタと高電圧トランジスタを混載させる技術が特許文献４〜１０にも開示されている。
特開２０００−１９６０３７号公報 特開２００１−９３９８４号公報 特開２００２−２６１３９号公報 特開平１０−２４２４１４号公報 特開２０００−２９９３９０号公報 特開昭５５−６３８７３号公報 特開平３−２４２９７７号公報 特開平７−２６３７０５号公報 特開平５−１７５２２８号公報 特開平４−２７９０３３号公報
本発明の目的は、低電圧トランジスタと高電圧トランジスタとを混載しても、高電圧トランジスタの駆動能力が低下するのを防ぐことができる半導体装置とその製造方法を提供することにある。
本発明の一観点によれば、半導体基板の高電圧トランジスタ形成領域に形成された第１ゲート絶縁膜と、前記半導体基板の低電圧トランジスタ形成領域に形成された第２ゲート絶縁膜と、前記第２ゲート絶縁膜の上に互いに間隔をおいて形成され、異なる導電型の不純物が導入された第１、第２ゲート電極と、前記第１ゲート絶縁膜の上に互いに間隔をおいて形成され、全ての部分に不純物が導入された第３、第４ゲート電極と、前記第１、第３ゲート電極のそれぞれの側方の前記半導体基板に形成された第１導電型の第１、第２ソース／ドレインエクステンションと、前記第２、第４ゲート電極のそれぞれの側方の前記半導体基板に形成された第２導電型の第３、第４ソース／ドレインエクステンションと、前記第１、第２ゲート電極のそれぞれの側面から第１の間隔をおいて前記半導体基板にそれぞれ形成された低電圧用第１、第２導電型ソース／ドレイン領域と、前記第３、第４ゲート電極のそれぞれの側面から第１の間隔よりも広い第２の間隔をおいて前記半導体基板にそれぞれ形成された高電圧用第１、第２導電型ソース／ドレイン領域と、前記第１、第２ゲート電極のそれぞれの側面に形成された第１、第２絶縁性サイドウォールと、前記第３ゲート電極の上面の縁から該第３ゲート電極の側方の前記第１導電型ソース／ドレインエクステンションの上に延在する第３絶縁性サイドウォールと、前記第４ゲート電極の上面の縁から該第４ゲート電極の側方の前記第２導電型ソース／ドレインエクステンションの上に延在する第４絶縁性サイドウォールと、を有する半導体装置が提供される。
本発明によれば、高電圧トランジスタ形成領域の第３、第４ゲート電極は、それらの全ての部分に不純物が導入されており、従来例のようなノンドープ部を有しない。従って、ノンドープ部が存在することに起因するトランジスタの駆動能力の低下やばらつきを防ぐことが可能となる。
また、本発明の別の観点によれば、半導体基板の高電圧トランジスタ形成領域に形成され、第１開口と第２開口とをそれぞれ二つずつ備えた第１ゲート絶縁膜と、前記半導体基板の低電圧トランジスタ形成領域に形成され、前記第１ゲート絶縁膜よりも薄い第２ゲート絶縁膜と、前記第２ゲート絶縁膜の上に互いに間隔をおいて形成され、異なる導電型の不純物が導入された第１、第２ゲート電極と、前記二つの第１開口の間の前記第１ゲート絶縁膜の上に形成され、全ての部分に不純物が導入された第３ゲート電極と、前記二つの第２開口の間の前記第１ゲート絶縁膜の上に形成され、前記第３ゲート電極の前記不純物と同じか或いは反対の導電型の不純物が全ての部分に導入された第４ゲート電極と、前記第１、第３ゲート電極のそれぞれの側方の前記半導体基板に形成された第１導電型の第１、第２ソース／ドレインエクステンションと、前記第２、第４ゲート電極のそれぞれの側方の前記半導体基板に形成された第２導電型の第３、第４ソース／ドレインエクステンションと、前記第１、第２ゲート電極の横に形成された第１、第２絶縁性サイドウォールと、前記第３、第４ゲート電極の横に前記第１、第２開口から離れて形成された第３、第４絶縁性サイドウォールと、前記第１、第２絶縁性サイドウォールの側方の前記半導体基板にそれぞれ形成された低電圧用第１、第２導電型ソース／ドレイン領域と、前記第３、第４ゲート電極の横の前記第１、第２開口の下の前記半導体基板にそれぞれ形成された高電圧用第１、第２導電型ソース／ドレイン領域と、を有する半導体装置が提供される。
本発明でも、上記と同様に、高電圧トランジスタ形成領域の第３、第４ゲート電極の全ての部分に不純物がドープされているので、高電圧トランジスタの駆動能力が低下するのが防がれると共に、駆動能力がトランジスタ毎にばらつくのを防止することができる。
そして、本発明の更に別の観点によれば、第１、第２低電圧トランジスタ形成領域と第１、第２高電圧トランジスタ形成領域とを画定する素子分離絶縁膜を半導体基板に形成する工程と、前記第１、第２高電圧トランジスタ形成領域の前記半導体基板上に第１ゲート絶縁膜を形成する工程と、前記第１、第２低電圧トランジスタ形成領域の前記半導体基板上に第２ゲート絶縁膜を形成する工程と、前記第１、第２ゲート絶縁膜の上にノンドープの導電膜を形成する工程と、前記第１低電圧トランジスタ領域と前記第１、第２高電圧トランジスタ形成領域における前記導電膜に第１導電型不純物を選択的に注入する工程と、前記第１導電型不純物を注入後、前記導電膜をパターニングすることにより、前記第１、第２低電圧トランジスタ形成領域のそれぞれに第１、第２ゲート電極を形成すると共に、前記第１、第２高電圧トランジスタ形成領域のそれぞれに第３、第４ゲート電極を形成する工程と、前記第１、第３ゲート電極のそれぞれの側方の前記半導体基板に第１導電型の第１、第２ソース／ドレインエクステンションを選択的に形成する工程と、前記第２、第４ゲート電極のそれぞれの側方のシリコン基板に、前記第１導電型と反対導電型である第２導電型の第３、第４ソース／ドレインエクステンションを選択的に形成する工程と、前記第１〜第４ゲート電極のそれぞれの横に第１〜第４絶縁性サイドウォールを形成する工程と、前記第１〜第４絶縁性サイドウォールを形成した後、前記第１ゲート電極の側面から第１の間隔をおいて低電圧用第１導電型ソース／ドレイン領域を形成すると共に、前記第３ゲート電極の側面から前記第１の間隔よりも広い第２の間隔を隔てて高電圧用第１導電型ソース／ドレイン領域を形成する工程と、前記第１〜第４絶縁性サイドウォールを形成した後、前記第２ゲート電極の側面から前記第１の間隔を隔てて低電圧用第２導電型ソース／ドレイン領域を形成すると共に、前記第４ゲート電極の側面から前記第２の間隔を隔てて高電圧用第２導電型ソース／ドレイン領域を形成する工程と、前記第２ゲート電極に第２導電型不純物を導入する工程と、を有する半導体装置の製造方法が提供される。
本発明によれば、導電膜に第１導電型不純物を導入する工程において、第１、第２高電圧トランジスタ形成領域における導電膜に第１導電型不純物が予め導入されるので、第１、第２高電圧トランジスタ形成領域に第３、第４ゲート電極を形成する工程を終了した時点では、これら第３、第４ゲート電極の全ての部分に第１導電型不純物が導入されている。そのため、従来例のように不純物が導入されないノンドープ部が第３、第４ゲート電極に形成されず、ノンドープ部に起因する高電圧トランジスタの駆動能力の低下が防止されると共に、その駆動能力がトランジスタ毎にばらつくのを防ぐことができる。
更に、本発明の他の観点によれば、第１、第２低電圧トランジスタ形成領域と第１、第２高電圧トランジスタ形成領域とを画定する素子分離絶縁膜を半導体基板に形成する工程と、前記第１、第２高電圧トランジスタ形成領域の前記半導体基板上に第１ゲート絶縁膜を形成する工程と、前記第１、第２低電圧トランジスタ形成領域の前記半導体基板上に、前記第１ゲート絶縁膜よりも薄い第２ゲート絶縁膜を形成する工程と、前記第１、第２ゲート絶縁膜の上にノンドープの導電膜を形成する工程と、前記導電膜をパターニングすることにより、前記第１、第２低電圧トランジスタ形成領域のそれぞれに第１、第２ゲート電極を形成すると共に、前記第１、第２高電圧トランジスタ形成領域のそれぞれに第３、第４ゲート電極を形成する工程と、前記第１、第２低電圧トランジスタ形成領域及び前記第１、第２高電圧トランジスタ形成領域に前記第１〜第４ゲート電極を覆うサイドウォール用絶縁膜を形成する工程と、前記第１ゲート絶縁膜の残膜が残るエッチング量だけ前記サイドウォール用絶縁膜をエッチバックすることにより、前記第１〜第４ゲート電極の上面から前記サイドウォール用絶縁膜を除去し、且つ前記第１〜第４ゲート電極の横に残るサイドウォール用絶縁膜を第１〜第４絶縁性サイドウォールとする工程と、前記第１ゲート絶縁膜に、前記第３絶縁性サイドウォールの側面から間隔をおいて第１開口を形成すると共に、前記第４絶縁性サイドウォールの側面から間隔をおいて第２開口を形成する工程と、前記第１ゲート電極に第１導電型不純物を導入すると共に、該第１ゲート電極の側方の前記シリコン基板に低電圧用第１導電型ソース／ドレイン領域を形成し、前記第１開口の下の前記シリコン基板に高電圧用第１導電型ソース／ドレイン領域を形成する工程と、前記第２ゲート電極に第２導電型不純物を導入すると共に、該第２ゲート電極の側方の前記シリコン基板に低電圧用第２導電型ソース／ドレイン領域を形成し、前記第２開口の下の前記シリコン基板に高電圧用第２導電型ソース／ドレイン領域を形成する工程と、前記第３ゲート電極の全ての部分に不純物を導入する工程と、前記第４ゲート電極の全ての部分に不純物を導入する工程と、を有する半導体装置の製造方法が提供される。
本発明によれば、第１ゲート絶縁膜に第３、第４ゲート電極から間隔をおいて第１、第２開口を形成し、これらの開口の下の半導体基板に高電圧用第１、第２導電型ソース／ドレイン領域を形成する。そのため、高電圧用第１、第２導電型ソース／ドレイン領域がそれぞれ第３、第４ゲート電極から所定の間隔だけ離されるので、これらのゲート電極とソース／ドレイン領域との間の耐圧が高められる。
更に、本発明では、第３、第４ゲート電極の全ての部分に不純物をドープするので、既述した理由によりトランジスタの駆動能力の低下やばらつきを防止することができる。
しかも、本発明では、第３、第４ゲート電極の上面からサイドウォール用絶縁膜が除去されるので、これらのゲート電極の上面の全面にシリサイド層を形成することが可能になり、高電圧トランジスタのゲート電極の上面の一部にしかシリサイド層が形成されない従来例と比較してゲート電極を十分に低抵抗化することが可能となる。
本発明によれば、高電圧トランジスタ形成領域に形成される第３、第４ゲート電極の全ての部分に不純物が導入されるので、不純物が導入されないノンドープがこれらのゲート電極に形成されず、ノンドープ部に起因する高電圧トランジスタの駆動能力の低下やばらつきを防止することができる。
更に、第３、第４ゲート電極の上面の全てにシリサイド層を形成することにより、従来例と比較してこれらのゲート電極の抵抗を十分に低くすることが可能となる。
次に、本発明の実施の形態について、添付図面を参照しながら詳細に説明する。
（１）第１実施形態
図８〜図２６は、本発明の第１実施形態に係る半導体装置の製造途中の断面図である。
最初に、図８に示す断面構造を得るまでの工程について説明する。
まず、ノーマル（低電圧）トランジスタ形成領域I、高電圧トランジスタ形成領域II、及び抵抗領域IIIが後で素子分離絶縁膜によって画定されるp型シリコン（半導体）基板２０の表面を熱酸化して厚さ約１０nmの第１熱酸化膜２１を形成し、更にその上に減圧CVD法により第１窒化シリコン膜２２を厚さ約１５０nmに形成する。
なお、上記した高電圧トランジスタ形成領域IIは、ウエルコンタクト領域IIwellとパッド領域IIPadとに更に細分される。このうち、ウエルコンタクト領域IIwellのシリコン基板２０上には、高電圧トランジスタ形成領域IIのウエルの電位をコントロールするための導電性プラグが後で形成される。また、パッド領域IIPadは、高電圧トランジスタ形成領域IIのゲート電極において、パッド部となる部分が導電性プラグと接続される領域である。
続いて、図９に示すように、フッ素系のガスをエッチングガスとするRIE(Reactive Ion etching)により第１窒化シリコン膜２２をパターニングして第１孔２２ａを形成する。更に、塩素系のガスをエッチングガスとして使用し、第１孔２２ａを通じて第１熱酸化膜２１とシリコン基板２０とをRIEによりエッチングすることにより、深さ約４００nmの素子分離絶縁溝２０ａを形成する。
次に、図１０に示す断面構造を得るまでの工程について説明する。
まず、上記のRIEで素子分離溝２０ａの側壁が受けたダメージを回復するため、素子分離溝２０ａ内に熱酸化膜（不図示）を約１０nm形成する。その後、シランを反応ガスとするHDPCVD(High Density Plasma CVD)により第１窒化シリコン膜２２の上に酸化シリコン膜を形成し、その酸化シリコン膜により素子分離溝２０ａを完全に埋め込む。次に、CMP(Chemical Mechanical Polishing)法により第１窒化シリコン膜２２上の余分な酸化シリコン膜を研磨して除去し、酸化シリコン膜を素子分離絶縁溝２０ａ内に素子分離絶縁膜２３として残す。そのような素子分離構造はSTI(Shallow Trench Isolation)とも呼ばれる。
次いで、図１１に示すように、第１窒化シリコン膜２２の上に減圧CVD法により第２窒化シリコン膜２４を厚さ約１０nmに形成する。そして、この第２窒化シリコン膜２４の上に、基板温度を約７５０℃〜８００℃とするプラズマCVD法により厚さ約１０nm程度の酸化シリコン膜２５を形成する。
その後、高電圧トランジスタ形成領域IIと抵抗形成領域IIIとが露出する第１レジストパターン２６を酸化シリコン膜２５上に形成し、この第１レジストパターン２６をマスクにしながら、上記の領域II、IIIの第２窒化シリコン膜２４と酸化シリコン膜２５とをエッチングして除去する。このエッチングを終了後、第１レジストパターン２６は除去される。
次に、図１２に示す断面構造を得るまでの工程について説明する。
まず、燐酸をエッチング液とするウエットエッチングにより、高電圧トランジスタ形成領域IIの第１窒化シリコン膜２２を選択的に除去する。なお、ノーマルトランジスタ形成領域Iでは、酸化シリコン膜２５によりその下の第１、第２窒化シリコン膜２２、２４のエッチングが防止される。
続いて、高電圧トランジスタ形成領域IIにおけるシリコン基板２０の表面を再度熱酸化することにより厚さ約３０〜１００nm程度の熱酸化膜を形成し、それを第１ゲート絶縁膜２７とする。なお、この熱酸化の際、ノーマルトランジスタ形成領域Iのシリコン基板２０は、第２窒化シリコン膜２４により酸化されるのが防止される。
その後に、上記の第１ゲート絶縁膜２７をスルー膜として使用しながら、高電圧トランジスタ形成領域IIのシリコン基板２０にp型不純物とn型不純物とをイオン注入することにより第１pウエル３３と第１nウエル３４とを形成する。その第１nウエル３４は、ウエルコンタクト領域IIwellにも形成される。なお、この工程におけるp型不純物とn型不純物との打ち分けは不図示のレジストパターンを用いて行われ、イオン注入を終了した後にそのレジストパターンは除去される。
次に、図１３に示すように、ノーマルトランジスタ形成領域Iが露出する第２レジストパターン２８を高電圧トランジスタ形成領域IIと抵抗形成領域IIIに形成する。そして、この第２レジストパターン２８をマスクにし、フッ素系ガスをエッチングガスとするRIEによりノーマルトランジスタ形成領域Iの酸化シリコン膜２５を選択的にエッチングして除去する。なお、このエッチングでは、酸化シリコン膜２５の下の第２窒化シリコン膜２４がエッチングストッパとして機能する。
その後に、第２レジストパターン２８を除去する。
次に、図１４に示す断面構造を得るまでの工程について説明する。
まず、燐酸をエッチング液とするウエットエッチングにより、ノーマルトランジスタ形成領域Iの第１、第２窒化シリコン膜２２、２４を除去した後、ノーマルトランジスタ形成領域Iのシリコン基板２０の表面を熱酸化して厚さが約10nmの第２熱酸化膜３０を形成する。
そして、その第２熱酸化膜３０をスルー膜として使用しながら、ノーマルトランジスタ形成領域Iのシリコン基板２０にp型不純物とn型不純物とをイオン注入することにより第２pウエル３１と第２nウエル３２とを形成する。なお、この工程におけるp型不純物とn型不純物との打ち分けは不図示のレジストパターンを用いて行われ、イオン注入を終了した後にそのレジストパターンは除去される。
続いて、図１５に示すように、ノーマルトランジスタ形成領域Iが露出する第３レジストパターン３７を高電圧トランジスタ形成領域IIと抵抗形成領域IIIの上に形成し、この第３レジストパターン３７をマスクにしながら、HF溶液によりノーマルトランジスタ形成領域Iの第２熱酸化膜３０をウエットエッチングして除去する。
その後に、第３レジストパターン３７は除去される。
次に、図１６に示す断面構造を得るまでの工程について説明する。
まず、ノーマルトランジスタ形成領域Iにおけるシリコン２０の表面を熱酸化することにより厚さ約３〜８nmの熱酸化膜を形成し、それを第２ゲート絶縁膜３６とする。
次いで、シランを反応ガスとする減圧CVD法を用いて、各領域I〜IIIにおける第１、第２ゲート絶縁膜２１、３６と素子分離絶縁膜２３のそれぞれの上にノンドープのポリシリコン膜を厚さ約１８０nmに形成し、それを導電膜３９とする。
続いて、図１７に示すように、ノーマルn型MOSトランジスタ形成領域（第１低電圧トランジスタ形成領域）Inと高電圧トランジスタ形成領域IIにおける導電膜３９が露出する第４レジストパターン４０をノーマルp型MOSトランジスタ形成領域（第２低電圧トランジスタ形成領域）Ipの上に形成する。そして、その第４レジストパターン４０をマスクにしながら、加速エネルギ２０KeV、ドーズ量４×１０15cm-3の条件でn型不純物のP+イオンを導電膜３９に選択的にイオン注入する。その結果、導電膜３９は、ノーマルp型MOSトランジスタ形成領域Ipでノンドープのままとなるが、ノーマルn型MOSトランジスタ形成領域In、高電圧トランジスタ形成領域II、及び抵抗形成領域IIIにおいてその導電型がn型になる。
その後に、第４レジストパターン４０を除去する。
次に、図１８に示す断面構造を得るまでの工程について説明する。
まず、フォトリソグラフィにより導電膜３９をパターニングすることにより、各ノーマル領域In、Ipのそれぞれに第１、第２ゲート電極３９ａ、３９ｂを形成する。また、そのフォトリソグラフィでは、高電圧n型MOSトランジスタ形成領域（第１高電圧トランジスタ形成領域）IInと高電圧ｐ型MOSトランジスタ形成領域（第２高電圧トランジスタ形成領域）IIpにける導電膜３９がパターニングされ、これらの領域IIn、IInのそれぞれに第３、第４ゲート電極３９ｃ、３９ｄが形成される。
これら第３、第４ゲート電極３９ｃ、３９ｄは、図１７に示したように、P+イオンが注入された部分の導電膜３９をパターニングしてなるので、その全ての部分にP+イオンが注入された構造となる。
なお、第３、第４ゲート電極３９ｃ、３９ｄは、パッドとなる部分が素子分離絶縁膜２３上に延在するように形成されるが、図１８と以降の図では、このうちの第４ゲート電極３９ｄのパッドとなる部分のみがパッド領域IIpadに示されている。
更に、上記のパターニングの結果、抵抗形成領域IIIの素子分離絶縁膜２３上には、後で抵抗素子となる抵抗パターン３９ｅが形成されるが、この抵抗パターン３９ｅの導電型は、図１８のイオン注入の結果、第３、第４ゲート電極３９ｃ、３９ｄと同じn型になる。
続いて、ノーマルn型MOSトランジスタ形成領域Inのシリコン基板２０に、加速エネルギ１０KeV、ドーズ量３×１０14cm-3の条件でn型不純物のAs+イオンをイオン注入することにより、第１ゲート電極３９ａの側方のシリコン基板２０に第１n型ソース／ドレインエクステンション４２ａを形成する。
更に、ノーマルp型MOSトランジスタ形成領域Ipのシリコン基板２０に、加速エネルギ１０KeV、ドーズ量３×１０14cm-3の条件でp型不純物のBF2 +イオンをイオン注入することにより、第２ゲート電極３９ｂの側方のシリコン基板２０に第１p型ソース／ドレインエクステンション４２ｂを形成する。
そして、これらのエクステンション４２ａ、４２ｂが後の熱工程で拡散し難くするために、この時点でRTA(Rapid Thermal Anneal)をシリコン基板２０に施す。そのRTAの条件は特に限定されないが、本実施形態では基板温度１０００℃、処理時間１０秒とする。
次いで、高電圧領域IIn、IIpのそれぞれのシリコン基板にn型不純物のP+イオンとp型不純物のB+イオンとをイオン注入することにより、第３、第４ゲート電極３９ｃ、３９ｄのそれぞれの側方のシリコン基板２０に第２n型ソース／ドレインエクステンション４２ｃと第２p型ソース／ドレインエクステンション４２ｄとを形成する。各エクステンション４２ｃ、４２ｄのイオン注入条件は特に限定されない。本実実施形態では、第２n型ソース／ドレインエクステンション４２ｃのイオン注入条件として、加速エネルギ８０KeV、ドーズ量２×１０12cm-3を採用する。そして、第２p型ソース／ドレインエクステンション４２ｄのイオン注入条件として、加速エネルギ３０KeV、ドーズ量０．２〜１×１０13cm-3を採用する。
なお、高電圧トランジスタ形成領域IIに上記の各エクステンション４２ｃ、４２ｄを形成する前に、ノーマルトランジスタ形成領域Iのエクステンション４２ａ、４２ｂは既述のRTAにより不純物がある程度拡散している。そのため、これ以降の熱工程では、ノーマルトランジスタ形成領域Iと比較して、高電圧トランジスタ形成領域IIのエクステンション４２ｃ、４２ｄの不純物分布が拡がり易くなる。
また、上記した高電圧トランジスタ形成領域IIにおけるエクステンション４２ｃ、４２ｄの加速エネルギは、第１ゲート絶縁膜２７の厚さが３０〜４０nmの時の例であり、その厚さが１０nm厚くなるに従ってP+イオンは８KeV程度、そしてB+イオンは３KeV程度加速エネルギを上げればよい。
更に、上記した第２n型ソース／ドレインエクステンション４２ｃのイオン注入では、ウエルコンタクト領域IIwellにもP+イオンが導入され、第１n型不純物拡散領域４２ｅが形成される。
続いて、図１９に示すように、シランを反応ガスとするプラズマCVDにより、第１〜第４ゲート電極３９ａ〜３９ｄを覆う酸化シリコン膜を各領域I〜IIIの上に厚さ約１００nmに形成し、それをサイドウォール用絶縁膜４３とする。
次に、図２０に示す断面構造を得るまでの工程について説明する。
まず、サイドウォール用絶縁膜４３の上にフォトレジストを塗布し、それを露光、現像して第５レジストパターン４４とする。その第５レジストパターン４４は、第３、第４ゲート電極３９ｃ、３９ｄのそれぞれの側面から距離ｄ１だけ離れた部分に第１、第２窓４４ａ、４４ｂを備える。その距離ｄ１は特に限定されないが、本実施形態では約０．３〜１．０μm程度とする。更に、その第１、第２窓４４ａ、４４ｂは、素子分離絶縁膜２３の端部から約０．１μm程度の距離ｄ２を隔てて形成される。
更に、この第５レジストパターン４４は、第１pウエル３４のウエルコンタクト領域IIwellにおいて第３窓４４ｃを有する。
その後に、第１、第２窓４４ａ、４４ｂを通じて第１ゲート絶縁膜２７とサイドウォール用絶縁膜４３とをエッチングすることにより、各窓４４ａ、４４ｂの下に第１、第２開口４３ｇ、４３ｈを形成する。このようなエッチングはRIEにより行われ、そのエッチングガスとしては例えばC4F8+O2+Arが使用される。
そして、このエッチングの結果、第３、第４ゲート電極３９ｃ、３９ｄの横のサイドウォール用絶縁膜４３が、延長部４３ｅ、４３ｆを備えた第３、第４絶縁性サイドウォール４３ｃ、４３ｄになる。
また、第３窓４４ｃの下のサイドウォール用縁膜４３も上記のエッチングによって除去され、ウエルコンタクト領域IIwellの第１p型不純物拡散領域４２ｅが露出する第２孔４３ｒがサイドウォール用絶縁膜４３に形成される。
この後に、第５レジストパターン４４は除去される。
次に、図２１に示す断面構造を得るまでの工程について説明する。
まず、高電圧トランジスタ形成領域IIと抵抗形成領域IIIの上に、ノーマルトランジスタ形成領域Iが露出する第６レジストパターン４６を形成する。その第６レジストパターン４６は、第３、第４ゲート電極３９ｃ、３９ｄのそれぞれの上に第４、第５窓４６ａ、４６ｂを有すると共に、抵抗パターン３９ｅの上で島状のパターンを有する。
なお、第４、第５窓４６ａ、４６ｂと第３、第４ゲート電極３９ｃ、３９ｄとのオーバーラップ量ｄ３は特に限定されないが、本実施形態ではそのｄ３の値を約０．１μmとする。
そして、この第６レジストパターン４６をマスクにして、例えばC4F8+O2+ArをエッチングガスとするRIEによりノーマルトランジスタ形成領域Iにおけるサイドウォール用絶縁膜４３を約１００nmだけエッチバックして、そのサイドウォール用絶縁膜４３を第１、第２ゲート電極３９ａ、３９ｂの横に第１、第２絶縁性サイドウォール４３ａ、４３ｂとして残す。
更に、このエッチングでは、第４、第５窓４６ａ、４６ｂの下における第３、第４絶縁性サイドウォール４３ｃ、４３ｄがエッチングされて第３、第４開口４３ｊ、４３ｋが形成される。これにより、第３、第４ゲート電極３９ｃ、３９ｄの上面のうち、幅がd3の縁を除いた部分が露出し、第３、第４絶縁性サイドウォール４３ｃ、４３ｄがその縁からソース／ドレインエクステンション４２ｃ、４２ｄの上に延在することになる。
また、抵抗形成領域IIIでは、第６レジストパターン４６がマスクとなってその下のサイドウォール用絶縁膜４３が島状にパターニングされ、抵抗パターン３９ｅのコンタクト領域CRが露出する。
この後に、第６レジストパターン４６は除去される。
ところで、上記のように第３、第４絶縁性サイドウォール４３ｃ、４３ｄに第３、第４開口４３ｊ、４３ｋを形成する工程を、図２０で示したエッチング工程で行うことも考えられる。
しかし、図２０のエッチング工程は第１、第２開口４３ｇ、４３ｈを形成する工程なので、そのエッチング量は、各絶縁膜２７、４３を合わせた厚さとなり、第４、第５開口４３ｊ、４３ｋを形成するためのエッチング量となるサイドウォール用絶縁膜４３の厚さよりも大きい。従って、図２０のエッチング工程と同時に第４、第５開口４３ｊ、４３ｋを形成すると、これらの開口が形成された後でも第１、第２開口４３ｇ、４３ｈが未開口となるので、第１、第２開口４３ｇ、４３ｈが開口するまで第３、第４ゲート電極３９ｃ、３９ｄの上面がエッチング雰囲気に曝されることになる。こうなると、エッチング雰囲気中のプラズマのエネルギが第３、第４ゲート電極３９ｃ、３９ｄ下の第１ゲート絶縁膜２７に伝わり、第１ゲート絶縁膜２７が劣化してしまうので好ましくない。
次に、図２２に示す断面構造を得るまでの工程について説明する。
まず、ノーマルn型MOSトランジスタ形成領域Inと高電圧n型MOSトランジスタ形成領域IInとが露出する第７レジストパターン４７をシリコン基板２０の上に形成する。なお、その第７レジストパターン４７は、第４ゲート電極３９ｄが露出する第６窓４７ａを有すると共に、抵抗形成領域IIIではサイドウォール用絶縁膜４３よりも小さな平面形状を有する。また、ウエルコンタクト領域IIwellは第７レジストパターン４７に覆われず露出する。
そして、この第７レジストパターン４７をマスクに使用し、加速エネルギ１０〜１５KeV、ドーズ量２×１０15cm-3の条件でP+イオンをシリコン基板２０にイオン注入する。これにより、第１ゲート電極３９ａの側方のシリコン基板２０に第１n型ソース／ドレイン領域（低電圧用第１導電型ソース／ドレイン領域）４８ａが形成される。
また、高電圧トランジスタ形成領域IIでは、第１開口４３ｇの下のシリコン基板２０に第２n型ソース／ドレイン領域（高電圧用第１導電型ソース／ドレイン領域）４８ｃが形成されると共に、第３、第４ゲート電極３９ｃ、３９ｄにもP+イオンが注入される。更に、抵抗形成領域IIIでは、サイドウォール用絶縁膜４３が形成されていない部分の抵抗パターン３９ｅにP+イオンがイオン注入されてその部分が低抵抗化される。そして、ウエルコンタクト領域IIwellには、第１ｎ型不純物拡散領域４２ｅよりも高濃度で深い第２ｎ型不純物拡散領域４８ｅが形成される。
ところで、上記のイオン注入では、高電圧トランジスタ形成領域IIにおける第３絶縁性サイドウォール４３ｃの延長部４３ｅがマスクとなり、延長部４３ｅの下のシリコン基板２０にはP+イオンが注入されない。従って、上記で形成される第２n型ソース／ドレイン領域４８ｃのオフセットW3（第２の間隔）は、延長部４３ｅの長さd1と同じで約０．３〜１．０μmとなる。
これに対し、ノーマルトランジスタ形成領域Iでは、第１絶縁性サイドウォール４３ａに延長部が形成されていないので、第１n型ソース／ドレイン領域４８ａのオフセットW4（第１の間隔）は高電圧トランジスタ形成領域におけるオフセットW3と比較して小さくなる。
このイオン注入を終了した後に、第７レジストパターン４７は除去される。
次に、図２３に示す断面構造を得るまでの工程について説明する。
まず、ノーマルp型MOSトランジスタ形成領域Ipと、高電圧p型MOSトランジスタ形成領域IIpにおけるソース／ドレイン形成領域とが露出する第８、第９窓５０ａ、５０ｂを備えた第８レジストパターン５０をシリコン基板２０の上に形成する。なお、ウエルコンタクト領域IIwellもその第８レジストパターン５０によって覆われる。
そして、この第８レジストパターン５０をマスクに使用し、加速エネルギ５KeV、ドーズ量２×１０15cm-3の条件でB+イオンをシリコン基板２０にイオン注入する。これにより、第２開口４３ｈの下のシリコン基板２０に第１p型ソース／ドレイン領域（高電圧用第２導電型ソース／ドレイン領域）４８ｄが形成されると共に、第２ゲート電極３９ｂの側方のシリコン基板２０に第２p型ソース／ドレイン領域（低電圧用第２導電型ソース／ドレイン領域）４８ｂが形成される。
更に、このイオン注入では、ノンドープのままとなっていた第２ゲート電極３９ｂにB+イオンが注入され、第２ゲート電極３９ｂの導電型がp型にされる。
上記のイオン注入では、第４絶縁性サイドウォール４３ｄの延長部４３ｆがマスクとなってその下のシリコン基板２０にはB+イオンが注入されないので、第１p型ソース／ドレイン領域４８ｄのオフセットW3は、延長部４３ｆの長さd1と同じで約０．３〜１．０μmとなる。また、第２p型ソース／ドレイン領域４８ｂは、イオン注入時のマスクとなる第２絶縁性サイドウォール３９ｂに延長部が形成されていないので、そのオフセットW4は上記のオフセットW3よりも短くなる。
続いて、第８レジストパターン５０を除去した後、窒素雰囲気中で基板温度を１０００℃、処理時間を１０秒とするRTAにより各ソース／ドレイン領域４８ａ〜４８ｄ内の不純物を活性化させる。
ここまでの工程により、ノーマルトランジスタ形成領域Iではn型ノーマルMOSトランジスタTR(low)nとp型ノーマルMOSトランジスタTR(low) pとの基本構造が完成し、高電圧トランジスタ形成領域IIではn型高電圧MOSトランジスタTR(high)nとp型高電圧MOSトランジスタTR(high)pとの基本構造が完成したことになる。
これらのトランジスタのうち、ノーマルトランジスタ形成領域IにおけるトランジスタTR(low)n、TR(low)pは、ゲート電極とソース／ドレイン領域の導電型が同じなので、共に表面チャネル型となる。そして、ノーマルトランジスタ形成領域Iでは、このようなp型とn型の二つの表面チャネル型のトランジスタTR(low)n、TR(low)pによりデュアルゲート構造が得られたことになる。
一方、高電圧トランジスタ形成領域IIに形成されたトランジスタTR(high)nは、そのオフセットW3（図２２参照）がノーマルトランジスタ形成領域におけるオフセットW4よりも大きくなる。そのため、このトランジスタTR(high)nでは、ソース−ドレイン間の耐圧が高められ、例えば液晶パネルの配向電極に高電圧を印加するための高電圧トランジスタとしてトランジスタTR(high)nを使用することができる。同じ理由により、トランジスタTR(high)pも高電圧トランジスタとなる。
更に、高電圧トランジスタTR(high)n、TR(high)pを構成する第１ゲート絶縁膜２７は、その厚さが約３０〜１００nmであり、第２ゲート絶縁膜３６の厚さ（３〜８nm）よりも厚い。そのため、高電圧トランジスタTR(high)n、TR(high)pのゲートーソース間耐圧もノーマルトランジスタTR(low)n、TR(low)pよりも高められることになる。
なお、本明細書でいう低電圧（ノーマル）と高電圧とは、一方の駆動電圧が他方の駆動電圧よりも高いことを指すものであり、それらの電圧値は特に限定されない。
次に、図２４に示す断面構造を得るまでの工程について説明する。
まず、各ソース／ドレイン領域４８ａ〜４８ｄの上と第１〜第４ゲート電極３９ａ〜３９ｄの上にスパッタ法により高融点金属層としてコバルト層を厚さ約１０nm程度に形成する。そして、基板温度を約５００℃とする第１のRTAにより、コバルト層をシリコンと反応させてシリサイド層５２とする。そのシリサイド層５２は、ウエルコンタクト領域IIwellのシリコン基板２０上にも形成される。続いて、APM（純水+過酸化水素+NH4OH）とSPM（硫酸+過酸化水素）との混合溶液をエッチング液として使用するウエットエッチングにより、素子分離絶縁膜２３上等で未反応となっているコバルト層をエッチングして除去する。
更に、上記した第１のRTAよりも高い基板温度、例えば約８４０℃の基板温度でシリサイド層５２に対して再度RTAを施す。そのような高温のRTAにより、コバルトシリサイド層５２の結晶が低抵抗の相に変化し、各トランジスタTR(low)n、TR(low) p、TR(high)n、TR(high)pへ電流を供給する際の消費電力を抑えることが可能となる。
そのコバルトシリサイド層５２は、第１、第２ゲート電極３９ａ、３９ｂの上面の全てに形成される一方、第３、第４ゲート電極３９ｃ、３９ｄでは、これらのゲート電極の上面の縁を除いた部分にのみ形成される。
また、抵抗形成領域IIIでは、コバルトシリサイド層５２が抵抗パターン３９ｅのコンタクト領域CR上にも形成され、コンタクト領域CRにおける抵抗パターン３９ｅが低抵抗化されることになる。
次に、図２５に示す断面構造を得るまでの工程について説明する。
まず、厚さ約２０nmの酸化シリコン膜と厚さ約７０nmの窒化シリコン膜とをこの順にプラズマCVD法により全面に形成し、それらをエッチングストッパ膜５５とする。なお、窒化シリコン膜のみでエッチングストッパ膜５５を構成してもよいが、エッチングストッパ膜５５の応力を緩和するには上記のように酸化シリコン膜も形成するのが好ましい。
更に、そのエッチングストッパ膜５５の上にHDPCVD法により絶縁膜５６として酸化シリコン膜を厚さ約１０００nmに形成する。その絶縁膜５６は、エッチングストッパ膜５５と共に第１層間絶縁膜５７を構成する。
次いで、第１層間絶縁膜５７の上面をCMP法により研磨して平坦化し、シリコン基板２０の平坦面上での第１層間絶縁膜５７の厚さを約７００nmとする。
その後、フォトリソグラフィとエッチングにより第１層間絶縁膜５７をパターニングして、各ソース／ドレイン領域４８ａ〜４８ｄ上のシリサイド層５２に至る深さの第１〜第４ホールを形成する。また、そのパターニングでは、高電圧トランジスタ形成領域IIのウエルコンタクト領域IIwellとパッド領域IIpadのそれぞれの上に第５、６ホール５７ｅ、５７ｆが形成される。更に、抵抗形成領域IIIの第１層間絶縁膜５７には、抵抗パターン３９ｅのコンタクト領域CRに至る深さの第７ホール５７ｇが形成される。
上記のホール５７ａ〜５７ｇを形成するためのエッチングは、絶縁膜５６に対するエッチングとエッチングストッパ膜５５に対するエッチングとの２ステップで行われ、最初の絶縁膜５６に対するエッチングではエッチングストッパ膜５５上でエッチングが停止される。そのようにエッチングを停止させるには、絶縁膜５６とエッチングストッパ膜５５とのエッチング選択比が大きくなるようなエッチングガスを使用すればよく、本実施形態ではC4F8+O2+Arをそのエッチングガスとして使用する。これに対し、窒化シリコンを主とするエッチングストッパ膜５５のエッチングでは、C4F8+CF4+O2+Arがエッチングガスとして使用される。
このような２ステップのエッチングとそこで使用されるエッチングガスについては、後述の各実施形態でも同じである。
次いで、第１層間絶縁膜５７の上と第１〜第７ホール５７ａ〜５７ｇの内面とにスパッタ法によりTi（チタン）膜を約２０〜５０nmの厚さに形成する。次に、窒素雰囲気中で基板温度を６５０〜７００℃とするRTAを行い、Ti膜の表層を窒化してTi膜のバリア性を高める。更に、このTi膜の上にスパッタ法によりTiN（窒化チタン）膜を約５０nm程度の厚さ形成した後、六フッ化タングステンを反応ガスとするCVD法によりそのTiN膜の上にW（タングステン）膜を形成して第１〜第７ホール５７ａ〜５７ｇを完全に埋め込む。その後に、第１層間絶縁膜５７の上に形成された余分なTi膜、TiN膜、及びW膜をCMP法により除去し、それらの膜を第１〜第７ホール５７ａ〜５７ｇの中にのみ第１〜第７導電性プラグ５８ａ〜５８ｇとして残す。
これらの導電性プラグのうち、抵抗形成領域に形成された二つの第７導電性プラグ５７ｇは抵抗パターン３９ｅと共に抵抗素子Rを構成し、その導電性プラグ５７ｇがその抵抗素子Rの二つの端子として機能する。
次に、図２６に示す断面構造を得るまでの工程について説明する。
まず、スパッタ法により、第１層間絶縁膜５７の上にTi膜、TiN膜、Cu含有Al膜、Ti膜、TiN膜を厚さがそれぞれ５０nm、１２nm、４００nm、５nm、７０nmとなるようにこの順に形成する。そして、フォトリソグラフィによりこれらの積層膜をパターニングして一層目金属配線５９とする。
次いで、第１層間絶縁膜５７と一層目金属配線５９の上にHDPCVD法により酸化シリコン膜を約７５０nmの厚さに形成し、その酸化シリコン膜により一層目金属配線５９間のスペースを埋め込む。更に、TEOSを反応ガスとするプラズマCVD法により上記の酸化シリコン膜の上に別の酸化シリコン膜を厚さ約１０００nmに形成して、これら二層の酸化シリコン膜を第２層間絶縁膜６０とする。そして、CMPにより第２層間絶縁膜６０を平坦化した後、それパターニングして一層目金属配線５９に至る深さの第８ホール６０ａを形成する。
続いて、第２層間絶縁膜６０上と第８ホール６０ａの内面とにスパッタ法により厚さ約５０nmのTiN膜を形成した後、その上にCVD法によりW膜を厚さ約２００〜３００nmに形成し、そのWにより第８ホール６０ａを完全に埋め込む。その後に、第２層間絶縁膜６０上の余分なTiN膜とW膜とをCMP法による研磨で除去し、これらの膜を第８ホール６０ａ内に第８導電性プラグ６１として残す。
次に、スパッタ法を用いて、第２層間絶縁膜６０と第８導電性プラグ６１のそれぞれの上面に、Ti膜、TiN膜、Cu含有Al膜、Ti膜、TiN膜を厚さがそれぞれ５０nm、１２nm、４００nm、５nm、７０nmとなるようにこの順に形成した後、それらをパターニングして二層目金属配線６３とする。
そして、この二層目金属配線層６３と第２層間絶縁膜６０の上にHDPCVD法により酸化シリコン膜を厚さ約７５０nmに形成し、それを第３層間絶縁膜６２とする。その後に、プラズマCVD法を用いて、この第３層間絶縁膜６２の上にパッシベーション膜６４として窒化シリコン膜を厚さ約５００nmに形成する。
この後は、フォトリソグラフィによりパッシベーション膜６４と第３層間絶縁膜６２にパッド用の開口を形成し、その開口の下に二層目金属配線６３のパッド部を露出させる工程を行うが、その詳細については省略する。
ここまでの工程により、本実施形態に係る半導体装置の基本構造が完成したことになる。
なお、図２７は、この半導体装置の高電圧トランジスタ形成領域IIを拡大した平面図であり、上記で形成した各レジストパターンの平面レイアウトも同図に併記してある。そして、既述の図８〜図２６において、各領域In、Ipの断面図はそれぞれ図２７のＡ１−Ａ１線とＢ１−Ｂ１線に沿う断面に相当する。また、ウエルコンタクト領域IIwellの断面図は図２７のＣ１−Ｃ１線に沿う断面に相当し、パッド領域IIpadの断面図は図２７のＤ１−Ｄ１線に沿う断面に相当する。
図２７において、d4は、第５レジストパターン５５の第１窓４４ａと第３導電性プラグ５８ｃとの間隔であり、例えば０．１５μm程度の値を有する。また、d5は、上記の第１窓４４ａと、第２n型ソース／ドレインエクステンション４２ｃとの間隔であり、例えば０．１５μm程度の値となる。そして、d6は、ウエルコンタクト領域IIwellにおいて、第６レジストパターン４６が１p型不純物拡散領域４２ｅからはみ出た量であり、例えば０．２μm程度の値を有する。更に、d7は、第５レジストパターン４４の第３窓４４ｃと第１p型不純物拡散領域４２ｅの縁との距離であり、例えば０．１μm程度である。
なお、第３、第４ゲート電極３９ｃ、３９ｄのそれぞれのゲート長L1、L2は特に限定されないが、本実施形態と以降の実施形態ではL1を約１〜２μmとし、L2を約０．６〜２μmとする。
以上説明した本実施形態では、図１７に示したように、高電圧形成領域IIにおける導電膜３９に不純物をドープした後に、図２０のように高電圧形成領域IIに第３、第４絶縁性サイドウォール４３ｃ、４３ｄを形成する。そのため、これらの絶縁性サイドウォール４３ｃ、４３ｄを形成した後に第３、第４ゲート電極３９ｃ、３９ｄに不純物をドープする必要が無いので、従来例のように高電圧トランジスタのゲート電極にノンドープ部が形成されない。従って、ノンドープ部による閾値電圧の上昇や、ノンドープ部の形状等に起因する駆動能力のばらつきが高電圧トランジスタに発生せず、高電圧トランジスタとデュアルゲート型のノーマルトランジスタとを混載した高品位な半導体装置を提供することが可能となる。
更に、本実施形態では、図２０で説明した第１、第２開口４３ｇ、４３ｈを高電圧トランジスタ形成領域IIに形成する工程と、図２１で説明した第１、第２絶縁性サイドウォール４３ａ、４２ｂをノーマルトランジスタ形成領域Iに形成する工程とを別々に行った。
図２０の工程におけるエッチング量はサイドウォール用絶縁膜４３と第１ゲート絶縁膜２７とを合わせた厚さ分であるのに対し、図２１の工程でのエッチング量はサイドウォール用絶縁膜４３と第２ゲート絶縁膜３６とを合わせた分なので、これらの工程でのエッチング量は第１ゲート絶縁膜と第２ゲート絶縁膜との厚さの差だけ異なることになる。このようにエッチング量が異なっていても、本実施形態ではこれら二つのエッチング工程を上記のように分けて行ったので、それらを同時に行う従来例のように素子分離絶縁膜２３が過剰にエッチングされるのを防ぐことができる。
（２）第２実施形態
次に、本発明の第２の実施の形態について説明する。
図２８〜図３４は、本実施形態に係る半導体装置の製造途中の断面図である。なお、これらの図において、第１実施形態と同じ要素には第１実施形態と同じ符号を付し、以下ではその説明を省略する。
既述の第１実施形態では、図１７に示したように、ノーマルp型MOSトランジスタ形成領域Ipのみを第４レジストパターン４０で覆いながら、それ以外の領域の導電膜３９にn型不純物のP+イオンを導入した。
これに対し、本実施形態では、図２８に示すように、ノーマルn型MOSトランジスタ形成領域Inのみを第４レジストパターン４０で覆う。そして、この第４レジストパターン４０で覆われていない部分の導電膜３９に、加速エネルギ７KeV、ドーズ量４×１０15cm-3の条件でp型不純物のB+イオンを選択的にイオン注入する。
このようなイオン注入の結果、導電膜３９は、ノーマルn型MOSトランジスタ形成領域Inでノンドープのままとなる一方、ノーマルp型MOSトランジスタ形成領域Ipと高電圧トランジスタ形成領域IIにおいてその導電型がp型になる。
その後に、第４レジストパターン４０を除去する。
次に、第１実施形態で説明した図１８と同じ工程を行うことにより、図２９に示すように、第１〜第４ゲート電極３９ａ〜３９ｄを形成すると共に、これらのゲート電極３９ａ〜３９ｄの側方のシリコン基板２０に第１、第２n型ソース／ドレインエクステンション４２ａ、４２ｃと第１、第２p型ソース／ドレインエクステンション４２ｂ、４２ｄとを形成する。
このようにして形成された第３、第４ゲート電極３９ｃ、３９ｄは、図２８に示したように、B+イオンが注入された部分の導電膜３９をパターニングしてなるので、その全ての部分にB+イオンが注入された構造となる。
次に、第１実施形態で説明した図２０の工程を行うことにより、図３０に示すように、第１ゲート絶縁膜２７とサイドウォール用絶縁膜４３とをエッチングして第１、第２開口４３ｇ、４３ｈを形成する。
なお、これら第１、第２開口４３ｇ、４３ｈと第３、第４ゲート電極３９ｃ、３９ｄとの距離ｄ１や、素子分離絶縁膜２３との距離ｄ２は第１実施形態と同じである。
更に、第１実施形態で説明した図２１の工程を行うことにより、図３１に示すように、第６レジストパターン４６をマスクにするエッチングでノーマルトランジスタ形成領域Iに第１、第２絶縁性サイドウォール４３ａ、４３ｂを形成する。そして、これと共に、第３、第４ゲート電極３９ｃ、３９ｄの上の第３、第４絶縁性サイドウォール４３ｃ、４３ｄに第３、第４開口４３ｊ、４３ｋを形成し、抵抗形成領域IIIのコンタクト領域CR上のサイドウォール用絶縁膜４３をエッチングして除去する。
その後に、第６レジストパターン４６は除去される。
次に、図３２に示す断面構造を得るまでの工程について説明する。
まず、各領域I〜IIIの上にフォトレジストを塗布し、それを露光、現像して第７レジストパターン４７とする。そして、その第７レジストパターン４７をマスクにして、加速エネルギ１０〜１５KeV、ドーズ量２×１０15cm-3の条件でP+イオンをシリコン基板２０にイオン注入する。これにより、第１ゲート電極３９ａの側方のシリコン基板２０に第１n型ソース／ドレイン領域４８ａが形成される。また、高電圧トランジスタ形成領域IIでは、第１開口４３ｇの下のシリコン基板２０に第２n型ソース／ドレイン領域４８ｃが形成される。なお、パッド領域IIPadも第７レジストパターン４７により覆われる。そして、ウエルコンタクト領域IIwellでは第７レジストパターン４７が開口しており、第１ｎ型不純物拡散領域４２ｅよりも高濃度で深い第２ｎ型不純物拡散領域４８ｅが形成される。
更に、このイオン注入では、ノンドープのままとなっていた第１ゲート電極３９ａにP+イオンが注入され、第１ゲート電極３９ａの導電型がn型にされる。
この後に第７レジストパターン４７は除去される。
次に、図３３に示す断面構造を得るまでの工程について説明する。
まず、ノーマルp型MOSトランジスタ形成領域Ipと、高電圧p型MOSトランジスタ形成領域IIpが露出する第８、第９窓５０ａ、５０ｂを備えた第８レジストパターン５０をシリコン基板２０の上に形成する。その第８レジストパターン５０は、更に、第３ゲート電極３９ｃが露出する第１０窓５０ｄを有する。なお、パッド領域IIpadと抵抗形成領域IIIのコンタクト領域CRはこの第８レジストパターン５０で覆われずに露出する。また、ウエルコンタクト領域IIwellは第８レジストパターン５０で覆われる。
そして、この第８レジストパターン５０をマスクに使用し、加速エネルギ５KeV、ドーズ量２×１０15cm-3の条件でB+イオンをシリコン基板２０にイオン注入する。これにより、第２開口４３ｈの下のシリコン基板２０に第１p型ソース／ドレイン領域４８ｄが形成されると共に、第２ゲート電極３９ｂの側方のシリコン基板２０に第２p型ソース／ドレイン領域４８ｂが形成される。
続いて、第８レジストパターン５０を除去した後、窒素雰囲気中で基板温度を１０００℃、処理時間を１０秒とするRTAにより各ソース／ドレイン領域４８ａ〜４８ｄ内の不純物を活性化させる。
なお、本実施形態では、図２８の工程において予めノーマルp型MOSトランジスタ形成領域Ipにおける導電膜３９にB+イオンを導入したが、B+イオンは他のイオンと比較して膜中を移動し易いので、第２p型ソース／ドレイン領域４８ｂを形成するまでに行われる熱工程において、B+イオンが第２ゲート絶縁膜３６を突き抜けてシリコン基板２０側に拡散する恐れがある。従って熱工程が多い場合は、この部分の導電膜３９をノンドープのままにしておき、第２p型ソース／ドレイン領域４８ｂを形成するイオン注入の際に第２ゲート電極３９ｂにB+イオンをイオン注入してもよい。これに対し、熱工程が少ない場合には、上記のように図２８の工程においてノーマルp型MOSトランジスタ形成領域Ipの導電膜３９にB+イオンを導入してもよい。
ここまでの工程により、ノーマルトランジスタ形成領域Iではn型ノーマルMOSトランジスタTR(low)nとp型ノーマルMOSトランジスタTR(low) pとの基本構造が完成し、高電圧トランジスタ形成領域IIではn型高電圧MOSトランジスタTR(high)nとp型高電圧MOSトランジスタTR(high)pとの基本構造が完成したことになる。
続いて、第１実施形態で説明した図２４の工程を行うことにより、図３４に示すようなシリサイド層５２を各領域I〜IIIに形成する。
この後は、層間絶縁膜と金属配線の形成工程に移るが、これらは第１実施形態と同じなので以下では省略する。
なお、図３５はこの半導体装置の高電圧トランジスタ形成領域IIを拡大した平面図であり、上記で形成した各レジストパターンの平面レイアウトも同図に併記してある。そして、既述の図２８〜図３４において、各領域In、Ipの断面図はそれぞれ図３５のＡ２−Ａ２線とＢ２−Ｂ２線に沿う断面に相当する。また、ウエルコンタクト領域IIwellの断面図は図３５のＣ２−Ｃ２線に沿う断面に相当し、パッド領域IIpadの断面図は図３５のＤ２−Ｄ２線に沿う断面に相当する。
図３５におけるそれぞれの距離d4〜d7の意味とその値は、第１実施形態の図２７で説明したのと同じなので、以下では省略する。
以上説明した本実施形態によれば、図２８の工程において、高電圧トランジスタ形成領域IIの導電膜３９にp型不純物としてB+イオンを予め導入しておき、その後に導電膜３９をパターニングして第３、第４ゲート電極３９ｃ、３９ｄとするので、これらのゲート電極３９ｃ、３９ｄの全ての部分にB+イオンが均一に導入された構造が得られ、従来例のようなノンドープ部がゲート電極３９ｃ、３９ｄに形成されない。これにより、ノンドープ部が存在することに起因するトランジスタの駆動能力の低下やばらつきを防ぐことが可能となる。
更に、本実施形態では、n型高電圧MOSトランジスタTR(high) nを構成する第３ゲート電極３９ｃの導電型がp型でありn型のチャネルと反対の導電型となる。このようにチャネルとゲート電極の導電型が逆になると、図３６に示すように、チャネル６０は、シリコン基板２０の表面よりも深いところに形成される埋め込みチャネルとなる。埋め込みチャネルでは、キャリアがシリコン基板２０の表面よりも深いところを移動するので、基板表面に存在する界面準位によってキャリアが散乱され難くなる。その結果、キャリアの移動同が向上し、駆動能力の高いトランジスタを得ることが可能となる。
しかも、このような埋め込みチャネルによれば、基板表面にチャネルができる表面チャネルと同じ閾値電圧を得るのに低いチャネル濃度で済むと共に、第２n型ソース／ドレイン領域４８ｃとチャネルの接合部における不純物濃度の勾配を緩やかにすることができるので、第２n型ソース／ドレイン領域４８ｃの高耐圧化を実現することが可能となる。
（３）第３実施形態
次に、本発明の第３実施形態について説明する。
第１実施形態では、図２３に示したように、高電圧トランジスタ形成領域IIにおける第３、第４絶縁性サイドウォール４３ｃ、４３ｄに延長部４３ｅ、４３ｆを設けた。そして、この延長部４３ｅ、４３ｆをマスクにするイオン注入により、第１p型ソース／ドレイン領域４８ｄと第２n型ソース／ドレイン領域４８ｃのそれぞれのオフセットを大きくし、各トランジスタTR(high)nとTR(high)pの耐圧を高めた。
これに対し、本実施形態では、第３、第４絶縁性サイドウォール４３ｃ、４３ｄに延長部４３ｅ、４３ｆを設けないで各ソース／ドレイン領域４８ｃ、４８ｄのオフセットを大きくする。
図３７〜図４３は、本実施形態に係る半導体装置の製造途中の断面図である。なお、これらの図において、第１実施形態と同じ要素には第１実施形態と同じ符号を付し、以下ではその説明を省略する。
まず、第１実施形態で説明した図８〜図１８の工程を行う。その後、第１実施形態の図１９で説明した工程を行うことにより、図３７に示すように、第１〜第４ゲート電極３９ａ〜３９ｄと第１、第２ゲート絶縁膜２７、３６の上にサイドウォール用絶縁膜４３を形成する。そのサイドウォール用絶縁膜４３としては、例えば、基板温度を約７５０℃〜８００℃とするプラズマCVD法で形成された厚さ約１００nmの酸化シリコン膜が採用される。
次に、図３８に示すように、抵抗パターン３９ｅの上に島状の第６レジストパターン４６を形成する。そして、第６レジストパターン４６をマスクにしながら、RIEによりサイドウォール用絶縁膜４３をエッチバックすることにより、第１〜第４ゲート電極３９ａ〜３９ｄの横に第１〜第４絶縁性サイドウォール４３ａ〜４３ｄを形成すると共に、抵抗パターン３９ｅのコンタクト領域CR上のサイドウォール用絶縁膜４３を除去する。このRIEにおけるエッチングガスは特に限定されないが、本実施形態ではC4F8+O2+Arを使用する。
なお、このエッチバックでは、厚さが約１００nmのサイドウォール用絶縁膜４３に対して膜厚比で１０％、すなわち１０nmだけオーバーエッチが行われる。その結果、元々３０〜１００nmの厚さを有していた第１ゲート絶縁膜２７は、上記のエッチバックによって１０nmだけエッチングされ、その厚さが約２０〜９０nmとなる。
これに対し、ノーマルトランジスタ形成領域Iに形成されていた第２ゲート絶縁膜３６は、第１ゲート絶縁膜２７と比較して極めて薄い３〜８nm程度の厚さしかない。そのため、第１、第２ゲート電極３９ａ、３９ｂの横の第２ゲート絶縁膜３６は、上記した第１〜第４絶縁性サイドウォール４３ａ〜４３ｄを形成する際にエッチングされて除去される。
次いで、図３９に示すように、各領域I〜IIIにフォトレジストを塗布し、それを現像して第５レジストパターン４４とする。
その第５レジストパターン４４は、第１実施形態と同様に第１、第２窓４４ａ、４４ｂを有しており、各窓４４ａ、４４ｂと第３、第４ゲート電極３９ｃ、３９ｄの側面との距離ｄ１は約０．３〜１．０μmである。そして、第１、第２窓４４ａ、４４ｂと素子分離絶縁膜２３の端部との距離ｄ２は約０．１μmである。
そして、第１、第２窓４４ａ、４４ｂを通じてRIEにより第１ゲート絶縁膜２７をエッチングすることにより、各ソース／ドレインエクステンション４２ｃ、４２ｄの上の第１ゲート絶縁膜２７に第５、第６開口２７ａ、２７ｂを形成する。
なお、第５レジストパターン４４は第３窓４４ｃを有しており、上記のRIEにより、第３窓４４ｃの下の第１ゲート絶縁膜２７がエッチングされて除去される。
その後に、第５レジストパターン４４は除去される。
続いて、図４０に示すように、各領域I〜IIIにフォトレジストを塗布し、それを露光、現像することにより第７レジストパターン４７を形成する。この第７レジストパターン４７は、ノーマルn型MOSトランジスタ形成領域Inが露出する第１１窓４７ｄを有すると共に、第２n型ソース／ドレイン領域の上に第１２窓４７ｅを有する。また、抵抗パターン３９ｅのコンタクト領域CRはこの第７レジストパターン４７で覆われずに露出したままとなる。
次いで、この第７レジストパターン４７をマスクに使用しながら、加速エネルギ１０〜１５KeV、ドーズ量２×１０15cm-3の条件でP+イオンをシリコン基板２０にイオン注入する。このようなイオン注入の結果、第１ゲート電極３９ａの側方のシリコン基板２０には第１n型ソース／ドレイン領域４８ａが形成される。また、高電圧トランジスタ形成領域では、第５開口２７ａを通じてP+イオンがシリコン基板２０にイオン注入され、第２n型ソース／ドレイン領域４８ｃが形成される。そして、ウエルコンタクト領域IIwellには、第１ｎ型不純物拡散領域４２ｅよりも高濃度で深い第２ｎ型不純物拡散領域４８ｅが形成される。
ところで、上記のイオン注入の際、高電圧トランジスタ形成領域IIでは、第３ゲート電極３９ｃとその周囲の第１ゲート絶縁膜２７が第７レジストパターン４７で覆われているので、第１ゲート絶縁膜２７の下のシリコン基板２０にはP+イオンが注入されない。そのため、第２n型ソース／ドレイン領域４８ｃは、第５開口２７ａの下にのみ選択的に形成され、そのオフセットW3は、第３ゲート電極３９ｃの側面と第４開口２７ａとの距離d1と同じで約０．３〜１．０μmとなる。
これに対し、ノーマルトランジスタ形成領域Iでは、第１ゲート電極３９ａが第７レジストパターンで覆われていないので、第１n型ソース／ドレイン領域４８ａのオフセットW4は高電圧トランジスタ形成領域におけるオフセットW3と比較して小さくなる。
このイオン注入を終了した後に、第７レジストパターン４７は除去される。
次に、図４１に示すように、ノーマルp型MOSトランジスタ形成領域Ipと、高電圧p型MOSトランジスタ形成領域IIpのソース／ドレイン形成領域とが露出する第１３、第１４窓５０ａ、５０ｂを備えた第８レジストパターン５０を各領域I〜IIIの上に形成する。なお、ウエルコンタクト領域IIwellもその第８レジストパターン５０によって覆われる。
そして、この第８レジストパターン５０をマスクに使用し、加速エネルギ５KeV、ドーズ量２×１０15cm-3の条件でB+イオンをシリコン基板２０にイオン注入する。これにより、第６開口２７ｂの下のシリコン基板２０に第１p型ソース／ドレイン領域４８ｄが形成されると共に、第２ゲート電極３９ｂの側方のシリコン基板２０に第２p型ソース／ドレイン領域４８ｂが形成される。
更に、このイオン注入では、ノンドープとなっていた第２ゲート電極３９ｂにB+イオンが注入され、第２ゲート電極３９ｂの導電型がp型にされる。
このイオン注入では、第４ゲート電極３９ｄとその周囲の第１ゲート絶縁膜２７が第８レジストパターン５０で覆われているので、第１ゲート絶縁膜２７の下のシリコン基板２０にはB+イオンが注入されない。これにより、第１p型ソース／ドレイン領域４８ｄのオフセットW3は、第３ゲート電極３９ｃの側面と第４開口２７ａとの距離d1と同じで約０．３〜１．０μmとなる。
これに対し、ノーマルトランジスタ形成領域Iでは、第２ゲート電極３９ｂが第８レジストパターン５０で覆われていないので、第２p型ソース／ドレイン領域４８ｂのオフセットW4は高電圧トランジスタ形成領域におけるオフセットW3と比較して小さくなる。
この後に、第８レジストパターン５０を除去した後、窒素雰囲気中で基板温度を１０００℃、処理時間を１０秒とするRTAにより各ソース／ドレイン領域４８ａ〜４８ｄ内の不純物を活性化させる。
ここまでの工程により、ノーマルトランジスタ形成領域Iではn型ノーマルMOSトランジスタTR(low)nとp型ノーマルMOSトランジスタTR(low) pとの基本構造が完成し、高電圧トランジスタ形成領域IIでは高電圧n型MOSトランジスタTR(high)nと高電圧p型MOSトランジスタTR(high)pとの基本構造が完成した。
これらのトランジスタのうち、ノーマルトランジスタ形成領域IにおけるトランジスタTR(low)n、TR(low)pは、第１実施形態と同様にデュアルゲート構造となる。
そして、高電圧トランジスタ形成領域IIに形成されたトランジスタTR(high)n、TR(high)pは、それらのオフセットW3がノーマルトランジスタ形成領域におけるオフセットW4よりも大きくなるので、ソース−ドレイン間の耐圧が高まる。更に、これらのトランジスタTR(high)n、TR(high)pを構成する第１ゲート絶縁膜２７の厚さが第２ゲート絶縁膜３６よりも厚いので、トランジスタTR(high)n、TR(high)pにおけるソース−ゲート間耐圧をノーマルトランジスタTR(low)n、TR(low)pよりも高めることができる。
次いで、図４２に示すように、第１実施形態の図２４の工程を行うことにより、各ソース／ドレイン領域４８ａ〜４８ｄの上と第１〜第４ゲート電極３９ａ〜３９ｄの上面とにシリサイド層５２を形成する。そのシリサイド層５２は、抵抗パターン３９ｅのコンタクト領域CRにも形成され、この部分の抵抗パターン３９ｅが低抵抗化される。このとき、高電圧トランジスタ形成領域IIの第５、第６開口２７ａ、２７ｂとゲート電極３９ｃ、３９ｄの間のエクステンション４２ｃ、４２ｄには十分に厚い第１ゲート絶縁膜２７の残膜が残っているため、シリサイド層５２が形成されない。
ところで、本実施形態では、第１、第２実施形態と異なり、高電圧トランジスタ形成領域IIにおける第３、第４絶縁性サイドウォール４３ｃ、４３ｄが第３、第４ゲート電極３９ｃ、３９ｄの上面まで延在していない。そのため、第３、第４ゲート電極３９ｃ、３９ｄの上面の全てにシリサイド層５２が形成されるので、ゲート電極の上面の一部にのみシリサイド層が形成される従来例と比較して、本実施形態では高電圧トランジスタ形成領域IIにおける第３、第４ゲート電極３９ｃ、３９ｄを十分に低抵抗化することが可能となる。
続いて、図４３に示すように、第１実施形態の図２５の工程を行うことにより、エッチングストッパ膜５５と絶縁膜５６とで構成される第１層間絶縁膜５７を形成する。そして、フォトリソグラフィによりその第１層間絶縁膜５７に第１〜第７ホール５７ａ〜５７ｇを形成する。その後に、Ti膜、TiN膜、及びW膜をこの順に積層してなる第１〜第７導電性プラグ５８ａ〜５８ｇを第１〜第７ホール５７ａ〜５７ｇに埋め込み、本実施形態に係る半導体装置の基本構造を完成させる。
この後は、第１実施形態の図２６のように、一層目金属配線５９と第２層間絶縁膜６０の形成工程に移るが、その詳細については省略する。
なお、図４４はこの半導体装置の高電圧トランジスタ形成領域IIを拡大した平面図であり、上記で形成した各レジストパターンの平面レイアウトも同図に併記してある。そして、既述の図３７〜図４３において、各領域In、Ipの断面図はそれぞれ図４４のＡ３−Ａ３線とＢ３−Ｂ３線に沿う断面に相当する。また、ウエルコンタクト領域IIwellの断面図は図４４のＣ３−Ｃ３線に沿う断面に相当し、パッド領域IIpadの断面図は図４４のＤ３−Ｄ３線に沿う断面に相当する。
図４４における距離d5、d7の意味とその値は、第１実施形態と同じなので省略する。一方、d8は、第５レジストパターン４４の第１窓４４ａと第７レジストパターン４７との間隔であり、例えば０．１５μm程度である。
以上説明した本実施形態によれば、第１実施形態と同様に、高電圧トランジスタ形成領域の導電膜３９に不純物としてP+イオンを予めイオン注入し、その後に導電膜３９をパターニングして第３、第４ゲート電極３９ｃ、３９ｄを形成するので、各ゲート電極３９ｃ、３９ｄにおける不純物分布が一様となり、従来例のようなノンドープ部がゲート電極に形成されない。そのため、ノンドープ部が存在することに起因するトランジスタの駆動能力の低下やばらつきを防ぐことが可能となる。
更に、本実施形態では、高電圧トランジスタ形成領域IIにおける第３、第４ゲート電極３９ｃ、３９ｄの上面の全てにシリサイド層５２を形成することができるので、ゲート電極の上面の一部にのみシリサイド層が形成される従来例と比較して各ゲート電極３９ｃ、３９ｄの抵抗を一層低くすることが可能となる。
ところで、図４５（ａ）は、第１実施形態における高電圧トランジスタ形成領域IIのソース／ドレインコンタクト部を拡大した断面図であり、図４５（ｂ）は、第２実施形態におけるその断面図である。
図４５（ａ）に示されるように、第１実施形態では、第２n型ソース／ドレイン領域４８ｃの周囲に第１ゲート絶縁膜２７と延長部４３ｅとの積層膜が厚く形成されている。そのため、この積層膜とシリコン基板２０との段差に相当する窪み５５ａがエッチングストッパ膜５５に形成され、その窪み５５ａを反映した未開口部５７ｈが第３ホール５７ｃの底に形成される。第３ホール５７ｃと第２n型ソース／ドレイン領域４８ｃとの位置合わせが正確になされている場合には、このような未開口部５７ｈが存在しても特に問題は無い。但し、それらの位置合わせが不正確だと、未開口部５７ｈの占める領域が増大するので、第３導電性プラグ５８ｃ（図２５参照）と第２n型ソース／ドレイン領域４８ｃとのコンタクト抵抗が増える恐れがある。
これに対し、本実施形態では、図４５（ｂ）に示すように延長部４３ｅを形成しないので、エッチングストッパ膜５５に形成される上記の窪み５５ａが第１実施形態よりも浅くなる。従って、その窪み５５に起因する未開口部５７ｈが発生し難くなるので、第３ホール５７ｃと第２n型ソース／ドレイン領域４８ｃとの位置合わせが多少不正確であっても、第３導電性プラグ５８ｃと第２n型ソース／ドレイン領域４８ｃとのコンタクト抵抗が増大し難くなる。
（４）第４実施形態
上記した第３実施形態では、第３、第４ゲート電極３９ｃ、３９ｄに均一に不純物をドープするために、高電圧トランジスタ形成領域IIにおける導電膜３９に予め不純物をドープした。これに対し、本実施形態では、第１ゲート絶縁膜２７の厚さを第３実施形態よりも厚くし、ソース／ドレイン領域以外のシリコン基板２０に不純物がイオン注入されるのをその厚い第１ゲート絶縁膜２７で防ぎながら、第３、第４ゲート電極３９ｃ、３９ｄを形成した後にそれらに対して不純物を均一にドープする。
図４６〜図５２は、本実施形態に係る半導体装置の製造途中の断面図である。なお、これらの図において、第３実施形態と同じ要素には第３実施形態と同じ符号を付し、以下ではその説明を省略する。
最初に、図４６に示す断面構造を得るまでの工程について説明する。
まず、第１実施形態で説明した図８〜図１６に示す工程を行うことにより、各領域I〜IIIの上にノンドープのポリシリコンよりなる導電膜３９を行う。
その後、第１〜第３実施形態と異なり、その導電膜３９に不純物を導入せずにそれをパターニングすることにより、図４６に示すようなノンドープの第１〜第４ゲート電極３９ａ〜３９ｄを各領域I、IIの上に形成する。
また、本実施形態では、第１ゲート絶縁膜２７の厚さを７０〜９０nmとし、その厚さの下限を第１実施形態の２０nmよりも厚くする。
その後に、第１実施形態の図１８で説明したのと同じ条件を採用して、第１、第２n型ソース／ドレインエクステンション４２ａ、４２ｃと第１、第２p型ソース／ドレインエクステンション４２ｂ、４２ｄとをシリコン基板２０に形成する
次に、図４７に示すように、第３実施形態の図３７と同じようにして各領域I〜IIIにサイドウォール用絶縁膜４３を形成する。
そして、図４８に示すように、抵抗パターン３９ｅの上に島状の第６レジストパターン４６を形成する。そして、第６レジストパターン４６をマスクにしながら、RIEによりサイドウォール用絶縁膜４３をエッチバックすることにより、第１〜第４ゲート電極３９ａ〜３９ｄの横に第１〜第４絶縁性サイドウォール４３ａ〜４３ｄを形成すると共に、抵抗パターン３９ｅのコンタクト領域CR上のサイドウォール用絶縁膜４３を除去する。このエッチバックでは、厚さが約１００nmのサイドウォール用絶縁膜４３に対して膜厚比で１０％、すなわち１０nmだけオーバーエッチが行われる。その結果、元々７０〜９０nmの厚さを有していた第１ゲート絶縁膜２７は、上記のエッチバックによって１０nmだけエッチングされ、その厚さが約６０〜８０nmとなる。
この後に、第６レジストパターン４６は除去される。
続いて、第３実施形態で説明した図３９と同じ工程を行うことにより、図４９に示すように、第５レジストパターン４４の第１、第２窓４４ａ、４４ｂの下の第１ゲート絶縁膜２７をエッチングして第５、第６開口２７ａ、２７ｂを形成する。その後、第５レジストパターン４４は除去される。
次に、図５０に示す断面構造を得るまでの工程について説明する。
まず、各領域I〜IIIにフォトレジストを塗布し、それを露光、現像することにより第７レジストパターン４７を形成する。この第７レジストパターン４７は、ノーマルn型MOSトランジスタ形成領域Inと高電圧n型MOSトランジスタ形成領域IInのそれぞれが露出する第１１、第１２窓４７ｄ、４７ｅを有する。
但し、第３実施形態と異なり、第３ゲート電極３９ｃはその第７レジストパターンに覆われずに露出する。
また、ウエルコンタクト領域IIwellは、第７レジストパターン４７で覆われずに露出する。
更に、この第７レジストパターン４７は、第４ゲート電極３９ｄが露出する第１３窓４７ｆを備える。また、抵抗パターン３９ｅのコンタクト領域CRはこの第７レジストパターン４７で覆われずに露出したままとなる。
その後に、この第７レジストパターン４７をマスクに使用しながら、加速エネルギ１０〜１５KeV、ドーズ量２×１０15cm-3の条件でP+イオンをシリコン基板２０にイオン注入する。
これにより、ノーマルn型MOSトランジスタ形成領域Inでは、第１ゲート電極３９ａの側方のシリコン基板２０に第１n型ソース／ドレイン領域４８ａが形成されると共に、ノンドープとなっていた第１ゲート電極３９ａにP+イオンが導入され、第１ゲート電極３９ａの導電型がn型になる。
また、高電圧n型MOSトランジスタ形成領域Inでは、第３実施形態よりも厚さが８０〜１００nmと厚い第１ゲート絶縁膜２７がP+イオンをブロックするので、第７レジストパターン４７が存在しなくても、第５開口２７ａの下のシリコン基板２０に選択的に第２n型ソース／ドレイン領域４８ｃを形成することが可能となる。そして、ウエルコンタクト領域IIwellには、第１ｎ型不純物拡散領域４２ｅよりも高濃度で深い第２ｎ型不純物拡散領域４８ｅが形成される。
そして、ノンドープとなっていた第３、第４ゲート電極３９ｃ、３９ｄの全ての部分にP+イオンが注入され、それらの導電型がn型になる。
この後に、第７レジストパターン４７は除去される。
次に、図５１に示すように、第３実施形態で説明した図４１と同じイオン注入工程を行うことにより、第２ゲート電極３９ｂの導電型をp型にすると共に、その側方のシリコン基板２０に第２p型ソース／ドレイン領域４８ｂを形成する。また、このイオン注入の結果、高電圧トランジスタ形成領域IIでは、第１ゲート絶縁膜２７の第６開口２７ｂの下のシリコン基板２０に第１p型ソース／ドレイン領域４８ｄが形成される。
このイオン注入を終了後、マスクに使用した第８レジストパターン５０は除去される。
ここまでの工程により、ノーマルトランジスタ形成領域Iではn型ノーマルMOSトランジスタTR(low)nとp型ノーマルMOSトランジスタTR(low) pとの基本構造が完成し、高電圧トランジスタ形成領域IIではn型高電圧MOSトランジスタTR(high)nとp型高電圧MOSトランジスタTR(high)pとの基本構造が完成した。
続いて、図５２に示すように、第３実施形態で説明した図４２と同じ工程を行うことにより、各領域I〜IIIの上にシリサイド層５２を形成する。
以上により、本実施形態に係る半導体装置の製造方法の主要工程が終了した。
なお、図５３は本実施形態に係る半導体装置の高電圧トランジスタ形成領域IIを拡大した平面図であり、上記で形成した各レジストパターンの平面レイアウトも同図に併記してある。そして、既述の図４６〜図５２において、各領域In、Ipの断面図はそれぞれ図５３のＡ４−Ａ４線とＢ４−Ｂ４線に沿う断面に相当する。また、ウエルコンタクト領域IIwellの断面図は図５３のＣ４−Ｃ４線に沿う断面に相当し、パッド領域IIpadの断面図は図５３のＤ４−Ｄ４線に沿う断面に相当する。
図４４における距離d4、d5、d7の意味とその値は、第１実施形態と同じなので省略する。
上記した本実施形態によれば、高電圧トランジスタ形成領域IIにおける第３、第４絶縁性サイドウォール４３ｃ、４３ｄが第３、第４ゲート電極３９ｃ、３９ｄの上面を覆っていない。そのため、図５０に示したイオン注入工程において、第３、第４ゲート電極３９ｃ、３９ｄの上面の全てに不純物を導入することができ、これらのゲート電極３９ｃ、３９ｄにノンドープ部が形成されるのを防ぐことができる。
更に、図５２で説明した工程でも、第３、第４ゲート電極３９ｃ、３９ｄの上面の全てにシリサイド層５２を形成することができるので、その上面の一部にしかシリサイド層が形成されない従来例と比較して、各ゲート電極３９ｃ、３９ｄの抵抗を十分に下げることができる。
（５）第５実施形態
本実施形態は、第４実施形態の変形例であり、n型高電圧MOSトランジスタTR(high) nとp型高電圧トランジスタTR(high) pの双方が表面チャネル型になるものである。
図５４〜図５８は、本実施形態に係る半導体装置の製造途中の断面図である。なお、これらの図において、第４実施形態と同じ要素には第４実施形態と同じ符号を付し、以下ではその説明を省略する。
まず、第４実施形態で説明した図４８の工程を行うことにより、図５４に示すように、第１〜第４ゲート電極３９ａ〜３９ｄの側面に第１〜第４絶縁性サイドウォール４３ａ〜４３ｄを形成する。
なお、本実施形態では、第４実施形態と同様に、高電圧トランジスタ形成領域Iの第１ゲート絶縁膜２７をソース／ドレイン領域形成時のイオン注入のマスクとして使用するので、第３実施形態よりも第１ゲート絶縁膜２７を厚く、例えば約８０〜１００nm程度の厚さに形成しておく。上記のサイドウォール形成のエッチング工程では、第１ゲート絶縁膜２７は１０nm程度エッチングされて、７０〜９０ｎｍ程度の残膜が残る。
次いで、第４実施形態で説明した図４９の工程を行うことにより、図５５に示すように、第５レジストパターン４４の第１、第２窓４４ａ、４４ｂの下の第１ゲート絶縁膜２７をエッチングして第５、第６開口２７ａ、２７ｂを形成する。その後、第５レジストパターン４４を除去する。
次に、第４実施形態の図５０と同様にして、図５６に示すように、各領域I〜IIIに第７レジストパターン４７を形成する。但し、本実施形態では、第４実施形態と異なり、第４ゲート電極３９ｄが露出する第１３窓４７ｆを第７レジストパターン４７に形成せず、第４ゲート電極３９ｄが第７レジストパターン４７で覆われた状態にする。
そして、この第７レジストパターン４７をマスクにして、第４実施形態と同じ条件を採用することにより、シリコン基板２０にP+イオンをイオン注入する。これにより、第１ゲート電極３９ａの側方のシリコン基板２０に第１n型ソース／ドレイン領域４８ａが形成されると共に、ノンドープとなっていた第１、第３ゲート電極３９ａ、３９ｃの全ての部分にP+イオンが導入され、これらのゲート電極の導電型がn型になる。
また、高電圧n型MOSトランジスタ形成領域Inでは、８０〜１００nmと厚い第１ゲート絶縁膜２７がマスクとなり、第５開口２７ａの下のシリコン基板２０にのみ選択的に第２n型ソース／ドレイン領域４８ｃが形成される。
そして、ウエルコンタクト領域IIwellには、第１ｎ型不純物拡散領域４２ｅよりも高濃度で深い第２ｎ型不純物拡散領域４８ｅが形成される。
この後に、第７レジストパターン４７は除去される。
次に、図５７に示すように、ノーマルp型MOSトランジスタ形成領域Ipと、高電圧p型MOSトランジスタ形成領域IIpが露出する第８、第９窓５０ａ、５０ｂを備えた第８レジストパターン５０をシリコン基板２０の上に形成する。そして、第４実施形態と同じイオン注入条件を採用し、シリコン基板２０にB+イオンを注入する。
これにより、ノーマルトランジスタ形成領域Iでは、第２ゲート電極３９ｂの側方のシリコン基板２０に第２p型ソース／ドレイン領域４８ｂが形成されることになる。また、高電圧トランジスタ形成領域IIでは、第３実施形態よりも厚い第１ゲート絶縁膜２７がマスクとなり、第５開口２７ｂの下に第１p型ソース／ドレイン領域４８ｄが選択的に形成される。
更に、第２、第４ゲート電極３９ｂ、３９ｄの全ての部分にB+イオンが注入され、これらのゲート電極の導電型がp型になる。
その後に、第８レジストパターン５０を除去する。
続いて、図５８に示すように、第３実施形態で説明した図４２と同じ工程を行うことにより、各領域I〜IIIの上にシリサイド層５２を形成する。
以上により、本実施形態に係る半導体装置の製造方法の主要工程が終了した。
上記した本実施形態によれば、第４実施形態で説明した理由により、高電圧トランジスタ形成領域IIにおける第３、第４ゲート電極３９ｃ、３９ｄにノンドープ部を形成すること無しに不純物を均一に導入できると共に、これらのゲート電極３９ｃ、３９ｄの上面の全面にシリサイド層５２を形成することができる。
更に、本実施形態では、n型高電圧MOSトランジスタTR(high)nとp型高電圧MOSトランジスタTR(High)pの両方とも、ゲート電極とチャネルの導電型が同じになる表面チャネル構造になるので、これらのトランジスタTR(high)n、TR(high)pをショートチャネル効果に対して強くすることが可能となる。
（６）第６実施形態
本実施形態は、第５実施形態の変形例であり、n型高電圧MOSトランジスタTR(high) nとp型高電圧トランジスタTR(high)pの双方が埋め込みチャネル型になるものである。
図５９〜図６１は、本実施形態に係る半導体装置の製造途中の断面図である。なお、これらの図において、第５実施形態と同じ要素には第５実施形態と同じ符号を付し、以下ではその説明を省略する。
まず、第５実施形態の図５６の工程と同じようにして、図５９に示すように、各領域I〜IIIに第７レジストパターン４７を形成する。但し、本実施形態では、第４ゲート電極３９ｄが露出する第１３窓４７ｆを第７レジストパターン４７に形成すると共に、第３ゲート電極３９ｃをその第７レジストパターン４７で覆う。
そして、この第７レジストパターン４７をマスクにして、第４実施形態と同じ条件でシリコン基板２０にP+イオンをイオン注入する。これにより、第１ゲート電極３９ａの側方のシリコン基板２０に第１n型ソース／ドレイン領域４８ａが形成されると共に、第５開口２７ａの下のシリコン基板２０に第２n型ソース／ドレイン領域４８ｃが形成される。
このとき、高電圧n型MOSトランジスタ形成領域IInでは、厚さが８０〜１００nmと厚い第１ゲート絶縁膜２７がマスクとなるので、第５開口２７ａから外れた部分のシリコン基板２０にP+イオンは注入されない。
また、このイオン注入では、ノンドープとなっていた第１、第４ゲート電極３９ａ、３９ｄの全ての部分にP+イオンが導入されてこれらのゲート電極の導電型がn型になる。
そして、ウエルコンタクト領域IIwellには、第１ｎ型不純物拡散領域４２ｅよりも高濃度で深い第２ｎ型不純物拡散領域４８ｅが形成される。
この後に、第７レジストパターン４７は除去される。
次に、図６０に示すように、ノーマルp型MOSトランジスタ形成領域Ipが露出する第８窓５０ａと、高電圧p型MOSトランジスタ形成領域IIpのソース／ドレイン形成領域が露出する第９窓５０ｂとを備えた第８レジストパターン５０をシリコン基板２０の上に形成する。但し、本実施形態では、第５実施形態と異なり、第４ゲート電極３９ｄを第９窓５０ｂから露出させず、第４ゲート電極３９ｄが第８レジストパターン５０で覆われた状態にする。また、その第８レジストパターン５０には、高電圧トランジスタ形成領域IIの第３ゲート電極３９ｃが露出する第１０窓５０ｄが形成される。
そして、第８レジストパターン５０をマスクにし、第４実施形態と同じ条件を採用して、p型不純物のB+イオンをシリコン基板２０にイオン注入する。その結果、ノーマルトランジスタ形成領域Iでは、第２ゲート電極３９ｂの側方のシリコン基板２０に第２p型ソース／ドレイン領域４８ｂが形成される。
また、高電圧トランジスタ形成領域IIでは、厚さが８０〜１００nmと厚い第１ゲート絶縁膜２７がイオン注入のマスクとなり、第６開口２７ｂの下のシリコン基板２０にのみ第１p型ソース／ドレイン領域４８ｄが選択的に形成される。
更に、上記のイオン注入では、第２、第４ゲート電極３９ｂ、３９ｄの全ての部分にB+イオンが注入され、これらのゲート電極３９ｂ、３９ｄの導電型がp型になる。
その後に、第８レジストパターン５０を除去する。
続いて、図６１に示すように、第３〜第５実施形態と同様にして各領域I〜IIIの上にシリサイド層５２を形成する。
以上により、本実施形態に係る半導体装置の製造方法の主要工程が終了した。
上記した本実施形態によれば、第４、第５実施形態と同様に、高電圧トランジスタ形成領域IIにおける第３、第４ゲート電極３９ｃ、３９ｄに均一に不純物が導入され、これらのゲート電極３９ｃ、３９ｄにノンドープ部が形成される恐れがない。更に、第３、第４ゲート電極３９ｃ、３９ｄの上面の全てにシリサイド層５２が形成されるので、従来例よりも各ゲート電極３９ｃ、３９ｄの抵抗を十分に下げることが可能となる。
しかも、本実施形態では、n型高電圧MOSトランジスタTR(high)nとp型高電圧MOSトランジスタTR(high)pの両方ともが埋め込みチャネル型になる。そのため、第２実施形態と同様に、表面チャネル型と同じ閾値電圧を得るのに低いチャネル濃度で済むと共に、各ソース／ドレイン領域４８ｃ、４８ｄとチャネルの接合部における不純物濃度の勾配を緩やかにすることができるので、ソース／ドレイン領域４８ｃ、４８ｄの高耐圧化を実現することができる。
更に、埋め込みチャネル型では、第２実施形態で説明したのと同じ理由により、各トランジスタTR(high)n、TR(high)pの駆動能力を高めることも可能となる。
（７）第７実施形態
上記した第３〜第６実施形態では、図３７に示したサイドウォール用絶縁膜４３として酸化シリコン膜を形成した。これに対し、本実施形態では、サイドウォール用絶縁膜４３として窒化シリコン膜を形成する。
図６２〜図６４は、本実施形態に係る半導体装置の製造途中の断面図である。なお、これらの図において、第３〜第６実施形態と同じ要素にはこれらの実施形態と同じ符号を付し、以下ではその説明を省略する。
まず、第４実施形態で説明した図４６の工程を行う。その後、図６２に示すように、基板温度を６５０〜７５０℃とするCVD法により、第１〜第４ゲート電極３９ａ〜３９ｄと第１、第２ゲート絶縁膜２７、３６上とに窒化シリコン膜を厚さ約１００nmに形成し、それをサイドウォール用絶縁膜４３とする。
なお、第１〜第４ゲート電極３９ａ〜３９ｄは、第３実施形態のようにサイドウォール用絶縁膜４３を形成する前に不純物が注入されていてもよいし、第４、第５実施形態のようにノンドープであってもよい。
次に、図６３に示すように、抵抗パターン３９ｅの上に島状の第６レジストパターン４６を形成する。そして、第６レジストパターン４６をマスクにしながら、RIEによりサイドウォール用絶縁膜４３をエッチバックすることにより、第１〜第４ゲート電極３９ａ〜３９ｄの横に第１〜第４絶縁性サイドウォール４３ａ〜４３ｄを形成すると共に、抵抗パターン３９ｅのコンタクト領域CR上のサイドウォール用絶縁膜４３を除去する。
このRIEでは、エッチングガスとして例えばCHF3とO2との混合ガスを使用することで、酸化シリコンよりなる第１、第２ゲート絶縁膜２７、３６と窒化シリコンよりなるサイドウォール用絶縁膜４３とのエッチング選択比を１：５程度に大きくすることができる。その結果、上記のエッチバックの際、各ゲート絶縁膜２７、３６は殆ど削れず、エッチングを終了した後のこれらの厚さはエッチング前と実質的に同じになる。
この後に、第６レジストパターン４６は除去される。
続いて、第４実施形態で説明した図４９の工程を行うことにより、図６４に示すように、各領域I〜IIIに第５レジストパターン４４を形成する。そして、第５レジストパターン４４の第１、第２窓４４ａ、４４ｂを通じて第１ゲート絶縁膜２７をエッチングすることにより第４、第５開口２７ａ、２７ｂを形成すると共に、第３窓４４ｃの下の第１ゲート絶縁膜２７をエッチングして除去する。
その後に、第５レジストパターン４４を除去する。
これ以降は、例えば第６実施形態で説明した図５９〜図６１の工程を行うことにより、図６９に示すように、既述のトランジスタTR(low)n、TR(low) p、TR(high)n、及びTR(high)pの基本構造を完成させる。
以下に、本発明の特徴を付記する。
（付記１） 半導体基板の高電圧トランジスタ形成領域に形成された第１ゲート絶縁膜と、
前記半導体基板の低電圧トランジスタ形成領域に形成された第２ゲート絶縁膜と、
前記第２ゲート絶縁膜の上に互いに間隔をおいて形成され、異なる導電型の不純物が導入された第１、第２ゲート電極と、
前記第１ゲート絶縁膜の上に互いに間隔をおいて形成され、全ての部分に不純物が導入された第３、第４ゲート電極と、
前記第１、第３ゲート電極のそれぞれの側方の前記半導体基板に形成された第１導電型の第１、第２ソース／ドレインエクステンションと、
前記第２、第４ゲート電極のそれぞれの側方の前記半導体基板に形成された第２導電型の第３、第４ソース／ドレインエクステンションと、
前記第１、第２ゲート電極のそれぞれの側面から第１の間隔をおいて前記半導体基板にそれぞれ形成された低電圧用第１、第２導電型ソース／ドレイン領域と、
前記第３、第４ゲート電極のそれぞれの側面から第１の間隔よりも広い第２の間隔をおいて前記半導体基板にそれぞれ形成された高電圧用第１、第２導電型ソース／ドレイン領域と、
前記第１、第２ゲート電極のそれぞれの側面に形成された第１、第２絶縁性サイドウォールと、
前記第３ゲート電極の上面の縁から該第３ゲート電極の側方の前記第１導電型ソース／ドレインエクステンションの上に延在する第３絶縁性サイドウォールと、
前記第４ゲート電極の上面の縁から該第４ゲート電極の側方の前記第２導電型ソース／ドレインエクステンションの上に延在する第４絶縁性サイドウォールと、
を有することを特徴とする半導体装置。
（付記２） 前記第１ゲート絶縁膜と前記第３、第４絶縁性サイドウォールは、前記第３、第４ゲート電極の側方の前記半導体基板上で積層されると共に、前記高電圧用第１、第２導電型ソース／ドレイン領域のそれぞれの上に第１、第２開口を有することを特徴とする付記１に記載の半導体装置。
（付記３） 前記第１ゲート絶縁膜は、前記第２ゲート絶縁膜よりも厚いことを特徴とする付記１に記載の半導体装置。
（付記４） 前記第１ゲート絶縁膜の厚さが、３０nm以上１００nm以下であることを特徴とする付記３に記載の半導体装置。
（付記５） 半導体基板の高電圧トランジスタ形成領域に形成され、第１開口と第２開口とをそれぞれ二つずつ備えた第１ゲート絶縁膜と、
前記半導体基板の低電圧トランジスタ形成領域に形成され、前記第１ゲート絶縁膜よりも薄い第２ゲート絶縁膜と、
前記第２ゲート絶縁膜の上に互いに間隔をおいて形成され、異なる導電型の不純物が導入された第１、第２ゲート電極と、
前記二つの第１開口の間の前記第１ゲート絶縁膜の上に形成され、全ての部分に不純物が導入された第３ゲート電極と、
前記二つの第２開口の間の前記第１ゲート絶縁膜の上に形成され、前記第３ゲート電極の前記不純物と同じか或いは反対の導電型の不純物が全ての部分に導入された第４ゲート電極と、
前記第１、第３ゲート電極のそれぞれの側方の前記半導体基板に形成された第１導電型の第１、第２ソース／ドレインエクステンションと、
前記第２、第４ゲート電極のそれぞれの側方の前記半導体基板に形成された第２導電型の第３、第４ソース／ドレインエクステンションと、
前記第１、第２ゲート電極の横に形成された第１、第２絶縁性サイドウォールと、
前記第３、第４ゲート電極の横に前記第１、第２開口から離れて形成された第３、第４絶縁性サイドウォールと、
前記第１、第２絶縁性サイドウォールの側方の前記半導体基板にそれぞれ形成された低電圧用第１、第２導電型ソース／ドレイン領域と、
前記第３、第４ゲート電極の横の前記第１、第２開口の下の前記半導体基板にそれぞれ形成された高電圧用第１、第２導電型ソース／ドレイン領域と、
を有することを特徴とする半導体装置。
（付記６） 前記第１ゲート絶縁膜の厚さは８０nm以上１００nm以下であることを特徴とする付記５に記載の半導体装置。
（付記７） 前記第３、第４ゲート電極の上面の全面にシリサイド層が形成されたことを特徴とする付記５に記載の半導体装置。
（付記８） 前記第３、第４ゲート電極のそれぞれに導入された前記不純物の導電型は同じであることを特徴とする付記５に記載の半導体装置。
（付記９） 前記第３ゲートに導入された前記不純物の導電型は、前記高電圧用第１導電型ソース／ドレイン領域の導電型と同じであり、前記第４ゲートに導入された前記不純物の導電型は、前記高電圧用第２導電型ソース／ドレイン領域の導電型と同じであることを特徴とする付記５に記載の半導体装置。
（付記１０） 前記第３ゲートに導入された前記不純物の導電型は、前記高電圧用第１導電型ソース／ドレイン領域の導電型と反対であり、前記第４ゲートに導入された前記不純物の導電型は、前記高電圧用第２導電型ソース／ドレイン領域の導電型と反対であることを特徴とする付記５に記載の半導体装置。
（付記１１） 前記第１〜第４絶縁性サイドウォールは窒化シリコンよりなることを特徴とする付記５に記載の半導体装置。
（付記１２） 前記半導体基板の抵抗形成領域に形成された素子分離絶縁膜と、
前記素子分離絶縁膜の上に形成され、前記第３ゲート電極と前記第４ゲート電極のいずれか一方と同じ材料且つ同じ導電型の抵抗パターンとを有することを特徴とする付記１又は付記５に記載の半導体装置。
（付記１３） 前記第１ゲート電極の導電型と前記低電圧用第１導電型ソース／ドレイン領域の導電型とが同じであり、前記第２ゲート電極の導電型と前記低電圧用第２導電型ソース／ドレイン領域の導電型とが同じであることを特徴とする付記１又は付記５に記載の半導体装置。
（付記１４） 第１、第２低電圧トランジスタ形成領域と第１、第２高電圧トランジスタ形成領域とを画定する素子分離絶縁膜を半導体基板に形成する工程と、
前記第１、第２高電圧トランジスタ形成領域の前記半導体基板上に第１ゲート絶縁膜を形成する工程と、
前記第１、第２低電圧トランジスタ形成領域の前記半導体基板上に第２ゲート絶縁膜を形成する工程と、
前記第１、第２ゲート絶縁膜の上にノンドープの導電膜を形成する工程と、
前記第１低電圧トランジスタ領域と前記第１、第２高電圧トランジスタ形成領域における前記導電膜に第１導電型不純物を選択的に注入する工程と、
前記第１導電型不純物を注入後、前記導電膜をパターニングすることにより、前記第１、第２低電圧トランジスタ形成領域のそれぞれに第１、第２ゲート電極を形成すると共に、前記第１、第２高電圧トランジスタ形成領域のそれぞれに第３、第４ゲート電極を形成する工程と、
前記第１、第３ゲート電極のそれぞれの側方の前記半導体基板に第１導電型の第１、第２ソース／ドレインエクステンションを選択的に形成する工程と、
前記第２、第４ゲート電極のそれぞれの側方のシリコン基板に、前記第１導電型と反対導電型である第２導電型の第３、第４ソース／ドレインエクステンションを選択的に形成する工程と、
前記第１〜第４ゲート電極のそれぞれの横に第１〜第４絶縁性サイドウォールを形成する工程と、
前記第１〜第４絶縁性サイドウォールを形成した後、前記第１ゲート電極の側面から第１の間隔をおいて低電圧用第１導電型ソース／ドレイン領域を形成すると共に、前記第３ゲート電極の側面から前記第１の間隔よりも広い第２の間隔を隔てて高電圧用第１導電型ソース／ドレイン領域を形成する工程と、
前記第１〜第４絶縁性サイドウォールを形成した後、前記第２ゲート電極の側面から前記第１の間隔を隔てて低電圧用第２導電型ソース／ドレイン領域を形成すると共に、前記第４ゲート電極の側面から前記第２の間隔を隔てて高電圧用第２導電型ソース／ドレイン領域を形成する工程と、
前記第２ゲート電極に第２導電型不純物を導入する工程と、
を有することを特徴とする半導体装置の製造方法。
（付記１５） 前記第１〜第４絶縁性サイドウォールを形成する工程は、
前記第１、第２低電圧トランジスタ形成領域及び前記第１、第２高電圧トランジスタ形成領域に前記第１〜第４ゲート電極を覆うサイドウォール用絶縁膜を形成する工程と、
前記第３、第４ゲート電極のそれぞれの側面から前記第２の間隔だけ離れた部分の前記サイドウォール用絶縁膜と前記第１ゲート絶縁膜とに第１、第２開口を形成し、前記第３、第４ゲート電極の上面と横に残る前記サイドウォール用絶縁膜を前記３、第４絶縁性サイドウォールとする工程と、
前記第３、第４ゲート電極の上面の上の前記第３、第４絶縁性サイドウォールをエッチングし、前記上面の縁を除いた部分の前記第３、第４ゲート電極を露出させると共に、前記第１、第２低電圧トランジスタ形成領域における前記サイドウォール用絶縁膜をエッチバックして前記第１、第２ゲート電極の横に前記第１、第２絶縁性サイドウォールとして残す工程と、
を有することを特徴とする付記１４に記載の半導体装置の製造方法。
（付記１６） 前記高電圧用第１、第２導電型ソース／ドレイン領域を形成する工程は、前記第１開口を通じて前記シリコン基板に第１導電型不純物を注入し、前記第２開口を通じて前記シリコン基板に第２導電型不純物を注入することにより行われることを特徴とする付記１５に記載の半導体装置の製造方法。
（付記１７） 前記第１、第２絶縁性サイドウォールを形成した後、前記第１、第２ゲート電極の上面と、前記第３、第４ゲート電極の前記縁を除いた部分の上面とにシリサイド層を形成する工程を有することを特徴とする付記１６に記載の半導体装置の製造方法。
（付記１８） 前記第１ゲート絶縁膜を形成する工程において、該第１ゲート絶縁膜を前記第２ゲート絶縁膜よりも厚く形成することを特徴とする付記１４に記載の半導体装置の製造方法。
（付記１９） 前記第１〜第４絶縁性サイドウォールを形成する工程は、
前記第１、第２低電圧トランジスタ形成領域及び前記第１、第２高電圧トランジスタ形成領域に前記第１〜第４ゲート電極を覆うサイドウォール用絶縁膜を形成する工程と、
前記第１ゲート絶縁膜の残膜が残るエッチング量だけ前記サイドウォール用絶縁膜をエッチバックし、前記第１〜第４ゲート電極の横に残る前記サイドウォール用絶縁膜を前記第１〜第４絶縁性サイドウォールとする工程とを有し、
前記高電圧用第１、第２導電型ソース／ドレイン領域を形成する工程の前に、前記第３、第４ゲート電極のそれぞれの側面から前記第２の間隔だけ離れた部分の前記第１ゲート絶縁膜に第３、第４開口を形成する工程を有し、
前記高電圧用第１、第２導電型ソース／ドレイン領域を形成する工程は、前記第３開口を通じて前記シリコン基板に第１導電型不純物を注入し、前記第４開口を通じて前記シリコン基板に第２導電型不純物を注入することにより行われることを特徴とする付記１４に記載の半導体装置の製造方法。
（付記２０） 前記低電圧用第１、第２導電型ソース／ドレイン領域と前記高電圧用第１、第２導電型ソース／ドレイン領域とを形成した後に、前記第１〜第４ゲート電極を覆う層間絶縁膜を形成する工程と、
前記層間絶縁膜をパターニングして、前記低電圧用第１、第２導電型ソース／ドレイン領域のそれぞれの上に第１、第２ホールを形成すると共に、前記高電圧用第１、第２導電型ソース／ドレイン領域のそれぞれの上に第３、第４ホールを形成する工程と、
前記第１〜第４ホールの中に第１〜第４導電性プラグを形成する工程と、
を有することを特徴とする付記１９に記載の半導体装置の製造方法。
（付記２１） 前記層間絶縁膜を形成する工程において、エッチングストッパ膜と絶縁膜とをこの順に形成して前記層間絶縁膜とし、
前記第１〜第４ホールを形成する工程において、前記エッチングストッパ膜上でエッチングを停止させる条件で前記絶縁膜をエッチングし、次に前記エッチングストッパ膜をエッチングすることにより前記第１〜第４ホールを形成することを特徴とする付記２０に記載の半導体装置の製造方法。
（付記２２） 前記前記第２ゲート電極に第２導電型不純物を導入する工程と、前記低電圧用第２導電型ソース／ドレイン領域を形成する工程とを同じ工程で行うことを特徴とする付記１４に記載の半導体装置。
（付記２３） 第１、第２低電圧トランジスタ形成領域と第１、第２高電圧トランジスタ形成領域とを画定する素子分離絶縁膜を半導体基板に形成する工程と、
前記第１、第２高電圧トランジスタ形成領域の前記半導体基板上に第１ゲート絶縁膜を形成する工程と、
前記第１、第２低電圧トランジスタ形成領域の前記半導体基板上に、前記第１ゲート絶縁膜よりも薄い第２ゲート絶縁膜を形成する工程と、
前記第１、第２ゲート絶縁膜の上にノンドープの導電膜を形成する工程と、
前記導電膜をパターニングすることにより、前記第１、第２低電圧トランジスタ形成領域のそれぞれに第１、第２ゲート電極を形成すると共に、前記第１、第２高電圧トランジスタ形成領域のそれぞれに第３、第４ゲート電極を形成する工程と、
前記第１、第２低電圧トランジスタ形成領域及び前記第１、第２高電圧トランジスタ形成領域に前記第１〜第４ゲート電極を覆うサイドウォール用絶縁膜を形成する工程と、
前記第１ゲート絶縁膜の残膜が残るエッチング量だけ前記サイドウォール用絶縁膜をエッチバックすることにより、前記第１〜第４ゲート電極の上面から前記サイドウォール用絶縁膜を除去し、且つ前記第１〜第４ゲート電極の横に残るサイドウォール用絶縁膜を第１〜第４絶縁性サイドウォールとする工程と、
前記第１ゲート絶縁膜に、前記第３絶縁性サイドウォールの側面から間隔をおいて第１開口を形成すると共に、前記第４絶縁性サイドウォールの側面から間隔をおいて第２開口を形成する工程と、
前記第１ゲート電極に第１導電型不純物を導入すると共に、該第１ゲート電極の側方の前記シリコン基板に低電圧用第１導電型ソース／ドレイン領域を形成し、前記第１開口の下の前記シリコン基板に高電圧用第１導電型ソース／ドレイン領域を形成する工程と、
前記第２ゲート電極に第２導電型不純物を導入すると共に、該第２ゲート電極の側方の前記シリコン基板に低電圧用第２導電型ソース／ドレイン領域を形成し、前記第２開口の下の前記シリコン基板に高電圧用第２導電型ソース／ドレイン領域を形成する工程と、
前記第３ゲート電極の全ての部分に不純物を導入する工程と、
前記第４ゲート電極の全ての部分に不純物を導入する工程と、
を有することを特徴とする半導体装置の製造方法。
（付記２４） 少なくとも前記第３、第４ゲート電極の上面の全面にシリサイド層を形成する工程を有することを特徴とする付記２３に記載の半導体装置の製造方法。
（付記２５） 前記第１絶縁膜を形成する工程において、該第１絶縁膜の厚さを、前記高電圧用第１導電型ソース／ドレイン領域を形成する工程における前記第１導電型不純物、又は前記高電圧用第２導電型ソース／ドレイン領域を形成する工程における前記第２導電型不純物がブロックされる厚さにすることを特徴とする付記２３に記載の半導体装置の製造方法。
（付記２６） 前記第１絶縁膜の厚さとして、８０nm以上１００nm以下の厚さを採用することを特徴とする付記２５に記載の半導体装置の製造方法。
（付記２７） 前記第３ゲート電極に不純物を導入する工程において、前記第１導電型不純物を前記第３ゲート電極に導入し、
前記第４ゲート電極に不純物を導入する工程において、前記第１導電型不純物を前記第４ゲート電極に導入することを特徴とする付記２３に記載の半導体装置の製造方法。
（付記２８） 前記第３ゲート電極に不純物を導入する工程において、前記第１導電型不純物を前記第３ゲート電極に導入し、
前記第４ゲート電極に不純物を導入する工程において、前記第２導電型不純物を前記第４ゲート電極に導入することを特徴とする付記２３に記載の半導体装置の製造方法。
（付記２９） 前記第３ゲート電極に不純物を導入する工程において、前記第２導電型不純物を前記第３ゲート電極に導入し、
前記第４ゲート電極に不純物を導入する工程において、前記第１導電型不純物を前記第４ゲート電極に導入することを特徴とする付記２３に記載の半導体装置の製造方法。
（付記３０） 前記第１〜第４絶縁性サイドウォールを形成する工程において、前記サイドウォール用絶縁膜として窒化シリコン膜を形成することを特徴とする付記２３に記載の半導体装置の製造方法。
（付記３１） 前記第１〜第４ゲート電極を形成する工程において、前記導電膜をパターニングして前記素子分離絶縁膜の上に抵抗パターンとして残すことを特徴とする付記１４又は２３に記載の半導体装置の製造方法。
図１（ａ）、（ｂ）は、従来例に係る半導体装置の製造方法の要点を示す断面図（その１）である。 図２（ａ）、（ｂ）は、従来例に係る半導体装置の製造方法の要点を示す断面図（その２）である。 図３（ａ）、（ｂ）は、従来例に係る半導体装置の製造方法の要点を示す断面図（その３）である。 図４（ａ）、（ｂ）は、従来例に係る半導体装置の製造方法の要点を示す断面図（その４）である。 図５は、従来例に係る半導体装置の製造方法において、素子分離絶縁膜がエッチングされることを示す拡大断面図である。 図６は、従来例に係る半導体装置の製造方法において、ゲート電極の一部にのみ不純物が導入されることを示す拡大断面図である。 図７は、従来例に係る半導体装置の製造方法において、ゲート電極の上面の一部にのみシリサイド層が形成されることを示す拡大断面図である。 図８は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その１）である。 図９は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その２）である。 図１０は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その３）である。 図１１は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その４）である。 図１２は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その５）である。 図１３は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その６）である。 図１４は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その７）である。 図１５は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その８）である。 図１６は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その９）である。 図１７は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その１０）である。 図１８は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その１１）である。 図１９は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その１２）である。 図２０は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その１３）である。 図２１は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その１４）である。 図２２は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その１５）である。 図２３は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その１６）である。 図２４は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その１７）である。 図２５は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その１８）である。 図２６は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その１９）である。 図２７は、本発明の第１実施形態に係る半導体装置の平面図である。 図２８は、本発明の第２実施形態に係る半導体装置の製造途中の断面図（その１）である。 図２９は、本発明の第２実施形態に係る半導体装置の製造途中の断面図（その２）である。 図３０は、本発明の第２実施形態に係る半導体装置の製造途中の断面図（その３）である。 図３１は、本発明の第２実施形態に係る半導体装置の製造途中の断面図（その４）である。 図３２は、本発明の第２実施形態に係る半導体装置の製造途中の断面図（その５）である。 図３３は、本発明の第２実施形態に係る半導体装置の製造途中の断面図（その６）である。 図３４は、本発明の第２実施形態に係る半導体装置の製造途中の断面図（その７）である。 図３５は、本発明の第２実施形態に係る半導体装置の平面図である。 図３６は、本発明の第２実施形態に係る半導体装置の高電圧n型MOSトランジスタを拡大した断面図である。 図３７は、本発明の第３実施形態に係る半導体装置の製造途中の断面図（その１）である。 図３８は、本発明の第３実施形態に係る半導体装置の製造途中の断面図（その２）である。 図３９は、本発明の第３実施形態に係る半導体装置の製造途中の断面図（その３）である。 図４０は、本発明の第３実施形態に係る半導体装置の製造途中の断面図（その４）である。 図４１は、本発明の第３実施形態に係る半導体装置の製造途中の断面図（その５）である。 図４２は、本発明の第３実施形態に係る半導体装置の製造途中の断面図（その６）である。 図４３は、本発明の第３実施形態に係る半導体装置の製造途中の断面図（その７）である。 図４４は、本発明の第３実施形態に係る半導体装置の平面図である。 図４５（ａ）、（ｂ）は、本発明の第１、第３実施形態における高電圧電圧トランジスタ形成領域のソース／ドレインコンタクト部を拡大した断面図である。 図４６は、本発明の第４実施形態に係る半導体装置の製造途中の断面図（その１）である。 図４７は、本発明の第４実施形態に係る半導体装置の製造途中の断面図（その２）である。 図４８は、本発明の第４実施形態に係る半導体装置の製造途中の断面図（その３）である。 図４９は、本発明の第４実施形態に係る半導体装置の製造途中の断面図（その４）である。 図５０は、本発明の第４実施形態に係る半導体装置の製造途中の断面図（その５）である。 図５１は、本発明の第４実施形態に係る半導体装置の製造途中の断面図（その６）である。 図５２は、本発明の第４実施形態に係る半導体装置の製造途中の断面図（その７）である。 図５３は、本発明の第４実施形態に係る半導体装置の平面図である。 図５４は、本発明の第５実施形態に係る半導体装置の製造途中の断面図（その１）である。 図５５は、本発明の第５実施形態に係る半導体装置の製造途中の断面図（その２）である。 図５６は、本発明の第５実施形態に係る半導体装置の製造途中の断面図（その３）である。 図５７は、本発明の第５実施形態に係る半導体装置の製造途中の断面図（その４）である。 図５８は、本発明の第５実施形態に係る半導体装置の製造途中の断面図（その５）である。 図５９は、本発明の第６実施形態に係る半導体装置の製造途中の断面図（その１）である。 図６０は、本発明の第６実施形態に係る半導体装置の製造途中の断面図（その２）である。 図６１は、本発明の第６実施形態に係る半導体装置の製造途中の断面図（その３）である。 図６２は、本発明の第７実施形態に係る半導体装置の製造途中の断面図（その１）である。 図６３は、本発明の第７実施形態に係る半導体装置の製造途中の断面図（その２）である。 図６４は、本発明の第７実施形態に係る半導体装置の製造途中の断面図（その３）である。
符号の説明
１、２０…シリコン基板、１ａ、２０ａ…素子分離溝、２、２３…素子分離絶縁膜、３…熱酸化膜、４ａ〜４ｄ…第１〜第４ゲート電極、４ｅ…ドープ部、４ｆ…ノンドープ部、５ａ〜５ｄ…１〜第４n型ソース／ドレインエクステンション、５ｅ〜５ｈ…第１〜第４p型ソース／ドレインエクステンション、６…絶縁膜、６ａ…絶縁性サイドウォール、６ｂ…延長部、７…レジストパターン、７ｃ、７ｄ…第１、第２窓、８ａ〜８ｄ…第１〜第４n型ソース／ドレイン領域、８ｅ〜８ｈ…第１〜第４p型ソース／ドレイン領域、３ａ〜３ｄ…第１〜第４ゲート絶縁膜、９…シリサイド層、１０…層間絶縁膜、１０ａ〜１０ｈ…第１〜第８ホール、１１ａ〜１１ｈ…第１〜第９導電性プラグ、１３…チャネル、２１…第１熱酸化膜、２２…第１窒化シリコン膜、２４…第２窒化シリコン膜、２５…酸化シリコン膜、２６…第１レジストパターン、２７…第１ゲート絶縁膜、２８…第２レジストパターン、３０…第２熱酸化膜、３１…第２pウエル、３２…第２nウエル、３３…第１pウエル、３４…第１nウエル、３７…第３レジストパターン、３９…導電膜、４０…第４レジストパターン、３９ａ〜３９ｄ…第１〜第４ゲート電極、３９ｅ…抵抗パターン、４３…サイドウォール用絶縁膜、４３ａ〜４３ｄ…第１〜第４絶縁性サイドウォール、４３ｅ、４３ｆ…延長部、４３ｇ、４３ｈ…第１、第２開口、４３ｊ、４３ｋ…第３、第４開口、４４…第５レジストパターン、４４ａ〜４４ｃ…第１〜第３窓、４６…第６レジストパターン、４６ａ、４６ｂ…第４、第５窓、４７…第７レジストパターン、４７ａ…第６窓、４７ｂ…第７窓、４７ｄ、４７ｅ…第１１、第１２窓、４８ａ、４８ｃ…第１、第２n型ソース／ドレイン領域、４８ｄ、４８ｂ…第１、第２p型ソース／ドレイン領域、５０…第８レジストパターン、５０ａ、５０ｂ…第８、第９窓、５０ｄ…第１０窓、５２…シリサイド層、５５…エッチングストッパ、５６…絶縁膜、５７…第１層間絶縁膜、５８ａ〜５８ｇ…第１〜第７導電性プラグ、５９…一層目金属配線、６０…第２層間絶縁膜、６０ａ…第８ホール、６１…第８導電性プラグ、６２…第３層間絶縁膜、６３…二層目金属配線、６４…パッシベーション膜。

Claims (10)

  1. 半導体基板の高電圧トランジスタ形成領域に形成された第１ゲート絶縁膜と、
    前記半導体基板の低電圧トランジスタ形成領域に形成された第２ゲート絶縁膜と、
    前記第２ゲート絶縁膜の上に互いに間隔をおいて形成され、異なる導電型の不純物が導入された第１、第２ゲート電極と、
    前記第１ゲート絶縁膜の上に互いに間隔をおいて形成され、全ての部分に不純物が導入された第３、第４ゲート電極と、
    前記第１、第３ゲート電極のそれぞれの側方の前記半導体基板に形成された第１導電型の第１、第２ソース／ドレインエクステンションと、
    前記第２、第４ゲート電極のそれぞれの側方の前記半導体基板に形成された第２導電型の第３、第４ソース／ドレインエクステンションと、
    前記第１、第２ゲート電極のそれぞれの側面から第１の間隔をおいて前記半導体基板にそれぞれ形成された低電圧用第１、第２導電型ソース／ドレイン領域と、
    前記第３、第４ゲート電極のそれぞれの側面から第１の間隔よりも広い第２の間隔をおいて前記半導体基板にそれぞれ形成された高電圧用第１、第２導電型ソース／ドレイン領域と、
    前記第１、第２ゲート電極のそれぞれの側面に形成された第１、第２絶縁性サイドウォールと、
    前記第３ゲート電極の上面の縁から該第３ゲート電極の側方の前記第１導電型ソース／ドレインエクステンションの上に延在する第３絶縁性サイドウォールと、
    前記第４ゲート電極の上面の縁から該第４ゲート電極の側方の前記第２導電型ソース／ドレインエクステンションの上に延在する第４絶縁性サイドウォールと、
    を有することを特徴とする半導体装置。
  2. 前記第１ゲート絶縁膜と前記第３、第４絶縁性サイドウォールは、前記第３、第４ゲート電極の側方の前記半導体基板上で積層されると共に、前記高電圧用第１、第２導電型ソース／ドレイン領域のそれぞれの上に第１、第２開口を有することを特徴とする請求項１に記載の半導体装置。
  3. 半導体基板の高電圧トランジスタ形成領域に形成され、第１開口と第２開口とをそれぞれ二つずつ備えた第１ゲート絶縁膜と、
    前記半導体基板の低電圧トランジスタ形成領域に形成され、前記第１ゲート絶縁膜よりも薄い第２ゲート絶縁膜と、
    前記第２ゲート絶縁膜の上に互いに間隔をおいて形成され、異なる導電型の不純物が導入された第１、第２ゲート電極と、
    前記二つの第１開口の間の前記第１ゲート絶縁膜の上に形成され、全ての部分に不純物が導入された第３ゲート電極と、
    前記二つの第２開口の間の前記第１ゲート絶縁膜の上に形成され、前記第３ゲート電極の前記不純物と同じか或いは反対の導電型の不純物が全ての部分に導入された第４ゲート電極と、
    前記第１、第３ゲート電極のそれぞれの側方の前記半導体基板に形成された第１導電型の第１、第２ソース／ドレインエクステンションと、
    前記第２、第４ゲート電極のそれぞれの側方の前記半導体基板に形成された第２導電型の第３、第４ソース／ドレインエクステンションと、
    前記第１、第２ゲート電極の横に形成された第１、第２絶縁性サイドウォールと、
    前記第３、第４ゲート電極の横に前記第１、第２開口から離れて形成された第３、第４絶縁性サイドウォールと、
    前記第１、第２絶縁性サイドウォールの側方の前記半導体基板にそれぞれ形成された低電圧用第１、第２導電型ソース／ドレイン領域と、
    前記第３、第４ゲート電極の横の前記第１、第２開口の下の前記半導体基板にそれぞれ形成された高電圧用第１、第２導電型ソース／ドレイン領域と、
    を有することを特徴とする半導体装置。
  4. 前記第３、第４ゲート電極の上面の全面にシリサイド層が形成されたことを特徴とする請求項３に記載の半導体装置。
  5. 前記半導体基板の抵抗形成領域に形成された素子分離絶縁膜と、
    前記素子分離絶縁膜の上に形成され、前記第３ゲート電極と前記第４ゲート電極のいずれか一方と同じ材料且つ同じ導電型の抵抗パターンとを有することを特徴とする請求項１又は請求項３に記載の半導体装置。
  6. 第１、第２低電圧トランジスタ形成領域と第１、第２高電圧トランジスタ形成領域とを画定する素子分離絶縁膜を半導体基板に形成する工程と、
    前記第１、第２高電圧トランジスタ形成領域の前記半導体基板上に第１ゲート絶縁膜を形成する工程と、
    前記第１、第２低電圧トランジスタ形成領域の前記半導体基板上に第２ゲート絶縁膜を形成する工程と、
    前記第１、第２ゲート絶縁膜の上にノンドープの導電膜を形成する工程と、
    前記第１低電圧トランジスタ領域と前記第１、第２高電圧トランジスタ形成領域における前記導電膜に第１導電型不純物を選択的に注入する工程と、
    前記第１導電型不純物を注入後、前記導電膜をパターニングすることにより、前記第１、第２低電圧トランジスタ形成領域のそれぞれに第１、第２ゲート電極を形成すると共に、前記第１、第２高電圧トランジスタ形成領域のそれぞれに第３、第４ゲート電極を形成する工程と、
    前記第１、第３ゲート電極のそれぞれの側方の前記半導体基板に第１導電型の第１、第２ソース／ドレインエクステンションを選択的に形成する工程と、
    前記第２、第４ゲート電極のそれぞれの側方のシリコン基板に、前記第１導電型と反対導電型である第２導電型の第３、第４ソース／ドレインエクステンションを選択的に形成する工程と、
    前記第１〜第４ゲート電極のそれぞれの横に第１〜第４絶縁性サイドウォールを形成する工程と、
    前記第１〜第４絶縁性サイドウォールを形成した後、前記第１ゲート電極の側面から第１の間隔をおいて低電圧用第１導電型ソース／ドレイン領域を形成すると共に、前記第３ゲート電極の側面から前記第１の間隔よりも広い第２の間隔を隔てて高電圧用第１導電型ソース／ドレイン領域を形成する工程と、
    前記第１〜第４絶縁性サイドウォールを形成した後、前記第２ゲート電極の側面から前記第１の間隔を隔てて低電圧用第２導電型ソース／ドレイン領域を形成すると共に、前記第４ゲート電極の側面から前記第２の間隔を隔てて高電圧用第２導電型ソース／ドレイン領域を形成する工程と、
    前記第２ゲート電極に第２導電型不純物を導入する工程と、
    を有することを特徴とする半導体装置の製造方法。
  7. 前記第１〜第４絶縁性サイドウォールを形成する工程は、
    前記第１、第２低電圧トランジスタ形成領域及び前記第１、第２高電圧トランジスタ形成領域に前記第１〜第４ゲート電極を覆うサイドウォール用絶縁膜を形成する工程と、
    前記第３、第４ゲート電極のそれぞれの側面から前記第２の間隔だけ離れた部分の前記サイドウォール用絶縁膜と前記第１ゲート絶縁膜とに第１、第２開口を形成し、前記第３、第４ゲート電極の上面と横に残る前記サイドウォール用絶縁膜を前記３、第４絶縁性サイドウォールとする工程と、
    前記第３、第４ゲート電極の上面の上の前記第３、第４絶縁性サイドウォールをエッチングし、前記上面の縁を除いた部分の前記第３、第４ゲート電極を露出させると共に、前記第１、第２低電圧トランジスタ形成領域における前記サイドウォール用絶縁膜をエッチバックして前記第１、第２ゲート電極の横に前記第１、第２絶縁性サイドウォールとして残す工程と、
    を有することを特徴とする請求項６に記載の半導体装置の製造方法。
  8. 前記高電圧用第１、第２導電型ソース／ドレイン領域を形成する工程は、前記第１開口を通じて前記シリコン基板に第１導電型不純物を注入し、前記第２開口を通じて前記シリコン基板に第２導電型不純物を注入することにより行われることを特徴とする請求項７に記載の半導体装置の製造方法。
  9. 前記第１〜第４絶縁性サイドウォールを形成する工程は、
    前記第１、第２低電圧トランジスタ形成領域及び前記第１、第２高電圧トランジスタ形成領域に前記第１〜第４ゲート電極を覆うサイドウォール用絶縁膜を形成する工程と、
    前記第１ゲート絶縁膜の残膜が残るエッチング量だけ前記サイドウォール用絶縁膜をエッチバックし、前記第１〜第４ゲート電極の横に残る前記サイドウォール用絶縁膜を前記第１〜第４絶縁性サイドウォールとする工程とを有し、
    前記高電圧用第１、第２導電型ソース／ドレイン領域を形成する工程の前に、前記第３、第４ゲート電極のそれぞれの側面から前記第２の間隔だけ離れた部分の前記第１ゲート絶縁膜に第３、第４開口を形成する工程を有し、
    前記高電圧用第１、第２導電型ソース／ドレイン領域を形成する工程は、前記第３開口を通じて前記シリコン基板に第１導電型不純物を注入し、前記第４開口を通じて前記シリコン基板に第２導電型不純物を注入することにより行われることを特徴とする請求項６に記載の半導体装置の製造方法。
  10. 第１、第２低電圧トランジスタ形成領域と第１、第２高電圧トランジスタ形成領域とを画定する素子分離絶縁膜を半導体基板に形成する工程と、
    前記第１、第２高電圧トランジスタ形成領域の前記半導体基板上に第１ゲート絶縁膜を形成する工程と、
    前記第１、第２低電圧トランジスタ形成領域の前記半導体基板上に、前記第１ゲート絶縁膜よりも薄い第２ゲート絶縁膜を形成する工程と、
    前記第１、第２ゲート絶縁膜の上にノンドープの導電膜を形成する工程と、
    前記導電膜をパターニングすることにより、前記第１、第２低電圧トランジスタ形成領域のそれぞれに第１、第２ゲート電極を形成すると共に、前記第１、第２高電圧トランジスタ形成領域のそれぞれに第３、第４ゲート電極を形成する工程と、
    前記第１、第２低電圧トランジスタ形成領域及び前記第１、第２高電圧トランジスタ形成領域に前記第１〜第４ゲート電極を覆うサイドウォール用絶縁膜を形成する工程と、
    前記第１ゲート絶縁膜の残膜が残るエッチング量だけ前記サイドウォール用絶縁膜をエッチバックすることにより、前記第１〜第４ゲート電極の上面から前記サイドウォール用絶縁膜を除去し、且つ前記第１〜第４ゲート電極の横に残るサイドウォール用絶縁膜を第１〜第４絶縁性サイドウォールとする工程と、
    前記第１ゲート絶縁膜に、前記第３絶縁性サイドウォールの側面から間隔をおいて第１開口を形成すると共に、前記第４絶縁性サイドウォールの側面から間隔をおいて第２開口を形成する工程と、
    前記第１ゲート電極に第１導電型不純物を導入すると共に、該第１ゲート電極の側方の前記シリコン基板に低電圧用第１導電型ソース／ドレイン領域を形成し、前記第１開口の下の前記シリコン基板に高電圧用第１導電型ソース／ドレイン領域を形成する工程と、
    前記第２ゲート電極に第２導電型不純物を導入すると共に、該第２ゲート電極の側方の前記シリコン基板に低電圧用第２導電型ソース／ドレイン領域を形成し、前記第２開口の下の前記シリコン基板に高電圧用第２導電型ソース／ドレイン領域を形成する工程と、
    前記第３ゲート電極の全ての部分に不純物を導入する工程と、
    前記第４ゲート電極の全ての部分に不純物を導入する工程と、
    を有することを特徴とする半導体装置の製造方法。
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