JPH04279033A - 薄膜トランジスタの製造方法 - Google Patents
薄膜トランジスタの製造方法Info
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- JPH04279033A JPH04279033A JP3042076A JP4207691A JPH04279033A JP H04279033 A JPH04279033 A JP H04279033A JP 3042076 A JP3042076 A JP 3042076A JP 4207691 A JP4207691 A JP 4207691A JP H04279033 A JPH04279033 A JP H04279033A
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- JP
- Japan
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- gate electrode
- impurity concentration
- semiconductor layer
- resist
- insulating film
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、液晶表示装置のスイッ
チング素子、スタティックＲＡＭのメモリセル内の負荷
等に用いられる薄膜トランジスタ（以下では「ＴＦＴ」
と称す）の製造方法に関する。
チング素子、スタティックＲＡＭのメモリセル内の負荷
等に用いられる薄膜トランジスタ（以下では「ＴＦＴ」
と称す）の製造方法に関する。
【０００２】
【従来の技術】ＴＦＴには、リーク電流が低いことが要
求されている。例えばアクティブマトリクス型液晶表示
装置に用いられるスイッチング用ＴＦＴでは、液晶層を
挟む電極に蓄積された電荷を十分に保持するために、低
リーク電流特性が要求される。また、スタティックＲＡ
Ｍに用いられるＴＦＴでは、消費電流を低減するために
は、低リーク電流特性が要求される。
求されている。例えばアクティブマトリクス型液晶表示
装置に用いられるスイッチング用ＴＦＴでは、液晶層を
挟む電極に蓄積された電荷を十分に保持するために、低
リーク電流特性が要求される。また、スタティックＲＡ
Ｍに用いられるＴＦＴでは、消費電流を低減するために
は、低リーク電流特性が要求される。
【０００３】このような低リーク電流特性を得るために
、図８に示すようなＴＦＴが用いられている。このＴＦ
ＴはＮＭＯＳタイプであり、ＬＤＤ（Ｌｉｇｈｔｌｙ
Ｄｉｆｆｕｓｅｄ Ｄｒａｉｎ）構造を有している。絶
縁性基板１上に形成された多結晶シリコン層等の半導体
層２の一部に、チャネル層９と高不純物濃度領域（Ｎ＋
領域）１０ａ、１０ｂと低不純物濃度領域（Ｎ−領域）
１１ａ、１１ｂとが形成されている。チャネル層９の上
方にはゲート絶縁膜３を挟んでゲート電極４が設けられ
ている。ゲート電極４及びゲート絶縁膜３上には層間絶
縁膜６が形成され、高不純物濃度領域１０ａ、１０ｂ上
のゲート絶縁膜３及び層間絶縁膜６を貫いてコンタクト
ホール７ａ、７ｂがそれぞれ形成されている。高不純物
濃度領域１０ａ、１０ｂにはＡｌ−Ｓｉからなる電極８
ａ、８ｂがそれぞれコンタクトホール７ａ、７ｂを介し
て電気的に接続されている。
、図８に示すようなＴＦＴが用いられている。このＴＦ
ＴはＮＭＯＳタイプであり、ＬＤＤ（Ｌｉｇｈｔｌｙ
Ｄｉｆｆｕｓｅｄ Ｄｒａｉｎ）構造を有している。絶
縁性基板１上に形成された多結晶シリコン層等の半導体
層２の一部に、チャネル層９と高不純物濃度領域（Ｎ＋
領域）１０ａ、１０ｂと低不純物濃度領域（Ｎ−領域）
１１ａ、１１ｂとが形成されている。チャネル層９の上
方にはゲート絶縁膜３を挟んでゲート電極４が設けられ
ている。ゲート電極４及びゲート絶縁膜３上には層間絶
縁膜６が形成され、高不純物濃度領域１０ａ、１０ｂ上
のゲート絶縁膜３及び層間絶縁膜６を貫いてコンタクト
ホール７ａ、７ｂがそれぞれ形成されている。高不純物
濃度領域１０ａ、１０ｂにはＡｌ−Ｓｉからなる電極８
ａ、８ｂがそれぞれコンタクトホール７ａ、７ｂを介し
て電気的に接続されている。
【０００４】図８の薄膜トランジスタの製造工程を図３
〜図７に示す。まず、絶縁性基板１上に多結晶シリコン
が、５０〜１００ｎｍの厚さに堆積される。この多結晶
シリコン層がホトリソグラフィ法及びドライエッチング
法によってパターニングされ、半導体層２が形成される
（図３）。
〜図７に示す。まず、絶縁性基板１上に多結晶シリコン
が、５０〜１００ｎｍの厚さに堆積される。この多結晶
シリコン層がホトリソグラフィ法及びドライエッチング
法によってパターニングされ、半導体層２が形成される
（図３）。
【０００５】次に、シリコン酸化物からなるゲート絶縁
膜３が、基板１上の全面に５０〜１００ｎｍの厚さに形
成される（図４）。ゲート絶縁膜３はＣＶＤ法又は半導
体層２の上面の酸化によって形成されている。更に絶縁
膜３上にゲート電極４がパターン形成される（図５）。 ゲート電極４の幅は約６μｍである。ゲート電極４はｎ
＋型多結晶シリコンからなり、その膜厚は約３００ｎｍ
である。このゲート電極４をマスクとして、イオン注入
法によってチャネル層９以外の部分に、５×１０１３ｃ
ｍ−２の低濃度で不純物がドープされる（図６）。不純
物としては、例えばＰ（リン）、Ａｓ（ヒ素）等を挙げ
ることができる。
膜３が、基板１上の全面に５０〜１００ｎｍの厚さに形
成される（図４）。ゲート絶縁膜３はＣＶＤ法又は半導
体層２の上面の酸化によって形成されている。更に絶縁
膜３上にゲート電極４がパターン形成される（図５）。 ゲート電極４の幅は約６μｍである。ゲート電極４はｎ
＋型多結晶シリコンからなり、その膜厚は約３００ｎｍ
である。このゲート電極４をマスクとして、イオン注入
法によってチャネル層９以外の部分に、５×１０１３ｃ
ｍ−２の低濃度で不純物がドープされる（図６）。不純
物としては、例えばＰ（リン）、Ａｓ（ヒ素）等を挙げ
ることができる。
【０００６】次に、ゲート電極４及びゲート電極４の側
方を覆ってレジスト５がパターン形成される。このレジ
スト５をマスクとして、イオン注入法によって高不純物
濃度領域１０ａ、１０ｂとなる部分に、１〜５×１０１
５ｃｍ−２の高濃度で不純物がドープされる。用い得る
不純物は、上述と同様に、Ｐ（リン）、Ａｓ（ヒ素）等
である。これにより、高不純物濃度領域１０ａ、１０ｂ
、及び低不純物濃度領域１１ａ、１１ｂが形成される（
図７）。尚、この例ではゲート電極４の両側に低不純物
濃度領域１１ａ、１１ｂが形成されているが、図１０の
ように、ゲート電極４の一方の側にのみ低不純物濃度領
域１１が形成されている構成のＴＦＴも知られている。
方を覆ってレジスト５がパターン形成される。このレジ
スト５をマスクとして、イオン注入法によって高不純物
濃度領域１０ａ、１０ｂとなる部分に、１〜５×１０１
５ｃｍ−２の高濃度で不純物がドープされる。用い得る
不純物は、上述と同様に、Ｐ（リン）、Ａｓ（ヒ素）等
である。これにより、高不純物濃度領域１０ａ、１０ｂ
、及び低不純物濃度領域１１ａ、１１ｂが形成される（
図７）。尚、この例ではゲート電極４の両側に低不純物
濃度領域１１ａ、１１ｂが形成されているが、図１０の
ように、ゲート電極４の一方の側にのみ低不純物濃度領
域１１が形成されている構成のＴＦＴも知られている。
【０００７】次に、レジスト５が除去され、基板１上の
全面にＣＶＤ法によってシリコン酸化物からなる層間絶
縁膜６が６００ｎｍの厚さに形成される。次に、ドープ
した不純物を活性化させるために、この基板は例えば窒
素雰囲気中で９５０℃に３０分間熱処理される。更に、
高不純物濃度領域１０ａ及び１０ｂ上の層間絶縁膜６の
部分にそれぞれコンタクトホール７ａ、７ｂが形成され
、コンタクトホール７ａ及び７ｂ上にそれぞれ電極８ａ
、８ｂが形成される。（図８）。
全面にＣＶＤ法によってシリコン酸化物からなる層間絶
縁膜６が６００ｎｍの厚さに形成される。次に、ドープ
した不純物を活性化させるために、この基板は例えば窒
素雰囲気中で９５０℃に３０分間熱処理される。更に、
高不純物濃度領域１０ａ及び１０ｂ上の層間絶縁膜６の
部分にそれぞれコンタクトホール７ａ、７ｂが形成され
、コンタクトホール７ａ及び７ｂ上にそれぞれ電極８ａ
、８ｂが形成される。（図８）。
【０００８】
【発明が解決しようとする課題】このような製造方法で
ＴＦＴを作製すると、レジスト５のパターンの位置ずれ
により、図９に示すように、一方の低不純物濃度領域１
０ａの長さＬ１と、もう一方の低不純物濃度領域１１ｂ
の長さＬ２とが一定しない。Ｌ１及びＬ２の長さが一定
しないと、高不純物濃度領域１０ａ、１０ｂの長さも一
定しない。このように高不純物濃度領域１０ａ及び１０
ｂがゲート電極４に対して非自己整合的に形成されるた
め、得られるＴＦＴの特性のばらつき、特にオン電流の
ばらつきが大きくなるという問題点がある。
ＴＦＴを作製すると、レジスト５のパターンの位置ずれ
により、図９に示すように、一方の低不純物濃度領域１
０ａの長さＬ１と、もう一方の低不純物濃度領域１１ｂ
の長さＬ２とが一定しない。Ｌ１及びＬ２の長さが一定
しないと、高不純物濃度領域１０ａ、１０ｂの長さも一
定しない。このように高不純物濃度領域１０ａ及び１０
ｂがゲート電極４に対して非自己整合的に形成されるた
め、得られるＴＦＴの特性のばらつき、特にオン電流の
ばらつきが大きくなるという問題点がある。
【０００９】本発明はこのような問題点を解決するもの
であり、本発明の目的は、特性のばらつきの小さいＴＦ
Ｔの製造方法を提供することである。
であり、本発明の目的は、特性のばらつきの小さいＴＦ
Ｔの製造方法を提供することである。
【００１０】
【課題を解決するための手段】本発明の薄膜トランジス
タの製造方法は、表面が絶縁性の基板上に半導体層をパ
ターニングする工程と、該半導体層を覆って絶縁膜を形
成する工程と、該絶縁膜上に、複数のゲート電極部を有
するゲート電極を形成する工程と、該ゲート電極をマス
クとして該半導体層に不純物イオンを注入し、該ゲート
電極部の間に低不純物濃度領域を自己整合的に形成する
工程と、該ゲート電極部の間にレジストを形成する工程
と、該ゲート電極部及び該レジストをマスクとして該半
導体層に不純物イオンを注入し、該ゲート電極の外側に
高不純物濃度領域を自己整合的に形成する工程と、を包
含しており、そのことによって上記目的が達成される。
タの製造方法は、表面が絶縁性の基板上に半導体層をパ
ターニングする工程と、該半導体層を覆って絶縁膜を形
成する工程と、該絶縁膜上に、複数のゲート電極部を有
するゲート電極を形成する工程と、該ゲート電極をマス
クとして該半導体層に不純物イオンを注入し、該ゲート
電極部の間に低不純物濃度領域を自己整合的に形成する
工程と、該ゲート電極部の間にレジストを形成する工程
と、該ゲート電極部及び該レジストをマスクとして該半
導体層に不純物イオンを注入し、該ゲート電極の外側に
高不純物濃度領域を自己整合的に形成する工程と、を包
含しており、そのことによって上記目的が達成される。
【００１１】また、半導体層が多結晶シリコンである構
成とすることもできる。
成とすることもできる。
【００１２】
【作用】本発明のＴＦＴの製造方法によれば、ゲート電
極は複数のゲート電極部によって構成される。これらの
ゲート電極部をマスクとして半導体層にイオン注入すれ
ば、ゲート電極部の間に低不純物濃度領域が自己整合的
に形成される。更に、ゲート電極部の間にレジストを形
成し、ゲート電極部とレジストとをマスクとして不純物
イオンを注入することにより、ゲート電極に対して高不
純物濃度領域が自己整合的に形成される。
極は複数のゲート電極部によって構成される。これらの
ゲート電極部をマスクとして半導体層にイオン注入すれ
ば、ゲート電極部の間に低不純物濃度領域が自己整合的
に形成される。更に、ゲート電極部の間にレジストを形
成し、ゲート電極部とレジストとをマスクとして不純物
イオンを注入することにより、ゲート電極に対して高不
純物濃度領域が自己整合的に形成される。
【００１３】
【実施例】本発明の実施例について以下に説明する。図
１（ａ）〜（ｃ）に本発明のＴＦＴの製造工程を示す。 また、図１（ｃ）のＴＦＴの平面図を図２に示す。図１
（ｃ）に示すＴＦＴはＮＭＯＳタイプである。図１（ｃ
）のＴＦＴでは、絶縁性基板１上に形成された多結晶シ
リコン層等の半導体層２の一部に、チャネル層９ａ、９
ｂ、９ｃと低不純物濃度領域（Ｎ−領域）１１ａ、１１
ｂとが交互に形成されている。低不純物濃度領域１１ａ
、１１ｂの両外側には、高不純物濃度領域（Ｎ＋領域）
１０ａ、１０ｂが形成されている。半導体層２上にはゲ
ート絶縁膜３を挟んでゲート電極４が設けられている。 ゲート電極４は等間隔で並ぶ３つのゲート電極部４ａ、
４ｂ、４ｃから構成されている。各ゲート電極部の幅は
約２μｍであり、これらの幅の合計は、前述の図８の従
来のＴＦＴのゲート電極４の幅に等しくなっている。上
述のチャネル層９ａ、９ｂ、９ｃは、各ゲート電極部４
ａ、４ｂ、４ｃに対して、後に述べるように自己整合的
に形成されている。
１（ａ）〜（ｃ）に本発明のＴＦＴの製造工程を示す。 また、図１（ｃ）のＴＦＴの平面図を図２に示す。図１
（ｃ）に示すＴＦＴはＮＭＯＳタイプである。図１（ｃ
）のＴＦＴでは、絶縁性基板１上に形成された多結晶シ
リコン層等の半導体層２の一部に、チャネル層９ａ、９
ｂ、９ｃと低不純物濃度領域（Ｎ−領域）１１ａ、１１
ｂとが交互に形成されている。低不純物濃度領域１１ａ
、１１ｂの両外側には、高不純物濃度領域（Ｎ＋領域）
１０ａ、１０ｂが形成されている。半導体層２上にはゲ
ート絶縁膜３を挟んでゲート電極４が設けられている。 ゲート電極４は等間隔で並ぶ３つのゲート電極部４ａ、
４ｂ、４ｃから構成されている。各ゲート電極部の幅は
約２μｍであり、これらの幅の合計は、前述の図８の従
来のＴＦＴのゲート電極４の幅に等しくなっている。上
述のチャネル層９ａ、９ｂ、９ｃは、各ゲート電極部４
ａ、４ｂ、４ｃに対して、後に述べるように自己整合的
に形成されている。
【００１４】ゲート電極４及びゲート絶縁膜３上には層
間絶縁膜６が形成され、高不純物濃度領域１０ａ、１０
ｂ上のゲート絶縁膜３及び層間絶縁膜６を貫いてコンタ
クトホール７ａ、７ｂがそれぞれ形成されている。高不
純物濃度領域１０ａ、１０ｂにはＡｌ−Ｓｉからなる電
極８ａ、８ｂがそれぞれコンタクトホール７ａ、７ｂを
介して電気的に接続されている。
間絶縁膜６が形成され、高不純物濃度領域１０ａ、１０
ｂ上のゲート絶縁膜３及び層間絶縁膜６を貫いてコンタ
クトホール７ａ、７ｂがそれぞれ形成されている。高不
純物濃度領域１０ａ、１０ｂにはＡｌ−Ｓｉからなる電
極８ａ、８ｂがそれぞれコンタクトホール７ａ、７ｂを
介して電気的に接続されている。
【００１５】図１（ｃ）のＴＦＴの製造方法について説
明する。まず、絶縁性基板１上に多結晶シリコンが、５
０〜１００ｎｍの厚さに堆積される。この多結晶シリコ
ン層がホトリソグラフィ法及びドライエッチング法によ
ってパターニングされ、半導体層２が形成される。
明する。まず、絶縁性基板１上に多結晶シリコンが、５
０〜１００ｎｍの厚さに堆積される。この多結晶シリコ
ン層がホトリソグラフィ法及びドライエッチング法によ
ってパターニングされ、半導体層２が形成される。
【００１６】次に、シリコン酸化物からなるゲート絶縁
膜３が、基板１上の全面に５０〜１００ｎｍの厚さに形
成される。ゲート絶縁膜３はＣＶＤ法又は半導体層２の
上面の酸化によって形成されている。更に絶縁膜３上に
ゲート電極４がパターン形成される。３つのゲート電極
部４ａ、４ｂ、４ｃからなるゲート電極４は、ｎ＋型多
結晶シリコンからなり、その膜厚は約３００ｎｍである
。このゲート電極４をマスクとして、イオン注入法によ
って５×１０１３ｃｍ−２の低濃度で不純物がドープさ
れる。不純物としては、例えばＰ（リン）、Ａｓ（ヒ素
）等を挙げることができる。これにより、チャネル層９
ａ、９ｂ、９ｃ、及び低不純物濃度領域１１ａ、１１ｂ
がゲート電極４に対して自己整合的に形成される（図１
（ａ））。
膜３が、基板１上の全面に５０〜１００ｎｍの厚さに形
成される。ゲート絶縁膜３はＣＶＤ法又は半導体層２の
上面の酸化によって形成されている。更に絶縁膜３上に
ゲート電極４がパターン形成される。３つのゲート電極
部４ａ、４ｂ、４ｃからなるゲート電極４は、ｎ＋型多
結晶シリコンからなり、その膜厚は約３００ｎｍである
。このゲート電極４をマスクとして、イオン注入法によ
って５×１０１３ｃｍ−２の低濃度で不純物がドープさ
れる。不純物としては、例えばＰ（リン）、Ａｓ（ヒ素
）等を挙げることができる。これにより、チャネル層９
ａ、９ｂ、９ｃ、及び低不純物濃度領域１１ａ、１１ｂ
がゲート電極４に対して自己整合的に形成される（図１
（ａ））。
【００１７】次に、各ゲート電極部４ａ、４ｂ、４ｃの
間にレジスト５がパターン形成される。このレジスト５
及びゲート電極部４ａ、４ｃをマスクとして、イオン注
入法によって高不純物濃度領域１０ａ、１０ｂとなる部
分に、１〜５×１０１５ｃｍ−２の高濃度で不純物がド
ープされる。用い得る不純物としては、上述と同様に、
Ｐ（リン）、Ａｓ（ヒ素）等を挙げることができる。こ
れにより、高不純物濃度領域１０ａ、１０ｂがゲート電
極４に対して自己整合的に形成される（図１（ｂ））。 レジスト５はゲート電極部４ａと４ｂとの間、及びゲー
ト電極部４ｂと４ｃとの間の部分を覆って形成されてい
ればよく、ゲート電極部４ａ及び４ｃの幅は約２μｍな
ので、±１μｍの範囲内でレジスト５のパターンの位置
ずれが生じても、高不純物濃度領域１０ａ、１０ｂをゲ
ート電極４に対して自己整合的に形成することができる
。
間にレジスト５がパターン形成される。このレジスト５
及びゲート電極部４ａ、４ｃをマスクとして、イオン注
入法によって高不純物濃度領域１０ａ、１０ｂとなる部
分に、１〜５×１０１５ｃｍ−２の高濃度で不純物がド
ープされる。用い得る不純物としては、上述と同様に、
Ｐ（リン）、Ａｓ（ヒ素）等を挙げることができる。こ
れにより、高不純物濃度領域１０ａ、１０ｂがゲート電
極４に対して自己整合的に形成される（図１（ｂ））。 レジスト５はゲート電極部４ａと４ｂとの間、及びゲー
ト電極部４ｂと４ｃとの間の部分を覆って形成されてい
ればよく、ゲート電極部４ａ及び４ｃの幅は約２μｍな
ので、±１μｍの範囲内でレジスト５のパターンの位置
ずれが生じても、高不純物濃度領域１０ａ、１０ｂをゲ
ート電極４に対して自己整合的に形成することができる
。
【００１８】次に、レジスト５が除去され、基板１上の
全面にＣＶＤ法によってシリコン酸化物からなる層間絶
縁膜６が６００ｎｍの厚さに形成される。次に、ドープ
した不純物を活性化させるために、この基板は例えば窒
素雰囲気中で９５０℃に３０分間熱処理される。更に、
高不純物濃度領域１０ａ及び１０ｂ上の層間絶縁膜６の
部分にそれぞれコンタクトホール７ａ、７ｂが形成され
、コンタクトホール７ａ及び７ｂ上にそれぞれ電極８ａ
、８ｂが形成される。（図１（ｃ））。
全面にＣＶＤ法によってシリコン酸化物からなる層間絶
縁膜６が６００ｎｍの厚さに形成される。次に、ドープ
した不純物を活性化させるために、この基板は例えば窒
素雰囲気中で９５０℃に３０分間熱処理される。更に、
高不純物濃度領域１０ａ及び１０ｂ上の層間絶縁膜６の
部分にそれぞれコンタクトホール７ａ、７ｂが形成され
、コンタクトホール７ａ及び７ｂ上にそれぞれ電極８ａ
、８ｂが形成される。（図１（ｃ））。
【００１９】本実施例のＴＦＴの製造方法によれば、高
不純物濃度領域１０ａ、１０ｂがゲート電極４に対して
自己整合的に形成されているので、特性のばらつきが小
さいＴＦＴが得られる。
不純物濃度領域１０ａ、１０ｂがゲート電極４に対して
自己整合的に形成されているので、特性のばらつきが小
さいＴＦＴが得られる。
【００２０】本実施例ではゲート電極４は３つのゲート
電極部で構成されているが、更に多くのゲート電極部で
構成されていてもよい。
電極部で構成されているが、更に多くのゲート電極部で
構成されていてもよい。
【００２１】
【発明の効果】本発明の薄膜トランジスタの製造方法に
よれば、ゲート電極の下方のチャネル層の側方に形成さ
れる高不純物濃度領域が、ゲート電極に対して自己整合
的に形成されるので、特性ばらつきの小さい薄膜トラン
ジスタが得られる。
よれば、ゲート電極の下方のチャネル層の側方に形成さ
れる高不純物濃度領域が、ゲート電極に対して自己整合
的に形成されるので、特性ばらつきの小さい薄膜トラン
ジスタが得られる。
【図１】（ａ）〜（ｃ）は、本発明の薄膜トランジスタ
の製造方法の一実施例を示す工程図である。
の製造方法の一実施例を示す工程図である。
【図２】図１（ｃ）の薄膜トランジスタの平面図である
。
。
【図３】従来の薄膜トランジスタの製造方法を示す工程
図である。
図である。
【図４】従来の薄膜トランジスタの製造方法を示す工程
図である。
図である。
【図５】従来の薄膜トランジスタの製造方法を示す工程
図である。
図である。
【図６】従来の薄膜トランジスタの製造方法を示す工程
図である。
図である。
【図７】従来の薄膜トランジスタの製造方法を示す工程
図である。
図である。
【図８】従来の薄膜トランジスタの製造方法を示す工程
図である。
図である。
【図９】従来の薄膜トランジスタの低不純物濃度領域及
び高不純物濃度領域の大きさをばらつきを説明するため
の図である。
び高不純物濃度領域の大きさをばらつきを説明するため
の図である。
【図１０】従来の他の薄膜トランジスタを示す断面図で
ある。
ある。
１ 絶縁性基板
２ 半導体層
３ ゲート絶縁膜
４ ゲート電極
４ａ，４ｂ，４ｃ ゲート電極部
５ レジスト
６ 層間絶縁膜
７ａ，７ｂ コンタクトホール
８ａ，８ｂ 電極
９ａ，９ｂ，９ｃ チャネル層
１０ａ，１０ｂ 高不純物濃度領域
１１ａ，１１ｂ 低不純物濃度領域
Claims (1)
- 【請求項１】表面が絶縁性の基板上に半導体層をパター
ニングする工程と、該半導体層を覆って絶縁膜を形成す
る工程と、該絶縁膜上に、複数のゲート電極部を有する
ゲート電極を形成する工程と、該ゲート電極をマスクと
して該半導体層に不純物イオンを注入し、該ゲート電極
部の間に低不純物濃度領域を自己整合的に形成する工程
と、該ゲート電極部の間にレジストを形成する工程と、
該ゲート電極部及び該レジストをマスクとして該半導体
層に不純物イオンを注入し、該ゲート電極の外側に高不
純物濃度領域を自己整合的に形成する工程と、を包含す
る薄膜トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3042076A JPH04279033A (ja) | 1991-03-07 | 1991-03-07 | 薄膜トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3042076A JPH04279033A (ja) | 1991-03-07 | 1991-03-07 | 薄膜トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04279033A true JPH04279033A (ja) | 1992-10-05 |
Family
ID=12625973
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3042076A Pending JPH04279033A (ja) | 1991-03-07 | 1991-03-07 | 薄膜トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04279033A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2700221A1 (fr) * | 1993-01-07 | 1994-07-08 | Fujitsu Ltd | Transistor à effet de champ ayant des propriétés améliorées de capacité parasite et de transconductance. |
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| JP2001222240A (ja) * | 1999-11-29 | 2001-08-17 | Semiconductor Energy Lab Co Ltd | Ｅｌ表示装置及び電気器具 |
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