JPH0621461A - 薄膜トランジスタ - Google Patents
薄膜トランジスタInfo
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- JPH0621461A JPH0621461A JP17513692A JP17513692A JPH0621461A JP H0621461 A JPH0621461 A JP H0621461A JP 17513692 A JP17513692 A JP 17513692A JP 17513692 A JP17513692 A JP 17513692A JP H0621461 A JPH0621461 A JP H0621461A
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- silicon oxide
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Landscapes
- Thin Film Transistor (AREA)
Abstract
(57)【要約】
【目的】ボトムゲート型の薄膜トランジスタにおいて、
ソース，ドレイン領域をそれぞれのオフセット領域の長
さを所定の値に設定し、リーク電流を低減する。 【構成】ＣＶＤシリコン酸化膜１０３の上面に設けられ
たソース領域１０７ａ，およびドレイン領域１０８ａの
端部は、熱拡散により、ＣＶＤシリコン酸化膜１０３に
設けられたゲート電極１０２ａに達する溝の上端からそ
れぞれ所定の深さまで延在している。
ソース，ドレイン領域をそれぞれのオフセット領域の長
さを所定の値に設定し、リーク電流を低減する。 【構成】ＣＶＤシリコン酸化膜１０３の上面に設けられ
たソース領域１０７ａ，およびドレイン領域１０８ａの
端部は、熱拡散により、ＣＶＤシリコン酸化膜１０３に
設けられたゲート電極１０２ａに達する溝の上端からそ
れぞれ所定の深さまで延在している。
Description
【０００１】
【産業上の利用分野】本発明はボトムゲート型の薄膜ト
ランジスタに関する。
ランジスタに関する。
【０００２】
【従来の技術】多結晶シリコン薄膜トランジスタは、絶
縁体上に形成可能であることから、高速スタティック・
メモリー集積回路の負荷素子として用いられたり、液晶
表示素子において画素と呼ばれる表示単位毎に配置した
液晶駆動トランジスタなどに用いられている。
縁体上に形成可能であることから、高速スタティック・
メモリー集積回路の負荷素子として用いられたり、液晶
表示素子において画素と呼ばれる表示単位毎に配置した
液晶駆動トランジスタなどに用いられている。
【０００３】図４にボトムゲート型と呼ばれる一般的な
薄膜トランジスタの素子構造の断面図を示す。下地絶縁
体２０１の上に多結晶シリコンのゲート電極２０２が配
置される。ゲート酸化膜２０４を介して上部に多結晶シ
リコン層２０５を堆積した後、高濃度にキャリア不純物
をドーピングしたソース領域２０７，ドレイン領域２０
８が形成され、同時にチャネル領域２０５ａが形成され
る。さらに、カバー膜２０９として、シリコン酸化膜を
上部に堆積し、ソース領域２０７，ドレイン領域２０８
の部分に対して開口加工して、アルミ電極２１０が形成
される。この様にして形成された構造において、ゲート
電極２０２からの電界によって、ソース領域２０７とド
レイン領域２０８との間のキャリアの移動が制御され、
ＭＯＳ型トランジスタとして動作するものである。
薄膜トランジスタの素子構造の断面図を示す。下地絶縁
体２０１の上に多結晶シリコンのゲート電極２０２が配
置される。ゲート酸化膜２０４を介して上部に多結晶シ
リコン層２０５を堆積した後、高濃度にキャリア不純物
をドーピングしたソース領域２０７，ドレイン領域２０
８が形成され、同時にチャネル領域２０５ａが形成され
る。さらに、カバー膜２０９として、シリコン酸化膜を
上部に堆積し、ソース領域２０７，ドレイン領域２０８
の部分に対して開口加工して、アルミ電極２１０が形成
される。この様にして形成された構造において、ゲート
電極２０２からの電界によって、ソース領域２０７とド
レイン領域２０８との間のキャリアの移動が制御され、
ＭＯＳ型トランジスタとして動作するものである。
【０００４】ところが、シリコン基板結晶を用いて作ら
れたＭＯＳ型トランジスタに比べると、多結晶シリコン
を用いた薄膜トランジスタでは、リーク電流が多く、特
徴的な構造上の工夫がされている。それは、図４に示す
ように、ソース領域２０７，およびドレイン領域２０８
をそれぞれゲート電極２０２の端部から離してオフセッ
ト領域２２０を設ける。薄膜トランジスタでは、多結晶
シリコンを用いているために結晶粒界などの結晶欠陥が
多く含まれており、リーク電流の発生機構には電界の効
果が影響していることが多結晶シリコン抵抗体の電気伝
導挙動などから類推される。実際、このようなオフセッ
ト構造をとるとリーク電流の低減に効果があることが、
経験上知られている。
れたＭＯＳ型トランジスタに比べると、多結晶シリコン
を用いた薄膜トランジスタでは、リーク電流が多く、特
徴的な構造上の工夫がされている。それは、図４に示す
ように、ソース領域２０７，およびドレイン領域２０８
をそれぞれゲート電極２０２の端部から離してオフセッ
ト領域２２０を設ける。薄膜トランジスタでは、多結晶
シリコンを用いているために結晶粒界などの結晶欠陥が
多く含まれており、リーク電流の発生機構には電界の効
果が影響していることが多結晶シリコン抵抗体の電気伝
導挙動などから類推される。実際、このようなオフセッ
ト構造をとるとリーク電流の低減に効果があることが、
経験上知られている。
【０００５】
【発明が解決しようとする課題】さて、上記のオフセッ
ト領域を形成する製造技術上の問題点としては、下地の
ゲート電極パターンに目合わせしてソース・ドレイン領
域を形成するものの、位置的な誤差が避けられないこと
がある。
ト領域を形成する製造技術上の問題点としては、下地の
ゲート電極パターンに目合わせしてソース・ドレイン領
域を形成するものの、位置的な誤差が避けられないこと
がある。
【０００６】シリコン基板結晶を用いて作られる一般の
ＭＯＳ型トランジスタでは、基板に対して上部に配置さ
れるゲート電極をマスクにして、イオン注入法によりキ
ャリア不純物をドーピングすることができる。このため
に、ゲート電極のパターンに対して、自己整合的にソー
ス・ドレイン領域が形成可能なわけである。このこと
が、特性上のばらつきの少ないトランジスタ素子を極め
て高い密度で集積化できる要因の一つであり、薄膜トラ
ンジスタにおいても自己整合的なソース・ドレイン領域
の形成が求められていた。
ＭＯＳ型トランジスタでは、基板に対して上部に配置さ
れるゲート電極をマスクにして、イオン注入法によりキ
ャリア不純物をドーピングすることができる。このため
に、ゲート電極のパターンに対して、自己整合的にソー
ス・ドレイン領域が形成可能なわけである。このこと
が、特性上のばらつきの少ないトランジスタ素子を極め
て高い密度で集積化できる要因の一つであり、薄膜トラ
ンジスタにおいても自己整合的なソース・ドレイン領域
の形成が求められていた。
【０００７】
【課題を解決するための手段】本発明では、上述の従来
技術の課題点を解決するために、溝を有する絶縁体に埋
め込まれ、且つその底部にゲート電極を配置した薄膜ト
ランジスタ構造で、開口上部に位置するソース・ドレイ
ン領域が上方からの不純物拡散によって自己整合的に形
成されているという特徴を有している。
技術の課題点を解決するために、溝を有する絶縁体に埋
め込まれ、且つその底部にゲート電極を配置した薄膜ト
ランジスタ構造で、開口上部に位置するソース・ドレイ
ン領域が上方からの不純物拡散によって自己整合的に形
成されているという特徴を有している。
【０００８】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【０００９】薄膜トランジスタの製造方法を説明するた
めの工程順の断面図である図１を参照すると、本発明の
第１の実施例は、まず、下地絶縁体１０１上に膜厚０．
２μｍの多結晶シリコン層からなるゲート電極１０２ａ
を形成する。次に、全面にＣＶＤシリコン酸化膜１０３
を厚さ０．５μｍ堆積する。ゲート電極１０２ａに目合
わせして、リソグラィー技術，ドライエッチング技術を
用いて開口加工を行って溝を形成し、底部にゲート電極
１０２ａの表面を露出させる。このときの要求される目
合わせ精度は、ゲート電極１０２ａの上面に溝形状の底
部を含ませれば良く、また直接デバイス特性に影響する
ものではない。〔図１（ａ）〕。
めの工程順の断面図である図１を参照すると、本発明の
第１の実施例は、まず、下地絶縁体１０１上に膜厚０．
２μｍの多結晶シリコン層からなるゲート電極１０２ａ
を形成する。次に、全面にＣＶＤシリコン酸化膜１０３
を厚さ０．５μｍ堆積する。ゲート電極１０２ａに目合
わせして、リソグラィー技術，ドライエッチング技術を
用いて開口加工を行って溝を形成し、底部にゲート電極
１０２ａの表面を露出させる。このときの要求される目
合わせ精度は、ゲート電極１０２ａの上面に溝形状の底
部を含ませれば良く、また直接デバイス特性に影響する
ものではない。〔図１（ａ）〕。
【００１０】次に全面にゲート酸化膜としての減圧ＣＶ
Ｄシリコン酸化膜１０４ａを膜厚０．１μｍ成膜し、多
結晶シリコン層１０５を０．２μｍの厚さで堆積する。
この多結晶シリコン層１０５の製法としては５３５℃で
のジシランの熱分解による非晶質シリコンを堆積した後
に、窒素雰囲気中で６２０℃で１５時間アニール処理し
て、結晶化させる。多結晶シリコン層１０５の形成後に
全面にＣＶＤシリコン酸化膜１０６を堆積して、溝を埋
めこむ。このときの堆積膜厚は、溝形状の開口寸法など
の要素を考慮して決める必要がある。通常は開口寸法の
２から３倍程度に設定する〔図１（ｂ）〕。
Ｄシリコン酸化膜１０４ａを膜厚０．１μｍ成膜し、多
結晶シリコン層１０５を０．２μｍの厚さで堆積する。
この多結晶シリコン層１０５の製法としては５３５℃で
のジシランの熱分解による非晶質シリコンを堆積した後
に、窒素雰囲気中で６２０℃で１５時間アニール処理し
て、結晶化させる。多結晶シリコン層１０５の形成後に
全面にＣＶＤシリコン酸化膜１０６を堆積して、溝を埋
めこむ。このときの堆積膜厚は、溝形状の開口寸法など
の要素を考慮して決める必要がある。通常は開口寸法の
２から３倍程度に設定する〔図１（ｂ）〕。
【００１１】次に、エッチバッグ手法によりＣＶＤシリ
コン酸化膜１０６を上方より平坦化させながら除去して
いくと、多結晶シリコン層１０５が露出し、溝はＣＶＤ
シリコン酸化膜１０６ａで埋め込むことができる。続い
て、多結晶シリコン層１０５をドライエッチングにより
パターニングして、トランジスタ形成領域を形成する。
この表面にボロンのイオン注入を行って、溝の開口部周
辺の多結晶シリコン層１０５を、５ｘ１０20／ｃｍ3 程
度のボロンを含むイオン注入領域１０７，１０８に変換
する〔図１（ｃ）〕。
コン酸化膜１０６を上方より平坦化させながら除去して
いくと、多結晶シリコン層１０５が露出し、溝はＣＶＤ
シリコン酸化膜１０６ａで埋め込むことができる。続い
て、多結晶シリコン層１０５をドライエッチングにより
パターニングして、トランジスタ形成領域を形成する。
この表面にボロンのイオン注入を行って、溝の開口部周
辺の多結晶シリコン層１０５を、５ｘ１０20／ｃｍ3 程
度のボロンを含むイオン注入領域１０７，１０８に変換
する〔図１（ｃ）〕。
【００１２】次に、９２０℃４０分のアニール処理によ
り、注入されたイオンの活性化と下方への拡散とを行な
い、ソース領域１０７ａ，ドレイン領域１０８ａを形成
する。これと同時に、チャネル領域１０５ａが形成され
る。この後に、カバー膜として膜厚０．４μｍのＣＶＤ
シリコン酸化膜１０９ａを堆積し、ソース領域１０７
ａ，ドレイン領域１０８ａに対してアルミ電極１１０を
配置する〔図１（ｄ）〕。
り、注入されたイオンの活性化と下方への拡散とを行な
い、ソース領域１０７ａ，ドレイン領域１０８ａを形成
する。これと同時に、チャネル領域１０５ａが形成され
る。この後に、カバー膜として膜厚０．４μｍのＣＶＤ
シリコン酸化膜１０９ａを堆積し、ソース領域１０７
ａ，ドレイン領域１０８ａに対してアルミ電極１１０を
配置する〔図１（ｄ）〕。
【００１３】上記第１の実施例によれば、溝を形成する
シリコン酸化膜の厚さと、開口部周囲のイオン注入領域
からの拡散長さにより、ソース・ドレイン領域のゲート
端からの距離が設定されるので、従来構造のような目合
わせずれなどが発生せずに、オフセット領域をソース・
ドレイン両側で等しく設定することができる。また、下
地のゲート電極上に積層して形成できるために、必要な
素子領域面積も少なくて済むという利点もある。
シリコン酸化膜の厚さと、開口部周囲のイオン注入領域
からの拡散長さにより、ソース・ドレイン領域のゲート
端からの距離が設定されるので、従来構造のような目合
わせずれなどが発生せずに、オフセット領域をソース・
ドレイン両側で等しく設定することができる。また、下
地のゲート電極上に積層して形成できるために、必要な
素子領域面積も少なくて済むという利点もある。
【００１４】薄膜トランジスタの断面図である図２を参
照すると、本発明の第２の実施例は、溝の形状が非対称
となっている。本実施例による薄膜トランジスタは、上
記第１の実施例と同様に、ゲート電極１０２ｂ，ＣＶＤ
シリコン酸化膜１０３までを形成する。
照すると、本発明の第２の実施例は、溝の形状が非対称
となっている。本実施例による薄膜トランジスタは、上
記第１の実施例と同様に、ゲート電極１０２ｂ，ＣＶＤ
シリコン酸化膜１０３までを形成する。
【００１５】その後、全面に膜厚の薄いシリコン窒化膜
（図示せず）を堆積し、所定膜厚の多結晶シリコン膜の
堆積，加工によりドレイン領域を形成する側に多結晶シ
リコン配線１１２を形成し、全面にＣＶＤシリコン酸化
膜１１３を堆積する。次に、上記多結晶シリコン配線１
１２の上面が露出するまでこのＣＶＤシリコン酸化膜１
１３のエッチバックを行なう。続いて、フォトレジスト
（図示せず）をマスクにして、溝並びにソース領域を形
成する側の領域のＣＶＤシリコン酸化膜１１３，および
上記シリコン窒化膜をエッチング除去する。
（図示せず）を堆積し、所定膜厚の多結晶シリコン膜の
堆積，加工によりドレイン領域を形成する側に多結晶シ
リコン配線１１２を形成し、全面にＣＶＤシリコン酸化
膜１１３を堆積する。次に、上記多結晶シリコン配線１
１２の上面が露出するまでこのＣＶＤシリコン酸化膜１
１３のエッチバックを行なう。続いて、フォトレジスト
（図示せず）をマスクにして、溝並びにソース領域を形
成する側の領域のＣＶＤシリコン酸化膜１１３，および
上記シリコン窒化膜をエッチング除去する。
【００１６】以降の工程は、概略上記第１の実施例と同
じである。ＣＶＤシリコン酸化膜１０３に溝を加工形成
し、ゲート酸化膜となる膜厚０．１μｍのＣＶＤシリコ
ン酸化膜１０４ｂを全面に堆積し、このＣＶＤシリコン
酸化膜１０４ｂに上記多結晶シリコン配線１１２に達す
る開口部を設けた後、全面に膜厚０．２μｍの多結晶シ
リコン層を形成する。溝を埋め込まれた姿態のＣＶＤシ
リコン酸化膜１０６ｂを形成し、この多結晶シリコン層
にパターニング，イオン注入，活性化処理を施してＰ型
のソース領域１０７ｂ，Ｐ型のドレイン領域１０８ｂ，
およびチャネル領域１０５ｂを形成し、ＣＶＤシリコン
酸化膜１０９ｂ，アルミ電極１１０を形成する。
じである。ＣＶＤシリコン酸化膜１０３に溝を加工形成
し、ゲート酸化膜となる膜厚０．１μｍのＣＶＤシリコ
ン酸化膜１０４ｂを全面に堆積し、このＣＶＤシリコン
酸化膜１０４ｂに上記多結晶シリコン配線１１２に達す
る開口部を設けた後、全面に膜厚０．２μｍの多結晶シ
リコン層を形成する。溝を埋め込まれた姿態のＣＶＤシ
リコン酸化膜１０６ｂを形成し、この多結晶シリコン層
にパターニング，イオン注入，活性化処理を施してＰ型
のソース領域１０７ｂ，Ｐ型のドレイン領域１０８ｂ，
およびチャネル領域１０５ｂを形成し、ＣＶＤシリコン
酸化膜１０９ｂ，アルミ電極１１０を形成する。
【００１７】上記第２の実施例では、ソース領域側のオ
フセット領域の長さに較べて、ドレイン領域側のオフセ
ット領域の長さは、上記多結晶シリコン配線の膜厚分だ
け長くなる。このため、例えば、薄膜トランジスタで動
作バイアスをソース・ドレインに対して固定的な値で用
いるときには、リーク電流に影響するのは逆バイアス状
態のＰＮ接合であるドレイン領域であり、ドレイン側に
より大きな距離を設定するのが、リーク電流を抑えつつ
不要な寄生抵抗を低減するために有効である。
フセット領域の長さに較べて、ドレイン領域側のオフセ
ット領域の長さは、上記多結晶シリコン配線の膜厚分だ
け長くなる。このため、例えば、薄膜トランジスタで動
作バイアスをソース・ドレインに対して固定的な値で用
いるときには、リーク電流に影響するのは逆バイアス状
態のＰＮ接合であるドレイン領域であり、ドレイン側に
より大きな距離を設定するのが、リーク電流を抑えつつ
不要な寄生抵抗を低減するために有効である。
【００１８】本発明の第３の実施例について、その断面
図を図３に示す。本実施例は小さい面積で、より長いゲ
ート長を達成するための新規構造である。ここでは、溝
形状の底部に配置したゲート電極１０２ｃの形状を、さ
らに溝形状に加工して、薄膜トランジスタとゲート酸化
膜１０４ｃを介した接触面積を増大させようとするもの
である。ＣＶＤシリコン酸化膜１０６ｃ，Ｐ型のソース
領域１０７ｃ，Ｐ型のドレイン領域１０８ｃ，チャネル
領域１０５ｃ，ＣＶＤシリコン酸化膜１０９ｃ等は、本
質的には上記第１の実施例と同様に、形成される。
図を図３に示す。本実施例は小さい面積で、より長いゲ
ート長を達成するための新規構造である。ここでは、溝
形状の底部に配置したゲート電極１０２ｃの形状を、さ
らに溝形状に加工して、薄膜トランジスタとゲート酸化
膜１０４ｃを介した接触面積を増大させようとするもの
である。ＣＶＤシリコン酸化膜１０６ｃ，Ｐ型のソース
領域１０７ｃ，Ｐ型のドレイン領域１０８ｃ，チャネル
領域１０５ｃ，ＣＶＤシリコン酸化膜１０９ｃ等は、本
質的には上記第１の実施例と同様に、形成される。
【００１９】
【発明の効果】以上説明したように本発明の薄膜トラン
ジスタは、ソース，ドレイン領域のそれぞれのオフセッ
ト領域の長さが溝を形成するシリコン酸化膜の厚さと溝
の開口部上端からの拡散長との差により一義的に決定す
る。このため、従来のような目合わせに依存したリーク
電流の発生は、制御性よく抑制できる。
ジスタは、ソース，ドレイン領域のそれぞれのオフセッ
ト領域の長さが溝を形成するシリコン酸化膜の厚さと溝
の開口部上端からの拡散長との差により一義的に決定す
る。このため、従来のような目合わせに依存したリーク
電流の発生は、制御性よく抑制できる。
【図１】本発明の第１の実施例を説明するための工程順
の断面図である。
の断面図である。
【図２】本発明の第２の実施例を説明するための断面図
である。
である。
【図３】本発明の第３の実施例を説明するための断面図
である。
である。
【図４】従来の薄膜トランジスタを説明するための断面
図である。
図である。
１０１，２０１ 下地絶縁体 １０２ａ，１０２ｂ，１０２ｃ，２０２ ゲート電極 １０３，１０４ａ，１０４ｂ，１０４ｃ，１０６，１０
６ａ，１０６ｂ，１０６ｃ，１０９ａ，１０９ｂ，１０
９ｃ，１１３ ＣＶＤシリコン酸化膜 １０５，２０５ 多結晶シリコン層 １０５ａ，１０５ｂ，１０５ｃ，２０５ａ チャネル
領域 １０７，１０８ イオン注入領域 １０７ａ，１０７ｂ，１０７ｃ，２０７ ソース領域 １０８ａ，１０８ｂ，１０８ｃ，２０８ ドレイン領
域 １１０，２１０ アルミ配線 １１２ 多結晶シリコン配線 ２０４ ゲート酸化膜 ２０９ カバー膜 ２２０ オフセット領域
６ａ，１０６ｂ，１０６ｃ，１０９ａ，１０９ｂ，１０
９ｃ，１１３ ＣＶＤシリコン酸化膜 １０５，２０５ 多結晶シリコン層 １０５ａ，１０５ｂ，１０５ｃ，２０５ａ チャネル
領域 １０７，１０８ イオン注入領域 １０７ａ，１０７ｂ，１０７ｃ，２０７ ソース領域 １０８ａ，１０８ｂ，１０８ｃ，２０８ ドレイン領
域 １１０，２１０ アルミ配線 １１２ 多結晶シリコン配線 ２０４ ゲート酸化膜 ２０９ カバー膜 ２２０ オフセット領域
Claims (1)
- 【請求項１】 溝を有する絶縁体に埋め込まれ、かつ前
記溝の底部にゲート電極を有し、ソース・ドレイン領域
が前記ゲート電極に自己整合的に形成されたことを特徴
とする薄膜トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17513692A JP2953201B2 (ja) | 1992-07-02 | 1992-07-02 | 薄膜トランジスタおよびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17513692A JP2953201B2 (ja) | 1992-07-02 | 1992-07-02 | 薄膜トランジスタおよびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0621461A true JPH0621461A (ja) | 1994-01-28 |
| JP2953201B2 JP2953201B2 (ja) | 1999-09-27 |
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ID=15990923
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| JP17513692A Expired - Fee Related JP2953201B2 (ja) | 1992-07-02 | 1992-07-02 | 薄膜トランジスタおよびその製造方法 |
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| Country | Link |
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| JP (1) | JP2953201B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010177466A (ja) * | 2009-01-29 | 2010-08-12 | Semiconductor Energy Lab Co Ltd | 半導体装置及びその作製方法 |
| JP2010206154A (ja) * | 2009-02-09 | 2010-09-16 | Hitachi Displays Ltd | 表示装置 |
| CN109285844A (zh) * | 2018-10-15 | 2019-01-29 | 深圳市华星光电技术有限公司 | 阵列基板及其制造方法 |
-
1992
- 1992-07-02 JP JP17513692A patent/JP2953201B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010177466A (ja) * | 2009-01-29 | 2010-08-12 | Semiconductor Energy Lab Co Ltd | 半導体装置及びその作製方法 |
| JP2010206154A (ja) * | 2009-02-09 | 2010-09-16 | Hitachi Displays Ltd | 表示装置 |
| CN109285844A (zh) * | 2018-10-15 | 2019-01-29 | 深圳市华星光电技术有限公司 | 阵列基板及其制造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2953201B2 (ja) | 1999-09-27 |
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