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KR0124642B1 - 반도체 소자의 제조방법 - Google Patents

반도체 소자의 제조방법

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KR0124642B1
KR0124642B1 KR1019940011305A KR19940011305A KR0124642B1 KR 0124642 B1 KR0124642 B1 KR 0124642B1 KR 1019940011305 A KR1019940011305 A KR 1019940011305A KR 19940011305 A KR19940011305 A KR 19940011305A KR 0124642 B1 KR0124642 B1 KR 0124642B1
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KR
South Korea
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forming
nitride film
isolation region
device isolation
semiconductor layer
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KR1019940011305A
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Inventor
강대술
Original Assignee
문정환
엘지반도체주식회사
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Publication date
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0151—Manufacturing their isolation regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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    • H10D30/01—Manufacture or treatment
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Abstract

본 발명은 반도체 소자에 관한것으로, 특히 소자의 격리영역을 최소화하여 고집적화에 적당하도록 한 반도체 소자의 제조방법에 관한 것이다.
상기와 같은 본 발명의 반도체 소자 제조방법은 반도체 기판에 제1소자격리영역을 형성하는 공정과, 상기 제1소자격리영이 형성된 기판의 전면에 일정 두께의 제1도전형 반도체층을 형성하는 공정과, 상기 제1소자격리영역보다 작은폭으로 제1소자격리영역상의 질화막을 선택적으로 제거하는 공정과, 상기의 제1도전형 반도체층상에 산화막과 질화막을 형성하는 공정과, 상기 질화막 측면에 질화막 측벽을 하고 제1도전형 반도체층을 열산화하여 제2소자격리영역을 형성하는 공정과, 상기 제1도전형 반도체층을 단결정화하고 질화막, 질화막 측벽, 산화막을 제거한후 게이트 절연막을 형성하는 공정과, 상기의 게이트 절연막상에 게이트 전극을 형성하는 공정과, 상기의 게이트 전극을 마스크로 하여 저농도 제2도전형 불순물 이온주입을 실시한후 게이트전극 측면에 절연막 측벽을 형성하고 다시 고농도 제2도전형 불순물 이온주입을 하여 LDD 구조의 소스 및 드레인영역을 형성하는 공정을 포함하여 이루어진다.

Description

반도체 소자의 제조방법
제1도(a) 내지 (e)는 종래의 반도체 소자의 공정단면도.
제2도(a) 내지 (e)는 본 발명의 반도체 소자의 공정단면도.
* 도면의 주요부분에 대한 부호의 설명
21 : 반도체기판 22 : 제1소자격리영역
23 : 제1도전형 반도체층 24 : 산화막
25 : 질화막 26 : 제2소자격리영역
27 : 질화막측벽 28 : 게이트절연막
29 : 게이트전극 30 : 절연막측벽
31 : 소스영역 32 : 드레인영역
본 발명은 반도체 소자에 관한 것으로, 특히 소자의 격리영역을 최소화하여 고집적화에 적당하도록 한 반도체 소자의 제조방법에 관한 것이다.
일반적으로 고집적회로에서는 실리콘 기판면에 형성된 각 소자를 전기적으로 분리해야 한다.
MOS 소자에서도 인접한 소자사이에서 바람직하지 않은 관계가 생기지 않도록 필드산화막을 두껍게 하건, 채널 형성방지용 확산을 하여 실질적인 격리(Isolation)를 하고 있다.
디바이스의 직접도를 높이기 위해서는 각각의 소자의 디멘션을 축소하는 것도 필요하지만, 동시에 격리영역의 폭, 면적을 축소하는 것이 극히 중요하다. 이하, 첨부된 도면을 참고하여 종래 기술의 반도체 소자의 제조방법을 설명하면 다음과 같다.
제1도(a) 내지 (e)는 종래의 반도체 소자의 공정 단면도이다. 먼저 제1도(a)에서와 같이 p형 반도체 기판(1)의 전면에 후공정에서의 기판에 대한 스트레스를 줄이기 위한 버퍼산화막(buffer oxide)(2)을 일정한 두께로 형성하고 상기 버퍼 산화막(2)상에 질화막(Nitride)(3)을 증착하고 제1도(b)에서와 같이 필드영역을 정의하여 질화막(3)을 선택적으로 식각한다.
이어, 제1도(c)에서와 같이 액티브영역(Active area)상에만 남아있는 질화막(3)을 마스크로하여 필드영역에 산화 공정(Oxidation)을 실시하여 소자간의 격리를 위한 필드 산화막(Field Oxide)(4)을 형성한다.
그리고 제1도(d)에서와 같이 질화막(3)과 초기의 버퍼 산화막(2)을 제거한후, 게이트 산화막(5)을 형성하고 상기의 게이트 산화막(5)상에 폴리실리콘을 증착하고 사진 식각공정으로 채널영역상에만 남도록 선택적으로 제거하여 게이트전극(6)을 형성한다.
이어, 제1도의 (e)에서와 같이 상기의 게이트전극(6)을 마스크로 하여 n형의 불순물을 이온 주입하고, 게이트전극(6)의 측면에 산화막측벽(7)을 형성한다. 그리고 상기의 게이트전극(6)과 산화막 측벽(7)을 마스크로하여 고농도의 n형 불순물 이온주입을 실시하는 소스영역()과 드레인영역(9)을 형성한다.
그러나 상기와 같은 공정으로 제조된 종래의 반도체 소자는 소자간의 격리를 위한 필드 산화막을 형성하기 위한 선택 산화시에 필드영역의 산화막이 액티브영역으로 확대되어 발생하는 버즈 빅(Birds beak)현상을 줄이기 위하여 필드 산화막의 박막화를 고려해야 한다.
그러므로 서브 미크론영역에서의 반도체 소자의 미세화에는 한계가 있다. 또한 소자의 격리를 위한 필드산화막의 기저부에 누설 전류에 의한 필드 반전등의 방지를 목적으로 안티-도핑(Anti-doping)과 같은 공정을 추가로 실시해야 하는 문제점이 있었다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출한 것으로써, 소자의 격리영역을 최소화하여 고집적화에 적당하도록 한 반도체 소자의 격리방법을 제공하는 데 그 목적이 있다.
상기의 목적을 달성하기 위한 본 발명은 반도체 소자의 제조방법을 첨부된 도면을 참고하여 설명하면 다음과 같다.
제2도(a) 내지 (e)는 본 발명의 반도체 소자의 공정단면도이다. 먼저, 제2도(a)에서와 같이 반도체 기판(21)의 전면에 산화막과 질화막(도면에 도시하지 않음)을 차례로 형성하고 필드영역상의 질화막을 선택적으로 제거하여 상기의 질화막을 마스크로 하여 선택산화공정(Selective Oxidation Process : SOP)을 실시하여 제1소자격리영역(22)을 형성한다.
이어, 상기의 산화막과 질화막을 제거한후 제2도(b)에서와 같이 제1소자격리영역(22)이 형성된 반도체기판(21)의 전면에 비정질실리콘(Amorphous-Si)또는 폴리실리콘(Poly-Si)을 일정 두께로 증착하여 제1도전층 반도체층(23)을 형성한다.
이어, 상기의 제1도전형 반도체층(23)상에 열산화공정(Thermal Oxidation) 또는 화학 기상증착공정(Chemical Vapor Deposition)으로 산화막(24)을 형성하고 상기의 산화막(24)상에 질화막(25)을 증착한다.
그리고 제2도(c)에서와 같이, 제1소자격리영역(22)을 중심으로 제1소자격리영역(22)보다 작은 폭의 질화막(25)을 제거하고, 제2도(d)에서와 같이 상기의 질화막(25)상에 다시 질화막을 증착하고 에치백 공정을 하여 제2소자격리영역(26)의 넓이가 제1소자격리영역(22)보다 작게 형성되도록 하기 위한 질화막 측벽(27)을 상기의 질화막(25)의 측면에 형성한다.
이어, 상기의 질화막(25)과 질화막 측벽(27)을 마스크로하여 선택산화공정(Selec-tive Oxidation Process : SOP)을 실시하여 제1소자격리영역(22)보다 작은 폭을 갖는 제2소자격리영역(26)을 형성한다.
그리고 반도체 기판(21)상에 비정질실리콘 또는 폴리실리콘으로 형성된 제1도전형 반도체층(23)을 소자활성영역으로 이용하기 위하여 반도체기판(21)을 시드(Seed)로 하여 레이져(Laser)를 이용한 단결정화방법으로 제1도전형 반도체층(23)을 단결정화시킨다.
이어, 제2도(e)에서와 같이 상기의 제1도전형 반도체층(23)상의 질화막(25), 질화막 측벽(27), 산화막(24)을 제거한후 게이트 절연막(28)을 형성하고, 게이트 절연막(28)상에 게이트 전극(29)을 형성한다.
그리고 상기의 게이트전극(29)을 마스크로 하여 게이트전극(29) 양측 제1도전형 반도체층(23)에 제2도전형 불순물 이온주입을 실시한후, 게이트전극(29) 측면에 절연막측벽(30)을 형성한다.
이어, 상기의 절연막 측벽(30)이 형성된 게이트전극(29)을 마스크로 게이트전극(29) 양측의 제1도전형 반도체층(23)에 고농도의 제2도전형 불순물 이온주입을 하여 LDD 구조의 소스영역(31) 및 드레인영역(32)을 형성한다.
상기와 같은 본 발명의 반도체 소자 제조방법은 다음과 같은 효과를 갖는다. 제1소자격리영역상에 최소의 넓이로 제2소자격리영역을 형성하는 방법으로 소자의 활성영역을 증가시키고 소자의 격리영역을 감소시켜 소자의 집적도를 향상시키는 효과가 있다.
또한, 소스 및 드레인영역을 제1소자격리영역상에 형성하여 누설전류의 발생을 감소시키게 되어 필드반전방지등의 목적으로 실시하는 안티 도핑(Anti-doping)과 같은 이온주입공정을 하지 않게 되는 효과가 있다.

Claims (3)

  1. 반도체 기판에 제1소자격리영역을 형성하는 공정과, 상기의 제1소자격리영역이 형성된 기판의 전면에 일정 두께의 제1도전형 반도체층을 형성하는 공정과, 상기의 제1도전형 반도체층상에 산화막과 질화막을 형성하는 공정과, 상기 제1소자격리영역보다 작은 폭으로 제1소자격리영역상의 질화막을 선택적으로 제거하는 공정과, 상기 질화막 측면에 질화막 측벽을 하고 제1도전형 반도체층을 열산화하여 제2소자격리영역을 형성하는 공정과, 상기 제1도전형 반도체층을 단결정화하고 질화막, 질화막 측벽, 산화막을 제거한후 게이트 절연막을 형성하는 공정과, 상기의 게이트 절연막상에 게이트 전극을 형성하는 공정과, 상기 게이트 전극을 마스크로 하여 저농도로 제2도전형 불순물 이온주입을 실시한후 게이트전극 측변에 절연막 측벽을 형성하고 다시 고농도 제2도전형 불순물 이온주입을 하여 LDD 구조의 소스 및 드레인영역을 형성하는 공정을 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 제조방법.
  2. 제1항에 있어서, 제1도전형 반도체층은 비정질실리콘(Amorphous-si) 또는 폴리실리콘(Poly-si)으로 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.
  3. 제1항으로 있어서, 제1도전형 반도체층의 단결정화는 반도체 기판을 시드(seed)로 하여 레이저(Laser)를 이용하여 이루어지는 것을 특징으로 하는 반도체 소자의 제조방법.
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