KR100305205B1 - 반도체소자의제조방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 제조방법에 관한 것으로, 접합 정전용량의 발생을 억제하고 전류의 흐름을 극대화시키기 위하여 접합영역의 하부에 베리어(Barrier)층을 형성하고, 상기 접합영역이 관통되도록 콘택홀을 형성하므로써 소자의 전기적특성이 향상될 수 있도록 한 반도체 소자의 제조방법에 관한 것이다.
Description
제1(a)도 내지 제(g)도는 본 발명에 따른 반도체 소자의 제조방법을 설명하기 위한 소자의 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 실리콘기판 2 : N 웰
3 : P 웰 4 : 베리어층
5A : 단결정실리콘층 5B : 제1다결정실리콘층
6 : 필드산화막 7 : 게이트산화막
8 : 제2다결정실리콘층 8A : 게이트전극
9 : LDD 영역 10 : 산화막 스페이서
11 : 접합영역 12 : 절연막
12A : TEOS 12B : BPSG
13 : 감광막 14 : 콘택홀
15 : 금속배선
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 접합영역의 하부에 베리어(Barrier)층을 형성하고, 상기 접합영역이 관통되도록 콘택홀을 형성하므로써 소자의 전기적특성이 향상될 수 있도록 한 반도체 소자의 제조방법에 관한 것이다.
일반적으로 반도체 소자가 고집적화됨에 따라 트랜지스터가 차지하는 단위면적도 감소된다. 이에 따라 접합영역의 깊이를 얕게 형성해야 하는데, 쇼트 채널 효과(Short Channe1 Effect)의 감소라는 측면에서 얕은 접합깊이의 구현은 필수적이다. 접합 깊이는 이온주입 에너지에 의해 결정된다. 그런데 종래의 방법으로는 접합영역에 불순물이온이 불균일하게 주입되기 때문에 전류가 흐를 수 있는 부분의 면적이 작아 소자의 전기적특성이 저하된다. 그리고 접합영역과 상부에 형성되는 금속층과의 접속을 위한 콘택홀 형성시 접합영역과 금속층의 완전한 접촉을 위해 접합영역의 표면을 과도식각(Over Etch)하기 때문에 실리콘기판의 표면이 손상되는 문제가 발생되며, 접합영역과 접촉되는 부분의 금속층에서 게이트전극과 근접하는 부분에 전류밀도가 집중되어 전류 집증 저항 성분이 존재하게 된다. 또한 접합영역에서 기생 정전용량(Parasitic Capacitance)이 발생되어 소자의 동작속도를 저하시킨다.
따라서 본 발명은 접합영역의 하부에 베리어층을 형성하고, 상기 접합영역이 관통되도록 콘택홀을 형성하므로써 상기한 단점을 해소할 수 있는 반도체 소자의 제조방법을 제공하는 데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명은 실리콘기판상에 N웰 및 P웰을 형성한 후 전체 상부면에 베리어층을 형성하고 채널이 형성될 부분의 상기 실리콘기판이 노출되도록 상기 베리어층을 패터닝하는 단계와, 상기 단계로부터 상기 실리콘기판의 표면을 세정시킨 후 노출된 실리콘기판상에는 단결정 실리콘층이 형성되고, 상기 베리어층상에는 제 1 다결정 실리콘층이 형성되도록 에피택셜 성장을 실시하는 단계와, 상기 단계로부터 상기 N웰 및 P웰이 접하는 부분의 필드영역에 필드산화막을 형성하는 동시에 상기 N웰 및 P웰에 도핑된 불순물이온이 외부확산되어 상기 단결정 실리콘층에 채널 도핑이 이루어지도록 LOCOS 공정을 실시하는 단계와, 상기 단계로부터 전체 상부면에 게이트산화막 및 제 2 다결정 실리콘층을 순차적으로 형성한 후 게이트전극용 마스크를 이용한 사진 및 식각공정으로 상기 제 2다결정 실리콘층 및 게이트산화막을 순차적으로 페터닝하여 상기 단결정 실리콘층 상부에 게이트전극을 형성하는 단계와, 상기 단계로부터 노출된 상기 제 1 다결정 실리콘층에 저농도의 불순물이온을 주입하여 LDD영역을 형성하는 단계와, 상기 단계로부터 상기 게이트전극의 양측벽에 산화막 스페이서를 형성한 후 노출된 상기 제 1 다결정 실리콘층에 고농도의 불순물이온을 주입하여 접합영역을 형성하는 단계와, 상기 단계로부터 전체 상부면에 절연막 및 감광막을 순차적으로 형성한 후 콘택 마스크를 이용한 사진 및 식각공정으로 상기 감광막을 패터닝하는 단계와, 상기 단계로부터 상기 패터닝된 감광막을 마스크로 이용하여 상기 절연층을 소정 깊이 습식 식각한 후 나머지 두께의 절연층 및 제 1 다결정 실리콘층을 순차적으로 건식식각하여 상기 베리어층이 노출되도록 콘택홀을 형성하는 단계와, 상기 단계로부터 상기 콘택홀이 매립되도록 전체 상부면에 금속층을 형성한 후 금속배선용 마스크를 이용한 사진 및 식각공정으로 상기 금속층을 패터닝하여 금속배선을 형성하는 단계로 이루어지는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
제1(a) 내지 제1(g)도는 본 발명에 따른 반도체 소자의 제조방법을 설명하기 위한 소자의 단면도로서,
제1(a)도는 실리콘기판(1)상에 N웰(2) 및 P웰(3)을 형성한 후 전체 상부면에 베리어층(4)으로서 산화막을 형성하고 채널이 형성될 부분의 상기 실리콘기판(1)이 노출되도록 상기 베리어층(4)을 패터닝한 상태의 단면도인데, 이때 상기 N웰(2) 및 P웰(3)에 주입된 불순물이온의 외부확산에 의해 후속공정에서 채널 도핑(Doping)이 이루어지기 때문에 상기 N웰(2) 및 P웰(3)에 도핑되는 불순물이온의 농도를 적절하게 조절해야 하며, 접합 정전용량을 고려하여 상기 베리어층(4)의 두께를 결정해야 한다.
제1(b)도는 상기 실리콘기판(1)의 표면을 세정시킨 후 에피택셜 성장(Epi taxial Growth)을 실시한 상태의 단면도로서, 노출된 실리콘기판(1)상에는 단결정 실리콘층(5A)이 형성되고, 상기 베리어층(4)상에는 제 1 다결정 실리콘층(5B)이 형성된다. 이때 성장된 상기 단결정 실리콘층(5A) 및 제 1 다결정 실리콘층(5B)에는 불순물이온을 도핑시키지 않아야 한다.
제1(c)도는 LOCOS(Local 0xidation of Silicon )공정을 이용하여 상기 N웰(2) 및 P웰(3)이 접하는 부분의 필드영역에 필드산화막(6)을 형성한 상태의 단면도인데, 상기 필드산화막(6)이 형성되는 동안에 상기 N웰(2) 및 P웰(3)에 도핑된 불순물이온의 외부확산으로 인해 상기 단결정 실리콘층 (5A)에는 채널 도핑이 이루어진다.
제1(d)도는 전체 상부면에 게이트산화막(7) 및 제 2 다결정 실리콘층(8)을 순차적으로 형성한 후 게이트전극용 마스크를 이용한 사진 및 식각공정으로 상기 제 2 다결정 실리콘층(8) 및 게이트산화막(7)을 순차적으로 패터닝하여 상기 단결정 실리콘층(5A) 상부에 게이트전극(8A)을 형성한다. 이후 노출된 상기 제 1 다결정 실리콘층(5B)에 저농도의 불순물이온을 주입하여 LDD영역(9)을 형성한 상태의 단면도이다.
제1(e)도는 상기 게이트전극(8A)의 양측벽에 산화막 스페이서(10)를 형성한 후 노출된 상기 제 1 다결정 실리콘층(5B)에 고농도의 불순물이온을 주입하여 접합영역(11)을 형성한 상태의 단면도로서, 이때 상기 제 1다결정 실리콘층(5B)의 하부에는 베리어층(4)이 형성되어 있으므로 불순물이온을 충분하게 주입하여 균일한 도핑을 이룬다.
제1(f)도는 전체 상부면에 TEOS(12A) 및 BPSG(12B)를 순차적으로 증착하여 절연막(12)을 형성한 후 전체 상부면에 감광막(13)을 도포한다. 콘택 마스크를 이용한 사진 및 식각공정으로 상기 감광막(13)을 패터닝하고, 상기 패터닝된 감광막(13)을 마스크로 이용하여 상기 절연층(12)을 소정 깊이 습식 식각한다. 이후 나머지 두께의 절연층(12) 및 제 1 다결정 실리콘층(5B)을 순차적으로 건식 식각하여 상기 베리어층(4)이 노출되도록 콘택홀(14)을 형성한 상태의 단면도인데, 상기 콘택홀(14)은 상기 제 1 다결정 실리콘층(5B)에 형성된 접합영역(11)을 관통하도록 형성되며, 이때 상기 베리어층(4)은 식각 정지(Etch Stop)층 및 실리콘기판(1) 손상 방지층으로 이용된다.
제1(g)도는 상기 콘택홀(14)이 매립되도록 전체 상부면에 알루미늄 (A1)과 같은 금속(Metal)을 증착하여 금속층을 형성한 후 금속배선용 마스크를 이용한 사진 및 식각공정으로 상기 금속층을 패터닝하여 금속배선(15)을 형성한 상태의 단면도이다.
이와 같이 제조되는 반도체 소자는 첫째, 채널의 도핑 농도가 낮아 상기 베리어층(4)과 동일한 깊이까지 공핍영역(Depletion Region)이 형성되므로 쇼트 채널 효과에 대한 저항성이 증가되며, 핫 케리어(Hot Carrier)에 의해 발생되는 정공(Ho1e)으로 인한 스냅 백(Snap Back) 등의 문제점이 개선된다. 둘째, 상기 제 1 다결정 실리콘층(5B)의 두께 조절을 통해 접합 깊이를 정확히 조절할 수 있으며, 접합영역(11)이 균일하게 도핑되므로써 전류의 흐름이 효과적으로 극대화된다. 셋째, 상기 접합영역(11)과 채널이 상기 LDD영역(9)에 의해 완전히 분리되므로써 핫 케리어 또는 펀치 쓰루우(Punch through) 등의 문제점이 개선된다. 네째, 상기 콘택홀(14)을 상기 접합영역(11)을 관통하도록 형성하므로써 금속배선(15)과 접합영역(11)과의 접촉이 깊이 방향으로 완전하게 이루어져 전류의 흐름에 대한 기생 저항을 최대한 억제시킬 수 있다. 즉, 전류 집중 현상이 발생되지 않아 소자의 전류 구동능력이 향상된다. 다섯째, 접합영역(11)에서 기생 정전 용량이 발생되지 않도록 하여 소자의 동작속도가 향상된다.
상술한 바와 같이 본 발명에 의하면 접합영역의 하부에 베리어층을 형성하고 상기 접합영역이 관통되도록 콘택홀을 형성하므로써 소자의 전기적특성이 향상될 수 있는 탁월한 효과가 있다.
Claims (3)
- 반도체 소자의 제조방법에 있어서, 실리콘기판상에 N웰 및 P웰을 형성한 후 전체 상부면에 베리어층을 형성하고 채널이 형성될 부분의 상기 실리콘기판이 노출되도록 상기 베리어층을 패터닝하는 단계와, 상기 단계로부터 상기 실리콘기판의 표면을 세정시킨 후 노출된 실리콘기판상에는 단결정 실리콘층이 형성되고, 상기 베리어층상에는 제 1 다결정 실리콘층이 형성되도록 에피택셜 성장을 실시하는 단계와, 상기 단계로부터 상기 N웰 및 P웰이 접하는 부분의 필드영역에 필드산화막을 형성하는 동시에 상기 N웰 및 P웰에 도핑된 불순물이온이 외부확산되어 상기 단결정 실리콘층에 채널 도핑이 이루어지도록 LOCOS 공정을 실시하는 단계와, 상기 단계로부터 전체 상부면에 게이트산화막 및 제 2 다결정 실리콘층을 순차적으로 형성한 후 게이트전극용 마스크를 이용한 사진 및 식각공정으로 상기 제 2 다결정 실리콘층 및 게이트산화막을 순차적으로 패터닝하여 상기 단결정 실리콘층 상부에 게이트전극을 형성하는 단계와, 상기 단계로부터 노출된 상기 제 1 다결정 실리콘층에 저농도의 불순물이온을 주입하여 LDD영역을 형성하는 단계와, 상기 단계로부터 상기 게이트전극의 양측벽에 산화막 스페이서를 형성한 후 노출된 상기 제 1 다결정 실리콘층에 고농도의 불순물이온을 주입하여 접합영역을 형성하는 단계와, 상기 단계로부터 전체 상부면에 절연막 및 감광막을 순차적으로 형성한 후 콘택 마스크를 이용한 사진 및 식각공정으로 상기 감광막을 패터닝하는 단계와, 상기 단계로부터 상기 패터닝된 감광막을 마스크로 이용하여 상기 절연층을 소정 깊이 습식 식각한 후 나머지 두께의 절연층 및 제 1 다결정실리콘층을 순차적으로 건식 식각하여 상기 베리어층이 노출되도록 콘택홀을 형성하는 단계와, 상기 단계로부터 상기 콘택홀이 매립되도록 전체 상부면에 금속층을 형성한 후 금속배선용 마스크를 이용한 사진 및 식각공정으로 상기 금속층을 패터닝하여 금속배선을 형성하는 단계로 이루어지는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제1항에 있어서, 상기 베리어층은 산화막인 것을 특징으로 하는 반도체 소자의 제조방법.
- 제1항에 있어서, 상기 절연막은 TEOS 및 BPSG 가 순차적으로 증착되어 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.
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