JP2010206154A - 表示装置 - Google Patents

Abstract

【課題】オフ電流の低減とともにオフリーク電流の低減が図れ、製造工数の増大をもたらすことなく回路の集積化が図れる薄膜トランジスタを備えた表示装置の提供。
【解決手段】表示部が形成された基板上に複数の薄膜トランジスタが形成されている表示装置であって、
前記薄膜トランジスタは、
ゲート電極と、
前記ゲート電極を跨って形成されたゲート絶縁膜と、
このゲート絶縁膜の上面に形成され、平面的に観て前記ゲート電極の形成領域内に開口が形成された層間絶縁膜と、
前記層間絶縁膜の表面に前記開口を間にして配置された一対の高濃度半導体膜と、
前記層間絶縁膜の前記開口を跨いで形成され、平面的に観て、前記ゲート電極の形成領域内に形成されるとともに前記一対の高濃度半導体膜に電気的に接続された多結晶半導体層と、
前記一対の高濃度半導体膜のそれぞれに重ねられ前記多結晶半導体膜に重ねられることなく形成された一対の電極と、
を備えたものを含む。
【選択図】 図１

Description

本発明は表示装置に係り、特に、表示部が形成された基板上に複数の薄膜トランジスタが形成されている表示装置に関する。

表示装置の表示部には多数の画素がマトリックス状に配置されて形成され、これら各画素はいわゆるアクティブ・マトリックス方式によって駆動されるのが通常となっている。

すなわち、行方向に配置される複数の画素からなる画素群を順次選択し、その選択のタイミングに合わせ、列方向に配置される各画素に共通に接続されたドレイン信号線を通して映像信号を供給するようになっている。この場合、画素群のそれぞれの選択は、当該画素群を構成する各画素に形成される薄膜トランジスタを共通に接続されたゲート信号線を通して供給する走査信号によってオンさせることによって行っている。

また、このような表示装置は、表示部が形成された基板上において、該表示部の周辺に、各ドレイン信号線に映像信号を供給するためのドレインドライバや、各ゲート信号線に走査信号を供給するためのゲートドライバが形成され、それぞれのドライバには、画素内に形成される前記薄膜トランジスタと並行して形成される多数の薄膜トランジスタを備えるものが広く知られている。

この場合の薄膜トランジスタとして、いわゆるボトムゲート型のものであって、ゲート絶縁膜の上面に開口を備える層間絶縁膜が形成され、該開口を被うようにしてポリシリコン層が形成されたものが知られている（下記特許文献１、２参照）。このように構成された薄膜トランジスタは、該ポリシリコン層において、開口の底面に形成された部分がチャネル領域として機能し、前記開口の側壁面に形成された部分がオフセット領域となるため、ドレイン端において電界緩和がなされ、オフ電流を低減させる効果を奏するようになる。

なお、特許文献１に記載された薄膜トランジスタの構成の詳細は次の通りである。すなわち、ゲート電極を下層に形成したゲート絶縁膜の上面に層間絶縁膜が形成され、この層間絶縁膜には平面的に観て前記ゲート電極と重なる領域のほぼ中央に開口が設けられている。層間絶縁膜の上面には前記開口を間にしてドレイン電極およびソース電極が形成されている。このドレイン電極およびソース電極のそれぞれは高濃度アモルファスシリコン層と金属層の順次積層体によって形成されている。そして、層間絶縁膜の前記開口を被うようにしてポリシリコン層が形成され、その辺部は前記ドレイン電極およびソース電極のそれぞれの一部に重ねられて形成されている。

また、特許文献２に記載された薄膜トランジスタの構成の詳細は次の通りである。すなわち、ゲート電極を下層に形成したゲート絶縁膜の上面に層間絶縁膜が形成され、この層間絶縁膜には平面的に観て前記ゲート電極と重なる領域に開口が設けられている。層間絶縁膜の前記開口を被うとともに前記層間絶縁膜の上面にドレイン領域およびソース領域として形成される部分を有するポリシリコン層が形成されている。ドレイン領域およびソース領域は前記半導体層に高濃度不純物をイオン打ち込みすることによって形成されている。ソース電極はゲート絶縁膜と層間絶縁膜との間に形成され、このソース電極と前記ポリシリコン層のソース領域との接続は層間絶縁膜に形成されたコンタクトホールを通してなされている。

特開２００４−１９３２４８号公報 特開平１１−１８６５５８号公報

しかし、特許文献１に記載された薄膜トランジスタは、そのドレイン電極およびソース電極が、それぞれ、ポリシリコン層と直接に接触された構成となっており、該接触部においていわゆるオフリーク電流が増大するという不都合が生じる。

また、ポリシリコン層と高濃度アモルファスシリコン層とのコンタクト面積を大きく確保するため、ドレイン電極およびソース電極の形成において、それらのサイドエッチング量を多くする必要が生じる。このため、ドレイン電極およびソース電極のレイアウト幅を大きくとらなくてはならず、回路の集積化の妨げとなる不都合が生じる。

特許文献２に記載のされた薄膜トランジスタは、高濃度のポリシリコン層を形成するのに不純物打ち込みを必要とする構成となっており、製造工数の増大をもたらす不都合が生じる。

本発明は、オフ電流の低減とともにオフリーク電流の低減が図れ、製造工数の増大をもたらすことなく回路の集積化が図れる薄膜トランジスタを備えた表示装置を提供することにある。

本発明の構成は、たとえば、以下のようなものとすることができる。

（１）本発明の表示装置は、表示部が形成された基板上に複数の薄膜トランジスタが形成されている表示装置であって、
前記薄膜トランジスタは、
ゲート電極と、
前記ゲート電極を被って形成されたゲート絶縁膜と、
このゲート絶縁膜の上面に形成され、平面的に観て前記ゲート電極の形成領域内に開口が形成された層間絶縁膜と、
前記層間絶縁膜の上面に前記開口を間にして配置された一対の高濃度非晶質半導体膜と、
前記層間絶縁膜の前記開口を跨いで形成され、平面的に観て、前記ゲート電極の形成領域内に形成されるとともに前記一対の高濃度非晶質半導体膜に電気的に接続された多結晶半導体層と、
前記一対の高濃度非晶質半導体膜のそれぞれに重ねられ前記多結晶半導体膜に重ねられることなく形成された一対の電極と、
を備えたものを含むことを特徴とする。

（２）本発明の表示装置は、（１）において、前記一対の高濃度非晶質半導体膜のそれぞれと前記多結晶半導体膜との電気的な接続は、前記一対の高濃度非晶質半導体膜のそれぞれの一部に前記多結晶半導体膜が重ねられることによってなされていることを特徴とする。

（３）本発明の表示装置は、（２）において、前記一対の高濃度非晶質半導体膜は、前記多結晶半導体膜が重ねられている部分において前記多結晶半導体膜が重ねられていない部分よりも膜厚が大きくなっていることを特徴とする。

（４）本発明の表示装置は、（１）において、前記一対の高濃度非晶質半導体膜のそれぞれと前記多結晶半導体膜との電気的な接続は、前記一対の高濃度非晶質半導体膜のそれぞれの側壁面と前記多結晶半導体層の側壁面が当接してなされていることを特徴とする。

（５）本発明の表示装置は、（４）において、前記一対の高濃度非晶質半導体膜のそれぞれの膜厚は、前記層間絶縁膜の前記開口を被って形成される前記多結晶半導体膜の厚さよりも大きいことを特徴とする。

（６）本発明の表示装置は、（１）において、前記薄膜トランジスタは、その一対の電極のうちの一方の電極が、前記層間絶縁膜およびゲート絶縁膜に形成されたスルーホールを通して前記ゲート電極に電気的に接続されているものを含むことを特徴とする。

（７）本発明の表示装置は、（１）において、平面的に観て、前記多結晶半導体層のチャネル長方向の各辺からは、前記層間絶縁膜の前記開口が露出されていることを特徴とする。

（８）本発明の表示装置は、表示部が形成された基板上に複数の薄膜トランジスタが形成されている表示装置であって、
前記薄膜トランジスタは、
ゲート電極と、
前記ゲート電極上に形成され、平面的に観て前記ゲート電極の形成領域内に開口が形成された層間絶縁膜と、
前記層間絶縁膜の前記開口を跨いで形成され、平面的に観て、前記ゲート電極の形成領域内に順次積層されて形成された島状のゲート絶縁膜と多結晶半導体層と、
前記層間絶縁膜の上面に前記開口を間にして配置された一対の電極と、
を備え、
前記一対の電極のそれぞれは、高濃度非晶質半導体膜および金属膜の順次積層体から構成されるとともに、その一部が、前記多結晶半導体層に重ねられて形成されているものを含むことを特徴とする。

（９）本発明の表示装置は、（８）において、前記薄膜トランジスタは、その一対の電極のうちの一方の電極が、前記層間絶縁膜に形成されたスルーホールを通して前記ゲート電極に電気的に接続されているものを含むことを特徴とする。

（１０）本発明の表示装置は、（８）において、平面的に観て、前記ゲート絶縁膜と多結晶半導体層の順次積層体のチャネル長方向の各辺からは、前記層間絶縁膜の前記開口が露出されていることを特徴とする。

（１１）本発明の表示装置は、表示部が形成された基板上に複数の薄膜トランジスタが形成されている表示装置であって、
前記薄膜トランジスタは、
ゲート電極と、
前記ゲート電極上に形成され、平面的に観て前記ゲート電極の形成領域内に開口が形成された層間絶縁膜と、
前記層間絶縁膜の前記開口を跨いで形成され、平面的に観て、前記ゲート電極の形成領域内に順次積層されて形成された島状のゲート絶縁膜、多結晶半導体層、および非晶質半導体層と、
前記層間絶縁膜の上面に前記開口を間にして配置された一対の電極と、
を備え、
前記一対の電極のそれぞれは、高濃度非晶質半導体膜および金属膜の順次積層体から構成されるとともに、その一部が、前記非晶質半導体層に重ねられて形成されているものを含むことを特徴とする。

（１２）本発明の表示装置は、（１１）において、前記薄膜トランジスタは、その一対の電極のうちの一方の電極が、前記層間絶縁膜に形成されたスルーホールを通して前記ゲート電極に電気的に接続されているものを含むことを特徴とする。

（１３）本発明の表示装置は、（１１）において、平面的に観て、前記ゲート絶縁膜、多結晶半導体層、および非晶質半導体層の順次積層体のチャネル長方向の各辺からは、前記層間絶縁膜の前記開口が露出されていることを特徴とする請求項１１に記載の表示装置。

（１４）本発明の表示装置は、表示部が形成された基板上に複数の薄膜トランジスタが形成されている表示装置であって、
前記薄膜トランジスタは、
ゲート電極と、
前記ゲート電極上に形成され、平面的に観て前記ゲート電極の形成領域内に開口が形成された層間絶縁膜と、
前記層間絶縁膜の前記開口を跨いで形成され、平面的に観て、前記ゲート電極の形成領域内に順次積層されて形成された島状のゲート絶縁膜、多結晶半導体層、および無機絶縁膜と、
前記層間絶縁膜の上面に前記開口を間にして配置された一対の電極と、
を備え、
平面的に観て、前記ゲート絶縁膜と多結晶半導体層は前記無機絶縁膜からはみ出すように形成され、
前記一対の電極のそれぞれは、高濃度非晶質半導体膜および金属膜の順次積層体から構成されるとともに、それらの対向する端部が、前記多結晶半導体層に重ねられるとともに、前記無機絶縁膜にも重ねられて形成されているものを含むことを特徴とする。

（１５）本発明の表示装置は、（１４）において、前記薄膜トランジスタは、その一対の電極のうちの一方の電極が、前記層間絶縁膜に形成されたスルーホールを通して前記ゲート電極に電気的に接続されているものを含むことを特徴とする。

（１６）本発明の表示装置は、（１４）において、平面的に観て、前記ゲート絶縁膜、多結晶半導体層、および無機絶縁膜の順次積層体のチャネル長方向の各辺からは、前記層間絶縁膜の前記開口が露出されていることを特徴とする。

（１７）本発明の表示装置は、表示部が形成された基板上に複数の薄膜トランジスタが形成されている表示装置であって、
前記薄膜トランジスタは、
ゲート電極と、
前記ゲート電極上に形成され、平面的に観て前記ゲート電極の形成領域内に開口が形成された層間絶縁膜と、前記層間絶縁膜を被って形成されたゲート絶縁膜と、
前記層間絶縁膜の前記開口を跨いで形成され、平面的に観て、前記ゲート電極の形成領域内に順次積層されて形成された島状の半導体層と高濃度半導体層と、
前記層間絶縁膜の上面に前記開口を間にして配置された一対の電極と、
を備え、
前記一対の電極のそれぞれは、その一部が、前記高濃度半導体層に重ねられて形成されているものを含むことを特徴とする。

（１８）本発明の表示装置は、（１７）において、前記薄膜トランジスタは、前記ゲート電極の形成領域内において前記ゲート絶縁膜が島状に加工されており、前記一対の電極のうちの一方の電極が、前記層間絶縁膜に形成されたスルーホールを通して前記ゲート電極に電気的に接続されているものを含むことを特徴とする。

（１９）本発明の表示装置は、（１７）において、平面的に観て、前記半導体層のチャネル長方向の各辺からは、前記層間絶縁膜の前記開口が露出されていることを特徴とする。

（２０）本発明の表示装置は、（１７）において、前記一対の電極の少なくとも一方が、前記開口の内側にも形成されており、前記層間絶縁膜の上面において、前記島状の半導体層の側面部と前記一対の電極とが接触していることを特徴とする。

なお、上記した構成はあくまで一例であり、本発明は、技術思想を逸脱しない範囲内で適宜変更が可能である。また、上記した構成以外の本発明の構成の例は、本願明細書全体の記載または図面から明らかにされる。

上述した表示装置によれば、オフ電流の低減とともにオフリーク電流の低減が図れ、製造工数の増大をもたらすことなく回路の集積化が図れる薄膜トランジスタを備えたものを得ることができる。

本発明のその他の効果については、明細書全体の記載から明らかにされる。

本発明の表示装置の実施例１を示す要部構成図で、薄膜トランジスタを示している。 本発明の表示装置の実施例１を示す表示部の等価回路図である。 本発明の表示装置の実施例１を示す画素の平面図である。 本発明の表示装置の実施例１を示すブーストラップ回路の平面図である。 本発明の表示装置の製造方法の実施例１を示す工程図で、図６、図７とともに一連の工程を示している。 本発明の表示装置の製造方法の実施例１を示す工程図で、図５、図７とともに一連の工程を示している。 本発明の表示装置の製造方法の実施例１を示す工程図で、図５、図６とともに一連の工程を示している。 本発明の表示装置の実施例２を示す要部構成図で、薄膜トランジスタを示している。 本発明の表示装置の製造方法の実施例２を示す工程図である。 本発明の表示装置の実施例３を示す要部構成図で、薄膜トランジスタを示している。 本発明の表示装置の実施例３を示す画素の平面図である。 本発明の表示装置の実施例３を示すブーストラップ回路の平面図である。 本発明の表示装置の製造方法の実施例３を示す工程図である。 本発明の表示装置の実施例４を示す要部構成図で、薄膜トランジスタを示している。 本発明の表示装置の実施例５を示す要部構成図で、薄膜トランジスタを示している。 本発明が適用された液晶表示パネルが備えられる液晶表示装置の一実施例を示す分解斜視図である。 液晶表示パネルを、薄膜トランジスタが形成されている箇所で断面をとった図である。 有機ＥＬ表示装置の表示領域における等価回路を示した図である。 有機ＥＬ表示装置の基板上に形成された画素の一実施例の構成を示す平面図である。 有機ＥＬ表示装置の基板上に形成された画素の他の実施例の構成を示す平面図である。 本発明が適用された有機ＥＬ表示パネルが備えられる有機ＥＬ表示装置の一実施例を示す分解斜視図である。 有機ＥＬ表示パネルを、薄膜トランジスタが形成されている箇所で断面をとった図である。 本発明の表示装置の実施例８を示す画素の平面図である。 本発明の表示装置の実施例８を示すブーストラップ回路の平面図である。 本発明の表示装置の実施例８の薄膜トランジスタの断面を示す図である。 本発明の表示装置の実施例８の製造方法を示す行程図である。 本発明の表示装置の実施例９の薄膜トランジスタの断面を示す図である。 本発明の表示装置の実施例９の製造方法を示す行程図である。 本発明の表示装置の実施例１０の薄膜トランジスタの断面を示す図である。

本発明の実施例を図面を参照しながら説明する。なお、各図および各実施例において、同一または類似の構成要素には同じ符号を付し、説明を省略する。

本発明の表示装置の実施例１を液晶表示装置を例に挙げて説明する。

（等価回路）
図２は、本発明による液晶表示装置の等価回路を示した図である。図２は、液晶を挟持して対向配置される一対の基板のうちの一方の基板の液晶側の面に形成される回路を示している。図２は、等価回路であるが、実際の液晶表示装置の回路と幾何学的にほぼ同様となっている。

図２において、図中ｘ方向に延在しｙ方向に並設されるゲート信号線ＧＬと、図中ｙ方向に延在しｘ方向に並設されるドレイン信号線ＧＬがある。 ゲート信号線ＧＬのそれぞれのたとえば図中左端はゲートドライバＧＤＲに接続され、各ゲート信号線ＧＬには該ゲートドライバＧＤＲによって走査信号が供給されるようになっている。ドレイン信号線ＤＬのそれぞれのたとえば図中上端はドレインドライバＤＤＲに接続され、各ドレイン信号線ＤＬには該ドレインドライバＤＤＲによって映像信号が供給されるようになっている。

隣接する一対のゲート信号線ＧＬと隣接する一対のドレイン信号線ＤＬによって囲まれる領域は画素領域（図中点線枠Ａ内の領域）となり、この領域は、ゲート信号線ＧＬからの走査信号によってオンされる薄膜トランジスタＴＦＴ（図中符号ＴＦＴｐで示す）と、オンされた薄膜トランジスタＴＦＴｐを通してドレイン信号線ＤＬからの映像信号が供給される画素電極ＰＸと、この画素電極ＰＸとコモン信号線ＣＬとの間に形成される容量Ｃとを備えて形成されている。コモン信号線ＣＬは隣接するゲート信号線ＧＬの間に該ゲート信号線ＧＬと平行に形成されている。容量Ｃは画素電極ＰＸに供給された映像信号を比較的長く蓄積させるために設けられている。画素電極ＰＸは、液晶ＬＣを介して対向配置される他方の基板側に形成された対向電極（図示せず）との間に電界を生じさせるようになっており、この電界によって当該画素の領域の液晶ＬＣの分子を挙動させるようになっている。このような画素を備える液晶表示装置は、たとえば縦電界方式と称されるものであるが、本発明は、たとえば横電界方式と称されるものにも適用できる。

なお、ここで、ゲートドライバＧＤＲは、たとえばブートストラップ回路によって形成され、このブートストラップ回路は複数の薄膜トランジスタＴＦＴ（図中符号ＴＦＴｃで示す）によって形成されている。この薄膜トランジスタＴＦＴｃは、各画素内に形成される薄膜トランジスタＴＦＴｐと同一の基板上に形成され、該薄膜トランジスタＴＦＴｐの形成の際に、該薄膜トランジスタＴＦＴｐと並行して形成されるようになっている。

（画素の構成）
図３は、前記画素の領域（図１の点線枠Ａ内の領域）における構成を示した平面図である。また、図３のＩａ−Ｉａ線における断面図を図１（ａ）に示している。

図３において、まず基板ＳＵＢ１（図１（ａ）参照）があり、この基板ＳＵＢ１の表面には、ゲート信号線ＧＬが形成され、このゲート信号線ＧＬはその一部に突起部からなるゲート電極ＧＴが一体化されて形成されている。また、基板ＳＵＢ１の表面には、ゲート信号線ＧＬに近接し、該ゲート信号線と平行にコモン信号線ＣＬが形成されている。

基板ＳＵＢ１の上面には、ゲート信号線ＧＬ（ゲート電極ＧＴ）、コモン信号線ＣＬをも被って絶縁膜ＧＩ（図１（ａ）参照）が形成されている。この絶縁膜ＧＩは薄膜トランジスタＴＦＴｐの形成領域においてゲート絶縁膜として機能するようになっている。

絶縁膜ＧＩの上面には層間絶縁膜ＩＮ（図１（ａ）参照）が形成されている。この層間絶縁膜ＩＮは前記ゲート線ＧＬと後述のドレイン線ＤＬとの交差部において絶縁を図る機能を有する。また、この層間絶縁膜ＩＮは、平面的に観て、前記ゲート電極ＧＴの形成領域内に、絶縁膜ＧＩの表面を露出させる開口ＯＰが形成されている。この開口ＯＰはその側壁面にテーパが形成された形状となっている。

層間絶縁膜ＩＮの上面（開口ＯＰの側壁面を除いた上面）には前記開口ＯＰを間にして配置された一対の高濃度非晶質半導体膜ＨＡＳが形成されている。これら高濃度非晶質半導体層ＨＡＳはアモルファスシリコン等にたとえばｎ型の不純物が高濃度にドープされたものとなっている。これら高濃度非晶質半導体膜ＨＡＳは、それぞれ、後述のドレイン電極ＤＴおよびソース電極ＳＴが形成される側に配置されるように形成される。なお、ドレイン電極ＤＴおよびソース電極ＳＴはバイアスの印加状態によって入れ替わるものであるが、この明細書では、便宜上、図中左側に示される電極をドレイン電極、右側に示される電極をソース電極として説明する。前記高濃度非晶質半導体膜ＨＡＳは、ドレイン電極ＤＴおよびソース電極ＳＴのそれぞれと後述の多結晶半導体膜ＰＳの接続の際のコンタクト層として機能するようになっている。

層間絶縁膜ＩＮ上には、前記開口ＯＰを跨いで、たとえば前記開口ＯＰを被ってたとえばポリシリコンからなる島状の多結晶半導体膜ＰＳが形成され、この多結晶半導体膜ＰＳは、その辺部において、前記一対の高濃度非晶質半導体膜ＨＡＳのそれぞれの一部に重ねて形成されることにより、前記一対の高濃度非晶質半導体膜ＨＡＳのそれぞれに電気的に接続されるようになっている。このように形成された多結晶半導体層ＰＳは薄膜トランジスタＴＦＴｐの半導体層として機能するようになっている。この場合、多結晶半導体層ＰＳは、層間絶縁膜ＩＮの開口ＯＰの側壁面に形成された部分がオフセット領域ＯＦＳとして形成され、ドレイン端において電界緩和を図ることができ、オフ電流を低減させる効果を奏する。また、前記多結晶半導体膜ＰＳは、平面的に観て、前記ゲート電極ＧＴの形成領域内においてはみ出すことなく形成されるようになっている。このようにしたのは、基板ＳＵＢ１の背面に配置されたバックライトからの光を前記ゲート電極ＧＴによって遮光させ、光の照射によって多結晶半導体膜ＰＳに発生してしまうリーク電流を回避させるようにするためである。

そして、層間絶縁膜ＩＮの上面には、ドレイン線ＤＬに接続されたドレイン電極ＤＴ、このドレイン電極ＤＴと前記多結晶半導体膜ＰＳを間にして対向配置されたソース電極ＳＴが形成されている。ドレイン電極ＤＴおよびソース電極ＳＴは、それぞれ、前記一対の高濃度非晶質半導体膜ＨＡＳのそれぞれに重ねられ前記多結晶半導体膜ＰＳに重ねられることなく形成されている。このため、ドレイン電極ＤＴおよびソース電極ＳＴの多結晶半導体膜ＰＳとの直接の接触部において発生するオフリーク電流の増大を回避できる構成となっている。

図３に示すように、ソース電極ＳＴはコモン信号線ＣＬと重畳するように延在され、その端部は後述の画素電極ＰＸと電気的に接続されるようになっている。ソース電極ＳＴとコモン信号線ＣＬとの重畳部には容量Ｃが形成されるようになっている。

基板ＳＵＢ１の上面には、ドレイン信号線ＤＬ、ドレイン電極ＤＴ、ソース電極ＳＴをも被って保護膜（図示せず）が形成され、この保護膜の上面にはＩＴＯ（Indium Tin Oxide）等の透明導電膜からなる画素電極ＰＸが形成されている。画素電極ＰＸは保護膜に予め形成されたコンタクトホールＣＨ１を通して薄膜トランジスタＴＦＴｐのソース電極ＳＴと接続されている。

このように構成された薄膜トランジスタＴＦＴｐは、層間絶縁膜ＩＮに形成した開口ＯＰを被うようにして形成された多結晶半導体膜ＰＳのうち、前記開口ＯＰの側壁面に形成された部分においてオフセット領域となるため、ドレイン端での電界の緩和を行うことができ、オフ電流を低減できるようになる。

また、このように構成された薄膜トランジスタＴＦＴｐにおいて、多結晶半導体膜ＰＳとドレイン電極ＤＴとの接続、および多結晶半導体膜ＰＳとソース電極ＳＴとの接続は、それぞれ、高濃度非晶質半導体膜ＨＡＳを介してなされ、多結晶半導体膜ＰＳとドレイン電極ＤＴおよびソース電極ＳＴの直接の接触を回避していることから、オフリーク電流を低減させることができ、液晶表示装置の高コントラスト化を実現できるようになる。

また、このように構成された薄膜トランジスタＴＦＴｐは、ゲート電極ＧＴとドレイン電極ＤＴとの間、ゲート電極ＧＴとソース電極ＳＴとの間に、比較的膜厚の大きな層間絶縁膜が形成されているため、ゲート線ＧＬとドレイン線ＤＬとの交差部における寄生容量を低減できるようになる。

さらに、このように構成された薄膜トランジスタＴＦＴは、多結晶半導体膜ＰＳの平面的に観た面積を小さく構成でき、ゲート電極ＧＴの領域内に容易に配置させることができる。このため、基板ＳＵＢ１を通して照射されるバックライトからの光を前記ゲート電極ＧＴによって遮光でき、多結晶半導体膜ＰＳに照射されることを回避できる。したがって、光リーク電流の低減を図ることができる。

（ゲートドライバＧＤＲの一部の構成）
図４は、前記ゲートドライバＧＤＲの一部を構成するブートストラップ回路の平面図である。図４は、図２に示したブートストラップ回路（等価回路）と幾何学的に対応して示されている。図４のＩａ−Ｉａ線における断面図を図１（ａ）に、図４のＩｂ−Ｉｂ線における断面図を図１（ｂ）に示している。

図４において、薄膜トランジスタＴＦＴｃは３個形成されている（それぞれ図中符号ＴＦＴｃ（１）、ＴＦＴｃ（２）、ＴＦＴｃ（３）で示している）。これら薄膜トランジスタＴＦＴｃ（１）、ＴＦＴｃ（２）、ＴＦＴｃ（３）は、画素内の前記薄膜トランジスタＴＦＴｐの形成の際に、前記薄膜トランジスタＴＦＴｐと並行して形成されるようになっている。このため、薄膜トランジスタＴＦＴｃ（１）、ＴＦＴｃ（２）、ＴＦＴｃ（３）は、いずれも、図１（ａ）に示すように、ボトムゲート型として構成され、その多結晶半導体層ＰＳは、予め形成されている絶縁膜ＧＩに形成された開口ＯＰを被うように形成され、ドレイン電極ＤＴおよびソース電極ＳＴのそれぞれと高濃度非晶質半導体膜ＨＡＳを介して接続されるようになっている。

ここで、薄膜トランジスタＴＦＴｃ（１）は、ダイオードの機能を有するように構成され、そのドレイン電極ＤＴがゲート電極ＧＴと電気的接続がなされるようになっている。図１（ｂ）に示すように、層間絶縁膜ＩＮおよびその下層の絶縁膜ＧＩにコンタクトホールＣＨ２が形成され、このコンタクトホールＣＨ２からはゲート電極ＧＴ'（薄膜トランジスタＴＦＴｃのゲート電極ＧＴを延在させて形成した部分の電極）の一部が露出するようになっている。そして、ドレイン電極ＤＴが前記コンタクトホールＣＨ２を被うようして形成されることにより、ゲート電極ＧＴ'と電気的接続がなされるようになっている。

なお、ゲートドライバＧＤＲに形成される薄膜トランジスタＴＦＴｃは、それぞれ、多結晶半導体層ＰＳが平面的に観てゲート電極ＧＴからはみ出すことなく形成された構成となっている。基板ＳＵＢ１の背面に配置されたバックライトからの光をゲート電極ＧＴによって遮光させ、光の照射によって多結晶半導体層ＰＳに発生してしまうリーク電流を回避させるようにするためである。

なお、上述した薄膜トランジスタＴＦＴｃは、ゲートドライバＧＤＲ内に形成される薄膜トランジスタについて説明したものである。しかし、このような薄膜トランジスタの構成はドレインドライバＤＤＲ内に形成される薄膜トランジスタにも適用することができる。要は、表示部の周辺に形成される回路（周辺回路）を構成する薄膜トランジスタに適用することができる。

このように形成された薄膜トランジスタＴＦＴｃ（１）は、そのゲート電極ＧＴ'とドレイン電極ＤＴとの接続部において、他の導電層を介在させることなく直接に接続された構成となっているため、コンタクトホールＣＨ２の径を小さく構成でき、該薄膜トランジスタＴＦＴｃ（１）の集積化の向上が図れるようになる。

（製造方法）
図５ないし図７は、本発明の表示装置に備えられる薄膜トランジスタの製造方法を示す工程図で、図１（ａ）、（ｂ）に対応した図となっている。以下、行程順に説明する。

行程１．（図５（ａ））
たとえばガラスからなる基板ＳＵＢ１を用意し、この基板ＳＵＢ１の表面にたとえばアルミニウムからなる金属膜（膜厚約１５０ｎｍ）を形成し、フォトリソグラフィ技術による選択エッチングによって、ゲート電極ＧＴ、ＧＴ'を形成する。

行程２．（図５（ｂ））
基板ＳＵＢ１の表面に、ゲート電極ＧＴ、ＧＴ'をも被って、たとえば酸化シリコン膜（膜厚約１００ｎｍ）からなるゲート絶縁膜ＧＩ、たとえば窒化シリコン膜（膜厚約５００ｎｍ）からなる層間絶縁膜ＩＮ、たとえば高濃度アモルファスシリコン膜（１００ｎｍ）からなる高濃度非晶質半導体膜ＨＡＳを順次形成する。ゲート絶縁膜ＧＩ、層間絶縁膜ＩＮ、および高濃度非晶質半導体膜ＨＡＳは、たとえばＣＶＤ（Chemical Vapor Deposition）法を用いて連続成膜する。

行程３．（図５（ｃ））
高濃度非晶質半導体層ＨＡＳの上面にフォトレジスト膜を形成し、いわゆるハーフトーン露光によるフォトリソグラフィ技術を用いて、２種の膜厚を有するフォトマスクＰＭＫ１を形成する。このフォトマスクＰＭＫ１は、平面的に観て、薄膜トランジスタＴＦＴのチャネル領域に相当する箇所、および薄膜トランジスタＴＦＴのゲート電極ＧＴとドレイン電極ＤＴと接続する箇所において開口が形成され、薄膜トランジスタＴＦＴのチャネル領域に相当する箇所の周囲において膜厚が厚く、それ以外の部分において膜厚が薄く形成されるようになっている。

行程４．（図６（ａ））
フォトマスクＰＭＫ１から露出した高濃度非晶質半導体膜ＨＡＳをドライエッチングによって除去する。次に高濃度非晶質半導体膜ＨＡＳから露出された層間絶縁膜ＩＮをウェットエッチングによって除去する。層間絶縁膜ＩＮの前記ウェットエッチングによって形成される開口はその側壁面においてテーパを有するようにして形成される。このウェットエッチングにおいて、該層間絶縁膜ＩＮの下層のゲート絶縁膜ＧＩはあまり除去されないようになっている。ゲート絶縁膜ＧＩを構成する酸化シリコン膜と層間絶縁膜ＩＮを構成する窒化シリコン膜はそれぞれエッチングレートが異なるためである。

行程５．（図６（ｂ））
前記フォトマスクＰＭＫ１をハーフアッシングすることにより、平面的に観て、薄膜トランジスタＴＦＴのチャネル領域の周囲の箇所のフォトレジスト膜のみを残存させる。この残存されたフォトレジスト膜（以下、フォトマスクＰＮＫ１'と称する）は、前記行程３において形成したフォトマスクＰＭＫ１のうち、膜厚が厚く形成された部分に相当する。次に、フォトマスクＰＮＫ１'から露出された高濃度非晶質半導体膜ＨＡＳをたとえばドライエッチング法によって除去し、フォトマスクＰＮＫ１'下の高濃度非晶質半導体膜ＨＡＳを残存させる。

行程６．（図６（ｃ））
前記フォトマスクＰＮＫ１'を除去した後に、たとえばＣＶＤ法により、アモルファスシリコン膜（膜厚約５０ｎｍ）からなる非晶質半導体膜を形成する。次に、該非晶質半導体膜をレーザアニールすることにより結晶化させ、ポリシリコン膜からなる多結晶半導体膜ＰＳを形成する。

そして、多結晶半導体膜ＰＳの上面にフォトレジスト膜を形成し、フォトリソグラフィ技術によって、フォトマスクＰＭＫ２を形成する。このフォトマスクＰＭＫ２は、平面的に観て、薄膜トランジスタＴＦＴのチャネル領域に相当する箇所に形成され、該箇所の両脇に形成された各高濃度非晶質半導体膜ＨＡＳに一部重畳されパターンとなっている。

次に、フォトマスクＰＭＫ２から露出された多結晶半導体膜ＰＡを除去し、該フォトマスクＰＭＫ２下の多結晶半導体膜ＰＡを残存させる。この場合、多結晶半導体膜ＰＡ下の高濃度非晶質半導体膜ＨＡＳの表面も若干エッチングされてしまう。このことから、行程２の際において形成する高濃度非晶質半導体膜ＨＡＳはその膜厚を約５０ｎｍ以上としておくことが好ましい。

行程７．（図７（ａ））
フォトマスクＰＭＫ２を残存させたままで、薄膜トランジスタＴＦＴのゲート電極ＧＴとソース電極ＳＴとの接続部において、層間絶縁膜ＩＮに形成された孔から露出されたゲート絶縁膜ＧＩをドライエッチングによって除去する。これにより、ゲート電極ＧＴの一部を露出させたコンタクトホールＣＨ２が形成される。

行程８．（図７（ｂ））
フォトマスクＰＭＫ２を除去する。そして、たとえばアルミニウムからなる金属膜を形成し、この金属膜をフォトリソグラフィ技術による選択エッチングを用いて、ドレイン電極ＤＴおよびソース電極ＳＴを形成する。ドレイン電極ＤＴおよびソース電極ＳＴは、それぞれ、平面的に観て、薄膜トランジスタＴＦＴのチャネル領域側の端辺において高濃度非晶質半導体膜ＨＡＳに重畳して形成されることにより、多結晶半導体層ＰＳと電気的に接続されるようになっている。また、ドレイン電極ＤＴはコンタクトホールＣＨ２を通して薄膜トランジスタＴＦＴのゲート電極ＧＴ'と電気的に接続されるようになっている。

このように構成された薄膜トランジスタＴＦＴの製造方法によれば、ゲート電極ＧＴとソース電極ＳＴの接続部となるコンタクトホールＣＨ２の形成において、多結晶半導体膜ＰＳをパターン化する際のフォトマスクを兼用させているので、フォト行程の増大を回避させることができる。

また、このように構成された薄膜トランジスタＴＦＴの製造方法によれば、コンタクトホールＣＨ２におけるゲート電極ＧＴおよびドレイン電極ＤＴの電気的接続は、たとえば透明導電膜等の他の導電膜を介在させることなく直接になされているのでコンタクトホールの平面的に観た面積を小さく構成できる効果を奏する。このため、周辺回路の面積を小さくでき、液晶表示装置のいわゆる狭額縁化を達成することができる。さらに、ドレイン電極ＤＴおよびソース電極ＳＴのサイドエッチング量を大きくする必要がないため、周辺回路の面積を小さくでき、液晶表示装置のいわゆる狭額縁化を達成することができる。

図８は、本発明の表示装置に備えられる薄膜トランジスタＴＦＴの実施例２を示す構成図で、図１に対応した図となっている。

図８において、図１の場合と比較して異なる構成は、コンタクト層として機能する層が高濃度多結晶半導体層ＨＰＳとなっているとともに、多結晶半導体層ＰＳと高濃度多結晶半導体層ＨＰＳとの電気的接続は、多結晶半導体層ＰＳの側壁面と高濃度多結晶半導体層ＨＰＳの側壁面が互いに当接することによってなされている。そして、このような構成において、その製造法における特異性から、高濃度多結晶半導体膜ＨＰＳの膜厚は、層間絶縁膜ＩＮの開口ＯＰ上を跨って形成される多結晶半導体膜ＰＳの厚さよりも大きく構成されている。

図８に示した薄膜トランジスタＴＦＴの製造方法の実施例を図９に示す。以下、行程順に説明する。

行程１． （図９（ａ））
この行程は、実施例１に示した製造方法において図６（ｂ）にまで至った行程を示している。ただし、この実施例２では、図６（ｂ）において形成する高濃度非晶質半導体膜ＨＡＳはその膜厚を比較的薄く（膜厚約２５ｎｍ）形成するようにしている。このため、この行程で示す図９（ａ）では、高濃度非晶質半導体膜ＨＡＳの膜厚は図６（ｂ）に示す高濃度非晶質半導体膜ＨＡＳの膜厚よりも薄く描画されている。

行程２． （図９（ｂ））
図９（ａ）に示したフォトマスクＰＭＫ１'を除去する。次に、たとえばＣＶＤ法を用いてアモルファスシリコン膜（膜厚約５０ｎｍ）からなる非晶質半導体膜ＡＳを形成する。そして該非晶質半導体膜ＡＳをたとえばレーザアニールすることにより結晶化させ、ポリシリコン膜からなる多結晶半導体膜ＰＳを形成する。この場合、レーザパワーを強くすることにより、前記高濃度非晶質半導体膜ＨＡＳに重なって形成された多結晶半導体層ＰＳには前記高濃度非晶質半導体膜ＨＡＳから不純物が拡散され高濃度ポリシリコン膜からなる高濃度多結晶半導体膜ＨＰＡが形成されるようになる。

行程３． （図９（ｃ））
フォトリソグラフィ技術による選択エッチング法により、上述のように形成された多結晶半導体膜ＰＳのうち、層間絶縁膜ＩＮの溝内に形成された多結晶半導体膜ＰＳ、およびこの多結晶半導体膜ＰＳの外方に形成された高濃度多結晶半導体層ＨＰＳを残存させ、該高濃度多結晶半導体層ＨＰＳの外方の多結晶半導体膜ＰＳを除去する。

行程４． （図９（ｄ））
たとえばアルミニウムからなる金属膜を形成し、この金属膜をフォトリソグラフィ技術による選択エッチングをすることにより、ドレイン電極ＤＴおよびソース電極ＳＴを形成する。ドレイン電極ＤＴおよびソース電極ＳＴは、それぞれ、平面的に観て、薄膜トランジスタＴＦＴのチャネル領域側の端辺において高濃度非晶質半導体膜ＨＡＳに重畳して形成されることにより、多結晶半導体層ＰＳと電気的に接続されるようになっている。また、ドレイン電極ＤＴはコンタクトホールＣＨ２を通して薄膜トランジスタＴＦＴのゲート電極ＧＴと電気的に接続されるようになっている。

このように構成された製造方法によれば、非晶質半導体膜ＰＳの結晶化の前記行程２において、高濃度非晶質半導体膜ＨＡＳの膜厚を厚くすることなく、チャネル部の多結晶半導体膜ＰＳとコンタクト部の高濃度多結晶半導体膜ＨＡＳを形成することができる。このため、該高濃度非晶質半導体膜ＨＡＳの成膜時におけるガス使用量を低減でき、ＣＶＤの生産性が向上する効果を奏する。

また、このように構成された薄膜トランジスタＴＦＴの製造方法によれば、多結晶半導体膜ＰＳのレイアウトパターンと、ドレイン電極ＤＴおよびソース電極ＳＴのレイアウトパターンとを重ねることができ、薄膜トランジスタＴＦＴの面積を小さくできることができる。このため、画素の開口率の向上、あるいは周辺回路の面積を小さくできる効果を奏する。

図１０は、本発明の表示装置に備えられる薄膜トランジスタＴＦＴの実施例３における断面図を示し、図１と対応した図となっている。

この場合の画素の構成は図１１において図３と対応させて示し、ブーストラップ回路の構成は図１２において図４と対応させて示している。

図１０において、図１と比較した場合に異なる構成は、まず、層間絶縁膜ＩＮはゲート電極ＧＴ、ＧＴ'の上層に形成され、この層間絶縁膜ＩＮにはゲート電極ＧＴ、ＧＴ'のそれぞれの一部を露出させるようにして開口が形成されている。そして、島状からなる絶縁膜ＧＩと多結晶半導体層ＰＳとの順次積層体が、前記層間絶縁膜ＩＮに形成された開口のうちゲート電極ＧＴを露出させる側の開口を被うように形成されている。この場合においても、前記多結晶半導体層ＰＳは、前記開口の底部においてチャネル領域を構成し、前記開口の側壁面においてオフセット領域ＯＦＳを構成するようになっている。また、ドレイン電極ＤＴおよびソース電極ＳＴは、それぞれ、たとえば高濃度アモルファスシリコンからなる高濃度非晶質半導体層ＨＡＳとたとえばアルミニゥムからなる金属膜ＭＴＬの同パターンからなる順次積層体から構成されている。このことから、図１１に示す薄膜トランジスタＴＦＴｐおよび図１２に示す薄膜トランジスタＴＦＴｃは、それぞれ、前記コンタクト層である高濃度非晶質半導体層ＨＡＳがドレイン電極ＤＴおよびソース電極ＳＴからはみ出して形成されることなく描画されている。ドレイン電極ＤＴは、前記層間絶縁膜ＩＮの開口からはみ出して形成された絶縁膜ＧＩおよび多結晶半導体層ＰＳの一部に重ねられるようにして形成され、ソース電極ＳＴは、前記層間絶縁膜ＩＮの開口からはみ出して形成された絶縁膜ＧＩおよび多結晶半導体層ＰＳの一部に重ねられるようにして形成されている。これにより、ドレイン電極ＤＴと多結晶半導体層ＰＳとの電気的接続、およびソース電極ＤＴと多結晶半導体層ＰＳとの電気的接続は、それぞれ、コンタクト層となる高濃度非晶質半導体層ＨＡＳを介してなされるようになっている。

また、前記層間絶縁膜ＩＮに形成された開口のうちゲート電極ＧＴ'を露出させる側の開口はスルーホールＣＨ２として構成され、このスルーホールＣＨ２において前記ソース電極ＳＴと前記ゲート電極ＧＴ'が電気的に接続されている。

（製造方法）
図１３（ａ）ないし（ｄ）は、図１０に示した薄膜トランジスタの製造方法の一実施例を示す行程図である。以下、行程順に説明する。

行程１．（図１３（ａ））
たとえばガラスからなる基板ＳＵＢ１を用意し、この基板ＳＵＢ１の表面にたとえばアルミニウムからなる金属膜（膜厚約１５０ｎｍ）を形成し、フォトリソグラフィ技術による選択エッチングによって、ゲート電極ＧＴ、ＧＴ'を形成する。

行程２．（図１３（ｂ））
基板ＳＵＢ１の表面に、ゲート電極ＧＴ、ＧＴ'をも被って、たとえば酸化シリコン膜（膜厚約５００ｎｍ）からなる層間絶縁膜ＩＮを形成する。次に、層間絶縁膜ＩＮに、薄膜トランジスタＴＦＴのチャネル領域に相当する部分、および薄膜トランジスタＴＦＴのゲート電極ＧＴ'とソース電極ＳＴの接続部に相当する部分に開口を形成する。後者の開口はコンタクトホールＣＨ２となる。

行程３．（図１３（ｃ））
層間絶縁膜ＩＮの表面に、前記開口を跨って、酸化シリコン膜（１００ｎｍ）からなるゲート絶縁膜ＧＩ、アモルファスシリコン膜（１００ｎｍ）からなる非晶質半導体膜ＡＳをたとえばＣＶＤ法を用いて順次形成する。そして、非晶質半導体膜ＡＳをたとえばレーザアニール法によって結晶化し多結晶半導体膜ＰＳにする。

そして、フォトリソグラフィ技術による選択エッチング法を用いて、前記多結晶半導体膜ＰＳおよびその下層のゲート絶縁膜ＧＩを、薄膜トランジスタ形成領域において残存させ、島状に加工する。この場合のエッチングはたとえばドライエッチングとすることが好ましい。また、島状のゲート絶縁膜ＧＩおよび多結晶半導体膜ＰＳの順次積層膜は、層間絶縁膜ＩＮに形成された開口を被うとともに、その辺部は層間絶縁膜ＩＮの上面に至るようにして形成される。

行程４．（図１３（ｄ））
高濃度アモルファスシリコン（膜厚約２５ｎｍ）からなる高濃度非晶質半導体膜ＨＡＳ、たとえばアルミニウム（膜厚約５００ｎｍ）からなる金属膜ＭＴＬの順次積層膜を形成し、この積層膜をフォトリソグラフィ技術による選択エッチングすることにより、ドレイン電極ＤＴおよびソース電極ＳＴを形成する。これにより、ドレイン電極ＤＴおよびソース電極ＳＴは、いずれも、高濃度非晶質半導体膜ＨＡＳと金属膜ＭＴの同パターンからなる順次積層膜から構成される。ドレイン電極ＤＴおよびソース電極ＳＴは、それぞれ、その一部が多結晶半導体膜ＰＳの層間絶縁膜ＩＮの上面に形成された部分（多結晶半導体膜ＰＳの辺部）に重ねられるようにして層間絶縁膜ＩＮ上に形成されるにようになる。また、ソース電極ＳＴはコンタクトホールＣＨ２を通して薄膜トランジスタＴＦＴのゲート電極ＧＴと電気的に接続されるようになる。

なお、ドレイン電極ＤＴおよびソース電極ＳＴのエッチングによる形成の際に、多結晶半導体膜ＰＳの表面も若干エッチングされることから、図 （）に示す行程において、多結晶半導体膜ＰＳは膜厚を比較的厚く形成（１００ｎｍ以上）しておくことが必要となる。

このように構成された製造方法によれば、層間絶縁膜ＩＮとゲート絶縁膜ＧＩは積層されて形成されるようになる。この場合、層間絶縁膜ＩＮをゲート絶縁膜ＧＩと同様の酸化シリコン膜を用いることによって、ゲート電極ＧＴとドレイン電極ＤＴとの重なり部分における寄生容量を低減させることができる。酸化シリコン膜は窒化シリコン膜よりも比誘電率が小さいからである。

図１４は、本発明の表示装置に備えられる薄膜トランジスタＴＦＴの実施例４における断面図を示している。

図１４は、図１０と対応づけて描いた図である。図１４において、図１０と比較して異なる構成は、多結晶半導体膜ＰＳの表面にアモルファスシリコン膜からなる非晶質半導体膜ＡＳが積層され、ドレイン電極ＤＴおよびソース電極ＳＴは、その一部において、該非晶質半導体膜ＡＳ上に重ねられて形成されていることにある。

このように構成された薄膜トランジスタＴＦＴは、ドレイン電極ＤＴおよびソース電極ＳＴのエッチングによる形成の際の、該ドレイン電極ＤＴおよびソース電極ＳＴから露出される半導体層の表面エッチングを前記非晶質半導体膜ＡＳにおいてのみ発生せしめ、その下層においてチャネル層として機能する多結晶半導体層ＰＳへのエッチングダメージを回避できる構成となっている。

図１５は、本発明の表示装置に備えられる薄膜トランジスタＴＦＴの実施例５における断面図を示している。

図１５は、図１０と対応づけて描いた図である。図１５において、図１０と比較して異なる構成は、多結晶半導体膜ＰＳの表面にたとえば酸化シリコン膜（膜厚約１００ｎｍ）からなる無機絶縁膜ＩＮＲが積層されている。この無機絶縁膜ＩＮＲは、ドレイン電極ＤＴおよびソース電極ＳＴの形成される領域において、該無機絶縁膜ＩＮＲから絶縁膜ＧＩと多結晶半導体層ＰＳが充分にはみ出すように形成されている。そして、ドレイン電極ＤＴおよびソース電極ＳＴは、前記多結晶半導体層ＰＳに重ねられるとともに、該酸化シリコン膜にも重ねられて形成されていることにある。

このように構成された薄膜トランジスタＴＦＴにおいて、前記無機絶縁膜ＩＮＲは、ドレイン電極ＤＴおよびソース電極ＳＴのエッチングによる形成の際の、該エッチングのストッパとしての機能を有するようになっている。このため、該無機絶縁膜ＩＮＲの下層においてチャネル層として機能する多結晶半導体膜ＰＳへのエッチングダメージを回避できる構成となっている。

図１６は、本発明が適用された液晶表示パネルＰＮＬが備えられる液晶表示装置の一実施例を示す分解斜視図である。液晶表示装置は、互いに対向配置される液晶表示パネルＰＮＬおよびバックライトユニットＢＬＵが、上ベゼルＵＶＳおよび下ベゼルＤＶＳによってモジュール化されて構成されている。

図１７は、液晶表示パネルＰＮＬを、薄膜トランジスタＴＦＴｐが形成されている箇所で断面をとった断面図を示している。図１７において、液晶ＬＣを挟持して基板ＳＵＢ１と基板ＳＵＢ２が対向して配置されている。基板ＳＵＢ１の液晶ＬＣ側の面には、たとえば図１で示した構成の薄膜トランジスタＴＦＴｐが形成され、保護絶縁膜ＰＡＳおよび平坦化膜ＯＣ１を介して透明電極からなる画素電極ＰＸが形成されている。さらに、該画素電極ＰＸをも被って配向膜ＯＲＩ１が配置されている。また、基板ＳＵＢ１の液晶ＬＣと反対側の面には偏光板ＰＯＬ１が形成されている。基板ＳＵＢ２の液晶ＬＣ側の面には、ブラックマトリックス（遮光膜）ＢＭ、カラーフィルタＦＩＬが形成され、平坦化膜ＯＣ２を介して対向電極ＣＴが形成されている。さらに、該対向電極ＣＴをも被って配向膜ＯＲＩ２が形成されている。また、基板ＳＵＢ２の液晶ＬＣと反対側の面には偏光板ＰＯＬ２が形成されている。

なお、図１７では、薄膜トランジスタＴＦＴｐは図１に示した構成のものを示したものであるが、他の実施例に示した薄膜トランジスタＴＦＴｐであってもよい。

上述した実施例は、それぞれ、液晶表示装置を例に挙げて示したものである。しかし、本発明は、液晶表示装置に限らず、たとえば、有機ＥＬ表示装置にも適用できる。

図１８は、有機ＥＬ表示装置の表示領域における等価回路を示した図である。図１８において、図中ｘ方向に延在するゲート信号線ＧＬが図中ｙ方向に並設されて形成されている。これらゲート信号線ＧＬは、その一端側においてゲートドライバＧＤＲに接続され、走査信号が順次供給されるようになっている。また、図中ｙ方向に延在する電力供給線ＰＷＬが図中ｘ方向に並設されて形成されている。そして、図中ｙ方向に延在するドレイン信号線ＤＬが図中ｘ方向に並設されて形成されている。これらドレイン線ＤＬは、その一端側においてドレインドライバＤＤＲに接続され、映像信号が供給されるようになっている。

図中点線枠Ｂで囲まれる領域を画素の領域とし、表示領域はマトリックス状に配置される複数の画素の集合体で構成されるようになっている。画素の領域には、スイッチング素子１１０ａ、補助容量１１１、電流制御素子１１０ｂ、有機ＥＬ素子１１２が形成されている。ゲート信号線ＧＬからの走査信号の供給によってスイッチング素子１１０ａがオンし、補助容量１１１に電荷が蓄積され、その電荷が電流制御素子１１０ｂに流れる電流を制御する。そして、この電流は電力供給線ＰＷＬ、有機ＥＬ素子１１２、電流制御素子１１０ｂを通して流れ、この電流の値に対応した輝度で有機ＥＬ素子１１２が発光するようになっている。

図１９は、基板上に形成された前記画素の構成を示す平面図である。図１８に示したスイッチング素子１１０ａ、電流制御素子１１０ｂは、それぞれ、薄膜トランジスタによって形成され、その構成は、液晶表示装置の画素（図３参照）に形成された薄膜トランジスタＴＦＴｐと同様となっている。

また、図示していないが、ゲートドライバＧＤＲ内に形成される薄膜トランジスタにおいても、上述した各実施例で示した薄膜トランジスタＴＦＴｃと同様の構成となっている。

図１９において、有機ＥＬ素子１１２は、図中省略して示しているが、電流制御素子１１０ｂに接続される電極（陽極）の表面に、有機ＥＬ層、電極（陰極）が積層されて構成されている。この場合、前記各電極のうち少なくとも一方は透明導電膜で形成されている。有機ＥＬ層からの発光を前記透明導電膜を通して照射させるためである。

また、図２０は、前記画素の構成の他の実施例を示す図であり、図１９の場合と比較して異なる構成は、薄膜トランジスタＴＦＴにあり、図１１に示した薄膜トランジスタＴＦＴと同様の構成となっている。

図２１は、本発明が適用された有機ＥＬ表示パネルＰＮＬ'が備えられる有機ＥＬ表示装置の一実施例を示す分解斜視図である。有機ＥＬ表示装置は、有機ＥＬ表示パネルＰＮＬ'が、上ベゼルＵＶＳおよび下ベゼルＤＶＳによってモジュール化されて構成されている。有機ＥＬ表示パネルＰＮＬ'は有機ＥＬ素子の発光によって画像表示できることから、液晶表示装置のようにバックライトを備えない構成となっている。

図２２は、有機ＥＬ表示パネルを、薄膜トランジスタＴＦＴが形成されている箇所で断面をとった断面図を示している。図２１において、基板ＳＵＢの主面には、たとえば図１で示した構成の薄膜トランジスタＴＦＴが形成され、保護絶縁膜ＰＡＳおよび平坦化膜ＯＣを介して各画素に共通に接続されたアノード電極ＡＸが形成されている。アノード電極ＡＸ上には開口ＯＰが設けられたバンク絶縁膜ＢＮＫが形成され、有機ＥＬ膜ＥＬＬが前記開口ＯＰを被うとともに該開口ＯＰの周辺にまで至って形成されている。有機ＥＬ膜の上面にはカソード電極ＫＸが形成され、これにより、有機ＥＬ膜ＥＬＬは前記アノード電極ＡＸとカソード電極ＫＸに挟持された構成となっている。このように構成された基板ＳＵＢは、その有機ＥＬ膜ＥＬＬが形成された面側にスペーサＳＰを介して封止基板ＳＳＢが対向配置されている。そして、封止基板ＳＳＢの有機ＥＬ膜ＥＬＬ側の面には乾燥剤ＤＳＣが配置され、該有機ＥＬ膜ＥＬＬの湿気による特性劣化を防止するようになっている。有機ＥＬ膜ＥＬＬは、アノード電極ＡＸおよびカソード電極ＫＸを介して流れる電流によって発光するようになっており、この発光は、たとえば、封止基板ＳＳＢを通して外部に照射されるようになっている。この場合、カソード電極ＫＸは透明導電膜によって形成されている。

なお、図２２では、薄膜トランジスタＴＦＴは図１に示した構成のものを示したものであるが、他の実施例に示した薄膜トランジスタＴＦＴであってもよい。

図２３は、本発明のたとえば液晶表示装置の実施例８を示す構成図で、該液晶表示装置の画素における構成を示した図である。図２３は、たとえば実施例３における図１１に対応づけて描画している。

図２３において、図１１と比較して異なる構成は、薄膜トランジスタＴＦＴｐの形成領域において、層間絶縁膜ＩＮに形成した開口ＯＰにある。すなわち、前記開口ＯＰは、この開口ＯＰを跨いで形成される多結晶半導体層ＰＳの幅（チャネル幅と同方向の幅）よりも大きな幅を有し、平面的に観て前記多結晶半導体層ＰＳの両脇からそれぞれはみ出したパターンで形成されている。換言すれば、平面的に観て、多結晶半導体層ＰＳのチャネル長方向の各辺からは、層間絶縁膜ＩＮの前記開口ＯＰが露出されて構成されるようになっている。

同様に、図２４に示すように、ゲートドライバＧＤＲ（ブートストラップ回路）を構成する各薄膜トランジスタＴＦＴｃ（１）、ＴＦＴｃ（２）、およびＴＦＴｃ（３）においても、層間絶縁膜ＩＮに形成した開口ＯＰは、上述したように、多結晶半導体層ＰＳのチャネル長方向の各辺から露出されるように構成されている。

図２３のIIXVａ−IIXVａ線における断面図、図２４のIIXVａ−IIXVａ線における断面図を図２５（ａ）に、図２４のIIXVb−IIXVb線における断面図を図２５（ｂ）に示し、さらに、図２３のIIXVc−IIXVc線における断面図を図２５（ｃ）に示している。ここで、図２５（ｃ）は、層間絶縁膜ＩＮに形成した開口ＯＰの幅は、該開口ＯＰを跨いで形成される多結晶半導体層ＯＰの幅（チャネル幅と同方向の幅）よりも大きく形成されていることを明示している。

このように構成した薄膜トランジスタＴＦＴは、多結晶半導体層ＰＳのチャネル幅方向の全領域において、ゲート電極ＧＴによるチャネル内のキャリアの制御性を向上させることができる。このため、オフ電流をさらに低減できるという効果を奏する。

なお、この図２３では、絶縁膜ＧＩは層間絶縁膜ＩＮの上層に形成されたものである。しかし、たとえば実施例１における図１に示すように、層間絶縁膜ＩＮの下層に形成させるように構成しても、同様の効果が得られる。

（製造方法）
図２６は、上述した薄膜トランジスタＴＦＴの製造方法の一実施例を示した行程図を示している。以下、行程順に説明をする。図２６の各行程図は、図２５に対応づけて描画している。

行程１．（図２６（ａ））
たとえばガラスからなる基板ＳＵＢ１を用意し、この基板ＳＵＢ１の表面にたとえばアルミニウムからなる金属膜（膜厚約１５０ｎｍ）を形成し、フォトリソグラフィ技術による選択エッチングによって、ゲート電極ＧＴ、ＧＴ'を形成する。

行程２．（図２６（ｂ））
基板ＳＵＢ１の表面に、ゲート電極ＧＴ、ＧＴ'をも被って、たとえば酸化シリコン膜（膜厚約５００ｎｍ）からなる層間絶縁膜ＩＮを形成する。次に、層間絶縁膜ＩＮに、薄膜トランジスタＴＦＴのチャネル領域に相当する部分、および薄膜トランジスタＴＦＴのゲート電極ＧＴ'とソース電極ＳＴの接続部に相当する部分に開口を形成する。

薄膜トランジスタＴＦＴのチャネル領域に相当する部分に形成する開口ＯＰは、後の行程で形成する多結晶半導体層ＰＳに対して、その幅（チャネル幅の方向における幅）よりも大きな幅で形成する。また、薄膜トランジスタＴＦＴのゲート電極ＧＴ'とソース電極ＳＴの接続部に相当する部分の開口はコンタクトホールＣＨ２となる。

行程３．（図２６（ｃ））
層間絶縁膜ＩＮの表面に、前記開口を跨って、酸化シリコン膜（１００ｎｍ）からなるゲート絶縁膜ＧＩ、アモルファスシリコン膜（１００ｎｍ）からなる非晶質半導体膜ＡＳをたとえばＣＶＤ法を用いて順次形成する。そして、非晶質半導体膜ＡＳをたとえばレーザアニール法によって結晶化し多結晶半導体膜ＰＳにする。

そして、フォトリソグラフィ技術による選択エッチング法を用いて、前記多結晶半導体膜ＰＳを、薄膜トランジスタ形成領域において残存させ、島状に加工する。この場合のエッチングはたとえばドライエッチングとすることが好ましい。

行程４．（図２６（ｄ））
薄膜トランジスタＴＦＴのゲート電極ＧＴ'とソース電極ＳＴの接続部に相当する部分の前記ゲート絶縁膜を、フォトリソグラフィ技術による選択エッチング法を用いて除去し、前記コンタクトホールＣＨ２を通してゲート電極ＧＴ'を露出させる
その後は、図２５に示すように、高濃度アモルファスシリコン（膜厚約２５ｎｍ）からなる高濃度非晶質半導体膜ＨＡＳ、たとえばアルミニウム（膜厚約５００ｎｍ）からなる金属膜ＭＴＬの順次積層膜を形成し、この積層膜をフォトリソグラフィ技術による選択エッチングすることにより、ドレイン電極ＤＴおよびソース電極ＳＴを形成する。これにより、ドレイン電極ＤＴおよびソース電極ＳＴは、いずれも、高濃度非晶質半導体膜ＨＡＳと金属膜ＭＴの同パターンからなる順次積層膜から構成される。ドレイン電極ＤＴおよびソース電極ＳＴは、それぞれ、その一部が多結晶半導体膜ＰＳの層間絶縁膜ＩＮの上面に形成された部分（多結晶半導体膜ＰＳの辺部）に重ねられるようにして層間絶縁膜ＩＮ上に形成されるにようになる。また、ソース電極ＳＴはコンタクトホールＣＨ２を通して薄膜トランジスタＴＦＴのゲート電極ＧＴと電気的に接続されるようになる。なお、ドレイン電極ＤＴおよびソース電極ＳＴのエッチングによる形成の際に、多結晶半導体膜ＰＳの表面も若干エッチングされる。

上述した薄膜トランジスタＴＦＴの構成は、たとえば図１あるいは図８に示したように、多結晶半導体層ＰＳとドレイン電極ＤＴおよびソース電極ＳＴのそれぞれの電気的接続が、平面的に観て、それらの間に配置される高濃度非晶質半導体膜ＨＡＳを介して行うようにした構成のものにも適用できる。また、図１４に示したように、半導体層を多結晶半導体層ＰＳと非晶質半導体層ＡＳの積層体によって構成した薄膜トランジスタＴＦＴにも適用できる。また、図１５に示したように、多結晶半導体層ＰＳの上面に無機絶縁膜ＩＮＲを形成した構成の薄膜トランジスタＴＦＴにも適用できる。さらには、液晶表示装置の薄膜トランジスタＴＦＴに限定されることはなく、たとえば有機ＥＬ表示装置の薄膜トランジスタＴＦＴにも適用できる。

図２７は、本発明の表示装置に備えられる薄膜トランジスタＴＦＴの実施例９における断面図を示している。

図２７は、図２５と対応づけて描いた図である。図２７において、図２５と比較して異なる構成は、チャネル層が非晶質半導体膜ＡＳによって形成されていることと、高濃度非晶質半導体膜ＨＡＳが非晶質半導体膜ＡＳの上部のみに形成されていることにある。従って画素の平面図は、図２３において多結晶半導体層ＰＳの部分が、非晶質半導体膜ＡＳによって形成された構成となる。

このように構成された薄膜トランジスタＴＦＴは、ゲート絶縁膜ＧＩ、非晶質半導体膜ＡＳ、高濃度非晶質半導体膜ＨＡＳを連続して成膜することができ、製造工数を低減できる。また、このように構成された薄膜トランジスタＴＦＴは、ゲート電極ＧＴとドレイン電極ＤＴとの間、ゲート電極ＧＴとソース電極ＳＴとの間に、比較的膜厚の大きな層間絶縁膜が形成されているため、ゲート線ＧＬとドレイン線ＤＬとの交差部における寄生容量を低減できるだけでなく、ゲート絶縁膜をたとえば１００ｎｍ程度に薄くできるため薄膜トランジスタの性能が向上し、薄膜トランジスタを高速動作させることが可能になる。

なお、本実施例では、非晶質半導体膜ＡＳはその側面部においてドレイン電極ＤＴおよびソース電極ＳＴと直接に接触された構成となっているが、ドレイン電極ＤＴおよびソース電極ＳＴとの接触領域は、非晶質半導体膜ＡＳの膜厚（約２００ｎｍ）程度であり高濃度非晶質半導体膜ＨＡＳとの接触領域（１μｍ以上）と比べ十分小さいこと、さらにゲート電極ＧＴと非晶質半導体膜ＡＳとの間に層間絶縁膜（約５００ｎｍ）が形成されており、非晶質半導体膜ＡＳの側面部とゲート電極ＧＴとが十分に離間して形成されていることから表示品質が低下するほどオフリーク電流が増加することはない。非晶質半導体膜ＡＳの側面部とゲート電極ＧＴとの間を離す方法としては、ゲート電極ＧＴの形成領域よりも非晶質半導体膜ＡＳをはみ出して形成することが考えられるが、この方法では非晶質半導体膜ＡＳにバックライトからの光が照射されるためオフ電流が増加してしまう。従って本発明は、ドレイン電極ＤＴおよびソース電極ＳＴと非晶質半導体膜ＡＳとが、非晶質半導体膜ＡＳの側面部において接触する構成においてオフリーク電流と光照射時のオフ電流の両方を低減することができるという効果を有する。

（製造方法）
図２８は、上述した薄膜トランジスタＴＦＴの製造方法の一実施例を示した行程図を示している。以下、行程順に説明をする。図２８の各行程図は、図２７に対応づけて描画している。

行程１．（図２８（ａ））
たとえばガラスからなる基板ＳＵＢ１を用意し、この基板ＳＵＢ１の表面にたとえばアルミニウムからなる金属膜（膜厚約１５０ｎｍ）を形成し、フォトリソグラフィ技術による選択エッチングによって、ゲート電極ＧＴ、ＧＴ'を形成する。

行程２．（図２８（ｂ））
基板ＳＵＢ１の表面に、ゲート電極ＧＴ、ＧＴ'をも被って、たとえば窒化シリコン膜（膜厚約５００ｎｍ）からなる層間絶縁膜ＩＮを形成する。次に、層間絶縁膜ＩＮに、薄膜トランジスタＴＦＴのチャネル領域に相当する部分、および薄膜トランジスタＴＦＴのゲート電極ＧＴ'とソース電極ＳＴの接続部に相当する部分に開口を形成する。

薄膜トランジスタＴＦＴのチャネル領域に相当する部分に形成する開口ＯＰは、後の行程で形成する非晶質半導体膜ＡＳに対して、その幅（チャネル幅方向における幅）よりも大きな幅で形成する。また、薄膜トランジスタＴＦＴのゲート電極ＧＴ'とソース電極ＳＴの接続部に相当する部分の開口はコンタクトホールＣＨ２となる。

行程３．（図２８（ｃ））
層間絶縁膜ＩＮの表面に、前記開口を跨って、窒化シリコン膜（膜厚約１００ｎｍ）からなるゲート絶縁膜ＧＩ、アモルファスシリコン（膜厚約２００ｎｍ）からなる非晶質半導体膜ＡＳ、高濃度アモルファスシリコン（膜厚約２５ｎｍ）からなる高濃度非晶質半導体膜ＨＡＳをたとえばＣＶＤ法を用いて順次形成する。

そして、フォトリソグラフィ技術による選択エッチング法を用いて、前記非晶質半導体膜ＡＳおよび高濃度非晶質半導体膜ＨＡＳを、薄膜トランジスタ形成領域において残存させ、島状に加工する。この場合のエッチングはたとえばドライエッチングとすることが好ましく、レジストを残した状態でたとえばプラズマ酸化法により非晶質半導体膜ＡＳの側面部を酸化させることが好ましい。

行程４．（図２８（ｄ））
薄膜トランジスタＴＦＴのゲート電極ＧＴ'とソース電極ＳＴの接続部に相当する部分の前記ゲート絶縁膜を、フォトリソグラフィ技術による選択エッチング法を用いて除去し、前記コンタクトホールＣＨ２を通してゲート電極ＧＴ'を露出させる
その後は、図２７に示すように、たとえばアルミニウム（膜厚約５００ｎｍ）からなる金属膜ＭＴＬを形成し、この金属膜をフォトリソグラフィ技術による選択エッチングすることにより、ドレイン電極ＤＴおよびソース電極ＳＴを形成する。さらに、ドレイン電極ＤＴおよびソース電極ＳＴをマスクとして高濃度非晶質半導体膜ＨＡＳをエッチング除去する。ドレイン電極ＤＴおよびソース電極ＳＴは、それぞれ、その一部が非晶質半導体膜ＡＳの層間絶縁膜ＩＮの上面に形成された部分（非晶質半導体膜ＡＳの辺部）に重ねられるようにして層間絶縁膜ＩＮ上に形成されるにようになる。また、ソース電極ＳＴはコンタクトホールＣＨ２を通して薄膜トランジスタＴＦＴのゲート電極ＧＴと電気的に接続されるようになる。なお、高濃度非晶質半導体膜ＨＡＳのエッチングによる形成の際に、非晶質半導体膜ＡＳの表面も若干エッチングされる。

上述したゲート絶縁膜ＧＩ、非晶質半導体膜ＡＳ、高濃度非晶質半導体膜ＨＡＳを連続して順次形成する製造方法は、たとえば図１０に示したように、ゲート絶縁膜ＧＩが非晶質半導体膜ＡＳと同じ島状に加工された構成のものにも適用できる。この場合、図１３に示したように、非晶質半導体膜ＡＳの島状加工と、コンタクトホールＣＨ２の形成を同一工程で行うことができ、製造工数を低減できる。また、上述した薄膜トランジスタＴＦＴの構成は、ゲートドライバおよびドレインドライバをＬＳＩで構成した画像表示装置にも適用できる。この場合、図２８（ｄ）に示すコンタクトホールＣＨ２を形成する工程を削減できる。さらには、液晶表示装置の薄膜トランジスタＴＦＴに限定されることはなく、たとえば有機ＥＬ表示装置の薄膜トランジスタＴＦＴにも適用できる。

図２９は、本発明の表示装置に備えられる薄膜トランジスタＴＦＴの実施例１０における断面図を示している。

図２９は、図２７と対応づけて描いた図である。図２９において、図２７と比較して異なる構成は、ソース電極ＳＴが層間絶縁膜の開口部ＯＰの内側にも形成されていることにある。

このような構成においても、非晶質半導体膜ＡＳの側面部とソース電極ＳＴとの接触部は層間絶縁膜ＩＮの上面にあり、ゲート電極ＧＴとは十分に離間されているため、オフリーク電流が増加することはない。さらに、非晶質半導体膜ＡＳはゲート電極ＧＴからはみ出すことなく形成されているため、バックライトからの光照射によりオフ電流が増加することもない。また、本実施例では、ドレイン電極ＤＴとソース電極ＳＴとの間の距離、すなわちチャネル長を小さくすることができ、回路の集積化を図ることができる。

なお、ドレイン電極ＤＴが層間絶縁膜の開口部ＯＰの内側に形成されている場合についても同様な効果が得られるが、特に画素領域の薄膜トランジスタＴＦＴｐにおいては、容量Ｃに接続される方の電極を層間絶縁膜の開口部ＯＰの内側に形成する方が好ましい。ドレイン線ＤＬに接続される電極とゲート電極ＧＴとの間の容量は、ドレイン線ＤＬとゲート線ＧＬ間の寄生容量として働くため、上記の構造とする方が、ドレイン線ＤＬとゲート線ＧＬ間の寄生容量を低減でき、液晶を高速で駆動させることができるからである。また、ドレイン電極ＤＴとソース電極ＳＴの両方が層間絶縁膜の開口部ＯＰの内側に形成されていてもよい。この場合、薄膜トランジスタの性能がさらに向上するため、液晶の高速駆動および回路の高集積化を図ることができる。

上述したそれぞれの実施例では、基板としてたとえばガラスを用いたものである。しかし、これに限らず、石英ガラスあるいは樹脂を用いるようにしてもよい。石英ガラスを基板とすることによって、プロセス温度を高くして、たとえばゲート絶縁膜を緻密化でき、これにより薄膜トランジスタの特性の信頼性を向上させることができる。また、樹脂を基板とすることによって、軽量で耐衝撃性に優れた液晶表示装置を得ることができる。

上述したそれぞれの実施例では、基板の表面に形成する下地膜として酸化シリコン膜を形成したものである。しかし、これに限らず、窒化シリコン膜、あるいは酸化シリコン膜と窒化シリコン膜の積層膜であってもよい。窒化シリコン膜を下地膜の一部あるいは全部に用いることにより、基板内の不純物がゲート絶縁膜中に拡散侵入してしまうのを効果的に防止することができる。同様の理由により、ゲート絶縁膜を、たとえば、酸化シリコン膜と窒化シリコン膜の積層膜で構成するようにしてもよい。

上述した実施例では、アモルファスシリコンを結晶化する場合、レーザアニールよって行うようにしたものである。しかし、これに限らず、熱アニールによる固相成長法を用いてもよく、熱アニールとレーザアニールを組み合わせて行うようにしてもよい。また、アモルファスシリコンを結晶化することなく、反応性熱ＣＶＤを用いてポリシリコンを直接に製膜する方法を用いるようにしてもよい。このようにした場合、結晶化行程の削減でスループットの向上が図れるようになる。ポリシリコン層として、粒径が２０ｎｍから１００ｎｍ程度の微結晶シリコンであってもよい。また、シリコンとゲルマニウムの化合物であってもよく、このようにした場合、薄膜トランジスタＴＦＴの性能を向上させることができる。

上述した実施例９および実施例１０において、アモルファスシリコン膜および高濃度アモルファスシリコン膜は、それぞれポリシリコン膜および高濃度ポリシリコン膜であっても良い。また、ポリシリコンの中でも、粒径が２０ｎｍから１００ｎｍ程度の微結晶シリコンであってもよい。このようにした場合、チャネル層の抵抗を低減できるだけでなく、チャネル層とソース電極およびドレイン電極とのコンタクト抵抗を低減でき、薄膜トランジスタＴＦＴの性能を向上させることができる。

ゲート信号線、ゲート電極の材料は、上述した実施例では特に明記しなかったが、たとえば、Ｔｉ、ＴｉＷ、ＴｉＮ、Ｗ、Ｃｒ、Ｍｏ、Ｔａ、Ｎｂ等からなる金属、あるいはこれらの合金を用いることができる。

以上、本発明を実施例を用いて説明してきたが、これまでの各実施例で説明した構成はあくまで一例であり、本発明は、技術思想を逸脱しない範囲内で適宜変更が可能である。また、それぞれの実施例で説明した構成は、互いに矛盾しない限り、組み合わせて用いてもよい。

ＳＵＢ１、ＳＵＢ２、ＳＵＢ……基板、ＧＴ、ＧＴ'……ゲート電極、ＧＩ……絶縁膜（ゲート絶縁膜）、ＩＮ……層間絶縁膜、ＯＰ……開口、ＰＳ……多結晶半導体層、ＯＦＳ……オフセット領域、ＨＡＳ……高濃度非晶質半導体層、ＨＰＳ……高濃度多結晶半導体層、ＤＴ……ドレイン電極、ＳＴ……ソース電極、ＣＨ１、ＣＨ２……コンタクトホール、ＤＤＲ……ドレインドライバ、ＧＤＲ……ゲートドライバ、ＴＦＴ、ＴＦＴｐ、ＴＦＴｃ……薄膜トランジスタ、ＤＬ……ドレイン信号線、ＧＬ……ゲート信号線、ＣＬ……コモン信号線、ＰＸ……画素電極、ＰＭＫ１、ＰＭＫ１'、ＰＭＫ２……フォトマスク、ＭＴＬ……金属層、ＩＮＲ……無機絶縁膜、ＰＮＬ……液晶表示パネル、ＢＬＵ……バックライトユニット、ＵＶＳ……上ベセル、ＤＶＳ……下ベセル、ＬＣ……液晶、ＰＡＳ……保護膜、ＯＣ１、ＯＣ２、ＯＣ……平坦化膜、ＯＲＩ１、ＯＲＩ２……平坦化膜、ＢＭ……ブラックマトリックス、ＦＩＬ……カラーフィルム、ＰＯＬ１、ＰＯＬ２……偏光板、ＰＷＬ……電力供給線、１１０ａ……スイッチング素子、１１１……補助容量、１１０ｂ……電流制御素子、１１２……有機ＥＬ素子、ＰＮＬ'……有機ＥＬ表示パネル。

Claims (16)

1. 表示部が形成された基板上に複数の薄膜トランジスタが形成されている表示装置であって、
   前記薄膜トランジスタは、
   ゲート電極と、
   前記ゲート電極を被って形成されたゲート絶縁膜と、
   このゲート絶縁膜の上面に形成され、平面的に観て前記ゲート電極の形成領域内に開口が形成された層間絶縁膜と、
   前記層間絶縁膜の上面に前記開口を間にして配置された一対の高濃度半導体膜と、
   前記層間絶縁膜の前記開口を跨いで形成され、平面的に観て、前記ゲート電極の形成領域内に形成されるとともに前記一対の高濃度半導体膜に電気的に接続された多結晶半導体層と、
   前記一対の高濃度半導体膜のそれぞれに重ねられ前記多結晶半導体膜に重ねられることなく形成された一対の電極と、
   を備えたものを含むことを特徴とする表示装置。
2. 前記一対の高濃度半導体膜のそれぞれと前記多結晶半導体膜との電気的な接続は、前記一対の高濃度半導体膜のそれぞれの一部に前記多結晶半導体膜が重ねられることによってなされていることを特徴とする請求項１に記載の表示装置。
3. 前記一対の高濃度半導体膜は、前記多結晶半導体膜が重ねられている部分において前記多結晶半導体膜が重ねられていない部分よりも膜厚が大きくなっていることを特徴とする請求項２に記載の表示装置。
4. 前記一対の高濃度半導体膜のそれぞれと前記多結晶半導体膜との電気的な接続は、前記一対の高濃度半導体膜のそれぞれの側壁面と前記多結晶半導体層の側壁面が当接してなされていることを特徴とする請求項１に記載の表示装置。
5. 前記一対の高濃度半導体膜のそれぞれの膜厚は、前記層間絶縁膜の前記開口を被って形成される前記多結晶半導体膜の厚さよりも大きいことを特徴とする請求項４に記載の表示装置。
6. 前記薄膜トランジスタは、その一対の電極のうちの一方の電極が、前記層間絶縁膜およびゲート絶縁膜に形成されたスルーホールを通して前記ゲート電極に電気的に接続されているものを含むことを特徴とする請求項１に記載の表示装置。
7. 平面的に観て、前記多結晶半導体層のチャネル長方向の各辺からは、前記層間絶縁膜の前記開口が露出されていることを特徴とする請求項１に記載の表示装置。
8. 表示部が形成された基板上に複数の薄膜トランジスタが形成されている表示装置であって、
   前記薄膜トランジスタは、
   ゲート電極と、
   前記ゲート電極上に形成され、平面的に観て前記ゲート電極の形成領域内に開口が形成された層間絶縁膜と、
   前記層間絶縁膜の前記開口を跨いで形成され、平面的に観て、前記ゲート電極の形成領域内に順次積層されて形成された島状のゲート絶縁膜と多結晶半導体層と、
   前記層間絶縁膜を被って形成されたゲート絶縁膜と、
   前記層間絶縁膜の上面に前記開口を間にして配置された一対の電極と、
   を備え、
   前記一対の電極のそれぞれは、高濃度非晶質半導体膜および金属膜の順次積層体から構成されるとともに、その一部が、前記多結晶半導体層に重ねられて形成されているものを含むことを特徴とする表示装置。
9. 前記薄膜トランジスタは、前記ゲート電極の形成領域内において前記ゲート絶縁膜が島状に加工されており、その一対の電極のうちの一方の電極が、前記層間絶縁膜に形成されたスルーホールを通して前記ゲート電極に電気的に接続されているものを含むことを特徴とする請求項８に記載の表示装置。
10. 平面的に観て、前記半導体層のチャネル長方向の各辺からは、前記層間絶縁膜の前記開口が露出されていることを特徴とする請求項８に記載の表示装置。
11. 前記半導体層は、多結晶半導体層と非晶質半導体層との積層体であることを特徴とする請求項８に記載の表示装置。
12. 前記半導体層の上面に無機絶縁膜を有しており、前記一対の電極のそれぞれは、それらの対向する端部が、前記半導体層に重ねられるとともに、前記無機絶縁膜にも重ねられて形成されているものを含むことを特徴とする請求項８に記載の表示装置。
13. 表示部が形成された基板上に複数の薄膜トランジスタが形成されている表示装置であって、
    前記薄膜トランジスタは、
    ゲート電極と、
    前記ゲート電極上に形成され、平面的に観て前記ゲート電極の形成領域内に開口が形成された層間絶縁膜と、前記層間絶縁膜を被って形成されたゲート絶縁膜と、
    前記層間絶縁膜の前記開口を跨いで形成され、平面的に観て、前記ゲート電極の形成領域内に順次積層されて形成された島状の半導体層と高濃度半導体層と、
    前記層間絶縁膜の上面に前記開口を間にして配置された一対の電極と、
    を備え、
    前記一対の電極のそれぞれは、その一部が、前記高濃度半導体層に重ねられて形成されているものを含むことを特徴とする表示装置。
14. 前記薄膜トランジスタは、前記ゲート電極の形成領域内において前記ゲート絶縁膜が島状に加工されており、前記一対の電極のうちの一方の電極が、前記層間絶縁膜に形成されたスルーホールを通して前記ゲート電極に電気的に接続されているものを含むことを特徴とする請求項１３に記載の表示装置。
15. 平面的に観て、前記半導体層のチャネル長方向の各辺からは、前記層間絶縁膜の前記開口が露出されていることを特徴とする請求項１３に記載の表示装置。
16. 前記一対の電極の少なくとも一方が、前記開口の内側にも形成されており、前記層間絶縁膜の上面において、前記島状の半導体層の側面部と前記一対の電極とが接触していることを特徴とする請求項１３に記載の表示装置。

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