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KR102086422B1 - 표시패널 및 이의 제조방법 - Google Patents

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KR102086422B1
KR102086422B1 KR1020130033162A KR20130033162A KR102086422B1 KR 102086422 B1 KR102086422 B1 KR 102086422B1 KR 1020130033162 A KR1020130033162 A KR 1020130033162A KR 20130033162 A KR20130033162 A KR 20130033162A KR 102086422 B1 KR102086422 B1 KR 102086422B1
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KR
South Korea
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electrode
gate
wiring
layer
gate wiring
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KR1020130033162A
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조세형
채종철
정미혜
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삼성디스플레이 주식회사
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Publication date
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Priority to US13/951,992 priority patent/US9171932B2/en
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Abstract

표시특성이 저감되는 것을 방지할 수 있는 표시패널 및 이의 제조방법이 개시된다. 표시패널은 게이트배선, 게이트전극, 평탄화층, 게이트절연막, 액티브층, 데이터배선, 소스전극, 드레인전극 및 화소전극을 포함한다. 게이트배선은 베이스기판 위에 제1 방향을 따라 형성된다. 게이트전극은 게이트배선에서 연장된다. 평탄화층은 게이트배선 및 게이트전극을 커버하고, 게이트전극의 일부를 노출하는 개구부를 갖는다. 게이트절연막은 개구부에 의해 노출된 게이트전극의 일부와 평탄화층을 커버한다. 액티브층은 게이트전극에 대응하도록 게이트절연막 위에 형성된다. 데이터배선은 제2 방향을 따라 형성된다. 소스전극은 데이터배선에서 연장되고, 개구부의 일부를 커버한다. 드레인전극은 소스전극과 일정 간격 이격되고, 개구부의 일부를 커버한다. 화소전극은 드레인전극에 연결된다. 이에 따라, 게이트전극과 소스전극의 일부가 중첩되는 영역에 평탄화층이 배치되므로, 게이트전극과 소스전극의 중첩에 의해 발생되는 기생캐패시턴스를 줄일 수 있다.

Description

표시패널 및 이의 제조방법{DISPLAY PANEL AND METHOD THEREOF}
본 발명은 표시패널 및 이의 제조방법에 관한 것으로, 보다 상세하게는 표시특성이 저감되는 것을 방지할 수 있는 표시패널 및 이의 제조방법에 관한 것이다.
일반적으로, 액티브 매트릭스 구동방식의 액정표시장치는 스위칭 소자로서 박막트랜지스터를 이용하여 자연스러운 동화상을 표시하고 있다. 이러한 액정표시장치는 브라운관에 비하여 소형화가 가능하여 노트북 컴퓨터이나 랩탑형 퍼스날 컴퓨터 등의 모니터로서 상품화되고 있다.
액티브 매트릭스 타입의 액정표시장치는 화소들이 게이트배선들과 데이터배선들과 교차부들 각각에 배열된 화소매트릭스에 텔레비전 신호와 같은 비디오신호에 해당하는 화상을 표시하게 된다. 화소들 각각은 데이터배선으로부터의 데이터신호의 전압레벨에 따라 투과 광량을 조절하는 액정셀을 포함한다. 박막트랜지스터는 게이트배선과 데이터배선들의 교차부에 배치되어 게이트배선으로부터의 스캔신호(게이트 펄스)에 응답하여 액정셀쪽으로 전송될 데이터신호를 절환한다.
이와 같은, 액정표시장치는 데이터배선들과 게이트배선들에 접합되어 각각 데이터신호와 스캔신호를 데이터배선들과 게이트배선들에 공급하기 위한 다수의 구동집적회로들이 필요하게 된다.
이러한, 구동집적회로는 액정표시패널이 대면적/고정세화 될수록 모든 박막트랜지스터를 도통시키는 시간이 길어져 액정표시패널의 전체표시속도가 늦어지게 되고, 게이트 전압의 레벨을 너무 높게 하면 게이트가 오프되었을 때에 피드쓰루(Feed Through) 현상으로 인한 화소전압강하 때문에 화소의 왜곡현상이 심해진다.
이에 본 발명의 기술적 과제는 이러한 종래의 문제점을 해결하기 위한 것으로, 본 발명의 목적은 표시패널이 대형화되더라도 표시특성이 저감되는 것을 방지할 수 있는 표시패널을 제공하는 것이다.
본 발명의 다른 목적은 상기한 표시패널의 제조방법을 제공하는 것이다.
상기한 본 발명의 목적을 실현하기 위하여 일실시예에 따른 표시패널은 게이트배선, 게이트전극, 평탄화층, 게이트절연막, 액티브층, 데이터배선, 소스전극, 드레인전극 및 화소전극을 포함한다. 상기 게이트배선은 베이스기판 위에 제1 방향을 따라 형성된다. 상기 게이트전극은 상기 게이트배선에서 연장된다. 상기 평탄화층은 상기 게이트배선 및 상기 게이트전극을 커버하고, 상기 게이트전극의 일부를 노출하는 개구부를 갖는다. 상기 게이트절연막은 상기 개구부에 의해 노출된 상기 게이트전극의 일부와 상기 평탄화층을 커버한다. 상기 액티브층은 상기 게이트전극에 대응하도록 상기 게이트절연막 위에 형성된다. 상기 데이터배선은 제2 방향을 따라 형성된다. 상기 소스전극은 상기 데이터배선에서 연장되고, 상기 개구부의 일부를 커버한다. 상기 드레인전극은 상기 소스전극과 일정 간격 이격되고, 상기 개구부의 일부를 커버한다. 상기 화소전극은 상기 드레인전극에 연결된다.
일례에서, 상기 개구부의 크기는 상기 게이트전극과 중첩하는 액티브층의 크기보다 작을 수 있고, 상기 개구부에 의한 상기 소스전극과 상기 액티브층간의 제1 중첩영역의 크기는 상기 개구부에 의한 상기 드레인전극과 상기 액티브층간의 제2 중첩영역의 크기와 동일할 수 있다.
다른 예에서, 상기 개구부의 크기는 상기 게이트전극과 중첩하는 액티브층의 크기와 동일할 수 있고, 상기 개구부에 의한 상기 소스전극과 상기 액티브층간의 제1 중첩영역의 크기는 상기 개구부에 의한 상기 드레인전극과 상기 액티브층간의 제2 중첩영역의 크기보다 작을 수 있다.
또 다른 예에서, 상기 개구부의 크기는 상기 게이트전극과 중첩하는 액티브층의 크기보다 클 수 있고, 상기 개구부에 의한 상기 소스전극과 상기 액티브층간의 제1 중첩영역의 크기는 상기 개구부에 의한 상기 드레인전극과 상기 액티브층간의 제2 중첩영역의 크기와 동일할 수 있다.
상기한 본 발명의 목적을 실현하기 위하여 다른 실시예에 따른 표시패널은 데이터배선, 게이트전극, 평탄화층, 게이트절연막, 액티브층, 하부 게이트배선, 소스전극, 드레인전극, 스토리지전극, 제1 패시베이션층, 상부 게이트배선, 제1 연결부재, 제2 연결부재 및 화소전극을 포함한다. 상기 데이터배선은 베이스기판 위에 제1 방향과 평행하게 형성된다. 상기 게이트전극은 상기 베이스기판 위에 형성되고, 상기 데이터배선과 이격된다. 상기 평탄화층은 상기 데이터배선 및 상기 게이트전극을 커버하고, 상기 게이트전극의 일부를 노출하는 제1 개구부와 상기 데이터배선의 일부를 노출하는 제2 개구부를 갖는다. 상기 게이트절연막은 상기 평탄화층 위에 형성된다. 상기 액티브층은 상기 게이트절연막 위에 형성된다. 상기 하부 게이트배선은 상기 게이트절연막 위에 제2 방향과 평행하게 형성된다. 상기 소스전극은 상기 액티브층 위에 형성되고, 상기 하부 게이트배선과 이격된다. 상기 드레인전극은 상기 액티브층 위에 형성되고, 상기 소스전극에서 이격된다. 상기 스토리지전극은 평면상에서 관찰할 때 서로 인접하는 데이터배선들 사이에 형성된다. 상기 제1 패시베이션층은 상기 하부 게이트배선, 상기 소스전극, 상기 드레인전극 및 상기 스토리지전극 위에 형성된다. 상기 상부 게이트배선은 상기 제1 패시베이션층 위에 상기 제2 방향과 평행하게 배치되어 상기 하부 게이트배선을 커버한다. 상기 제1 연결부재는 상기 제1 개구부에 의해 노출된 상기 데이터배선과 상기 소스전극을 연결한다. 상기 제2 연결부재는 상기 제2 개구부에 의해 노출된 상기 게이트전극과 상기 하부 게이트배선을 연결한다. 상기 화소전극은 상기 드레인전극에 연결된다.
상기한 본 발명의 다른 목적을 실현하기 위하여 일실시예에 따른 표시패널의 제조방법에서, 베이스기판 위에 제1 방향과 평행한 게이트배선과 상기 게이트배선에서 연장된 게이트전극이 형성된다. 이어, 상기 게이트배선 및 상기 게이트전극을 커버하고, 상기 게이트전극의 일부를 노출하는 개구부를 갖는 평탄화층이 형성된다. 상기 평탄화층 위에 게이트절연막이 형성된다. 이어, 상기 게이트전극에 대응하도록 상기 게이트절연막 위에 액티브층이 형성된다. 이어, 제2 방향과 평행한 데이터배선과, 상기 데이터배선에서 연장되고, 상기 개구부의 일부를 커버하는 소스전극과, 상기 소스전극과 일정 간격 이격되고, 상기 개구부의 일부를 커버하는 드레인전극이 형성된다. 이어, 상기 드레인전극과 연결된 화소전극이 형성된다.
일실시예에서, 상기 제1 및 제2 연결부재들과 상기 화소전극 사이에 형성된 컬러필터층을 더 포함할 수 있다.
일실시예에서, 상기 제1 및 제2 연결부재들과 상기 컬러필터층 사이에 형성된 제2 패시베이션층을 더 포함할 수 있다.
일실시예에서, 상기 제1 및 제2 연결부재들은 투명한 전도성 물질을 포함할 수 있다.
일실시예에서, 상기 제1 및 제2 연결부재들은 상기 상부 게이트배선과 동일한 물질을 포함할 수 있다.
상기한 본 발명의 다른 목적을 실현하기 위하여 다른 실시예에 따른 표시패널의 제조방법에서, 베이스기판 위에 제1 방향과 평행한 데이터배선과 상기 데이터배선과 이격된 게이트전극이 형성된다. 이어, 상기 데이터배선 및 상기 게이트전극을 커버하고, 상기 게이트전극의 일부를 노출하는 제1 개구부와 상기 데이터배선의 일부를 노출하는 제2 개구부를 갖는 평탄화층이 형성된다. 이어, 상기 평탄화층 위에 게이트절연막이 형성된다. 이어, 상기 게이트절연막 위에 액티브층이 형성된다. 이어, 상기 게이트절연막 위에서 제2 방향과 평행한 하부 게이트배선, 상기 액티브층 위에서 상기 하부 게이트배선과 이격된 소스전극, 상기 액티브층 위에서 상기 소스전극에서 이격된 드레인전극, 및 평면상에서 관찰할 때 서로 인접하는 데이터배선들 사이에 스토리지전극이 형성된다. 이어, 상기 하부 게이트배선, 상기 소스전극, 상기 드레인전극 및 상기 스토리지전극 위에 제1 패시베이션층이 형성된다. 이어, 상기 제1 패시베이션층 위에 상기 제2 방향과 평행하게 배치되어 상기 하부 게이트배선을 커버하는 상부 게이트배선이 형성된다. 이어, 상기 제1 개구부에 의해 노출된 상기 데이터배선과 상기 소스전극을 연결하는 제1 연결부재와, 상기 제2 개구부에 의해 노출된 상기 게이트전극과 상기 하부 게이트배선을 연결하는 제2 연결부재가 형성된다. 이어, 상기 드레인전극과 연결된 화소전극이 형성된다.
일실시예에서, 상기 제1 및 제2 연결부재를 형성한 후 컬러필터층이 더 형성될 수 있다.
일실시예에서, 상기 제1 및 제2 연결부재들은 투명한 전도성 물질을 포함할 수 있다.
일실시예에서, 상기 제1 및 제2 연결부재들의 재질은 상기 상부 게이트배선의 재질과 동일할 수 있다.
일실시예에서, 상기 제1 및 제2 연결부재들은 상기 상부 게이트배선을 형성할 때 형성될 수 있다.
이러한 표시패널 및 이의 제조방법에 의하면, 게이트전극과 소스전극의 일부가 중첩되는 영역에 평탄화층이 배치되므로, 상기 게이트전극과 소스전극의 중첩에 의해 발생되는 기생캐패시턴스를 줄일 수 있다. 또한, 게이트전극과 드레인전극의 일부가 중첩되는 영역에 평탄화층이 배치되므로, 상기 게이트전극과 상기 드레인전극의 중첩에 의해 발생되는 기생캐패시턴스를 줄일 수 있다. 이에 따라, 데이터배선의 로드나 게이트배선의 로드를 줄일 수 있으므로, 표시패널이 대형화되더라도 표시특성이 저감되는 것을 방지할 수 있다.
또한, 게이트전극과 데이터배선을 동일 평면상에 배치하고, 게이트배선을 2개 층으로 구성하므로써, 데이터배선의 로드, 게이트배선의 로드 및 게이트전극의 저항을 줄일 수 있다. 이에 따라, 캐패시턴스 로드를 줄일 수 있어 표시패널이 대형화되더라도 표시특성이 저감되는 것을 방지할 수 있다.
도 1은 본 발명의 일실시예에 따른 표시패널을 설명하기 위한 평면도이다.
도 2는 도 1에 도시된 박막트랜지스터를 라인 I-I'으로 절단한 단면도이다.
도 3a 내지 도 3d는 도 1에 도시된 박막트랜지스터의 제조방법을 설명하기 위한 단면도들이다.
도 4는 도 1에 도시된 박막트랜지스터의 변형예의 일례를 설명하기 위한 평면도이다.
도 5는 도 4에 도시된 박막트랜지스터를 라인 II-II'으로 절단한 단면도이다.
도 6은 도 1에 도시된 박막트랜지스터의 변형예의 다른 예를 설명하기 위한 평면도이다.
도 7은 도 6에 도시된 박막트랜지스터를 라인 III-III'으로 절단한 단면도이다.
도 8은 기준 박막트랜지스터, 도 1의 박막트랜지스터, 도 4의 박막트랜지스터 및 도 6의 박막트랜지스터 각각에 대응하는 게이트 로드값과 데이터 로드값을 개략적으로 설명하기 위한 그래프이다.
도 9는 본 발명의 다른 실시예에 따른 표시패널을 설명하기 위한 평면도이다.
도 10은 도 9에 도시된 라인 IV-IV'을 따라 절단된 단면도이다.
도 11은 도 9에 도시된 라인 V-V'을 따라 절단된 단면도이다.
도 12는 도 9에 도시된 라인 VI-VI'을 따라 절단된 단면도이다.
도 13은 도 9에 도시된 라인 VII-VII'을 따라 절단된 단면도이다.
도 14a 내지 도 14f는 도 9에 도시된 박막트랜지스터의 제조방법을 설명하기 위한 평면도들이다.
도 15a 내지 도 15f는 도 9에 도시된 박막트랜지스터의 제조방법을 설명하기 위한 단면도들이다.
이하, 첨부한 도면들을 참조하여, 본 발명을 보다 상세하게 설명하고자 한다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.
도 1은 본 발명의 일실시예에 따른 표시패널(100)을 설명하기 위한 평면도이다. 도 2는 도 1에 도시된 박막트랜지스터(TFT)를 라인 I-I'으로 절단한 단면도이다. 특히, TFT부를 제외한 영역에 평탄화층(120)을 형성하여 게이트전극과 소스/드레인전극간의 중첩영역에 대응하는 기생캐패시턴스를 감소시키는 구조가 도시된다.
도 1 및 도 2를 참조하면, 표시패널(100)은 베이스기판(102), 게이트배선(110), 게이트전극(112), 평탄화층(120), 게이트절연막(130), 액티브층(140), 데이터배선(150), 소스전극(152), 드레인전극(154) 및 화소전극(170)을 포함한다. 본 실시예에서, 게이트전극(112), 액티브층(140), 소스전극(152) 및 드레인전극(154)은 하나의 박막트랜지스터를 정의한다.
상기 베이스기판(102)은 플레이트 형상을 갖고, 투명한 성질을 갖는다. 상기 베이스기판(102)은 유리기판일 수도 있고, 플라스틱기판일 수도 있다.
상기 게이트배선(110)은 상기 베이스기판(102) 위에 제1 방향(D1)을 따라 형성되고, 상기 게이트전극(112)은 상기 게이트배선(110)에서 연장된다. 상기 게이트배선(110) 및 상기 게이트전극(112)은 도전성을 갖는 금속으로 선택되는데, 특히, Al, Cu, Mo, Nd, Ti, Pt, Ag, Nb, Cr, W 및 Ta 중 적어도 하나의 단일층 또는 적어도 둘 이상의 이중층 또는 합금으로 선택될 수 있다.
상기 평탄화층(120)은 상기 게이트배선(110) 및 상기 게이트전극(112)을 커버하고, 상기 게이트전극(112)의 일부를 노출하는 개구부(OPP)를 갖는다. 본 실시예에서, 상기 개구부(OPP)의 크기는 상기 게이트전극(112)과 중첩하는 액티브층(140)의 크기보다 작다. 이때, 상기 개구부(OPP)에 의한 상기 소스전극(152)과 상기 액티브층(140)간의 제1 중첩영역의 크기는 상기 개구부(OPP)에 의한 상기 드레인전극(154)과 상기 액티브층간의 제2 중첩영역의 크기와 동일하다.
상기 게이트절연막(130)은 상기 개구부(OPP)에 의해 노출된 상기 게이트전극(112)의 일부와 상기 평탄화층(120)을 커버한다.
상기 액티브층(140)은 상기 게이트전극(112)에 대응하도록 상기 게이트절연막(130) 위에 형성된다. 예를들어, 상기 게이트절연막 위에 산화물반도체(Oxide Semiconductor) 물질을 적층하고, 이를 패터닝하여, 산화물반도체의 액티브층(140)이 형성될 수 있다. 이때, 상기 액티브층(140)은 상기 게이트절연막(130)을 사이에 두고, 상기 게이트전극(112)의 적어도 일부와 오버랩한다.
상기 액티브층(140)을 형성하는 단계는 산화물반도체의 박막을 패터닝하는 단계를 포함할 수 있다. 이때, 패터닝 단계는 습식식각공정과 건식식각공정 중 어느 것으로든 실시될 수 있고, 액티브층(140)의 균등한 두께를 확보하기 위하여, 이방성을 갖는 건식식각공정으로 실시될 수도 있다.
또한, 상기 액티브층(140)은 Zn, Cd, Ga, In, Sn, Hf 및 Zr 중 적어도 하나와 O(산소)를 포함하는 결정질 또는 비정질의 산화물반도체로 선택될 수 있다. 이때, 산화물반도체의 조성식은 AxByCzO(x, y, z = 0)(여기서, A, B 및 C 각각은 Zn, Cd, Ga, In, Sn, Hf 및 Zr 중에서 선택된다)일 수 있다. 예를들어, 산화물반도체는 ZnO, InGaZnO4, ZnInO, ZnSnO, InZnHfO, SnInO 및 SnO 중에서 선택될 수 있으나, 본 실시예에서는 이에 한정되지 않는다.
상기 데이터배선(150)은 제2 방향(D2)을 따라 형성된다. 상기 제2 방향(D2)은 상기 제1 방향(D1)과 교차할 수 있다. 상기 데이터배선(150)은 도전성을 갖는 금속으로 선택되는데, 특히, Al, Cu, Mo, Nd, Ti, Pt, Ag, Nb, Cr, W 및 Ta 중 적어도 하나의 단일층 또는 적어도 둘 이상의 이중층 또는 합금으로 선택될 수 있다.
상기 소스전극(152)은 상기 데이터배선(150)에서 연장되고, 상기 개구부(OPP)의 일부를 커버한다.
상기 드레인전극(154)은 상기 소스전극(152)과 일정 간격 이격되고, 상기 개구부(OPP)의 일부를 커버한다.
상기 화소전극(170)은 상기 드레인전극(154)에 연결된다. 상기 화소전극(170)과 상기 드레인전극(154)간의 연결 기술은 이미 널리 공지되어 있으므로 여기서는 그 상세한 설명을 생략한다.
이상에서 설명한 바와 같이, 본 실시예에 따르면, 상기 평탄화층(120)은 게이트전극(112)과 소스전극(152)의 일부가 중첩되는 영역에 배치된다. 이에 따라, 게이트전극(112)과 소스전극(152)의 중첩에 의해 발생되는 기생캐패시턴스가 감소되어, 게이트배선(110)의 로드 및 데이터배선(150)의 로드를 줄일 수 있다. 또한, 상기 평탄화층(120)은 게이트전극(112)과 드레인전극(154)의 일부가 중첩되는 영역에 배치된다. 이에 따라, 게이트전극(112)과 드레인전극(154)의 중첩에 의해 발생되는 기생캐패시턴스가 감소되어 게이트배선(110)의 로드를 줄일 수 있다.
도 3 내지 도 6은 도 1에 도시된 박막트랜지스터의 제조방법을 설명하기 위한 단면도들이다.
도 1 내지 도 3을 참조하면, 베이스기판(102) 위에 제1 금속층을 증착한 후 사진식각공정을 통해 게이트배선(110) 및 상기 게이트배선(110)에 연장된 게이트전극(112)을 형성한다. 상기 사진식각공정은 포토레지스트를 베이스기판(102)상에 분사 및 도포한 후 노광 설비를 이용하여 원하는 패턴으로 노광을 실시하고 이를 알칼리 용액에 용해시키므로써 패턴을 형성하는 공정이다.
도 1 내지 도 4를 참조하면, 도 3의 결과물 위에 평탄화층(120)을 코팅한 후, 상기 게이트전극(112)의 일부를 노출하기 위해 광마스크를 이용하여 상기 평탄화층(120)에 개구부(OPP)를 형성한다. 상기 평탄화층(120)은 유기막일 수도 있고, 게이트절연막(130)과 동일한 물질일 수도 있다.
상기 평탄화층(120)은 네거티브 감광성 유기막일 수 있다. 상기 평탄화층(120)이 네거티브 감광성 유기막인 경우, 상기 광마스크는 빛을 차단하는 차광부, 빛이 투과하는 투과부를 포함하고, 차광부는 상기 게이트전극(112)의 일부에 위치할 수 있다.
한편, 상기 평탄화층(120)은 포지티브 감광성 유기막일 수 있다. 상기 평탄화층(120)이 포지티브 감광성 유기막인 경우, 상기 광마스크는 빛을 차단하는 차광부, 빛이 투과하는 투과부를 포함하고, 투광부는 상기 게이트전극(112)의 일부에 위치할 수 있다.
부가적으로, 상기 평탄화층(120)에 개구부(OPP)를 형성한 후 열처리될 수 있다. 상기 열처리는 섭씨 200도 내지 섭씨 230도에서 30분 내지 1시간 동안 실시될 수 있다.
도 1 내지 도 5를 참조하면, 도 4의 결과물 위에 게이트절연막(130)을 도포하고, 액티브층(140) 및 제2 금속층을 형성한다. 상기 게이트절연막(130)은 도 4의 결과물 전면을 커버하도록 도포될 수 있다. 한편, 상기 게이트절연막(130)은 상기 게이트배선(110) 및 상기 게이트전극(112)을 커버하도록 도포될 수 있다. 상기 액티브층(140)은 게이트절연막(130) 전면을 커버하도록 도포될 수 있다. 한편, 상기 액티브층(140)은 박막트랜지스터의 액티브층(140)으로 형성되는 영역에만 도포될 수 있다. 상기 제2 금속층은 사진식각공정을 통해 패터닝되어 데이터배선(150), 소스전극(152) 및 드레인전극(154)을 형성될 수 있다. 상기 데이터배선(150)은 제1 방향(D1)과 평행하게 형성되고, 상기 소스전극(152)은 상기 데이터배선(150)에서 연장되며, 상기 드레인전극(154)은 상기 소스전극(152)과 일정 간격 이격되어 배치된다.
도 1 내지 도 6을 참조하면, 도 5의 결과물 위에 패시베이션층(160)을 형성한 후, 상기 패시베이션층(160)의 일부를 개구시켜 상기 드레인전극(154)과 연결된 화소전극(170)(도 1에 도시됨)을 형성한다. 상기 패시베이션층(160)은 일례로, 실리콘 산화막(SiOx) 또는 실리콘 질화막(SiNx)을 포함할 수 있다.
한편, 게이트전극(112) 위에 소스-드레인전극(152, 154)을 형성할 때, 미스얼라인이 발생될 수 있다. 상기한 미스얼라인은 게이트-소스간 기생캐패시턴스(Cgs)를 변동시킬 수 있다. 게이트-소스간 기생캐패시턴스(Cgs)가 변동되면, 킥백전압 편차로 인해 화질 불량이 발생될 수 있다.
일반적으로, 킥백전압은 게이트신호(또는 게이트전압)에 의해 스위칭되는 드레인전류가 화소전극에 인가될 때 순간적으로 감소하는 전압이다. 킥백전압은 게이트전극과 소스 및 드레인전극의 중첩된 폭에 의한 기생캐패시턴스(Cgs), 화소전극과 공통전극간의 액정캐패시턴스(CLC), 스토리지 캐패시턴스(CST), 게이트전압(vg)간의 차전압(?g)에 의해 결정되며, 이를 수학식 1로 표현하면 다음과 같다.
[수학식 1]
Figure 112013026726944-pat00001
따라서, 화소전극(160)측의 개구부(OPP)를 미스얼라인 마진만큼 크게 형성하므로써, 게이트-소스간 기생캐패시턴스(Cgs)가 변동되는 것을 방지하여 킥백전압 편차를 줄일 수 있다.
도 4은 도 1에 도시된 박막트랜지스터의 변형예의 일례를 설명하기 위한 평면도이다. 도 5는 도 4에 도시된 박막트랜지스터를 라인 II-II'으로 절단한 단면도이다. 특히, 드레인전극(154)에 대응하는 개구부(OPP)의 크기를 미스얼라인 마진만큼 크게 형성한 예가 도시된다.
도 4 및 도 5을 참조하면, 표시패널(100)은 베이스기판(102), 게이트배선(110), 게이트전극(112), 평탄화층(120), 게이트절연막(130), 액티브층(140), 데이터배선(150), 소스전극(152), 드레인전극(154) 및 화소전극(170)을 포함한다. 본 실시예에서, 게이트전극(112), 액티브층(140), 소스전극(152) 및 드레인전극(154)은 하나의 박막트랜지스터를 정의한다. 도 4 및 도 5에 도시된 박막트랜지스터를 구성하는 구성요소들은 평탄화층(120)의 개구부(OPP)를 제외하고는 도 1 및 도 2에 도시된 박막트랜지스터를 구성하는 구성요소들과 동일하므로 동일한 도면부호를 부여하고, 그 상세한 설명은 생략한다.
본 변형예에서, 상기 개구부(OPP)의 크기는 상기 게이트전극(112)과 중첩하는 액티브층(140)의 크기와 동일하다. 이때, 상기 개구부(OPP)에 의한 상기 소스전극(152)과 상기 액티브층(140)간의 제1 중첩영역의 크기는 상기 개구부(OPP)에 의한 상기 드레인전극(154)과 상기 액티브(140)간의 제2 중첩영역의 크기보다 작다.
표 1은 기준 박막트랜지스터의 캐패시턴스 차이와 본 발명에 따른 박막트랜지스터의 캐패시턴스 차이를 설명하기 위한 표이다.
[표 1]
Figure 112013026726944-pat00002
표 1에서, 기준 구조는 도 1에 도시된 개구부(OPP)를 갖는 박막트랜지스터의 구조이고, 변형예 구조는 도 4에 도시된 개구부(OPP)를 갖는 박막트랜지스터의 구조이다. 도 1에서, "좌-1.5㎛"라는 기재는 도 2 또는 도 5의 단면도에서 관찰자 과점에서 좌측으로 대략 1.5㎛만큼 쉬프트된 것을 의미하고, "우-1.5㎛"라는 기재는 도 2 또는 도 5의 단면도에서 관찰자 과점에서 우측으로 대략 1.5㎛만큼 쉬프트된 것을 의미한다.
표 1을 참조하면, 기준 구조에서 개구부(OPP)의 미스얼라인이 발생되지 않으면, 게이트-소스간 기생캐패시턴스(Cgs)의 최대값(Cgs_H)은 대략 6.69이고, 게이트-소스간 기생캐패시턴스(Cgs)의 최소값(Cgs_L)은 대략 6.80이다.
기준 구조에서, 개구부(OPP)의 좌측으로 대략 1.5㎛ 만큼 쉬프트되는 미스얼라인이 발생되면, 게이트-소스간 기생캐패시턴스(Cgs)의 최대값(Cgs_H)은 대략 7.66이고, 게이트-소스간 기생캐패시턴스(Cgs)의 최소값(Cgs_L)은 대략 5.68이다. 따라서, 최대값 기준으로 캐패시턴스 차이는 대략 14.44%가 발생되고, 최소값 기준으로 캐패시턴스 차이는 대략 -16.45%가 발생된다.
기준 구조에서, 개구부(OPP)의 우측으로 대략 1.5㎛ 만큼 쉬프트되는 미스얼라인이 발생되면, 게이트-소스간 기생캐패시턴스(Cgs)의 최대값(Cgs_H)은 대략 5.57이고, 게이트-소스간 기생캐패시턴스(Cgs)의 최소값(Cgs_L)은 대략 7.77이다. 따라서, 최대값 기준으로 캐패시턴스 차이는 대략 -16.77%가 발생되고, 최소값 기준으로 캐패시턴스 차이는 대략 14.305%가 발생된다.
한편, 변형예에 따른 박막트랜지스터의 구조에서, 개구부(OPP)의 미스얼라인이 발생되지 않으면, 게이트-소스간 기생캐패시턴스(Cgs)의 최대값(Cgs_H)은 대략 7.75이고, 게이트-소스간 기생캐패시턴스(Cgs)의 최소값(Cgs_L)은 대략 7.87이다.
변형예에 따른 박막트랜지스터의 구조에서, 개구부(OPP)의 좌측으로 대략 1.5㎛ 만큼 쉬프트되는 미스얼라인이 발생되면, 게이트-소스간 기생캐패시턴스(Cgs)의 최대값(Cgs_H)은 대략 7.76이고, 게이트-소스간 기생캐패시턴스(Cgs)의 최소값(Cgs_L)은 대략 7.86이다. 따라서, 최대값 기준으로 캐패시턴스 차이는 대략 0.02%가 발생되고, 최소값 기준으로 캐패시턴스 차이는 대략 -0.01%가 발생된다.
변형예에 따른 박막트랜지스터의 구조에서, 개구부(OPP)의 우측으로 대략 1.5㎛ 만큼 쉬프트되는 미스얼라인이 발생되면, 게이트-소스간 기생캐패시턴스(Cgs)의 최대값(Cgs_H)은 대략 7.76이고, 게이트-소스간 기생캐패시턴스(Cgs)의 최소값(Cgs_L)은 대략 7.86이다. 따라서, 최대값 기준으로 캐패시턴스 차이는 대략 0.06%가 발생되고, 최소값 기준으로 캐패시턴스 차이는 대략 -0.10%가 발생된다.
따라서, 기준 구조에서, 개구부를 기준으로 미스얼라인이 발생되면, 캐패시턴스 차이가 많이 발생되는 것을 확인할 수 있다. 하지만, 미스얼라인을 고려하여 개구부를 확장하므로써 캐패시턴스 차이가 발생되는 것을 방지할 수 있다.
도 6는 도 1에 도시된 박막트랜지스터의 변형예의 다른 예를 설명하기 위한 평면도이다. 도 7은 도 6에 도시된 박막트랜지스터를 라인 III-III'으로 절단한 단면도이다. 특히, 미스얼라인에 의한 게이트-소스간 기생캐패시턴스(Cgs)의 변동을 방지하기 위한 구조가 도시된다.
도 6 및 도 7을 참조하면, 표시패널(100)은 베이스기판(102), 게이트배선(110), 게이트전극(112), 평탄화층(120), 게이트절연막(130), 액티브층(140), 데이터배선(150), 소스전극(152), 드레인전극(154) 및 화소전극(170)을 포함한다. 본 실시예에서, 게이트전극(112), 액티브층(140), 소스전극(152) 및 드레인전극(154)은 하나의 박막트랜지스터를 정의한다. 도 6 및 도 7에 도시된 박막트랜지스터를 구성하는 구성요소들은 평탄화층(120)의 개구부(OPP)를 제외하고는 도 1 및 도 2에 도시된 박막트랜지스터를 구성하는 구성요소들과 동일하므로 동일한 도면부호를 부여하고, 그 상세한 설명은 생략한다.
본 변형예에서, 상기 개구부(OPP)의 크기는 상기 게이트전극(112)과 중첩하는 액티브층(140)의 크기보다 크다. 이때, 상기 개구부(OPP)에 의한 상기 소스전극(152)과 상기 액티브층(140)간의 제1 중첩영역의 크기는 상기 개구부(OPP)에 의한 상기 드레인전극(154)과 상기 액티브(140)간의 제2 중첩영역의 크기와 동일하다.
도 8은 기준 박막트랜지스터, 도 1의 박막트랜지스터, 도 4의 박막트랜지스터 및 도 6의 박막트랜지스터 각각에 대응하는 게이트 로드값과 데이터 로드값을 개략적으로 설명하기 위한 그래프이다. 도 8에서, Ccsgate는 상판 공통전극, 소스전극 및 게이트전극간의 캐패시턴스이고, Ccst는 스토리지 전극과 화소전극간의 캐패시턴스이고, Ccom은 상판 공통전극과 화소전극간의 캐패시턴스이고, Ccs는 상판 공통전극과 소스전극간의 캐패시턴스이고, Cpix는 화소전극의 캐패시턴스이고, Cg_d는 게이트전극과 드레인전극 사이의 캐패시턴스이다. 도 8에서 기준 박막트랜지스터는 평탄화층이 생략된 구조를 갖는다.
도 8을 참조하면, 기준 박막트랜지스터의 Ccom, Ccs, Cpix 및 Cg_d 각각은 대략 9.51fF(10-15F), 대략 11.14fF, 대략 18.08fF 및 대략 26.62fF이다. 여기서, fF는 10-15F이다. 도 6에 도시된 박막트랜지스터의 Ccom, Ccs, Cpix 및 Cg_d 각각은 대략 9.51fF, 대략 11.14fF, 대략 18.08fF 및 대략 26.62fF이다. 도 5에 도시된 박막트랜지스터의 Ccom, Ccs, Cpix 및 Cg_d 각각은 대략 9.51fF, 대략 11.14fF, 대략 18.08fF 및 대략 26.62fF이다.
따라서, 도 1에 도시된 박막트랜지스터의 게이트 로드값은 기준 박막트랜지스터의 게이트 로드값에 비해 대략 37.7% 저감되는 것을 확인할 수 있다. 또한, 도 6에 도시된 박막트랜지스터의 게이트 로드값은 기준 박막트랜지스터의 게이트 로드값에 비해 대략 34.4% 저감되는 것을 확인할 수 있다. 또한, 도 5에 도시된 박막트랜지스터의 게이트 로드값은 기준 박막트랜지스터의 게이트 로드값에 비해 대략 28.5% 저감되는 것을 확인할 수 있다.
한편, 기준 박막트랜지스터의 Ccsgate, Ccst, Ccom, Cpix 및 Cg_d 각각은 대략 8.46fF, 대략 26.37fF, 대략 19.70fF, 대략 3.73fF 및 대략 26.62fF이다. 도 6에 도시된 박막트랜지스터의 Ccsgate, Ccst, Ccom, Cpix 및 Cg_d 각각은 대략 2.97fF, 대략 18.38fF, 대략 20.08fF, 대략 3.77fF 및 대략 14.74fF이다. 도 5에 도시된 박막트랜지스터의 Ccsgate, Ccst, Ccom, Cpix 및 Cg_d 각각은 대략 2.97fF, 대략 18.38fF, 대략 19.99fF, 3.76fF 및 대략 18.63fF이다.
따라서, 도 1에 도시된 박막트랜지스터의 데이터 로드값은 기준 박막트랜지스터의 데이터 로드값에 비해 대략 29.37% 저감되는 것을 확인할 수 있다. 또한, 도 6에 도시된 박막트랜지스터의 데이터 로드값은 기준 박막트랜지스터의 데이터 로드값에 비해 대략 29.3% 저감되는 것을 확인할 수 있다. 또한, 도 5에 도시된 박막트랜지스터의 데이터 로드값은 기준 박막트랜지스터의 데이터 로드값에 비해 대략 24.8% 저감되는 것을 확인할 수 있다.
도 9는 본 발명의 다른 실시예에 따른 표시패널(200)을 설명하기 위한 평면도이다. 도 10은 도 9에 도시된 라인 IV-IV'을 따라 절단된 단면도이다. 도 11은 도 9에 도시된 라인 V-V'을 따라 절단된 단면도이다. 도 12는 도 9에 도시된 라인 VI-VI'을 따라 절단된 단면도이다. 도 13는 도 9에 도시된 라인 VII-VII'을 따라 절단된 단면도이다.
도 9 내지 도 13을 참조하면, 본 발명의 다른 실시예에 따른 표시패널(200)은 베이스기판(202), 데이터배선(210), 게이트전극(212), 평탄화층(220), 게이트절연막(222), 액티브층(224), 하부 게이트배선(230), 소스전극(232), 드레인전극(234), 스토리지전극(236), 제1 패시베이션층(240), 상부 게이트배선(250), 제1 연결부재(252), 제2 연결부재(254), 제2 패시베이션층(260) 및 화소전극(270)을 포함한다.
상기 베이스기판(202)은 플레이트 형상을 갖고, 투명한 성질을 갖는다. 상기 베이스기판(202)은 유리기판일 수도 있고, 플라스틱기판일 수도 있다.
상기 데이터배선(210)은 베이스기판(202) 위에 제1 방향(D1)을 따라 형성된다.
상기 게이트전극(212)은 상기 베이스기판(202) 위에 형성되고, 상기 데이터배선(210)과 이격된다. 상기 게이트전극(212)은 상기 데이터배선(210)이 형성될 때 상기 데이터배선(210)으로부터 섬형태로 형성된다. 상기 데이터배선(210) 및 상기 게이트전극(212)은 도전성을 갖는 금속으로 선택되는데, 특히, Al, Cu, Mo, Nd, Ti, Pt, Ag, Nb, Cr, W 및 Ta 중 적어도 하나의 단일층 또는 적어도 둘 이상의 이중층 또는 합금으로 선택될 수 있다. 본 실시예에서, 상기 데이터배선(210)과 상기 게이트전극(212)은 동시에 형성되므로, 상기 게이트전극(212)의 두께와 상기 데이터배선(210)의 두께는 실질적으로 동일하다.
일반적으로, 데이터배선은 게이트배선 또는 게이트전극이 형성된 층과는 다른 층에 형성되고, 게이트배선의 두께는 데이터배선의 두께보다 두껍다. 하지만, 본 실시예에 따르면, 데이터배선(210)은 게이트전극(212)이 형성되는 층과 동일한 층에 형성되므로 데이터배선(210)의 두께는 게이트전극(212)의 두께와 실질적으로 동일하다. 따라서, 본 실시예에 따른 데이터배선(210)의 두께는 일반적인 데이터배선의 두께보다 두껍게 형성되므로, 데이터배선(210)의 로드값을 줄일 수 있다.
또한, 일반적인 데이터배선과 액정층간의 간격은 일반적인 게이트배선 또는 게이트전극과 액정층간의 간격보다 작다. 이에 따라, 상판에 형성된 공통전극과 데이터배선간에는 기생캐패시턴스가 발생될 수 있다. 하지만, 본 실시예에 따르면, 데이터배선이 게이트전극이 형성된 층과 동일한 층에 형성된다. 즉, 본 실시예에 따르면, 상판에 형성된 공통전극과 데이터배선간의 간격은 일반적인 데이터배선과 공통전극간의 간격보다 크다. 이에 따라, 본 실시예에 따른 데이터배선과 공통전극간에 발생되는 기생캐패시턴스는 일반적인 데이터배선과 공통전극간에 발생되는 기생캐패시턴스보다 작다. 따라서, 데이터배선의 로드를 줄일 수 있다.
상기 평탄화층(220)은 상기 데이터배선(210) 및 상기 게이트전극(212)을 커버하도록 형성되고, 상기 게이트절연막(222)은 상기 평탄화막 위에 형성된다. 상기 평탄화층(220) 및 상기 게이트절연막(222)에는 상기 데이터배선(210)의 일부를 노출하는 제1 개구부(OPP1)와 상기 게이트전극(212)의 일부를 노출하는 제2 개구부(OPP2)를 갖는다.
상기 액티브층(224)은 상기 게이트절연막(222) 위에 형성된다. 예를들어, 상기 게이트절연막(222) 위에 산화물반도체(Oxide Semiconductor) 물질을 적층하고, 이를 패터닝하여, 산화물반도체의 액티브층(224)이 형성될 수 있다. 이때, 상기 액티브층(224)은 상기 게이트절연막(222)을 사이에 두고, 상기 게이트전극(212)의 적어도 일부와 오버랩한다.
상기 액티브층(224)을 형성하는 단계는 산화물반도체의 박막을 패터닝하는 단계를 포함할 수 있다. 이때, 패터닝 단계는 습식식각공정과 건식식각공정 중 어느 것으로든 실시될 수 있고, 액티브층(224)의 균등한 두께를 확보하기 위하여, 이방성을 갖는 건식식각공정으로 실시될 수도 있다.
또한, 액티브층(224)은 Zn, Cd, Ga, In, Sn, Hf 및 Zr 중 적어도 하나와 O(산소)를 포함하는 결정질 또는 비정질의 산화물반도체로 선택될 수 있다. 이때, 산화물반도체의 조성식은 AxByCzO(x, y, z = 0)(여기서, A, B 및 C 각각은 Zn, Cd, Ga, In, Sn, Hf 및 Zr 중에서 선택된다)일 수 있다. 예를들어, 산화물반도체는 ZnO, InGaZnO4, ZnInO, ZnSnO, InZnHfO, SnInO 및 SnO 중에서 선택될 수 있으나, 본 실시예에서는 이에 한정되지 않는다.
상기 하부 게이트배선(230), 상기 소스전극(232), 상기 드레인전극(234) 및 상기 스토리지전극(236)은 상기 게이트절연막(222) 위에 형성된다. 상기 하부 게이트배선(230), 상기 소스전극(232), 상기 드레인전극(234) 및 상기 스토리지전극(236)은 도전성을 갖는 금속으로 선택되는데, 특히, Al, Cu, Mo, Nd, Ti, Pt, Ag, Nb, Cr, W 및 Ta 중 적어도 하나의 단일층 또는 적어도 둘 이상의 이중층 또는 합금으로 선택될 수 있다.
상기 하부 게이트배선(230)은 제2 방향(D2)을 따라 형성된다. 상기 제2 방향(D2)은 상기 제1 방향(D1)과 교차할 수 있다. 본 실시예에서, 표시패널(200)의 화소구조는 1G2D(One gate line Two data line) 구조를 갖는다. 즉, 하나의 게이트배선과 2개의 데이터배선들에 대응하여 2개의 박막트랜지스터들과 2개의 화소전극들이 형성된다. 평면상에서 관찰할 때, 상기 하부 게이트배선(230)의 상부에 상부 화소가 형성되고, 상기 하부 게이트배선(230)의 하부에 하부 화소가 형성된다.
상기 소스전극(232)은 상기 하부 게이트배선(230)으로부터 섬형태로 형성되어, 상기 제2 연결부재(254)를 통해 상기 데이터배선(210)에 연결된다.
상기 드레인전극(234)은 상기 하부 게이트배선(230)으로부터 섬형태로 형성되어, 상기 화소전극(270)에 연결된다.
상기 스토리지전극(236)은 화소영역의 테두리를 따라 형성된다. 본 실시예에서, 스토리지전극(236)은 2개이다. 즉, 평면상에서 관찰할 때, 상기 하부 게이트배선(230)의 상부 영역에 대응하여 제1 스토리지전극이 형성되고, 상기 하부 게이트배선(230)의 하부 영역에 대응하여 제2 스토리지전극이 형성된다.
상기 제1 패시베이션층(240)은 상기 게이트배선을 커버한다. 상기 제1 패시베이션층(240)에는 상기 게이트전극(212)을 노출하는 개구부(OPP1) 및 상기 데이터배선(210)를 노출하는 개구부(OPP2)가 형성된다.
상기 상부 게이트배선(250)은 제2 방향(D2)으로 따라 상기 하부 게이트배선(230)을 커버하도록 형성된다.
상기 상부 게이트배선(250)은 도전성을 갖는 금속으로 선택되는데, 특히, Al, Cu, Mo, Nd, Ti, Pt, Ag, Nb, Cr, W 및 Ta 중 적어도 하나의 단일층 또는 적어도 둘 이상의 이중층 또는 합금으로 선택될 수 있다.
상기 제1 연결부재(252)의 일단은 상기 게이트절연막(222) 및 상기 평탄화층(220)에 형성된 제1 개구부(OPP1)을 통해 상기 게이트전극(212)에 연결되고, 상기 제1 연결부재(252)의 타단은 상기 게이트배선에 연결된다. 상기 제1 연결부재(252)는, 상기 상부 게이트배선(250)이 형성될 때, 형성될 수 있다. 한편, 상기 제1 연결부재(252)는 별도의 투명전극으로 형성될 수도 있다.
상기 제2 연결부재(254)의 일단은 상기 게이트절연막(222) 및 상기 평탄화층(220)에 형성된 제2 개구부(OPP2)을 통해 상기 데이터배선(210)에 연결되고, 상기 제2 연결부재(254)의 타단은 상기 소스전극(232)에 연결된다. 상기 제2 연결부재(254)는, 상기 상부 게이트배선(250)이 형성될 때, 형성될 수 있다. 한편, 상기 제2 연결부재(254)는 별도의 투명전극으로 형성될 수도 있다.
상기 화소전극(270)은 상기 드레인전극(234)에 연결된다. 상기 화소전극(270)은 다양한 형태로 패터닝될 수 있다.
상기 제1 및 제2 연결부재(254) 위에 제2 패시베이션층(260) 및 컬러필터층(262)이 순차적으로 더 형성될 수 있다. 이때 상기 컬러필터층(262) 위에 상기 화소전극(270)이 형성된다.
이상에서 설명한 바와 같이, 본 실시예에 따르면, 게이트전극(212)과 데이터배선(210)을 동일 평면상에 배치하고, 게이트배선을 2개 층(즉, 하부 게이트배선(230) 및 상부 게이트배선(250))으로 구성하므로써, 데이터배선의 로드, 게이트배선의 로드 및 게이트전극의 저항을 줄일 수 있다. 이에 따라, 캐패시턴스 로드를 줄일 수 있어 표시패널이 대형화되더라도 표시특성이 저감되는 것을 방지할 수 있다.
도 14a 내지 도 14f는 도 9에 도시된 박막트랜지스터의 제조방법을 설명하기 위한 평면도들이다. 도 15a 내지 도 15f는 도 9에 도시된 박막트랜지스터의 제조방법을 설명하기 위한 단면도들이다.
도 14a 및 도 15a를 참조하면, 베이스기판(202) 위에 제1 금속층을 증착한 후 사진식각공정을 통해 제1 방향(D1)과 평행한 제1 데이터배선(210), 제2 데이터배선(211) 및 상기 제1 및 제2 데이터배선들(210, 211) 사이에 게이트전극(212)을 형성한다. 상기 사진식각공정은 포토레지스트를 베이스기판(202)상에 분사 및 도포한 후 노광 설비를 이용하여 원하는 패턴으로 노광을 실시하고 이를 알칼리 용액에 용해시키므로써 패턴을 형성하는 공정이다.
도 14b 및 도 15b를 참조하면, 상기 제1 및 제2 데이터배선들(210, 211) 및 상기 게이트전극(212)이 형성된 베이스기판(202) 위에 평탄화층(220)을 코팅한다. 이어, 상기 게이트전극(212)의 일부를 노출하기 위해 광마스크를 이용하여 상기 평탄화층(220)에 제1 개구부(OPP1), 제2 개구부(OPP2) 및 제3 개구부(OPP3)를 형성한 후, 게이트절연막(222)을 형성한다. 상기 평탄화층(220)은 유기막일 수도 있고, 게이트절연막(222)과 동일한 물질일 수도 있다.
상기 평탄화층(220)은 네거티브 감광성 유기막일 수 있다. 상기 평탄화층(220)이 네거티브 감광성 유기막인 경우, 상기 광마스크는 빛을 차단하는 차광부, 빛이 투과하는 투과부를 포함하고, 차광부는 상기 게이트전극(212)의 일부에 위치할 수 있다.
한편, 상기 평탄화층(220)은 포지티브 감광성 유기막일 수 있다. 상기 평탄화층(220)이 포지티브 감광성 유기막인 경우, 상기 광마스크는 빛을 차단하는 차광부, 빛이 투과하는 투과부를 포함하고, 투광부는 상기 게이트전극(212)의 일부에 위치할 수 있다.
부가적으로, 상기 평탄화층(220)에 제1 내지 제3 개구부들(OPP1, OPP2, OPP3)을 형성한 후 열처리될 수 있다. 상기 열처리는 섭씨 200도 내지 섭씨 230도에서 30분 내지 1시간 동안 실시될 수 있다.
도 14c 및 도 15c를 참조하면, 액티브층(224)과 제2 금속층을 형성한다. 상기 액티브층(224) 및 상기 제2 금속층을 패터닝하여 제2 방향과 평행한 하부 게이트배선(230), 상기 하부 게이트배선(230)과 이격된 소스전극(232), 상기 소스전극(232)에서 이격된 드레인전극(234), 및 평면상에서 관찰할 때 서로 인접하는 데이터배선(210)들 사이에 스토리지전극(236)을 형성한다. 상기 액티브층(224)은 상기 게이트절연막(222) 전면을 커버하도록 도포될 수 있다. 한편, 상기 액티브층(224)은 박막트랜지스터의 액티브층(224)으로 형성되는 영역에만 도포될 수 있다.
도 14d 및 도 15d를 참조하면, 상기 하부 게이트배선(230), 상기 소스전극(232), 상기 드레인전극(234) 및 상기 스토리지전극(236) 위에 제1 패시베이션층(240)을 형성한 후, 제1 콘택홀(CNT1), 제2 콘택홀(CNT2), 제3 콘택홀(CNT3), 제4 콘택홀(CNT4) 및 제5 콘택홀(CNT5)을 형성한다. 상기 제1 패시베이션층(240)은 일례로, 실리콘 산화막(SiOx) 또는 실리콘 질화막(SiNx)을 포함할 수 있다. 상기 제1 콘택홀(CNT1)은 상기 게이트전극(212)를 노출하고, 상기 제2 콘택홀(CNT2)은 상기 제1 데이터배선(210)을 노출하고, 상기 제3 콘택홀(CNT3)은 상기 제1 데이터배선(210)에 대응하여 형성되는 박막트랜지스터의 드레인전극(234)에서 연장된 패턴을 노출한다. 또한, 상기 제4 콘택홀(CNT4)은 상기 제2 데이터배선(211)을 노출하고, 상기 제5 콘택홀(CNT5)은 상기 제2 데이터배선(211)에 대응하여 형성되는 박막트랜지스터의 드레인전극에 연장된 패턴을 노출한다.
도 14e 및 도 15e를 참조하면, 제3 금속층을 형성한 후, 상기 제3 금속층을 패터닝하여 상부 게이트배선(250), 제1 연결부재(252) 및 제2 연결부재(254)를 형성한 후 제2 패시베이션층(260)을 형성한다. 상기 상부 게이트배선(250)은 상기 제1 패시베이션층(240) 위에 상기 제2 방향과 평행하게 배치되어 상기 하부 게이트배선(230)을 커버한다. 상기 제1 연결부재(252)는 상기 제1 개구부(OPP1)(또는 상기 제1 콘택홀(CNT1))에 의해 노출된 상기 데이터배선(210)과 상기 소스전극(232)을 연결한다. 상기 제2 연결부재(254)는 상기 제2 개구부(OPP2)(또는 상기 제2 콘택홀(CNT2))에 의해 노출된 상기 게이트전극(212)과 상기 하부 게이트배선(230)을 연결한다. 상기 제2 패시베이션층(260)은 일례로, 실리콘 산화막(SiOx) 또는 실리콘 질화막(SiNx)을 포함할 수 있다.
도 14f 및 도 15f를 참조하면, 컬러필터층(262)을 형성한 후, 드레인전극(234)과 연결된 화소전극(270)을 형성한다. 도 14f에서 컬러필터층(262)의 도시는 생략한다. 상기 화소전극(270)과 상기 드레인전극(234)간의 연결 기술은 이미 널리 공지되어 있으므로 여기서는 그 상세한 설명을 생략한다.
본 실시예에서, 박막트랜지스터들이 형성된 어레이기판에 컬러필터층이 형성된 것을 설명하였으나, 상기한 컬러필터층은 상기 어레이기판에 대향하는 대향기판에 형성될 수도 있다.
이상에서 설명한 바와 같이, 본 실시예에 따르면, 게이트전극과 데이터배선을 동일 평면상에 배치하고, 게이트배선을 2개 층으로 구성하므로써, 데이터배선의 로드, 게이트배선의 로드 및 게이트전극의 저항을 줄일 수 있다. 이에 따라, 캐패시턴스 로드를 줄일 수 있어 표시패널이 대형화되더라도 표시특성이 저감되는 것을 방지할 수 있다.
이상에서는 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
이상에서 설명한 바와 같이, 본 실시예에 따르면, 게이트전극과 소스전극의 일부가 중첩되는 영역에 평탄화층이 배치되므로, 상기 게이트전극과 소스전극의 중첩에 의해 발생되는 기생캐패시턴스가 감소되어, 게이트배선의 로드 및 데이터배선의 로드를 줄일 수 있다. 또한, 게이트전극과 드레인전극의 일부가 중첩되는 영역에 평탄화층이 배치되므로, 상기 게이트전극과 싱기 드레인전극의 중첩에 의해 발생되는 기생캐패시턴스가 감소되어 게이트배선의 로드를 줄일 수 있다.
또한, 게이트전극과 데이터배선을 동일 평면상에 배치하고, 게이트배선을 2개 층으로 구성하므로써, 데이터배선의 로드, 게이트배선의 로드 및 게이트전극의 저항을 줄일 수 있다. 이에 따라, 캐패시턴스 로드를 줄일 수 있어 표시패널이 대형화되더라도 표시특성이 저감되는 것을 방지할 수 있다.
100, 200 : 표시패널 102, 202 : 베이스기판
110 : 게이트배선 112, 212 : 게이트전극
120, 220 : 평탄화층 130, 222 : 게이트절연막
140, 224 : 액티브층 150, 210 : 데이터배선
152, 232 : 소스전극 154, 234 : 드레인전극
170, 270 : 화소전극 230 : 하부 게이트배선
236 : 스토리지전극 240 : 제1 패시베이션층
250 : 상부 게이트배선 252 : 제1 연결부재
254 : 제2 연결부재 260 : 제2 패시베이션층

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  9. 베이스기판 위에 제1 방향과 평행하게 형성된 데이터배선;
    상기 베이스기판 위에 형성되고, 상기 데이터배선과 이격된 게이트전극;
    상기 데이터배선 및 상기 게이트전극을 커버하고, 상기 게이트전극의 일부를 노출하는 제1 개구부와 상기 데이터배선의 일부를 노출하는 제2 개구부를 갖는 평탄화층;
    상기 평탄화층 위에 형성된 게이트절연막;
    상기 게이트절연막 위에 형성된 액티브층;
    상기 게이트절연막 위에 제2 방향과 평행한 하부 게이트배선;
    상기 액티브층 위에 형성되고, 상기 하부 게이트배선과 이격된 소스전극;
    상기 액티브층 위에 형성되고, 상기 소스전극에서 이격된 드레인전극;
    평면상에서 관찰할 때 서로 인접하는 데이터배선들 사이에 형성된 스토리지전극;
    상기 하부 게이트배선, 상기 소스전극, 상기 드레인전극 및 상기 스토리지전극 위에 형성된 제1 패시베이션층;
    상기 제1 패시베이션층 위에 상기 제2 방향과 평행하게 배치되어 상기 하부 게이트배선을 커버하는 상부 게이트배선;
    상기 제1 개구부에 의해 노출된 상기 데이터배선과 상기 소스전극을 연결하는 제1 연결부재;
    상기 제2 개구부에 의해 노출된 상기 게이트전극과 상기 하부 게이트배선을 연결하는 제2 연결부재; 및
    상기 드레인전극에 연결된 화소전극을 포함하는 표시패널.
  10. 제9항에 있어서, 상기 제1 및 제2 연결부재들과 상기 화소전극 사이에 형성된 컬러필터층을 더 포함하는 것을 특징으로 하는 표시패널.
  11. 제10항에 있어서, 상기 제1 및 제2 연결부재들과 상기 컬러필터층 사이에 형성된 제2 패시베이션층을 더 포함하는 것을 특징으로 하는 표시패널.
  12. 제9항에 있어서, 상기 제1 및 제2 연결부재들은 투명한 전도성 물질을 포함하는 것을 특징으로 하는 표시패널.
  13. 제9항에 있어서, 상기 제1 및 제2 연결부재들은 상기 상부 게이트배선과 동일한 물질을 포함하는 것을 특징으로 하는 표시패널.
  14. 베이스기판 위에 제1 방향과 평행한 데이터배선과 상기 데이터배선과 이격된 게이트전극을 형성하는 단계;
    상기 데이터배선 및 상기 게이트전극을 커버하고, 상기 게이트전극의 일부를 노출하는 제1 개구부와 상기 데이터배선의 일부를 노출하는 제2 개구부를 갖는 평탄화층을 형성하는 단계;
    상기 평탄화층 위에 게이트절연막을 형성하는 단계;
    상기 게이트절연막 위에 액티브층을 형성하는 단계;
    상기 게이트절연막 위에서 제2 방향과 평행한 하부 게이트배선, 상기 액티브층 위에서 상기 하부 게이트배선과 이격된 소스전극, 상기 액티브층 위에서 상기 소스전극에서 이격된 드레인전극, 및 평면상에서 관찰할 때 서로 인접하는 데이터배선들 사이에 스토리지전극을 형성하는 단계;
    상기 하부 게이트배선, 상기 소스전극, 상기 드레인전극 및 상기 스토리지전극 위에 제1 패시베이션층을 형성하는 단계;
    상기 제1 패시베이션층 위에 상기 제2 방향과 평행하게 배치되어 상기 하부 게이트배선을 커버하는 상부 게이트배선을 형성하는 단계;
    상기 제1 개구부에 의해 노출된 상기 데이터배선과 상기 소스전극을 연결하는 제1 연결부재와, 상기 제2 개구부에 의해 노출된 상기 게이트전극과 상기 하부 게이트배선을 연결하는 제2 연결부재를 형성하는 단계; 및
    상기 드레인전극과 연결된 화소전극을 형성하는 단계를 포함하는 표시패널의 제조방법.
  15. 제14항에 있어서, 상기 제1 및 제2 연결부재를 형성한 후 컬러필터층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 표시패널의 제조방법.
  16. 제14항에 있어서, 상기 제1 및 제2 연결부재들은 투명한 전도성 물질을 포함하는 것을 특징으로 하는 표시패널의 제조방법.
  17. 제14항에 있어서, 상기 제1 및 제2 연결부재들의 재질은 상기 상부 게이트배선의 재질과 동일한 것을 특징으로 하는 표시패널의 제조방법.
  18. 제17항에 있어서, 상기 제1 및 제2 연결부재들은 상기 상부 게이트배선을 형성할 때 형성되는 것을 특징으로 하는 표시패널의 제조방법.
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