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KR102410396B1 - 수평 전계형 액정 표시장치 및 그 제조방법 - Google Patents

수평 전계형 액정 표시장치 및 그 제조방법 Download PDF

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KR102410396B1
KR102410396B1 KR1020150191799A KR20150191799A KR102410396B1 KR 102410396 B1 KR102410396 B1 KR 102410396B1 KR 1020150191799 A KR1020150191799 A KR 1020150191799A KR 20150191799 A KR20150191799 A KR 20150191799A KR 102410396 B1 KR102410396 B1 KR 102410396B1
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Abstract

본 발명은 박막 트랜지스터의 채널 길이를 줄이면서도 배선의 저항을 줄일 수 있는 수평 전계형 액정 표시장치 및 그 제조방법에 관한 것으로, 서로 교차하도록 배치되는 게이트 라인들 및 데이터 라인들, 박막 트랜지스터들, 화소전극들 및 공통전극들을 포함한다. 박막 트랜지스터들은 상기 게이트 라인들 및 상기 데이터 라인들의 교차부에 인접하여 배치된다. 화소전극들은 상기 박막 트랜지스터를 통해 상기 데이터 라인에 연결되고, 상기 게이트 라인들 및 상기 데이터 라인들에 의해 정의되는 화소영역들에 각각 배치된다. 공통전극은 상기 화소전극들과 수평전계를 형성하도록 배치된다. 데이터 라인들의 각각은 진성 반도체 영역을 사이에 두고 배치된 제 1 불순물 반도체 영역 및 제 2 불순물 반도체 영역을 포함하는 반도체층의 제 1 불순물 반도체 영역, 제 1-1 금속층, 및 제 2 금속층으로 이루어진다. 박막 트랜지스터의 소스전극은 상기 반도체층의 제 1 불순물 반도체 영역, 및 상기 제 1 금속층으로 이루어진다. 박막 트랜지스터의 드레인 전극은 상기 반도체층의 제 2 불순물 반도체 영역, 및 상기 제 1-1 금속층으로부터 이격된 제 1-2 금속층으로 이루어진다.

Description

수평 전계형 액정 표시장치 및 그 제조방법{HORIZONTAL ELECTRIC FIELD TYPE LIQUID CRYSTAL DISPLAY DEVICE AND METHOD OF FABRICATING THE SAME}
본 발명은 수평 전계형 액정 표시장치 및 그 제조방법에 관한 것으로, 특히 박막 트랜지스터의 채널 길이를 줄이면서도 배선의 저항을 줄일 수 있는 수평 전계형 액정 표시장치 및 그 제조방법에 관한 것이다.
액정 표시 장치는 전계를 이용하여 액정의 광 투과율을 조절함으로써 화상을 표시하게 된다. 이러한 액정 표시 장치는 액정을 구동시키는 전계의 방향에 따라 수직 전계형과 수평 전계형으로 대별된다.
수직 전계형 액정 표시 장치는 상부기판 상에 형성된 공통전극과 하부기판 상에 형성된 화소전극이 서로 대향 배치되어 이들 사이에 형성되는 수직 전계에 의해 TN(Twisted Nematic) 모드의 액정을 구동하게 된다. 이러한 수직 전계형 액정 표시 장치는 개구율이 큰 장점을 가지는 반면 시야각이 90도 정도로 좁은 단점을 가진다.
수평 전계형 액정 표시 장치는 하부 기판에 나란하게 배치된 화소 전극과 공통 전극 간의 수평 전계에 의해 액정을 구동하게 된다. 이러한 수평 전계형 액정 표시 장치는 시야각이 170도 이상 넓다는 장점과, 수평 상태에서 스위칭 되므로 빠른 응답속도를 갖는 장점을 가진다.
이하, 도 1 및 도 2를 참조하여 종래의 수평 전계형 액정 표시장치에 대해 보다 설명하기로 한다.
도 1은 종래의 수평 전계형 액정 표시장치의 1 화소 영역을 도시한 평면도이고, 도 2는 도 1의 I-I'라인을 따라 취한 단면도이다.
도 1 및 도 2를 참조하면, 종래의 수평 전계형 액정 표시장치는 기판(SUB) 상에 서로 교차하도록 배열되는 복수의 게이트 라인들(G1, G2) 및 데이터 라인들(D1, D2)과, 복수의 게이트 라인들(G1, G2)과 데이터 라인들(D1, D2)의 교차부에 배치되는 박막 트랜지스터들(T)과, 복수의 게이트 라인들(G1, G2)과 데이터 라인들(D1, D2)의 교차에 의해 정의되는 화소 영역들에 배치되며, 박막 트랜지스터들(T)을 통해 데이터 라인들(D1, D2)과 연결되며, 각 화소 영역에 배치되는 화소전극들(Px), 화소전극들(Px)과 수평전계를 형성하도록 배치되는 공통전극(COM)을 포함한다.
상기 구성에서, 기판(SUB) 상에는 게이트 라인들(G1, G2), 및 게이트 라인들의 각각으로부터 화소영역을 향해 연장되는 게이트 전극들(GE)이 배치된다.
게이트 라인들(G1, G2) 및 게이트 전극(GE)을 커버하는 게이트 절연막(GI) 상에는 게이트 전극(GE)과 중첩되도록 반도체 활성층(A)이 배치된다.
게이트 절연막(GI) 상에는 게이트 라인들(G1, G2)과 교차하는 방향으로 데이터 라인들(D1, D2)이 배치되고, 반도체 활성층(A) 상에는 데이터 라인들(D1, D2)로부터 각각 연장되는 소스전극(SE)이 배치된다. 반도체 활성층(A) 상에는 반도체 활성층(A)의 일부 영역이 노출되도록 소스전극(SE)으로부터 일정 거리 이격되어 드레인 전극(DE)이 배치된다. 게이트 전극(GE), 반도체 활성층(A), 소스전극(SE) 및 드레인 전극(DE)에 의해 박막 트랜지스터(T)가 구성된다.
박막 트랜지스터(T) 및 데이터 라인들(D1, D2)이 배치된 게이트 절연막 상(GI)에는 소스전극(SE), 노출된 액티브 영역(A) 및 드레인 전극(DE)과, 데이터 라인들(D1, D2)을 커버하도록 제 1 절연막(INS1)이 형성된다. 제 1 절연막(INS1) 상에는 평탄화를 위한 제 2 절연막(INS2)이 배치된다. 제 2 절연막(INS2)은 드레인 전극(DE)의 일부 영역을 노출시키는 콘택홀(CH)을 포함한다.
제 2 절연막(INS2) 상에는 화소영역마다 화소전극(Px)이 배치된다. 화소전극(Px)은 콘택홀(CH)을 통해 노출된 드레인 전극(DE)에 접속된다.
제 2 절연막(INS2) 상에는 화소전극(Px)을 커버하도록 제 3 절연막(INS3)이 배치된다. 제 3 절연막(INS3) 상에는 화소전극(Px)과 중첩되도록 공통전극(COM)이 배치된다. 공통전극(COM)은 화소전극(Px)과 전계를 형성하도록 복수의 슬릿을 구비한다.
상술한 종래의 수평 전계형 액정 표시장치에서는 마스크 공정수를 줄이기 위해 반도체 활성층(A), 데이트 라인들(D1, D2), 소스 전극(SE) 및 드레인 전극(DE)을 하프톤 마스크 공정을 이용한 하나의 마스크 공정으로 형성하기 때문에, 반도체 활성층(A)의 채널길이(L)는 하프톤 마스크 공정에 의해 형성되는 소스전극(SE)과 드레인 전극(SE)의 이격 거리에 따라 결정된다.
한편, 데이트 라인들(D1, D2)은 데이터가 표시되는 표시영역의 전 영역에 걸쳐 배치되기 때문에 표시장치가 대형화 될수록 전기저항이 증가된다. 따라서, 데이터 라인들(D1, D2)의 전기 저항을 줄이기 위해서는 각 데이터 라인의 두께를 증가시킬 필요가 있다.
그러나, 데이터 라인들(D1, D2)의 전기저항을 줄이기 위해 그 두께를 증가시킬 경우, 데이터 라인들의 형성시 반도체 활성층과 함께 소스전극 및 드레인 전극도 함께 형성되기 때문에, 데이터 라인의 두께 증가분만큼 에칭시간이 상승하여 소스전극과 드레인 전극이 과식각 되므로 반도체 활성층의 채널길이가 필연적으로 증가하게 된다.
반도체 활성층의 채널길이가 길어진다는 것은 박막 트랜지스터의 크기가 증가하는 것을 의미하고, 박막 트랜지스터의 크기가 커지면 개구율이 그 만큼 감소하게 되는 것이므로, 표시장치의 휘도가 감소하게 되는 문제점이 있었다.
결국, 종래의 수평 전계형 액정 표시장치에 의하면, 배선부의 데이터 라인과 박막 트랜지스터부의 소스전극 및 드레인 전극의 두께가 동일하므로, 이들 두께를 증가시켜 데이터 라인의 저항을 줄이면 반도체 활성층의 길이가 증가하여 표시장치의 개구율이 증가하는 문제점이 있고, 반도체 활성층의 길이를 줄이기 위해 데이터 라인, 소스전극 및 드레인 전극의 두께를 얇게 하면 전기저항이 증가하여 표시장치의 구동특성이 저하되는 문제점이 있었다.
본 발명의 목적은 상술한 기술적 과제를 해결하기 위한 것으로, 배선부의 데이터 라인과 박막 트랜지스터부의 소스전극 및 드레인 전극의 두께를 증가시키면서도 박막 트랜지스터의 반도체 활성층의 길이를 줄일 수 있는 수평 전계형 액정 표시장치 및 그 제조방법을 제공하는 것에 있다.
본 발명은 상술한 기술적 과제를 해결하기 위한 것으로, 본 발명의 제 1 특징에 따르는 수평 전계형 액정 표시장치는 서로 교차하도록 배치되는 게이트 라인들 및 데이터 라인들, 박막 트랜지스터들, 화소전극들 및 공통전극들을 포함한다. 박막 트랜지스터들은 상기 게이트 라인들 및 상기 데이터 라인들의 교차부에 인접하여 배치된다. 화소전극들은 상기 박막 트랜지스터를 통해 상기 데이터 라인에 연결되고, 상기 게이트 라인들 및 상기 데이터 라인들에 의해 정의되는 화소영역들에 각각 배치된다. 공통전극은 상기 화소전극들과 수평전계를 형성하도록 배치된다. 데이터 라인들의 각각은 진성 반도체 영역을 사이에 두고 배치된 제 1 불순물 반도체 영역 및 제 2 불순물 반도체 영역을 포함하는 반도체층의 제 1 불순물 반도체 영역, 제 1-1 금속층, 및 제 2 금속층으로 이루어진다. 박막 트랜지스터의 소스전극은 상기 반도체층의 제 1 불순물 반도체 영역, 및 상기 제 1 금속층으로 이루어진다. 박막 트랜지스터의 드레인 전극은 상기 반도체층의 제 2 불순물 반도체 영역, 및 상기 제 1-1 금속층으로부터 이격된 제 1-2 금속층으로 이루어진다.
상기 구성에서, 게이트 라인은 투명 기판 상에 배치되고, 상기 반도체층은 상기 게이트 라인을 커버하는 게이트 절연막 상에 배치되며, 상기 소스전극은 상기 반도체층의 제 1 불순물 반도체 영역과 중첩되도록 상기 제 1 불순물 반도체 영역 상에 배치되고, 상기 드레인 전극은 상기 반도체층의 제 2 불순물 반도체 영역과 중첩되도록 상기 제 2 불순물 반도체 영역 상에 배치된다.
또한, 상기 데이터 라인의 제 1-1 금속층과 상기 반도체층의 제 1 불순물 반도체 영역은 화소영역으로 연장되어 상기 박막 트랜지스터의 소스전극을 형성한다.
또한, 상기 화소전극은, 상기 제 2 금속층, 상기 제 2 금속층을 통해 노출되는 소스전극 및 드레인 전극을 커버하는 절연막을 통해 노출되는 상기 제 1-2 금속층과 중첩되는 일단부를 갖도록, 상기 절연막 상에 배치되는 제 1 화소전극, 및 상기 데이터 라인, 상기 제 2 금속층을 통해 노출되는 소스전극 및 드레인 전극을 커버하는 절연막을 통해 노출되는 상기 제 1-1 금속층과 중첩되는 일단부를 갖도록, 상기 제 1 화소전극과 분리되어 상기 절연막 상에 배치되는 제 2 화소전극을 포함한다.
또한, 상기 공통전극은 상기 화소전극, 및 상기 화소전극을 통해 노출되는 반도체층의 진성 반도체 영역을 커버하도록 상기 절연막 상에 배치되는 보호막 상에서, 상기 화소전극과 중첩되도록 배치되며, 상기 제 1 화소전극과 수평전계를 형성하도록 상기 제 1 화소전극과 중첩되는 복수의 개구부를 갖는다.
본 발명의 제 1 특징에 따르는 수평 전계형 액정 표시장치는, 기판 상에서 서로 인접하게 제 1 방향으로 나란하게 배열되는 게이트 라인들 및 공통라인들, 상기 제 1 방향과 교차하는 제 2 방향으로 배열되는 데이터 라인들, 상기 게이트 라인들 및 상기 데이터 라인들의 교차부에 인접하여 각각 배치되는 박막 트랜지스터들, 상기 박막 트랜지스터들을 통해 상기 데이터 라인에 연결되고, 상기 게이트 라인들 및 상기 데이터 라인들에 의해 정의되는 화소영역들에 각각 배치되는 화소전극들, 및 상기 공통라인에 연결되며, 상기 화소전극과 수평전계를 형성하도록 배치된 공통전극을 포함하며, 상기 데이터 라인들의 각각은 진성 반도체 영역을 사이에 두고 배치된 제 1 불순물 반도체 영역 및 제 2 불순물 반도체 영역을 포함하는 반도체층의 제 1 불순물 반도체 영역, 제 1-1 금속층, 및 제 2 금속층으로 이루어지며, 상기 박막 트랜지스터의 소스전극은 상기 반도체층의 제 1 불순물 반도체 영역, 및 상기 제 1-1 금속층으로 이루어지고, 상기 박막 트랜지스터의 드레인 전극은 상기 반도체층의 제 2 불순물 반도체 영역, 및 상기 제 1-1 금속층으로부터 이격된 제 1-2 금속층으로 이루어진다.
상기 구성에서, 게이트 라인과 및 상기 공통라인은 투명 기판 상에 배치되고, 상기 반도체층은 상기 게이트 라인 및 상기 공통라인을 커버하는 게이트 절연막 상에 배치되며, 상기 소스전극은 상기 반도체층의 제 1 불순물 반도체 영역과 중첩되도록 상기 제 1 불순물 반도체 영역 상에 배치되고, 상기 드레인 전극은 상기 반도체층의 제 2 불순물 반도체 영역과 중첩되도록 상기 제 2 불순물 반도체 영역 상에 배치된다.
또한, 상기 데이터 라인의 제 1-1 금속층과 상기 반도체층의 제 1 불순물 반도체 영역은 화소영역으로 연장되어 상기 박막 트랜지스터의 소스전극을 형성한다.
또한, 상기 화소전극은, 상기 제 2 금속층, 상기 제 2 금속층을 통해 노출되는 소스전극 및 드레인 전극을 커버하는 절연막을 통해 노출되는 상기 제 1-2 금속층과 중첩되는 일단부를 갖도록, 상기 절연막 상에 배치되며, 각 화소영역의 일측에 배치되는 제 1 줄기부와 상기 제 1 줄기부로터 상기 화소영역 내측으로 연장되는 복수의 가지부들을 포함하는 제 1 화소전극, 및 상기 데이터 라인, 상기 제 2 금속층을 통해 노출되는 소스전극 및 드레인 전극을 커버하는 절연막을 통해 노출되는 상기 제 1-1 금속층과 중첩되는 일단부를 갖도록, 상기 제 1 화소전극과 분리되어 상기 절연막 상에 배치되는 제 2 화소전극을 포함한다.
또한, 상기 공통전극은 상기 절연막 상에 배치되며, 각 화소영역의 타측에 배치되는 제 2 줄기부와 상기 제 2 줄기부로부터 상기 화소영역 내측으로 연장되는 복수의 제 2 가지부들을 포함하며, 상기 공통전극의 제 2 가지부들은 상기 화소전극의 제 1 가지부들과 번갈아 배치된다.
상기 목적 달성을 위한 본 발명의 수평 전계형 액정 표시장치의 제조방법은, 기판 상에 제 1 도전성 금속물질을 증착한 후 제 1 마스크를 이용한 포토리소그래피 공정으로 게이트 라인 및 상기 게이트 라인에 포함된 게이트 전극을 포함하는 제 1 도전성 금속층을 형성하는 단계, 상기 제 1 도전성 금속층이 형성된 기판 상에 게이트 절연막, 반도체 물질, 제 2 도전성 금속물질 및 제 3 도전성 물질을 순차적으로 도포한 후, 하프톤 마스크의 제 2 마스크를 이용한 포토리소그래피 공정으로 서로 중첩되는 반도체층 및 제 1 금속층과, 상기 반도체층 및 상기 제 1 금속층의 일부 영역과 중첩되는 제 2 금속층을 포함하는 제 2 도전성 금속패턴들을 형성하는 단계, 상기 제 2 도전성 금속패턴들이 배치된 게이트 절연막 상에 적어도 한 층의 절연막을 도포한 후 제 3 마스크를 이용한 포토리소그래피 공정으로 상기 제 1 금속층을 노출시키는 제 1 콘택홀을 형성하는 단계, 상기 제 1 콘택홀이 형성된 절연막 상에 투명 도전성 물질을 도포한 후 제 4 마스크를 이용한 포토리소그래피 공정으로 상기 반도체층의 일부 영역이 노출되도록 상기 투명 도전성 물질과 상기 제 1 금속층을 한번에 제거하여, 서로 분리된 제 1-1 금속층 및 제 1-2 금속층과, 상기 제 1-1 금속층과 중첩되는 일단부를 갖는 제 1-1 화소전극과, 상기 제 1-1 금속층과 중첩되는 일단부를 갖는 제 1-2 화소전극을 형성하는 단계, 및 상기 제 1-1 금속층 및 상기 제 1-1 금속층이 형성된 절연막 상에 보호막과 투명 도전성 물질을 순차적으로 도포한 후, 제 5 마스크를 이용한 포토리소그래피 공정으로 상기 투명 도전성 물질을 패터닝하여 상기 제 1-1 금속층과 중첩되는 공통전극을 형성하는 단계를 포함한다.
상기 단계에서, 상기 제 2 도전성 금속패턴들을 형성하는 단계는, 상기 제 1 도전성 금속층이 형성된 기판 상에 게이트 절연막, 반도체 물질, 제 2 도전성 금속물질 및 제 3 도전성 물질을 순차적으로 도포하는 단계, 상기 제 3 도전성 물질 상에 포토레지스트를 전면 도포한 후 하프톤 마스크를 이용하여 포토 레지스트 패턴을 형성하는 단계, 및 상기 제 3 도전성 물질을 제 1 습식 식각으로 선택적으로 식각하여 제 2 금속층을 형성하고, 제 2 도전성 물질을 제 2 습식 식각으로 선택적으로 식각하여 제 1 금속층을 형성하며, 상기 반도체층을 건식 식각으로 선택적으로 식각하여 상기 반도체층을 형성하는 단계를 포함하며, 상기 제 1 금속층과 상기 반도체층은 서로 중첩되도록 형성되며, 상기 제 2 금속층의 일부 영역으로부터 화소영역으로 연장되어 박막 트랜지스터의 소스전극을 형성한다.
또한, 상기 제 1 콘택홀을 형성하는 단계는, 상기 게이트 절연막 상에 제 1 절연막과 제 2 절연막을 순차적으로 도포하는 단계, 상기 제 3 마스크를 이용한 포토리소그래피 공정으로 상기 제 2 절연막을 노광 후 현상하여 제 2 절연막 패턴을 형성하는 단계, 및 상기 제 2 절연막 패턴을 마스크로 이용하여 상기 제 1 금속층의 일부분이 노출되도록 상기 제 1 절연막을 건식 에칭하여 제 1 콘택홀을 형성하는 단계를 포함한다.
또한, 상기 제 1 화소전극은 상기 제 1 콘택홀을 통해 노출되는 상기 제 1-2 금속층과 중첩되는 단부를 가지며, 상기 제 2 화소전극은 상기 제 1 콘택홀을 통해 노출되는 상기 제 1-1 금속층과 중첩되는 단부를 갖는다.
상기 목적 달성을 위한 본 발명의 수평 전계형 액정 표시장치의 제조방법은, 기판 상에 제 1 도전성 금속물질을 증착한 후 제 1 마스크를 이용한 포토리소그래피 공정으로 게이트 전극을 포함하는 게이트 라인과, 상기 게이트 라인에 인접하여 나란하게 배치되는 공통라인을 포함하는 제 1 도전성 금속층을 형성하는 단계, 상기 제 1 도전성 금속층이 형성된 기판 상에 게이트 절연막, 반도체 물질, 제 2 도전성 금속물질 및 제 3 도전성 물질을 순차적으로 도포한 후, 하프톤 마스크의 제 2 마스크를 이용한 포토리소그래피 공정으로 서로 중첩되는 반도체층 및 제 1 금속층과, 상기 반도체층 및 상기 제 1 금속층의 일부 영역과 중첩되는 제 2 금속층을 포함하는 제 2 도전성 금속패턴들을 형성하는 단계, 상기 제 2 도전성 금속패턴들이 배치된 게이트 절연막 상에 적어도 제 1 절연막 및 제 2 절연막을 순차적으로 도포한 후, 제 3 마스크를 이용한 포토리소그래피 공정으로 상기 제 1 금속층을 노출시키는 제 1 콘택홀과, 상기 공통라인을 노출시키는 제 2 콘택홀을 형성하는 단계, 및 상기 제 1 및 제 2 콘택홀들이 형성된 제 2 절연막 상에 투명 도전성 물질을 도포한 후 제 4 마스크를 이용한 포토리소그래피 공정으로 상기 반도체층의 일부 영역이 노출되도록 상기 투명 도전성 물질과 상기 제 1 금속층을 한번에 제거하여, 서로 분리된 제 1-1 금속층 및 제 1-2 금속층과, 상기 제 1-2 금속층과 중첩되는 일단부를 갖는 제 1 화소전극과, 상기 제 1-1 금속층과 중첩되는 일단부를 갖는 제 2 화소전극과, 상기 제 1 화소전극과 수평전계를 형성하도록 배치되는 공통전극을 형성하는 단계를 포함한다.
또한, 상기 제 2 도전성 금속패턴들을 형성하는 단계는, 상기 제 1 도전성 금속층이 형성된 기판 상에 게이트 절연막, 반도체 물질, 제 2 도전성 금속물질 및 제 3 도전성 물질을 순차적으로 도포하는 단계, 상기 제 3 도전성 물질 상에 포토레지스트를 전면 도포한 후 하프톤 마스크를 이용하여 포토 레지스트 패턴을 형성하는 단계, 및 상기 제 3 도전성 물질을 제 1 습식 식각으로 선택적으로 식각하여 제 2 금속층을 형성하고, 제 2 도전성 물질을 제 2 습식 식각으로 선택적으로 식각하여 제 1 금속층을 형성하며, 상기 반도체층을 건식 식각으로 선택적으로 식각하여 상기 반도체층을 형성하는 단계를 포함하며, 상기 제 1 금속층과 상기 반도체층은 서로 중첩되도록 형성되며, 상기 제 2 금속층의 일부 영역으로부터 화소영역으로 연장되어 박막 트랜지스터의 소스전극을 형성한다.
또한, 상기 제 1 및 제 2 콘택홀들을 형성하는 단계는, 상기 게이트 절연막 상에 제 1 절연막과 제 2 절연막을 순차적으로 도포하는 단계, 상기 제 3 마스크를 이용한 포토리소그래피 공정으로 상기 제 2 절연막을 노광 후 현상하여 제 2 절연막 패턴을 형성하는 단계, 및 상기 제 2 절연막 패턴을 마스크로 이용하여 상기 제 1 금속층의 일부분이 노출되도록 상기 제 1 절연막을 건식 에칭하여 상기 제 1 콘택홀을 형성하고, 상기 공통라인의 일부분이 노출되도록 상기 제 1 절연막 및 상기 게이트 절연막을 에칭하여 상기 제 2 콘택홀을 형성하는 단계를 포함한다.
또한, 상기 제 1 화소전극은 상기 제 1 콘택홀을 통해 노출되는 상기 제 1-2 금속층과 중첩되는 단부를 갖고, 상기 제 2 화소전극은 상기 제 1 콘택홀을 통해 노출되는 상기 제 1-1 금속층과 중첩되는 단부를 가지며, 상기 공통전극은 상기 제 2 콘택홀을 통해 노출되는 상기 공통라인에 접속된다.
본 발명에 따르는 수평 전계형 액정 표시장치 및 그 제조방법에 의하면 배선부에 형성되는 데이터 라인들 각각이 도체화된 불순물 반도체층, 제 1 금속층 및 제 2 금속층의 3중층으로 구성된다. 따라서, 데이터 라인의 두께 증가에 의해 전기저항을 줄일 수 있으므로 표시장치의 구동능력을 높일 수 있는 효과를 얻을 수 있다.
또한, 데이터 라인을 구성하는 제 2 금속층과 제 1-1 금속층이 서로 다른 마스크 공정에 의해 형성되기 때문에 제 2 금속층의 두께를 두껍게 하면서도 박막 트랜지스터의 채널길이를 줄일 수 있는 효과를 얻을 수 있다. 예를 들어, 화소전극을 제 2 금속층보다 얇은 두께를 갖도록 하면 에칭시간을 줄일 수 있게 되므로, 데이터 라인의 저항을 줄이면서도 박막 트랜지스터의 채널길이를 줄일 수 있는 효과를 얻을 수 있다.
또한, 화소전극과 드레인 전극의 제 1 금속층과 소스전극의 제 1 금속전극이 한 번의 공정으로 만들어지므로 층간 마진이 확보되어 오정렬로 인한 제조공정의 불량을 방지할 수 있는 효과를 얻을 수 있다.
또한, 투명 도전성 물질로 된 화소전극과 구리로 된 제 2 금속층이 접촉되지 않으므로, 두 물질간의 특성으로 인한 접착불량의 문제를 방지할 수 있는 효과를 얻을 수 있다.
도 1은 종래의 수평 전계형 액정 표시장치를 도시한 평면도,
도 2는 도 1의 I-I'라인을 따라 취한 단면도,
도 3은 본 발명의 실시예에 따르는 수평 전계형 액정 표시장치를 개략적으로 도시한 블록도,
도 4는 본 발명의 제 1 실시예에 따르는 수평 전계형 액정 표시장치의 1화소영역을 도시한 평면도,
도 5는 도 4의 I-I'라인을 따라 취한 단면도,
도 6은 본 발명의 제 2 실시예에 따르는 수평 전계형 액정 표시장치의 1화소영역을 도시한 평면도,
도 7은 도 6의 II-II'라인을 따라 취한 단면도,
도 8a 본 발명의 제 1 실시예에 따르는 수평 전계형 액정 표시장치의 제 1 마스크 공정을 도시한 평면도,
도 8b는 도 8a의 I-I'라인을 따라 취한 단면도,
도 9a는 본 발명의 제 1 실시예에 따르는 수평 전계형 액정 표시장치의 제 2 마스크 공정을 도시한 평면도,
도 9b는 도 9a의 I-I'라인을 따라 취한 단면도,
도 10a는 본 발명의 제 1 실시예에 따르는 수평 전계형 액정 표시장치의 제 3 마스크 공정을 도시한 평면도,
도 10b는 도 10a의 I-I'라인을 따라 취한 단면도,
도 11a는 본 발명의 제 1 실시예에 따르는 수평 전계형 액정 표시장치의 제 4 마스크 공정을 도시한 평면도,
도 11b는 도 11a의 I-I'라인을 따라 취한 단면도,
도 12a는 본 발명의 제 1 실시예에 따르는 수평 전계형 액정 표시장치의 제 5 마스크 공정을 도시한 평면도,
도 12b는 도 12a의 I-I'라인을 따라 취한 단면도,
도 13a 본 발명의 제 2 실시예에 따르는 수평 전계형 액정 표시장치의 제 1 마스크 공정을 도시한 평면도,
도 13b는 도 13a의 II-II'라인을 따라 취한 단면도,
도 14a는 본 발명의 제 2 실시예에 따르는 수평 전계형 액정 표시장치의 제 2 마스크 공정을 도시한 평면도,
도 14b는 도 4a의 II-II'라인을 따라 취한 단면도,
도 15a는 본 발명의 제 2 실시예에 따르는 수평 전계형 액정 표시장치의 제 3 마스크 공정을 도시한 평면도,
도 15b는 도 15a의 II-II'라인을 따라 취한 단면도,
도 16a는 본 발명의 제 2 실시예에 따르는 수평 전계형 액정 표시장치의 제 4 마스크 공정을 도시한 평면도,
도 16b는 도 16a의 II-II'라인을 따라 취한 단면도.
이하 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시 예들을 상세히 설명한다. 명세서 전체에 걸쳐서 동일한 참조번호들은 실질적으로 동일한 구성요소들을 의미한다. 이하의 설명에서, 본 발명과 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다. 또한, 이하의 설명에서 사용되는 구성요소 명칭은 명세서 작성의 용이함을 고려하여 선택된 것일 수 있는 것으로서, 실제 제품의 부품 명칭과는 상이할 수 있다.
우선 도 3를 참조하여 본 발명의 실시예에 따르는 수평 전계형 액정 표시장치에 대해 설명하기로 한다.
도 3은 본 발명의 실시예에 따르는 수평 전계형 액정 표시장치를 개략적으로 도시한 블록도이다.
도 3을 참조하면, 액정 표시장치는 화소 어레이(PA)가 형성된 액정 표시패널(10), 소스 드라이브 집적회로(Integrated Circuit, 혹은 'IC'라 칭함)(12)들, 게이트 구동회로(13), 및 타이밍 콘트롤러(11)를 구비한다. 액정 표시패널(10)의 아래에는 액정 표시패널(10)에 빛을 균일하게 조사하기 위한 백라이트 유닛이 배치될 수 있다.
액정 표시패널(10)은 투명 기판 상에 형성되는 화소 어레이(PA)를 포함한다. 화소 어레이(PA)의 투명 기판에는 데이터 라인들(DL), 게이트 라인들(GL), 박막 트랜지스터들, 박막 트랜지스터에 접속된 서브 픽셀의 화소 전극, 및 화소 전극에 접속된 스토리지 캐패시터(Storage Capacitor) 등이 형성된다. 화소 어레이(PA)의 서브 픽셀들 각각은 박막 트랜지스터를 통해 데이터전압이 충전되는 화소 전극과 공통전압이 인가되는 공통전극의 전압 차에 의해 액정층의 액정을 구동시켜 빛의 투과량을 조정함으로써 화상을 표시한다.
액정 표시장치는 투과형 액정 표시장치, 반사형 액정 표시장치, 반투과형 액정 표시장치 등 어떠한 형태로도 구현될 수 있다. 투과형 액정 표시장치와 반투과형 액정 표시장치에서는 백라이트 유닛이 필요하다. 백라이트 유닛은 직하형(direct type) 백라이트 유닛 또는, 에지형(edge type) 백라이트 유닛으로 구현될 수 있다.
소스 드라이브 IC들(12)은 TCP(Tape Carrier Package, 15) 상에 실장되고, TAB(Tape Automated Bonding) 공정에 의해 액정표시패널(10)의 유리기판에 접합되며, 소스 PCB(Printed Circuit Board)(14)에 접속된다. 소스 드라이브 IC들(12)은 COG(Chip On Glass) 공정에 의해 액정 표시패널(10)의 투명 기판 상에 접착될 수도 있다.
소스 드라이브 IC들(12) 각각은 타이밍 콘트롤러(11)로부터 디지털 비디오 데이터와 소스 타이밍 제어신호를 입력받는다. 소스 드라이브 IC들(12)은 소스 타이밍 제어신호에 응답하여 디지털 비디오 데이터를 정극성/부극성 데이터 전압들로 변환하여 화소 어레이(PA)의 데이터 라인들에 공급한다. 소스 드라이브 IC들(12)은 타이밍 콘트롤러(11)의 제어 하에 데이터 전압들을 데이터 라인들에 출력한다.
게이트 구동회로(13)는 타이밍 콘트롤러(11)로부터 게이트 타이밍 제어신호를 입력받는다. 게이트 구동회로(13)는 게이트 타이밍 제어신호에 응답하여 화소 어레이의 게이트 라인들에 게이트 펄스(또는 스캔 펄스)를 순차적으로 공급한다. 게이트 구동회로(13)는 TCP 상에 실장되고, TAB 공정에 의해 액정표시패널(10)의 하부 유리기판에 접합될 수 있다. 이와 달리, 게이트 구동회로(13)는 GIP(Gate In Panel) 공정에 의해 화소 어레이(PA)와 동시에 투명 기판 상에 직접 형성될 수 있다. 게이트 구동회로(13)는 화소 어레이(PA)의 일측에 배치되거나 도 3에 도시된 바와 같이 화소 어레이(PA)의 양측에 배치될 수 있다.
타이밍 콘트롤러(11)는 외부의 시스템 보드로부터 디지털 비디오 데이터와 수직 동기신호, 수평 동기신호, 데이터 인에이블 신호, 및 도트 클럭과 같은 타이밍 신호들을 입력받는다. 타이밍 콘트롤러(11)는 디지털 비디오 데이터와 타이밍 신호들에 기초하여 소스 드라이브 IC들(12)의 동작 타이밍을 제어하기 위한 소스 타이밍 제어신호와 게이트 구동회로(13)의 동작 타이밍을 제어하기 위한 게이트 타이밍 제어신호를 발생한다. 타이밍 콘트롤러(11)는 디지털 비디오 데이터와 소스 타이밍 제어신호를 소스 드라이브 IC들(12)에 공급한다. 타이밍 콘트롤러(11)는 게이트 타이밍 제어신호를 소스 드라이브 IC들(12)에 공급한다. 타이밍 콘트롤러(11)는 콘트롤 PCB(16) 상에 실장된다. 콘트롤 PCB(16)와 소스 PCB(14)는 FFC(flexible flat cable)나 FPC(flexible printed circuit)와 같은 연성회로기판(17)을 통해 연결될 수 있다.
다음으로 도 4 및 도 5를 참조하여 본 발명의 제 1 실시예에 따르는 수평 전계형 액정 표시장치의 화소 어레이의 화소구조에 대해 보다 상세히 설명하기로 한다.
도 4는 본 발명의 제 1 실시예에 따르는 수평 전계형 액정 표시장치의 1화소영역을 도시한 평면도이고, 도 5는 도 4의 I-I'라인을 따라 취한 단면도이다.
도 4 및 도 5를 참조하면, 본 발명의 제 1 실시예에 따르는 수평 전계형 액정 표시장치는, 서로 교차하도록 배치되는 게이트 라인들(G1, G2) 및 데이터 라인들(D1, D2)과, 게이트 라인들(G1, G2) 및 데이터 라인들(D1, D2)의 교차부에 인접하여 배치되는 박막 트랜지스터들(TFT)과, 박막 트랜지스터들(TFT)을 통해 데이터 라인들(D1, D2)에 각각 연결되고, 게이트 라인들(G1, G2) 및 데이터 라인들(D1, D2)에 의해 정의되는 화소영역들에 각각 배치되는 화소전극들(Px, PxF)과, 화소전극들(Px)과 수평전계를 형성하도록 배치된 공통전극(COM)을 포함한다.
이를 보다 구체적으로 설명하며, 투명 기판(SUB) 상에는 게이트 라인들(G1, G2)이 예를 들면 도면의 수직 방향으로 일정 간격을 두고 배치된다. 각 게이트 라인(G1, G2)은 게이트 전극(GE)을 포함할 수 있다.
게이트 라인(G1, G2)을 커버하는 게이트 절연막(GI) 상에는 반도체층(A)이 배치된다.
반도체층(A)은 게이트 라인들(G1, G2)을 커버하는 게이트 절연막 (GI)상에서 게이트 라인들(G1, G2)과 교차하는 방향으로 배치되며, 각 화소영역으로 연장되는 연장부들을 포함한다. 반도체층(A)은 데이터 라인 형성영역, 반도체 활성영역, 소스전극 및 드레인 전극 형성영역에 배치되며, 박막 트랜지스터(TFT)의 채널로 작용하는 반도체 활성영역은 진성 반도체 영역(A2)으로 되고, 나머지 영역인 데이터 라인 형성영역 및 소스전극 형성영역과, 드레인 전극 형성영역은 불순물 반도체 영역(A1, A3)으로 되어 도체화된다.
반도체층(A) 상에는 MoTi(몰리브덴-티타늄), AlNd(알루미늄-니오듐)과 같은 합금으로 된 제 1-1 금속층(M1a) 및 제 1-2 금속층(M1b)이 배치된다. 제 1-1 금속층(M1a)은 반도체층(A)의 불순물 반도체 영역(A1)과 중첩되도록 불순물 반도체 영역(A1) 상에 배치되고, 제 1-2 금속층(M1b)은 반도체층(A)의 불순물 반도체 영역(A1)과 중첩되도록 불순물 반도체 영역(A3) 상에 배치된다. 즉, 제 1-1 금속층(M1a)의 일단부는 불순물 반도체 영역(A1)의 일단부와 정렬되도록 배치되고, 타단부는 불순물 반도체 영역(A1)과 진성 반도체 영역(A2)의 계면과 정렬되도록 배치된다. 또한, 제 1-2 금속층(M1b)의 일단부는 불순물 반도체 영역(A3)의 일단부와 정렬되도록 배치되고, 타단부는 불순물 반도체 영역(A3)과 진성 반도체 영역(A2)의 계면과 정렬되도록 배치된다. 이러한 구성에 따라 제 1-1 금속층(M1a) 및 제 1-2 금속층(M1b)은 반도체층(A) 상에서 분리되어 배치되며, 제 1-1 금속층(M1a)과 제 1-2 금속층(M1b) 사이로 반도체층(A)의 진성 반도체 영역(A2)이 노출된다.
제 1-1 금속층(M1a)은 반도체층(A)의 불순물 반도체 영역(A1)과 함께 소스전극(SE)을 구성하고, 제 1-2 금속층(M1b)은 반도체층(A)의 불순물 반도체 영역(A2)과 함께 드레인전극(DE)을 구성한다.
제 1-1 금속층(M1a) 상에는 게이트 라인(G1, G2)과 교차하는 방향으로 Cu(구리), Mo(몰리브덴)과 같은 고전도성 금속물질로 된 제 2 금속층(M2)이 배치된다. 제 2 금속층(M2)은 제 1 금속층(M1)이 MoTi이면 Cu를 이용하고, 제 1 금속층(M1)이 AlNd이면 Mo을 이용한다. 제 2 금속층(M2)의 선폭(line width)은 제 1-1 금속층(M1a)의 선폭과 동일하도록 형성된다. 제 1-1 금속층(M1a)은 박막 트랜지스터(TFT) 형성 영역에서 소스 전극(SE)을 형성하도록 화소영역 쪽으로 연장된다.
이와 같은 구성에 따라 데이터 라인들(D1, D2)의 각각은 제 2 금속층(M2), 제 1-1 금속층(M1a) 및 반도체층(A)의 제 1-1 불순물 영역(A1)의 3층 구조로 이루어진다.
제 2 금속층(M2), 제 1-1 금속층(M1a), 제 1-2 금속층(M1b) 및 반도체층(A)이 배치된 게이트 절연막(GI) 상에는 이들을 커버하도록 제 1 및 제 2 절연막들(INS1, INS2)이 순차적으로 배치된다. 제 1 및 제 2 절연막들(INS1, INS2)은 소스전극(SE)의 제 1 금속층(M1a)의 일부 영역, 드레인 전극(DE)의 제 1 금속층(M1b)의 일부 영역, 및 반도체층(A)의 진성 반도체 영역(A2)을 노출시키는 제 1 콘택홀(CH1)을 포함한다.
제 1 콘택홀(CH1)이 형성된 제 1 및 제 2 절연층들(INS1, INS2) 상에는 제 1 콘택홀(CH1)을 통해 노출된 드레인 전극(DE)의 제 1 금속층(M1b)과 소스전극(SE)의 제 1 금속층(M1a)과 중첩되는 화소전극이 배치된다.
화소전극은 제 1 콘택홀(CH1)을 통해 노출된 드레인 전극(DE)의 제 1-2 금속층(M1)과 중첩되는 제 1 화소전극(Px)과, 제 1 콘택홀(CH1)을 통해 노출된 소스 전극(SE)의 제 1-1 금속층(M1a)과 중첩되는 제 2 화소전극(DPx)을 포함한다.
제 1 화소전극(Px)은 드레인 전극(DE)의 제 1-2 금속층(M1b)에 접속되어 화소영역으로 연장된다. 제 1 화소전극(Px)의 일단부는 드레인 전극(DE)의 제 1-2 금속층(M1b)의 노출된 단부와 일치하도록 정렬된다.
제 2 화소전극(DPx)은 제 1 화소전극으로부터 이격되며, 인접한 화소영역측에 배치된다. 또한, 제 2 화소전극(DPx)의 일단부는 소스 전극(SE)의 제 1-1 금속층(M1a)의 노출된 단부와 일치하도록 정렬된다. 제 2 화소전극(DPx)은 디스플레이 구동에 영향을 미치지 않는 더미전극이다.
제 1 및 제 2 화소전극들(Px, DPx) 사이에는 반도체층(A)의 진성 반도체 영역(A2)이 노출된다. 제 1 및 제 2 화소전극들(Px, DPx)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), GZO(Gallium doped Zinc Oxide)와 같은 투명 도전성 물질을 이용하여 형성한다.
제 2 절연막(INS2) 상에는 제 1 및 제 2 화소전극들(Px, DPx)과 반도체층(A)의 진성 반도체 영역(A2)을 커버하도록 보호막(PAS)이 배치된다.
보호막(PAS) 상에는 공통전극(COM)이 배치된다. 공통전극(COM)은 화소전극(Px, DPx)과 중첩되도록 배치된다. 공통전극(COM)은 제 1 화소전극(Px)과 수평전계를 형성하도록 제 1 화소전극(Px)과 중첩되는 영역에 복수의 개구부들(SL)을 구비한다. 공통전극(COM)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), GZO(Gallium doped Zinc Oxide)와 같은 투명 도전성 물질을 이용하여 형성한다.
상술한 본 발명의 제 1 실시예에 따르는 수평 전계형 액정 표시장치에 의하면, 배선부에 형성되는 데이터 라인들(D1, D2) 각각이 도체화된 불순물 반도체층(A1), 제 1 금속층(M1) 및 제 2 금속층(M2)의 3중층으로 구성된다. 따라서, 데이터 라인의 두께 증가에 의해 전기저항을 줄일 수 있으므로 표시장치의 구동능력을 높일 수 있는 효과를 얻을 수 있다.
또한, 데이터 라인을 구성하는 제 2 금속층(M2)과 제 1-1 금속층(M1a)이 서로 다른 마스크 공정에 의해 형성되기 때문에 제 2 금속층(M2)의 두께를 두껍게 하면서도 박막 트랜지스터의 채널길이를 줄일 수 있는 효과를 얻을 수 있다. 예를 들어, 화소전극(Px, DPx)을 제 2 금속층(M2)보다 얇은 두께를 갖도록 하면 에칭시간을 줄일 수 있게 되므로, 데이터 라인의 저항을 줄이면서도 박막 트랜지스터의 채널길이를 줄일 수 있는 효과를 얻을 수 있다.
또한, 화소전극(Px)과 드레인 전극(DE)의 제 1 금속층(M1)과 소스전극(SE)의 제 1 금속전극(M1)이 한 번의 공정으로 만들어지므로 층간 마진이 확보되어 오정렬로 인한 제조공정의 불량을 방지할 수 있는 효과를 얻을 수 있다.
또한, 투명 도전성 물질로 된 화소전극과 구리로 된 제 2 금속층이 접촉되지 않으므로, 두 물질간의 특성으로 인한 접착불량의 문제를 방지할 수 있는 효과를 얻을 수 있다.
다음으로 도 6 및 도 7을 참조하여 본 발명의 제 2 실시예에 따르는 수평 전계형 액정 표시장치의 화소 어레이의 화소구조에 대해 보다 상세히 설명하기로 한다.
도 6는 본 발명의 제 2 실시예에 따르는 수평 전계형 액정 표시장치의 1화소영역을 도시한 평면도이고, 도 7은 도 6의 II-II'라인을 따라 취한 단면도이다.
도 6 및 도 7을 참조하면, 본 발명의 제 2 실시예에 따르는 수평 전계형 액정 표시장치는, 서로 인접하여 나란하게 배치되는 게이트 라인(G1) 및 공통라인(CL)과, 게이트 라인들(G1, G2) 및 공통라인(CL)과 교차하도록 배치되는 데이터 라인들(D1, D2)과, 게이트 라인들(G1, G2) 및 데이터 라인들(D1, D2)의 교차부에 인접하여 배치되는 박막 트랜지스터들(TFT)과, 박막 트랜지스터들(TFT)을 통해 데이터 라인들(D1, D2)에 각각 연결되고, 게이트 라인들(G1, G2) 및 데이터 라인들(D1, D2)에 의해 정의되는 화소영역들에 각각 배치되는 화소전극들(Px, DPx)과, 화소전극들(Px)과 수평전계를 형성하도록 배치된 공통전극(COM)을 포함한다.
이를 보다 구체적으로 설명하며, 투명 기판(SUB) 상에는 게이트 라인들(G1, G2)이 예를 들면 도면의 수직 방향으로 일정 간격을 두고 배치된다. 게이트 라인들(G1, G2) 각각에 인접해서는 공통라인(CL)이 게이트 라인(G1)과 나란하게 배치된다. 각 게이트 라인(G1, G2)은 게이트 전극(GE)을 포함할 수 있다.
게이트 라인(G1, G2) 및 공통라인(CL)을 커버하는 게이트 절연막(GI) 상에는 반도체층(A)이 배치된다.
반도체층(A)은 게이트 라인들(G1, G2)을 커버하는 게이트 절연막 (GI)상에서 게이트 라인들(G1, G2)과 교차하는 방향으로 배치되며, 각 화소영역으로 연장되는 연장부들을 포함한다. 반도체층(A)은 데이터 라인 형성영역, 반도체 활성영역, 소스전극 및 드레인 전극 형성영역에 배치되며, 박막 트랜지스터(TFT)의 채널로 작용하는 반도체 활성영역은 진성 반도체 영역(A2)으로 되고, 나머지 영역인 데이터 라인 형성영역 및 소스전극 형성영역과 드레인 전극 형성영역은 불순물 반도체 영역(A1, A3)으로 되어 도체화된다.
반도체층(A) 상에는 MoTi(몰리브덴-티타늄), AlNd(알루미늄-니오듐)과 같은 합금으로 된 제 1-1 금속층(M1a) 및 제 1-2 금속층(M1b)이 배치된다. 제 1-1 금속층(M1a)은 반도체층(A)의 불순물 반도체 영역(A1)과 중첩되도록 불순물 반도체 영역(A1) 상에 배치되고, 제 1-2 금속층(M1b)은 반도체층(A)의 불순물 반도체 영역(A1)과 중첩되도록 불순물 반도체 영역(A3) 상에 배치된다. 즉, 제 1-1 금속층(M1a)의 일단부는 불순물 반도체 영역(A1)의 일단부와 정렬되도록 배치되고, 타단부는 불순물 반도체 영역(A1)과 진성 반도체 영역(A2)의 계면과 정렬되도록 배치된다. 또한, 제 1-2 금속층(M1b)의 일단부는 불순물 반도체 영역(A3)의 일단부와 정렬되도록 배치되고, 타단부는 불순물 반도체 영역(A3)과 진성 반도체 영역(A2)의 계면과 정렬되도록 배치된다. 이러한 구성에 따라 제 1-1 금속층(M1a) 및 제 1-2 금속층(M1b)은 반도체층(A) 상에서 분리되어 배치되며, 제 1-1 금속층(M1a)과 제 1-2 금속층(M1b) 사이로 반도체층(A)의 진성 반도체 영역(A2)이 노출된다.
제 1-1 금속층(M1a)은 반도체층(A)의 불순물 반도체 영역(A1)과 함께 소스전극(SE)을 구성하고, 제 1-2 금속층(M1b)은 반도체층(A)의 불순물 반도체 영역(A2)과 함께 드레인전극(DE)을 구성한다.
제 1-1 금속층(M1a) 상에는 게이트 라인(G1, G2) 및 공통라인(CL)과 교차하는 방향으로 Cu(구리), Mo(몰리브덴)과 같은 고전도성 금속물질로 된 제 2 금속층(M2)이 배치된다. 제 2 금속층(M2)은 제 1 금속층(M1)이 MoTi이면 Cu를 이용하고, 제 1 금속층(M1)이 AlNd이면 Mo을 이용한다. 제 2 금속층(M2)의 선폭(line width)은 제 1-1 금속층(M1a)의 선폭과 동일하도록 형성된다. 제 1-1 금속층(M1a)은 박막 트랜지스터(TFT) 형성 영역에서 소스 전극(SE)을 형성하도록 화소영역 쪽으로 연장된다.
이와 같은 구성에 따라 데이터 라인들(D1, D2)의 각각은 제 2 금속층(M2), 제 1-1 금속층(M1a) 및 반도체층(A)의 제 1-1 불순물 영역(A1)의 3층 구조로 이루어진다.
제 2 금속층(M2), 제 1-1 금속층(M1a), 제 1-2 금속층(M1b) 및 반도체층(A)이 배치된 게이트 절연막(GI) 상에는 이들을 커버하도록 제 1 및 제 2 절연막들(INS1, INS2)이 순차적으로 배치된다. 제 1 및 제 2 절연막들(INS1, INS2)은 소스전극(SE)의 제 1 금속층(M1a)의 일부 영역, 드레인 전극(DE)의 제 1 금속층(M1b)의 일부 영역, 및 반도체층(A)의 진성 반도체 영역(A2)을 노출시키는 제 1 콘택홀(CH)과, 공통라인(CL)을 노출시키는 제 2 콘택홀(CH2)을 포함한다.
제 1 콘택홀(CH1) 및 제 2 콘택홀(CH2)이 형성된 제 1 및 제 2 절연층들(INS1, INS2) 상에는 화소전극(Px, DPx)과 공통전극(COM)이 배치된다.
화소전극은 제 1 콘택홀(CH1)을 통해 노출된 드레인 전극(DE)의 제 1-2 금속층(M1)과 중첩되는 제 1 화소전극(Px)과, 제 1 콘택홀(CH1)을 통해 노출된 소스 전극(SE)의 제 1-1 금속층(M1a)과 중첩되는 제 2 화소전극(DPx)을 포함한다.
제 1 화소전극(Px)은 드레인 전극(DE)의 제 1-2 금속층(M1b)에 접속되어 화소영역으로 연장된다. 제 1 화소전극(Px)은 게이트 라인(GL)과 중첩되는 제 1 줄기부(PA)와, 제 1 줄기부(Pa)로부터 화소영역으로 연장되는 복수의 제 1 가지부들(Pb)을 포함한다. 제 1 화소전극(Px)의 제 1 줄기부(Pa)의 일단부는 드레인 전극(DE)의 제 1-2 금속층(M1b)의 노출된 단부와 일치하도록 정렬된다.
제 2 화소전극(DPx)은 제 1 화소전극으로부터 이격되며, 인접한 화소영역측에 배치된다. 또한, 제 2 화소전극(DPx)의 일단부는 소스 전극(SE)의 제 1-1 금속층(M1a)의 노출된 단부와 일치하도록 정렬된다. 제 2 화소전극(DPx)은 디스플레이 구동에 영향을 미치지 않는 더미전극이다.
공통전극(COM)은 공통라인(CL)과 중첩되도록 배치되는 제 2 줄기부(Ca)와, 제 2 줄기부(Ca)로부터 화소영역으로 연장되는 복수의 제 2 가지부들(Cb)을 포함한다. 공통전극(COM)의 제 2 줄기부(Ca)는 제 2 콘택홀(CH2)을 통해 노출된 공통라인(CL)에 접속된다. 제 1 화소전극(Px)의 제 1 가지부들(Pb)과 공통전극(COM)의 제 2 가지부들(Cb)은 수평 전계를 형성하도록 동일한 화소영역 내에서 게이트 라인 방향을 따라 번갈아 배치된다.
제 1 화소전극(Px), 제 2 화소전극(DPx) 및 공통전극(COM)이 배치된 제 2 절연막(INS2) 상에는 제 1 화소전극(Px), 제 2 화소전극(DPx) 및 공통전극(COM)을 커버하고, 노출된 반도체층(A)의 진성 반도체 영역(A2)을 보호하도록 보호막(PAS)이 배치된다. 보호막(PAS)은 표시영역의 전체 영역에 배치된다.
제 1 화소전극(Px), 제 2 화소전극(DPx) 및 공통전극(COM)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), GZO(Gallium doped Zinc Oxide)와 같은 투명 도전성 물질을 이용하여 형성한다.
상술한 본 발명의 제 2 실시예에 따르는 수평 전계형 액정 표시장치에 의하면, 배선부에 형성되는 데이터 라인들(D1, D2) 각각이 도체화된 불순물 반도체층(A1), 제 1 금속층(M1) 및 제 2 금속층(M2)의 3중층으로 구성된다. 따라서, 데이터 라인의 두께 증가에 의해 전기저항을 줄일 수 있으므로 표시장치의 구동능력을 높일 수 있는 효과를 얻을 수 있다.
또한, 데이터 라인을 구성하는 제 2 금속층(M2)과 제 1-1 금속층(M1a)이 서로 다른 마스크 공정에 의해 형성되기 때문에 제 2 금속층(M2)의 두께를 두껍게 하면서도 박막 트랜지스터의 채널길이를 줄일 수 있는 효과를 얻을 수 있다. 예를 들어, 화소전극(Px, DPx)을 제 2 금속층(M2)보다 얇은 두께를 갖도록 하면 에칭시간을 줄일 수 있게 되므로, 데이터 라인의 저항을 줄이면서도 박막 트랜지스터의 채널길이를 줄일 수 있는 효과를 얻을 수 있다.
또한, 화소전극(Px)과 드레인 전극(DE)의 제 1 금속층(M1)과 소스전극(SE)의 제 1 금속전극(M1)이 한 번의 공정으로 만들어지므로 층간 마진이 확보되어 오정렬로 인한 제조공정의 불량을 방지할 수 있는 효과를 얻을 수 있다.
또한, 투명 도전성 물질로 된 화소전극과 구리로 된 제 2 금속층이 접촉되지 않으므로, 두 물질간의 특성으로 인한 접착불량의 문제를 방지할 수 있는 효과를 얻을 수 있다.
다음으로, 도 8a 내지 도 12b를 참조하여 본 발명의 제 1 실시예에 따르는 수평 전계형 액정 표시장치의 제조방법에 대해 설명하기로 한다.
우선, 도 8a 및 도 8b를 참조하여 본 발명의 제 1 실시예에 따르는 수평 전계형 액정 표시장치의 제 1 마스크 공정을 설명하기로 한다.
도 8a 본 발명의 제 1 실시예에 따르는 수평 전계형 액정 표시장치의 제 1 마스크 공정을 도시한 평면도이고, 도 8b는 도 8a의 I-I'라인을 따라 취한 단면도이다.
도 8a 및 도 8b를 참조하면, 투명 기판(SUB) 상에 제 1 도전성 금속물질을 증착한 후 제 1 포토레지스트(photoresist)를 전면 도포한다. 그 후 제 1 포토 마스크를 이용한 포토리소그래피 공정을 수행함으로써 제 1 포토레지스트 패턴을 형성한다. 그리고, 제 1 포토레지스트 패턴을 마스크로 이용하여 제 1 도전성 금속물질을 에칭하고, 제 1 포토레지스트 패턴을 제거하여 제 1 방향(예를 들면, 가로방향)으로 배열되는 게이트 라인(GL), 게이트 라인(GL)에 포함된 게이트 전극(GE)을 포함하는 제 1 도전성 금속층을 형성한다.
제 1 도전성 금속은 구리(Cu)나 알루미늄(Al)과 같은 저저항성 금속 물질과, 티타늄(Ti), 니켈(Ni) 또는 몰리브덴(Mo)과 같은 내 부식성이 강한 금속 물질을 포함한다. 다른 예로, 구리층과 티타늄-몰리브덴 합금층이 적층된 구조, 몰리브덴층과 알루미늄-네오듐 합금층이 적층된 구조, 또는 구리층과 몰리브덴층이 적층된 2중층 구조를 가질 수도 있다. 또 다른 예로, 니켈층과, 구리층, 그리고 티타늄-몰리브덴 합금층이 적층된 3중층 구조를 가질 수도 있다.
다음으로, 도 9a 및 도 9b를 참조하여 본 발명의 제 1 실시예에 따르는 수평 전계형 액정 표시장치의 제 2 마스크 공정을 설명하기로 한다.
도 9a는 본 발명의 제 1 실시예에 따르는 수평 전계형 액정 표시장치의 제 2 마스크 공정을 도시한 평면도이고, 도 9b는 도 9a의 I-I'라인을 따라 취한 단면도이다.
도 9a 및 도 9b를 참조하면, 제 1 도전성 금속패턴들이 형성된 기판(SUB) 상에 실리콘 질화물(SiNx) 또는 실리콘 산화물(SiOx)과 같은 절연물질을 전체 면에 도포하여 게이트 절연막(GI)을 형성한다. 이어서 게이트 절연막(GI)의 전체 면상에 반도체 물질, 제 2 도전성 금속물질 및 제 3 도전성 물질을 순차적으로 도포한 후, 제 2 마스크를 이용한 포토리소그래피 공정으로 반도체층(A)과, 제 1 금속층(M1) 및 제 2 금속층을 포함하는 제 2 도전성 금속패턴들을 형성한다.
보다 구체적으로, 제 2 마스크 공정은 하프톤 마스크를 이용하여 수행된다. 이를 위해 게이트 절연막(GI) 상에 순차적으로 증착된 반도체 물질과 제 2 도전성 금속물질 및 제 3 도전성 물질의 최상위 층에 제 2 포토레지스트를 전면 도포한다. 제 2 도전성 금속물질로는 Cu 또는 Mo과 같은 금속물질이 이용되고, 제 3 도전성 금속물질로는 TiMo과 AlNd과 같은 합금물질이 이용된다. 그 후 하프톤 마스크(제 2 포토 마스크)를 이용한 포토리소그래피 공정을 수행함으로써 제 2 포토레지스트 패턴을 형성한다. 그리고, 제 2 포토레지스트 패턴을 마스크로 이용하여 제 3 도전성 물질을 에칭하고, 제 2 도전성 물질과 반도체 물질을 에칭한 후, 제 2 포토레지스트 패턴을 제거하여 반도체층(A)과, 제 1 금속층(M1) 및 제 2 금속층(M2)을 형성한다.
구체적으로, 제 2 도전성 물질과 제 3 도전성 물질은 그 특성이 다르기 때문에, 제 3 도전성 물질이 먼저 제 1 습식 식각(wet etching)에 의해 선택적으로 식각된 후 제 2 도전성 물질이 제 2 습식 식각에 의해 선택적으로 식각된다. 반도체층(A)은 건식 에칭(dry etching)에 의해 선택적으로 식각된다.
반도체층(A)과 제 1 금속층(M1)은 데이터 라인들과 박막 트랜지스터의 소스전극 및 드레인 전극이 형성될 영역에 배치된다. 제 2 금속층(M2)은 데이터 라인들(D1, D2)의 상부 금속층이 된다. 이러한 구성에 따라 데이터 라인들(D1, D2)의 각각은 제 2 금속층(M2), 제 1 금속층(M1), 및 반도체층(A)의 3층 구조로 이루어진다.
다음으로, 도 10a 및 도 10b를 참조하여 본 발명의 제 1 실시예에 따르는 수평 전계형 액정 표시장치의 제 3 마스크 공정을 설명하기로 한다.
도 10a는 본 발명의 제 1 실시예에 따르는 수평 전계형 액정 표시장치의 제 3 마스크 공정을 도시한 평면도이고, 도 10b는 도 10a의 I-I'라인을 따라 취한 단면도이다.
도 10a 및 도 10b를 참조하면, 박막 트랜지스터(TFT) 및 데이터 라인(DL)이 배치된 게이트 절연막(GI) 상에 실리콘 질화물, 실리콘 산화물과 같은 무기 절연물질로 된 제 1 절연막(INS1)과, 포토 아크릴(PAC)과 같은 유기 절연물질로 된 제 2 절연막(INS2)을 순차적으로 전면 도포한다. 그리고, 제 3 마스크를 이용한 포토리소그래피 공정을 수행함으로써 제 2 절연막을 노광 후 현상하여 제 2 절연막을 패터닝한다. 그리고, 패터닝된 제 2 절연막(INS2)을 마스크로 이용하여, 제 1 금속층(M1)의 일부분이 노출되도록 제 1 절연막(INS1)을 건식 에칭하여 제 1 콘택홀(CH1)을 형성한다. 제 1 콘택홀(CH1)을 통해 노출된 제 1 금속층(M1)의 부분은 박막 트랜지스터의 소스전극과 드레인 전극이 형성될 영역이다.
다음으로, 도 11a 및 도 11b를 참조하여 본 발명의 제 1 실시예에 따르는 수평 전계형 액정 표시장치의 제 4 마스크 공정을 설명하기로 한다.
도 11a는 본 발명의 제 1 실시예에 따르는 수평 전계형 액정 표시장치의 제 4 마스크 공정을 도시한 평면도이고, 도 11b는 도 11a의 I-I'라인을 따라 취한 단면도이다.
도 11a 및 도 11b를 참조하면, 제 1 콘택홀(CH1)이 형성된 제 2 절연막(INS2) 상에 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), GZO(Gallium doped Zinc Oxide)와 같은 투명 도전성 물질과 제 4 포토레지스트를 전면 도포한다. 그 후 제 4 포토 마스크를 이용한 포토리소그래피 공정을 수행함으로써 제 4 포토레지스트 패턴을 형성한다. 그리고, 제 4 포토레지스트 패턴을 마스크로 이용하여 투명 도전성 물질과 제 1 금속층을 일괄하여 습식 에칭하고, 제 4 포토레지스트 패턴을 제거하여, 투명 도전성 물질이 패터닝된 화소전극(Px, DPx)과, 제 1 금속층(M1)이 패터닝되어 분할된 제 1-1 금속층(M1a) 및 제 1-2 금속층(M1b)을 형성한다.
반도체층(A)은 반도체 물질에 불순물을 주입하여 도체화된 불순물 반도체 영역들(A1, A3)과, 불순물 반도체 영역들(A1, A3) 사이에 배치되어 박막 트랜지스터의 채널로 동작하는 진성 반도체 영역(A2)을 포함한다.
제 1-1 금속층(M1a)은 불순물 반도체 영역(A1)과 중첩되도록 반도체층(A)의 불순물 반도체 영역(A1) 상에 배치되고, 제 1-2 금속층(M1b)은 불순물 반도체 영역(A3)과 중첩되도록 반도체층(A)의 불순물 반도체 영역(A3) 상에 배치된다.
이에 따라, 박막 트랜지스터의 소스전극(SE)은 제 1-1 금속층(M1a)과 그 하부에 배치된 반도체층(A)의 도체화된 불순물 반도체 영역(A1)의 2층 구조로 이루어진다. 박막 트랜지스터의 드레인 전극(DE)은 제 1-2 금속층(M1b)과 그 하부에 배치된 반도체층(A)의 도체화된 불순물 반도체 영역(A3)의 2층 구조로 이루어진다.
화소전극은 제 1 콘택홀(CH1)을 통해 노출된 드레인 전극(DE)의 제 1-2 금속층(M1b)과 중첩되는 제 1 화소전극(Px)과, 제 1 콘택홀(CH1)을 통해 노출된 소스 전극(SE)의 제 1-1 금속층(M1a)과 중첩되는 제 2 화소전극(DPx)을 포함한다.
제 1 화소전극(Px)은 드레인 전극(DE)의 제 1-2 금속층(M1b)에 접속되어 화소영역으로 연장된다. 제 1 화소전극(Px)의 일단부는 드레인 전극(DE)의 제 1-2 금속층(M1b)의 노출된 단부와 일치하도록 정렬된다.
제 2 화소전극(DPx)은 제 1 화소전극으로부터 이격되며, 인접한 화소영역측에 배치된다. 또한, 제 2 화소전극(DPx)의 일단부는 소스 전극(SE)의 제 1-1 금속층(M1a)의 노출된 단부와 일치하도록 정렬된다. 제 1 및 제 2 화소전극들(Px, DPx) 사이에는 반도체층(A)의 진성 반도체 영역(A2)이 노출된다.
다음으로 도 12a 및 도 12b를 참조하여, 본 발명의 제 1 실시예에 따르는 수평 전계형 액정 표시장치의 제 5 마스크 공정을 설명하기로 한다.
도 12a는 본 발명의 제 1 실시예에 따르는 수평 전계형 액정 표시장치의 제 5 마스크 공정을 도시한 평면도이고, 도 12b는 도 12a의 I-I'라인을 따라 취한 단면도이다.
도 12a 및 도 12b를 참조하면, 화소전극(Px, DPx)이 형성된 제 2 절연막(INS2) 상에, 실리콘 질화물, 실리콘 산화물과 같은 무기 절연물질로 된 보호막(PAS)과, ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), GZO(Gallium doped Zinc Oxide)와 같은 투명 도전성 물질과, 제 5 포토레지스트를 순차적으로 전면 도포한다. 그 후 제 5 포토 마스크를 이용한 포토리소그래피 공정을 수행함으로써 제 5 포토레지스트 패턴을 형성한다. 그리고, 제 5 포토레지스트 패턴을 마스크로 이용하여 투명 도전성 물질을 습식 에칭하고, 제 5 포토레지스트 패턴을 제거하여, 공통전극(COM)을 형성한다. 공통전극(COM)은 각 화소영역 내에 배치된 제 1 화소전극(Px)과 중첩되도록 배치되며, 제 1 화소전극(Px)과 수평전계를 형성하도록 복수의 개구부들(SL)을 구비한다.
상술한 바와 같은 본원 발명의 제 1 실시예에 따르는 수평 전계형 액정 표시장치의 제조방법에 의하면, 배선부에 형성되는 데이터 라인들(D1, D2) 각각이 도체화된 불순물 반도체층(A1), 제 1 금속층(M1) 및 제 2 금속층(M2)의 3중층으로 구성된다. 따라서, 데이터 라인의 두께 증가에 의해 전기저항을 줄일 수 있으므로 표시장치의 구동능력을 높일 수 있는 효과를 얻을 수 있다.
또한, 데이터 라인을 구성하는 제 2 금속층(M2)과 제 1-1 금속층(M1a)이 서로 다른 마스크 공정에 의해 형성되기 때문에 제 2 금속층(M2)의 두께를 두껍게 하면서도 박막 트랜지스터의 채널길이를 줄일 수 있는 효과를 얻을 수 있다. 예를 들어, 화소전극(Px, DPx)을 제 2 금속층(M2)보다 얇은 두께를 갖도록 하면 에칭시간을 줄일 수 있게 되므로, 데이터 라인의 저항을 줄이면서도 박막 트랜지스터의 채널길이를 줄일 수 있는 효과를 얻을 수 있다.
또한, 화소전극(Px)과 드레인 전극(DE)의 제 1 금속층(M1)과 소스전극(SE)의 제 1 금속전극(M1)이 한 번의 공정으로 만들어지므로 층간 마진이 확보되어 오정렬로 인한 제조공정의 불량을 방지할 수 있는 효과를 얻을 수 있다.
또한, 투명 도전성 물질로 된 화소전극과 구리로 된 제 2 금속층이 접촉되지 않으므로, 두 물질간의 특성으로 인한 접착불량의 문제를 방지할 수 있는 효과를 얻을 수 있다.
다음으로, 도 13a 내지 도 16b를 참조하여 본 발명의 제 2 실시예에 따르는 수평 전계형 액정 표시장치의 제조방법에 대해 설명하기로 한다.
우선, 도 13a 및 도 13b를 참조하여 본 발명의 제 2 실시예에 따르는 수평 전계형 액정 표시장치의 제 1 마스크 공정을 설명하기로 한다.
도 13a 본 발명의 제 2 실시예에 따르는 수평 전계형 액정 표시장치의 제 1 마스크 공정을 도시한 평면도이고, 도 13b는 도 13a의 II-II'라인을 따라 취한 단면도이다.
도 13a 및 도 13b를 참조하면, 투명 기판(SUB) 상에 제 1 도전성 금속물질을 증착한 후 제 1 포토레지스트(photoresist)를 전면 도포한다. 그 후 제 1 포토 마스크를 이용한 포토리소그래피 공정을 수행함으로써 제 1 포토레지스트 패턴을 형성한다. 그리고, 제 1 포토레지스트 패턴을 마스크로 이용하여 제 1 도전성 금속물질을 습식 에칭(wet etching)하고, 제 1 포토레지스트 패턴을 제거하여 제 1 방향(예를 들면, 가로방향)으로 배열되는 게이트 라인(G1, G2), 게이트 라인(G1, G2)에 포함된 게이트 전극(GE), 및 게이트 라인(G1, G2)으로부터 이격되어 게이트 라인(G1, G2)과 나란하게 배치된 공통라인(CL)을 포함하는 제 1 도전성 금속층을 형성한다.
제 1 도전성 금속은 구리(Cu)나 알루미늄(Al)과 같은 저저항성 금속 물질과, 티타늄(Ti), 니켈(Ni) 또는 몰리브덴(Mo)과 같은 내 부식성이 강한 금속 물질을 포함한다. 다른 예로, 구리층과 티타늄-몰리브덴 합금층이 적층된 구조, 몰리브덴층과 알루미늄-네오듐 합금층이 적층된 구조, 또는 구리층과 몰리브덴층이 적층된 2중층 구조를 가질 수도 있다. 또 다른 예로, 니켈층과, 구리층, 그리고 티타늄-몰리브덴 합금층이 적층된 3중층 구조를 가질 수도 있다.
다음으로, 도 14a 및 도 14b를 참조하여 본 발명의 제 2 실시예에 따르는 수평 전계형 액정 표시장치의 제 2 마스크 공정을 설명하기로 한다.
도 14a는 본 발명의 제 2 실시예에 따르는 수평 전계형 액정 표시장치의 제 2 마스크 공정을 도시한 평면도이고, 도 14b는 도 14a의 II-II'라인을 따라 취한 단면도이다.
도 14a 및 도 14b를 참조하면, 제 1 도전성 금속패턴들이 형성된 기판(SUB) 상에 실리콘 질화물(SiNx) 또는 실리콘 산화물(SiOx)과 같은 절연물질을 전체 면에 도포하여 게이트 절연막(GI)을 형성한다. 이어서 게이트 절연막(GI)의 전체 면상에 반도체 물질, 제 2 도전성 금속물질, 및 제 3 도전성 물질을 순차적으로 도포한 후, 제 2 마스크를 이용한 포토리소그래피 공정으로 반도체층(A)과, 제 1 금속층(M1) 및 제 2 금속층(M2)을 포함하는 제 2 도전성 금속패턴들을 형성한다.
보다 구체적으로, 제 2 마스크 공정은 하프톤 마스크를 이용하여 수행된다. 이를 위해 게이트 절연막(GI) 상에 순차적으로 증착된 반도체 물질과 제 2 도전성 금속물질, 및 제 3 도전성 물질의 최상위 층에 제 2 포토레지스트를 전면 도포한다. 제 2 도전성 금속물질로는 Cu 또는 Mo과 같은 금속물질이 이용되고, 제 3 도전성 금속물질로는 TiMo과 AlNd과 같은 합금물질이 이용된다. 그 후 하프톤 마스크(제 2 포토 마스크)를 이용한 포토리소그래피 공정을 수행함으로써 제 2 포토레지스트 패턴을 형성한다. 그리고, 제 2 포토레지스트 패턴을 마스크로 이용하여 제 3 도전성 물질을 에칭하고, 제 2 도전성 물질과 반도체 물질을 에칭한 후, 제 2 포토레지스트 패턴을 제거하여 반도체층(A)과, 제 1 금속층(M1) 및 제 2 금속층(M2)을 형성한다.
구체적으로, 제 2 도전성 물질과 제 3 도전성 물질은 그 특성이 다르기 때문에, 제 3 도전성 물질이 먼저 제 1 습식 식각(wet etching)에 의해 선택적으로 식각된 후 제 2 도전성 물질이 제 2 습식 식각에 의해 선택적으로 식각된다. 반도체층(A)은 건식 에칭(dry etching)에 의해 선택적으로 식각된다.
반도체층(A)과 제 1 금속층(M1)은 데이터 라인들과 박막 트랜지스터의 소스전극 및 드레인 전극이 형성될 영역에 배치된다. 제 2 금속층(M2)은 데이터 라인들(D1, D2)의 상부 금속층이 된다. 이러한 구성에 따라 데이터 라인들(D1, D2)의 각각은 제 2 금속층(M2), 제 1 금속층(M1), 및 반도체층(A)의 3층 구조로 이루어진다.
반도체층(A)과 제 1 금속층(M1)은 데이터 라인들과 박막 트랜지스터의 소스전극 및 드레인 전극이 형성될 영역에 배치된다. 제 2 금속층(M2)은 데이터 라인들(D1, D2)의 상부 금속층이 된다. 이러한 구성에 따라 데이터 라인들(D1, D2)의 각각은 제 2 금속층(M2), 제 1 금속층(M1), 및 반도체층(A)의 3층 구조로 이루어진다.
다음으로, 도 15a 및 도 15b를 참조하여 본 발명의 제 2 실시예에 따르는 수평 전계형 액정 표시장치의 제 3 마스크 공정을 설명하기로 한다.
도 15a는 본 발명의 제 2 실시예에 따르는 수평 전계형 액정 표시장치의 제 3 마스크 공정을 도시한 평면도이고, 도 15b는 도 15a의 II-II'라인을 따라 취한 단면도이다.
도 15a 및 도 15b를 참조하면, 박막 트랜지스터(TFT) 및 데이터 라인(DL)이 배치된 게이트 절연막(GI) 상에 실리콘 질화물, 실리콘 산화물과 같은 무기 절연물질로 된 제 1 절연막(INS1)과, 포토 아크릴(PAC)과 같은 유기 절연물질로 된 제 2 절연막(INS2)을 순차적으로 전면 도포한다. 그리고, 제 3 마스크를 이용한 포토리소그래피 공정을 수행함으로써 제 2 절연막을 노광 후 현상하여 제 2 절연막을 패터닝한다. 그리고, 패터닝된 제 2 절연막(INS2)을 마스크로 이용하여, 제 1 절연막(INS1)을 건식 에칭하여 제 1 콘택홀(CH1)과 제 2 콘택홀의 일부분을 형성하고, 게이트 절연막(GI)을 건식 에칭하여 제 2 콘택홀(CH2)을 형성한다. 제 1 콘택홀(CH1)은 제 1 금속층(M1)의 일부분을 노출시키고, 제 2 콘택홀(CH2)은 공통라인(CL)의 일부분을 노출시킨다. 제 1 콘택홀(CH1)을 통해 노출된 제 1 금속층(M1)의 부분은 박막 트랜지스터의 소스전극과 드레인 전극이 형성될 영역이다.
다음으로, 도 16a 및 도 16b를 참조하여 본 발명의 제 2 실시예에 따르는 수평 전계형 액정 표시장치의 제 4 마스크 공정을 설명하기로 한다.
도 16a는 본 발명의 제 2 실시예에 따르는 수평 전계형 액정 표시장치의 제 4 마스크 공정을 도시한 평면도이고, 도 16b는 도 16a의 II-II'라인을 따라 취한 단면도이다.
도 16a 및 도 16b를 참조하면, 제 1 및 제 2 콘택홀들(CH1, CH2)이 형성된 제 2 절연막(INS2) 상에 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), GZO(Gallium doped Zinc Oxide)와 같은 투명 도전성 물질과 제 4 포토레지스트를 전면 도포한다. 그 후 제 4 포토 마스크를 이용한 포토리소그래피 공정을 수행함으로써 제 4 포토레지스트 패턴을 형성한다. 그리고, 제 4 포토레지스트 패턴을 마스크로 이용하여 투명 도전성 물질과 제 1 금속층을 일괄하여 습식 에칭하고, 제 4 포토레지스트 패턴을 제거하여, 투명 도전성 물질이 패터닝된 화소전극(Px, DPx) 및 공통전극(COM)과, 제 1 금속층(M1)이 패터닝되어 분할된 제 1-1 금속층(M1a) 및 제 1-2 금속층(M1b)을 형성한다.
반도체층(A)은 반도체 물질에 불순물을 주입하여 도체화된 불순물 반도체 영역들(A1, A3)과, 불순물 반도체 영역들(A1, A3) 사이에 배치되어 박막 트랜지스터의 채널로 동작하는 진성 반도체 영역(A2)을 포함한다.
제 1-1 금속층(M1a)은 불순물 반도체 영역(A1)과 중첩되도록 반도체층(A)의 불순물 반도체 영역(A1) 상에 배치되고, 제 1-2 금속층(M1b)은 불순물 반도체 영역(A3)과 중첩되도록 반도체층(A)의 불순물 반도체 영역(A3) 상에 배치된다.
이에 따라, 박막 트랜지스터의 소스전극(SE)은 제 1-1 금속층(M1a)과 그 하부에 배치된 반도체층(A)의 도체화된 불순물 반도체 영역(A1)의 2층 구조로 이루어진다. 박막 트랜지스터의 드레인 전극(DE)은 제 1-2 금속층(M1b)과 그 하부에 배치된 반도체층(A)의 도체화된 불순물 반도체 영역(A3)의 2층 구조로 이루어진다.
화소전극은 제 1 콘택홀(CH1)을 통해 노출된 드레인 전극(DE)의 제 1-2 금속층(M1b)과 중첩되는 제 1 화소전극(Px)과, 제 1 콘택홀(CH1)을 통해 노출된 소스 전극(SE)의 제 1-1 금속층(M1a)과 중첩되는 제 2 화소전극(DPx)을 포함한다.
제 1 화소전극(Px)은 드레인 전극(DE)의 제 1-2 금속층(M1b)에 접속되어 화소영역으로 연장된다. 제 1 화소전극(Px)은 게이트 라인(GL)과 중첩되는 제 1 줄기부(PA)와, 제 1 줄기부(Pa)로부터 화소영역으로 연장되는 복수의 제 1 가지부들(Pb)을 포함한다. 제 1 화소전극(Px)의 제 1 줄기부(Pa)의 일단부는 드레인 전극(DE)의 제 1-2 금속층(M1b)의 노출된 단부와 일치하도록 정렬된다.
제 2 화소전극(DPx)은 제 1 화소전극으로부터 이격되며, 인접한 화소영역측에 배치된다. 또한, 제 2 화소전극(DPx)의 일단부는 소스 전극(SE)의 제 1-1 금속층(M1a)의 노출된 단부와 일치하도록 정렬된다. 제 2 화소전극(DPx)은 디스플레이 구동에 영향을 미치지 않는 더미전극이다.
공통전극(COM)은 공통라인(CL)과 중첩되도록 배치되는 제 2 줄기부(Ca)와, 제 2 줄기부(Ca)로부터 화소영역으로 연장되는 복수의 제 2 가지부들(Cb)을 포함한다. 공통전극(COM)의 제 2 줄기부(Ca)는 제 2 콘택홀(CH2)을 통해 노출된 공통라인(CL)에 접속된다. 제 1 화소전극(Px)의 제 1 가지부들(Pb)과 공통전극(COM)의 제 2 가지부들(Cb)은 수평 전계를 형성하도록 동일한 화소영역 내에서 게이트 라인 방향을 따라 번갈아 배치된다.
다음으로, 제 1 화소전극(Px), 제 2 화소전극(DPx) 및 공통전극(COM)이 배치된 제 2 절연막(INS2) 상에는 제 1 화소전극(Px), 제 2 화소전극(DPx) 및 공통전극(COM)을 커버하고, 노출된 반도체층(A)의 진성 반도체 영역(A2)을 보호하도록 보호막(PAS)이 배치된다. 보호막(PAS)은 표시영역의 전체 영역에 배치된다.
상술한 바와 같은 본원 발명의 제 2 실시예에 따르는 수평 전계형 액정 표시장치의 제조방법에 의하면, 배선부에 형성되는 데이터 라인들(D1, D2) 각각이 도체화된 불순물 반도체층(A1), 제 1 금속층(M1) 및 제 2 금속층(M2)의 3중층으로 구성된다. 따라서, 데이터 라인의 두께 증가에 의해 전기저항을 줄일 수 있으므로 표시장치의 구동능력을 높일 수 있는 효과를 얻을 수 있다.
또한, 데이터 라인을 구성하는 제 2 금속층(M2)과 제 1-1 금속층(M1a)이 서로 다른 마스크 공정에 의해 형성되기 때문에 제 2 금속층(M2)의 두께를 두껍게 하면서도 박막 트랜지스터의 채널길이를 줄일 수 있는 효과를 얻을 수 있다. 예를 들어, 화소전극(Px, DPx)을 제 2 금속층(M2)보다 얇은 두께를 갖도록 하면 에칭시간을 줄일 수 있게 되므로, 데이터 라인의 저항을 줄이면서도 박막 트랜지스터의 채널길이를 줄일 수 있는 효과를 얻을 수 있다.
또한, 화소전극(Px)과 드레인 전극(DE)의 제 1 금속층(M1)과 소스전극(SE)의 제 1 금속전극(M1)이 한 번의 공정으로 만들어지므로 층간 마진이 확보되어 오정렬로 인한 제조공정의 불량을 방지할 수 있는 효과를 얻을 수 있다.
또한, 투명 도전성 물질로 된 화소전극과 구리로 된 제 2 금속층이 접촉되지 않으므로, 두 물질간의 특성으로 인한 접착불량의 문제를 방지할 수 있는 효과를 얻을 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
D1, D2: 데이터 라인 G1, G2: 게이트 라인
A: 반도체층 DE: 소스전극
GE: 게이트 전극 SE: 드레인 전극
M1: 제 1 금속층 M2: 제 2 금속층
COM: 공통전극
Ca: 공통전극의 줄기부(제 1 줄기부)
Cb: 공통전극의 가지부(제 1 가지부)
Px: 제 1 화소전극 DPx: 제 2 화소전극
Pa: 제 1 화소전극의 줄기부(제 2 줄기부)
Pb: 제 1 화소전극의 가지부(제 2 가지부)

Claims (18)

  1. 서로 교차하도록 배치되는 게이트 라인들 및 데이터 라인들;
    상기 게이트 라인들 및 상기 데이터 라인들의 교차부에 인접하여 배치되는 박막 트랜지스터들;
    상기 박막 트랜지스터를 통해 상기 데이터 라인에 연결되고, 상기 게이트 라인들 및 상기 데이터 라인들에 의해 정의되는 화소영역들에 각각 배치되는 화소전극들; 및
    상기 화소전극들과 수평전계를 형성하도록 배치된 공통전극을 포함하고,
    상기 데이터 라인들의 각각은 진성 반도체 영역을 사이에 두고 배치된 제 1 불순물 반도체 영역 및 제 2 불순물 반도체 영역을 포함하는 반도체층의 제 1 불순물 반도체 영역, 제 1-1 금속층, 및 제 2 금속층으로 이루어지며,
    상기 박막 트랜지스터의 소스전극은 상기 반도체층의 제 1 불순물 반도체 영역, 및 상기 제 1-1 금속층으로 이루어지고,
    상기 박막 트랜지스터의 드레인 전극은 상기 반도체층의 제 2 불순물 반도체 영역, 및 상기 제 1-1 금속층으로부터 이격된 제 1-2 금속층으로 이루어지는 수평 전계형 액정 표시장치.
  2. 제 1 항에 있어서,
    상기 게이트 라인은 투명 기판 상에 배치되고,
    상기 반도체층은 상기 게이트 라인을 커버하는 게이트 절연막 상에 배치되며,
    상기 소스전극은 상기 반도체층의 제 1 불순물 반도체 영역과 중첩되도록 상기 제 1 불순물 반도체 영역 상에 배치되고,
    상기 드레인 전극은 상기 반도체층의 제 2 불순물 반도체 영역과 중첩되도록 상기 제 2 불순물 반도체 영역 상에 배치되는 수평 전계형 액정 표시장치.
  3. 제 2 항에 있어서,
    상기 데이터 라인의 제 1-1 금속층과 상기 반도체층의 제 1 불순물 반도체 영역은 화소영역으로 연장되어 상기 박막 트랜지스터의 소스전극을 형성하는 수평 전계형 액정 표시장치.
  4. 제 3 항에 있어서,
    상기 화소전극은,
    상기 제 2 금속층, 상기 제 2 금속층을 통해 노출되는 소스전극 및 드레인 전극을 커버하는 절연막을 통해 노출되는 상기 제 1-2 금속층과 중첩되는 일단부를 갖도록, 상기 절연막 상에 배치되는 제 1 화소전극; 및
    상기 데이터 라인, 상기 제 2 금속층을 통해 노출되는 소스전극 및 드레인 전극을 커버하는 절연막을 통해 노출되는 상기 제 1-1 금속층과 중첩되는 일단부를 갖도록, 상기 제 1 화소전극과 분리되어 상기 절연막 상에 배치되는 제 2 화소전극을 포함하는 수평 전계형 액정 표시장치.
  5. 제 4 항에 있어서,
    상기 공통전극은 상기 화소전극, 및 상기 화소전극을 통해 노출되는 반도체층의 진성 반도체 영역을 커버하도록 상기 절연막 상에 배치되는 보호막 상에서, 상기 화소전극과 중첩되도록 배치되며,
    상기 제 1 화소전극과 수평전계를 형성하도록 상기 제 1 화소전극과 중첩되는 복수의 개구부를 갖는 수평 전계형 액정 표시장치.
  6. 기판 상에서 서로 인접하게 제 1 방향으로 나란하게 배열되는 게이트 라인들 및 공통라인들;
    상기 제 1 방향과 교차하는 제 2 방향으로 배열되는 데이터 라인들;
    상기 게이트 라인들 및 상기 데이터 라인들의 교차부에 인접하여 각각 배치되는 박막 트랜지스터들;
    상기 박막 트랜지스터들을 통해 상기 데이터 라인에 연결되고, 상기 게이트 라인들 및 상기 데이터 라인들에 의해 정의되는 화소영역들에 각각 배치되는 화소전극들; 및
    상기 공통라인에 연결되며, 상기 화소전극과 수평전계를 형성하도록 배치된 공통전극을 포함하며,
    상기 데이터 라인들의 각각은 진성 반도체 영역을 사이에 두고 배치된 제 1 불순물 반도체 영역 및 제 2 불순물 반도체 영역을 포함하는 반도체층의 제 1 불순물 반도체 영역, 제 1-1 금속층, 및 제 2 금속층으로 이루어지며,
    상기 박막 트랜지스터의 소스전극은 상기 반도체층의 제 1 불순물 반도체 영역, 및 상기 제 1-1 금속층으로 이루어지고,
    상기 박막 트랜지스터의 드레인 전극은 상기 반도체층의 제 2 불순물 반도체 영역, 및 상기 제 1-1 금속층으로부터 이격된 제 1-2 금속층으로 이루어지는 수평 전계형 액정 표시장치.
  7. 제 6 항에 있어서,
    상기 게이트 라인과 및 상기 공통라인은 투명 기판 상에 배치되고,
    상기 반도체층은 상기 게이트 라인 및 상기 공통라인을 커버하는 게이트 절연막 상에 배치되며,
    상기 소스전극은 상기 반도체층의 제 1 불순물 반도체 영역과 중첩되도록 상기 제 1 불순물 반도체 영역 상에 배치되고,
    상기 드레인 전극은 상기 반도체층의 제 2 불순물 반도체 영역과 중첩되도록 상기 제 2 불순물 반도체 영역 상에 배치되는 수평 전계형 액정 표시장치.
  8. 제 7 항에 있어서,
    상기 데이터 라인의 제 1-1 금속층과 상기 반도체층의 제 1 불순물 반도체 영역은 화소영역으로 연장되어 상기 박막 트랜지스터의 소스전극을 형성하는 수평 전계형 액정 표시장치.
  9. 제 8 항에 있어서,
    상기 화소전극은,
    상기 제 2 금속층, 상기 제 2 금속층을 통해 노출되는 소스전극 및 드레인 전극을 커버하는 절연막을 통해 노출되는 상기 제 1-2 금속층과 중첩되는 일단부를 갖도록, 상기 절연막 상에 배치되며, 각 화소영역의 일측에 배치되는 제 1 줄기부와 상기 제 1 줄기부로터 상기 화소영역 내측으로 연장되는 복수의 가지부들을 포함하는 제 1 화소전극; 및
    상기 데이터 라인, 상기 제 2 금속층을 통해 노출되는 소스전극 및 드레인 전극을 커버하는 절연막을 통해 노출되는 상기 제 1-1 금속층과 중첩되는 일단부를 갖도록, 상기 제 1 화소전극과 분리되어 상기 절연막 상에 배치되는 제 2 화소전극을 포함하는 수평 전계형 액정 표시장치.
  10. 제 9 항에 있어서,
    상기 공통전극은 상기 절연막 상에 배치되며, 각 화소영역의 타측에 배치되는 제 2 줄기부와 상기 제 2 줄기부로부터 상기 화소영역 내측으로 연장되는 복수의 제 2 가지부들을 포함하며,
    상기 공통전극의 제 2 가지부들은 상기 화소전극의 제 1 가지부들과 번갈아 배치되는 수평 전계형 액정 표시장치.
  11. 기판 상에 제 1 도전성 금속물질을 증착한 후 제 1 마스크를 이용한 포토리소그래피 공정으로 게이트 라인 및 상기 게이트 라인에 포함된 게이트 전극을 포함하는 제 1 도전성 금속층을 형성하는 단계;
    상기 제 1 도전성 금속층이 형성된 기판 상에 게이트 절연막, 반도체 물질, 제 2 도전성 금속물질 및 제 3 도전성 물질을 순차적으로 도포한 후, 하프톤 마스크의 제 2 마스크를 이용한 포토리소그래피 공정으로 서로 중첩되는 반도체층 및 제 1 금속층과, 상기 반도체층 및 상기 제 1 금속층의 일부 영역과 중첩되는 제 2 금속층을 포함하는 제 2 도전성 금속패턴들을 형성하는 단계;
    상기 제 2 도전성 금속패턴들이 배치된 게이트 절연막 상에 적어도 한 층의 절연막을 도포한 후 제 3 마스크를 이용한 포토리소그래피 공정으로 상기 제 1 금속층을 노출시키는 제 1 콘택홀을 형성하는 단계;
    상기 제 1 콘택홀이 형성된 절연막 상에 투명 도전성 물질을 도포한 후 제 4 마스크를 이용한 포토리소그래피 공정으로 상기 반도체층의 일부 영역이 노출되도록 상기 투명 도전성 물질과 상기 제 1 금속층을 한번에 제거하여, 서로 분리된 제 1-1 금속층 및 제 1-2 금속층과, 상기 제 1-1 금속층과 중첩되는 일단부를 갖는 제 1-1 화소전극과, 상기 제 1-1 금속층과 중첩되는 일단부를 갖는 제 1-2 화소전극을 형성하는 단계; 및
    상기 제 1-1 금속층 및 상기 제 1-1 금속층이 형성된 절연막 상에 보호막과 투명 도전성 물질을 순차적으로 도포한 후, 제 5 마스크를 이용한 포토리소그래피 공정으로 상기 투명 도전성 물질을 패터닝하여 상기 제 1-1 금속층과 중첩되는 공통전극을 형성하는 단계를 포함하며,
    데이터 라인이 상기 제 2 도전성 금속패턴의 상기 반도체층 및 상기 제 1 금속층과 상기 제 2 금속층으로 이루어지는 수평 전계형 액정 표시장치의 제조방법.
  12. 제 11 항에 있어서,
    상기 제 2 도전성 금속패턴들을 형성하는 단계는,
    상기 제 1 도전성 금속층이 형성된 기판 상에 게이트 절연막, 반도체 물질, 제 2 도전성 금속물질 및 제 3 도전성 물질을 순차적으로 도포하는 단계;
    상기 제 3 도전성 물질 상에 포토레지스트를 전면 도포한 후 하프톤 마스크를 이용하여 포토 레지스트 패턴을 형성하는 단계; 및
    상기 제 3 도전성 물질을 제 1 습식 식각으로 선택적으로 식각하여 제 2 금속층을 형성하고, 제 2 도전성 물질을 제 2 습식 식각으로 선택적으로 식각하여 제 1 금속층을 형성하며, 상기 반도체층을 건식 식각으로 선택적으로 식각하여 상기 반도체층을 형성하는 단계를 포함하며,
    상기 제 1 금속층과 상기 반도체층은 서로 중첩되도록 형성되며, 상기 제 2 금속층의 일부 영역으로부터 화소영역으로 연장되어 박막 트랜지스터의 소스전극을 형성하는 수평 전계형 액정 표시장치의 제조방법.
  13. 제 12 항에 있어서,
    상기 제 1 콘택홀을 형성하는 단계는,
    상기 게이트 절연막 상에 제 1 절연막과 제 2 절연막을 순차적으로 도포하는 단계;
    상기 제 3 마스크를 이용한 포토리소그래피 공정으로 상기 제 2 절연막을 노광 후 현상하여 제 2 절연막 패턴을 형성하는 단계; 및
    상기 제 2 절연막 패턴을 마스크로 이용하여 상기 제 1 금속층의 일부분이 노출되도록 상기 제 1 절연막을 건식 에칭하여 제 1 콘택홀을 형성하는 단계를 포함하는 수평 전계형 액정 표시장치의 제조방법.
  14. 제 13 항에 있어서,
    상기 제 1 화소전극은 상기 제 1 콘택홀을 통해 노출되는 상기 제 1-2 금속층과 중첩되는 단부를 가지며,
    상기 제 2 화소전극은 상기 제 1 콘택홀을 통해 노출되는 상기 제 1-1 금속층과 중첩되는 단부를 갖는 수평 전계형 액정 표시장치의 제조방법.
  15. 기판 상에 제 1 도전성 금속물질을 증착한 후 제 1 마스크를 이용한 포토리소그래피 공정으로 게이트 전극을 포함하는 게이트 라인과, 상기 게이트 라인에 인접하여 나란하게 배치되는 공통라인을 포함하는 제 1 도전성 금속층을 형성하는 단계;
    상기 제 1 도전성 금속층이 형성된 기판 상에 게이트 절연막, 반도체 물질, 제 2 도전성 금속물질 및 제 3 도전성 물질을 순차적으로 도포한 후, 하프톤 마스크의 제 2 마스크를 이용한 포토리소그래피 공정으로 서로 중첩되는 반도체층 및 제 1 금속층과, 상기 반도체층 및 상기 제 1 금속층의 일부 영역과 중첩되는 제 2 금속층을 포함하는 제 2 도전성 금속패턴들을 형성하는 단계;
    상기 제 2 도전성 금속패턴들이 배치된 게이트 절연막 상에 적어도 제 1 절연막 및 제 2 절연막을 순차적으로 도포한 후, 제 3 마스크를 이용한 포토리소그래피 공정으로 상기 제 1 금속층을 노출시키는 제 1 콘택홀과, 상기 공통라인을 노출시키는 제 2 콘택홀을 형성하는 단계; 및
    상기 제 1 및 제 2 콘택홀들이 형성된 제 2 절연막 상에 투명 도전성 물질을 도포한 후 제 4 마스크를 이용한 포토리소그래피 공정으로 상기 반도체층의 일부 영역이 노출되도록 상기 투명 도전성 물질과 상기 제 1 금속층을 한번에 제거하여, 서로 분리된 제 1-1 금속층 및 제 1-2 금속층과, 상기 제 1-2 금속층과 중첩되는 일단부를 갖는 제 1 화소전극과, 상기 제 1-1 금속층과 중첩되는 일단부를 갖는 제 2 화소전극과, 상기 제 1 화소전극과 수평전계를 형성하도록 배치되는 공통전극을 형성하는 단계를 포함하며,
    데이터 라인이 상기 제 2 도전성 금속패턴의 상기 반도체층 및 상기 제 1 금속층과 상기 제 2 금속층으로 이루어지는 수평 전계형 액정 표시장치의 제조방법.
  16. 제 15 항에 있어서,
    상기 제 2 도전성 금속패턴들을 형성하는 단계는,
    상기 제 1 도전성 금속층이 형성된 기판 상에 게이트 절연막, 반도체 물질, 제 2 도전성 금속물질 및 제 3 도전성 물질을 순차적으로 도포하는 단계;
    상기 제 3 도전성 물질 상에 포토레지스트를 전면 도포한 후 하프톤 마스크를 이용하여 포토 레지스트 패턴을 형성하는 단계; 및
    상기 제 3 도전성 물질을 제 1 습식 식각으로 선택적으로 식각하여 제 2 금속층을 형성하고, 제 2 도전성 물질을 제 2 습식 식각으로 선택적으로 식각하여 제 1 금속층을 형성하며, 상기 반도체층을 건식 식각으로 선택적으로 식각하여 상기 반도체층을 형성하는 단계를 포함하며,
    상기 제 1 금속층과 상기 반도체층은 서로 중첩되도록 형성되며, 상기 제 2 금속층의 일부 영역으로부터 화소영역으로 연장되어 박막 트랜지스터의 소스전극을 형성하는 수평 전계형 액정 표시장치의 제조방법.
  17. 제 16 항에 있어서,
    상기 제 1 및 제 2 콘택홀들을 형성하는 단계는,
    상기 게이트 절연막 상에 제 1 절연막과 제 2 절연막을 순차적으로 도포하는 단계;
    상기 제 3 마스크를 이용한 포토리소그래피 공정으로 상기 제 2 절연막을 노광 후 현상하여 제 2 절연막 패턴을 형성하는 단계; 및
    상기 제 2 절연막 패턴을 마스크로 이용하여 상기 제 1 금속층의 일부분이 노출되도록 상기 제 1 절연막을 건식 에칭하여 상기 제 1 콘택홀을 형성하고, 상기 공통라인의 일부분이 노출되도록 상기 제 1 절연막 및 상기 게이트 절연막을 에칭하여 상기 제 2 콘택홀을 형성하는 단계를 포함하는 수평 전계형 액정 표시장치의 제조방법.
  18. 제 17 항에 있어서,
    상기 제 1 화소전극은 상기 제 1 콘택홀을 통해 노출되는 상기 제 1-2 금속층과 중첩되는 단부를 갖고,
    상기 제 2 화소전극은 상기 제 1 콘택홀을 통해 노출되는 상기 제 1-1 금속층과 중첩되는 단부를 가지며,
    상기 공통전극은 상기 제 2 콘택홀을 통해 노출되는 상기 공통라인에 접속되는 수평 전계형 액정 표시장치의 제조방법.
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