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KR101261450B1 - 액정 표시 장치와 그 제조 방법 - Google Patents

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KR101261450B1
KR101261450B1 KR1020060011112A KR20060011112A KR101261450B1 KR 101261450 B1 KR101261450 B1 KR 101261450B1 KR 1020060011112 A KR1020060011112 A KR 1020060011112A KR 20060011112 A KR20060011112 A KR 20060011112A KR 101261450 B1 KR101261450 B1 KR 101261450B1
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김성만
허명구
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삼성디스플레이 주식회사
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Abstract

본 발명은 절연막의 경사면이 역방향으로 형성되는 것을 방지함으로써 생산성 및 화질을 향상시킬 수 있는 액정 표시 장치와 그 제조 방법을 제공하는 것이다.
이를 위하여, 본 발명은 보호막을 관통하는 컨택홀과 게이트 절연막까지 관통하는 컨택홀 중 외부홀을 회절 노광(또는 하프톤 투과)을 이용하여 형성함으로써 게이트 절연막까지 관통하는 컨택홀의 내부홀과 동일한 마스크 공정을 이용하면서도 보호막이 완만한 경사면을 갖게 하여 컨택홀을 경유하는 브릿지 전극의 오픈 불량을 방지하여 생산성을 향상시키고, 진행성 오픈 불량을 방지하여 화질을 향상시킬 수 있는 액정 표시 장치와 그 제조 방법을 개시한다.
아모퍼스 실리콘, 게이트 구동부, 브릿지 전극, 회절 노광 마스크

Description

액정 표시 장치와 그 제조 방법{LIQUID CRYSTAL DISPLAY AND MANUFACTURING METHOD THEREOF}
도 1은 본 발명의 실시 예에 따른 액정 표시 장치를 등가적으로 도시한 도면.
도 2는 도 1에 도시된 게이트 구동부의 내부 블록도.
도 3은 도 2에 도시된 제1 쉬프트 레지스터의 상세 회로도.
도 4는 본 발명의 실시 예에 따른 게이트 구동부 내의 컨택부를 도시한 평면도.
도 5는 도 4에 도시된 Ⅴ-Ⅴ'선에 따른 컨택부의 단면도.
도 6은 본 발명의 실시 예에 따른 액정 표시 장치의 제조 방법 중 컨택홀 형성시 이용된 회절 노광 마스크를 도시한 평면도.
도 7은 도 6에 도시된 Ⅶ-Ⅶ'선에 따른 박막 트랜지스터 기판과 회절 노광 마스크의 단면도.
도 8은 도 7에 도시된 박막 트랜지스터 기판에 브릿지 전극을 형성한 구조를 도시한 단면도.
도 9는 본 발명의 실시 예에 따른 박막 트랜지스터 기판에서 한 서브 화소의 일부를 도시한 평면도.
도 10은 도 9에 도시된 Ⅹ-Ⅹ'선에 따른 서브 화소의 단면도.
도 11은 도 9에 도시된 컨택홀 형성 방법을 설명하기 위한 단면도.
< 도면의 주요 부분에 대한 부호의 설명 >
10 : 액정 패널 12, 14 : 게이트 구동부
16 : 화상 표시부 20 : 인쇄 회로 기판
22 : 타이밍 컨트롤러 24 : 전원부
26 : 회로 필름 28 : 데이터 IC
100, 206 : 게이트 전극 102, 208 : 반도체층
104, 210 : 소스 전극 106, 108, 212 : 드레인 전극
110, 112, 214 : 컨택홀 114 : 브릿지 전극
130 : 절연 기판 132 : 게이트 절연막
134 : 보호막 150 : 슬릿 마스크
152 : 마스크 기판 154 : 차단 패턴
202 : 게이트 라인 216 : 화소 전극
본 발명은 액정 표시 장치에 관한 것으로, 특히 절연막의 경사면이 역방향으 로 형성되는 것을 방지할 수 있는 슬릿 마스크와 그를 이용한 액정 표시 장치와 그 제조 방법에 관한 것이다.
액정 표시 장치는 전계를 이용하여 유전 이방성을 갖는 액정의 광투과율을 조절함으로써 화상을 표시한다. 액정 표시 장치는 주로 칼라 필터 어레이가 형성된 칼라 필터 기판과 박막 트랜지스터 어레이가 형성된 박막 트랜지스터 기판이 액정을 사이에 두고 합착되어 형성된다. 칼라 필터 기판에는 공통 전압이 공급되는 공통 전극이 전면적으로 형성되고 박막 트랜지스터 기판에는 데이터 신호가 개별적으로 공급되는 다수의 화소 전극이 매트릭스 형태로 형성된다. 또한 박막 트랜지스터 기판에는 다수의 화소 전극을 개별적으로 구동하기 위한 박막 트랜지스터와, 박막 트랜지스터를 제어하는 게이트 라인과, 박막 트랜지스터로 데이터 신호를 공급하는 데이터 라인이 형성된다.
여기서 박막 트랜지스터 기판은 다수의 도전층과 절연층이 적층된 구조를 갖는다. 예를 들면 박막 트랜지스터 기판은 게이트 라인과 박막 트랜지스터의 게이트 전극 등을 형성하는 제1 도전층, 데이터 라인과 박막 트랜지스터의 소스 전극 및 드레인 전극 등을 형성하는 제2 도전층, 화소 전극 등을 형성하는 제3 도전층이 각 절연층을 사이에 두고 적층된 구조를 갖는다.
그리고 박막 트랜지스터 기판에는 제1 및 제2 도전층을 제3 도전층으로 형성된 브릿지 전극을 이용하여 접속시켜야 하는 컨택부가 다수 존재한다. 브릿지 전극은 적어도 2개의 절연막을 관통하여 제1 도전층을 노출시키는 제1 컨택홀과 적어도 1개의 절연막을 관통하여 제2 도전층을 노출시키는 제2 컨택홀을 경유하여 제1 및 제2 도전층을 접속시킨다. 그런데 제1 컨택홀이 경유하는 적어도 2개의 절연막 중 상부 절연막의 에지부가 과식각으로 인하여 역방향의 경사면을 갖는 경우가 발생된다. 이 경우 제1 컨택홀을 경유하는 브릿지 전극이 오픈되는 불량이 발생되어 생산성이 저하되거나 브릿지 전극이 오픈되지 않더라도 상하부 절연막의 들뜬 틈을 통해 수분이 침투하여 브릿지 전극의 저항이 진행성으로 증가됨으로써 화질이 저하되는 문제점이 있다.
따라서 본 발명은 종래의 문제점을 해결하기 위한 것으로 절연막의 경사면이 역방향으로 형성되는 것을 방지함으로써 생산성 및 화질을 향상시킬 수 있는 액정 표시 장치와 그 제조 방법을 제공하는 것이다.
이를 위하여, 본 발명에 따른 액정 표시 장치는 제1 도전층 위에 적층된 적어도 2개의 절연막과; 상기 적어도 2개의 절연막 사이에 형성된 제2 도전층과; 상기 적어도 2개의 절연막 중 상기 제2 도전층 위의 상부 절연막을 관통하는 제1 컨택홀과; 상기 적어도 2개의 절연막을 관통하여 상기 제1 도전층의 일부를 노출시키는 제2 컨택홀과; 상기 제1 및 제2 컨택홀을 경유하여 상기 제1 및 제2 도전층을 접속시키는 브릿지 전극을 포함하는 컨택부를 구비하고; 상기 제2 컨택홀은 상기 적어도 2개의 절연막을 관통하는 내부홀과, 상기 상부 절연막에서 상기 내부홀로부 터 사방으로 확장된 외부홀을 포함한다. 상기 제2 컨택홀에서 상기 내부홀의 에지부와 상기 외부홀의 에지부는 소정 간격으로 이격된다. 상기 제1 컨택홀과 상기 제2 컨택홀의 외부홀은 상기 제2 컨택홀의 내부홀 보다 완만한 경사면을 갖는다. 상기 제2 컨택홀에서 상기 외부홀은 상기 제1 컨택홀 쪽으로 더 확장되고, 상기 외부홀에서 상기 제1 컨택홀과 인접한 경사면이 다른 경사면 보다 더 완만하게 형성된다.
상기 컨택부는 다수의 서브 화소로 구성된 화상 표시부와, 상기 화상 표시부를 구동하는 구동 회로를 포함하는 박막 트랜지스터 기판에 형성된다.
상기 화상 표시부는 상기 서브 화소 영역 각각에 형성된 화소 전극과, 상기 화소 전극과 접속된 박막 트랜지스터와, 상기 박막 트랜지스터를 제어하는 게이트 라인과, 상기 박막 트랜지스터에 데이터를 공급하는 데이터 라인을 추가로 포함하고; 상기 구동 회로는 상기 게이트 라인을 구동하는 게이트 구동 회로를 포함한다.
상기 제1 도전층은 절연 기판에 형성된 게이트 금속층을, 상기 제2 도전층은 상기 게이트 금속층을 덮는 게이트 절연막에 형성된 소스/드레인 금속층을, 상기 제3 도전층은 상기 소스/드레인 금속층을 덮는 보호막에 형성된 투명 도전층을 포함한다.
상기 소스/드레인 금속층은 적어도 알루미늄층과 몰리브덴층이 적층된 이중 금속층을 포함하고 상기 몰리브덴층이 상기 브릿지 전극과 접속된다. 상기 화상 표시부는 상기 게이트 금속층으로 형성된 스토리지 라인을 추가로 구비하고; 상기 소스/드레인 금속층으로 형성되고 상기 박막 트랜지스터로부터 연장된 드레인 전극이 상기 게이트 절연막을 사이에 두고 상기 스토리지 라인과 중첩되고 그 중첩부에서 상기 보호막을 관통하는 제3 컨택홀을 통해 상기 투명 도전층으로 형성된 상기 화소 전극과 접속된다.
그리고 본 발명에 따른 액정 표시 장치의 제조 방법은 절연 기판 상에 제1 도전층을 형성하는 단계와; 상기 제1 도전층 위에 제2 도전층과, 그 제2 도전층을 사이에 두고 적층된 적어도 2개의 절연막을 형성하는 단계와; 상기 적어도 2개의 절연막 중 상기 제2 도전층 위의 상부 절연막을 관통하는 제1 컨택홀을 형성하는 단계와; 상기 적어도 2개의 절연막을 관통하여 상기 제1 도전층의 일부를 노출시키는 제2 컨택홀을 형성하는 단계와; 상기 제1 및 제2 컨택홀을 경유하여 상기 제1 및 제2 도전층을 접속시키는 브릿지 전극을 형성하는 단계를 포함하고; 상기 제2 컨택홀은 상기 적어도 2개의 절연막을 관통하는 내부홀과, 상기 상부 절연막에서 상기 내부홀로부터 사방으로 확장된 외부홀을 포함하도록 형성된다.
상기 제1 및 제2 컨택홀은 형성하는 단계는 상기 상부 절연막 위에 포토레지스트를 형성하는 단계와; 상기 포토레지스트를 회절 노광 마스크 또는 하프톤 마스크를 이용하여 노광 및 현상하여 포토레지스트 패턴을 형성하는 단계와; 상기 포토레지스트 패턴을 통한 1차 식각 공정으로 상기 제2 컨택홀의 내부홀이 상기 상부 절연막만 관통하도록 형성하는 단계와; 상기 포토레지스트 패턴을 통한 2차 식각 공정으로 상기 상부 절연막을 관통하는 상기 제1 컨택홀과 상기 제2 컨택홀의 외부홀을 형성하고 상기 내부홀이 상기 연장되어 상기 제1 도전층을 노출시키는 단계를 포함한다. 상기 제1 컨택홀과 상기 제2 컨택홀의 외부홀은 상기 회절 노광 마스크 의 회절 노광부 또는 상기 하프톤 마스크의 하프톤 투과부에 대응하여 형성된다. 상기 제1 및 제2 컨택홀을 형성하는 단계는 상기 1차 및 2차 식각 공정 사이에 상기 포토레지스트 패턴을 애싱하는 단계를 추가로 포함한다.
상기 회절 노광 마스크의 회절 노광부는 상기 제1 및 제2 컨택홀의 배열 방향과 나란한 길이 방향으로 길게 형성된 다수의 슬릿을 포함한다. 상기 다수의 슬릿의 선폭, 간격, 피치 중 적어도 어느 하나는 상기 제1 및 제2 컨택홀의 중심에서 외곽으로 갈 수록 감소된다. 상기 다수의 슬릿 중 적어도 일부는 상기 길이 방향의 양끝단부 중 적어도 한 끝단부의 선폭이 감소된다. 상기 다수의 슬릿 중 상기 제1 컨택홀에 대응되는 제1 슬릿들과, 상기 제2 컨택홀의 외부홀에 대응되는 제2 슬릿들은 서로 분리되고, 상기 제2 슬릿들은 상기 제2 컨택홀의 내부홀과 대응되는 투과부와 연결된다. 상기 제1 슬릿들은 상기 제2 도전층과의 중첩 범위 내에 위치하고, 상기 제2 슬릿들은 상기 제1 도전층과의 중첩 범위 내외에 위치하면서 상기 제2 도전층과는 비중첩되게 위치한다.
상기 기술적 과제를 해결하는 것 이외에 본 발명의 다른 특징 및 이점들은 첨부한 도면을 참조한 실시 예에 대한 상세한 설명을 통하여 명백하게 드러나게 될 것이다.
이하, 본 발명의 바람직한 실시 예들을 첨부한 도 1 내지 도 11을 참조하여 상세하게 설명하기로 한다.
도 1은 본 발명의 실시 예에 따른 액정 표시 장치를 개략적으로 도시한 평면도이다.
도 1에 도시된 액정 표시 장치는 화상 표시부(16)와, 화상 표시부(16)의 게이트 라인을 구동하는 게이트 구동부(12, 14)가 형성된 액정 패널(10)과, 화상 표시부(16)의 데이터 라인을 구동하는 데이터 IC(28)가 실장되고 인쇄 회로 기판(이하, PCB)(20)과 액정 패널(10) 사이에 접속된 회로 필름(26)과, PCB(20)에 실장된 타이밍 컨트롤러(22) 및 전원부(24)를 구비한다. 여기서 액정 패널(10)은 설명의 편의상 칼라 필터 기판은 생략하고 박막 트랜지스터 기판만 도시된 것이다.
액정 패널(10)의 화상 표시부(16)에는 게이트 라인들(GL1 내지 GLm)과 데이터 라인들(DL1 내지 DLn)이 교차 구조로 형성되고 그 교차 구조로 정의된 서브 화소 영역에 박막 트랜지스터(TFT)와 화소 전극(114)이 형성된다. 박막 트랜지스터(TFT)는 게이트 라인들(GL1 내지 GLm) 중 어느 하나의 게이트 라인(GL)으로부터의 스캔 신호에 응답하여 데이터 라인(DL1 내지 DLn) 중 어느 하나의 데이터 라인(DL)으로부터의 데이터 신호를 화소 전극(114)에 공급한다. 화소 전극(114)은 공급된 데이터 신호에 따라 칼라 필터 기판의 공통 전극과 함께 전계를 형성함으로써 서브 화소 단위로 액정을 제어하여 화상이 표시되게 한다.
게이트 구동부(12, 14)는 화상 표시부(16)의 양측 외곽부, 즉 액정 패널(10)의 외곽에 위치하는 비표시 영역에 형성되어 게이트 라인들(GL1 내지 GLm)을 순차 구동한다. 예를 들면, 게이트 구동부(12, 14)는 양측에서 게이트 라인들(GL1 내지 GLm)을 함께 구동하거나 오드 게이트 라인들(GL1, GL3, ...)과 이븐 게이트 라인들(GL2, GL4, ...)로 분할하여 구동한다. 게이트 구동부(12, 14) 각각은 도 2에 도시된 바와 같이 게이트 라인들(GL1 내지 GLm)을 개별적으로 구동하는 다수의 쉬프 트 레지스터(SR1 내지 SRm)로 구성되고 쉬프트 레지스터들(SR1 내지 SRm) 각각은 도 3에 도시된 바와 같이 다수의 박막 트랜지스터(T)로 구성된다. 게이트 구동부(12, 14)는 화상 표시부(16)의 박막 트랜지스터(TFT) 및 다수의 신호 라인 및 전극과 함께 박막 트랜지스터 기판에 형성된다.
화상 표시부(16)의 데이터 라인들(DL1 내지 DLn)을 분할 구동하는 다수의 데이터 IC(28) 각각은 회로 필름(26) 상에 실장되고 회로 필름(26)은 ACF(Anisotropic Conductive Film)을 통해 액정 패널(10)과 PCB(20) 사이에 부착된다. 데이터 IC(28)를 실장한 회로 필름(26)으로는 TCP(Tape Carrier Package) 또는 COF(Chip On Film)이 이용된다. 이와 달리 데이터 IC(28)들은 회로 필름(26)을 사용하지 않고 액정 패널(10)의 박막 트랜지스터 기판 상에 COG(Chip On Glass) 방식으로 직접 실장되기도 한다. 데이터 IC들(28)은 타이밍 컨트롤러(22)로부터의 디지털 데이터를 감마 전압부(미도시)로부터의 감마 전압을 이용하여 아날로그 데이터로 변환하고 화상 표시부(16)의 게이트 라인(GL)이 구동되는 각 수평 기간에 동기하여 데이터 라인들(DL1 내지 DLn)로 아날로그 데이터 신호를 공급한다.
PCB(20)에 실장된 타이밍 컨트롤러(22)는 데이터 IC들(28)과 게이트 구동부(12, 14)를 제어한다. 타이밍 컨트롤러(22)로부터의 비디오 데이터 신호와 다수의 데이터 제어 신호들은 PCB(20)와 회로 필름(26)을 경유하여 각 데이터 IC(8)에 공급되고, 다수의 게이트 제어 신호들은 PCB(20)와 회로 필름(26) 및 액정 패널(10)의 박막 트랜지스터 기판을 경유하여 게이트 구동부(12, 14)로 공급된다. 전원부(24)는 데이터 IC들(28)과 게이트 구동부(12, 14) 및 액정 패널(10)에 필요한 다수 의 구동 전압들을 생성하여 공급한다.
도 2는 도 1에 도시된 게이트 구동부의 내부 회로 블록도이다.
도 2에 도시된 게이트 구동부(12, 14) 각각은 다수의 게이트 라인들(GL1 내지 GLm)을 개별적으로 구동하는 다수의 쉬프트 레지스터(SR1 내지 SRm)를 포함한다.
다수의 쉬프트 레지스터(SR1 내지 SRm) 각각의 출력 단자(OUT)는 다수의 게이트 라인(GL1 내지 GLm) 각각과 접속된다. 제1 쉬프트 레지스터(SR1)의 입력 단자(IN)에는 타이밍 컨트롤러(22)로부터의 스타트 펄스(STV)가 공급되고, 제2 내지 제m 쉬프트 레지스터(SRm)의 입력 단자(IN)에는 이전단 게이트 라인(GL)의 스캔 신호가 공급된다. 다수의 쉬프트 레지스터(SR1 내지 SRm) 각각의 전원 단자(VDD, VSS)에는 전원부(24)로부터의 고전위 및 저전위 전압(VDD, VSS)이 공급된다. 오드 쉬프트 레지스터(SR1, SR3, ...)의 클럭 단자(CK)에는 타이밍 컨트롤러(22)로부터의 클럭(CPV)이 공급되고 이븐 쉬프트 레지스터(SR2, SR4, ...)의 클럭 단자(CK)에는 타이밍 컨트롤러(22)로부터의 반전 클럭(CPVB)이 공급된다. 여기서 클럭(CPV)과 반전 클럭(CPVB)은 상반된 위상을 갖는다. 다수의 쉬프트 레지스터(SR1 내지 SRm-1)의 제어 단자(CT)에는 다음단의 게이트 라인(GL)의 스캔 신호가 공급되고, 제m 쉬프트 레지스터(SRm)의 제어 단자(CT)에는 클럭 단자(CK)에 공급되는 반전 클럭(CPVB)과 상반된 클럭(CPV)이 공급된다. 이에 따라 제1 쉬프트 레지스터(SR1)는 스타트 펄스(STV)와 클럭(CPV)에 응답하여 제1 게이트 라인(GL1)으로 스캔 신호를 출력하고, 제2 내지 제m 쉬프트 레지스터(SR2 내지 SRm)는 전단 쉬프트 레지스터 (SR)의 스캔 신호와 클럭(CPV, CPVB)에 응답하여 제2 내지 제m 게이트 라인(GL2 내지 GLm) 각각에 스캔 펄스를 순차적으로 출력한다. 다수의 쉬프트 레지스터(SR1 내지 SRm) 각각은 동일한 내부 회로 구성을 갖는다.
도 3은 도 2에 도시된 제1 쉬프트 레지스터(SR1)의 상세 회로도이다.
도 3에 도시된 제1 쉬프트 레지스터(SR1)는 Q노드의 제어에 의해 클럭(CPV)을 제1 게이트 라인(GL1)으로 출력하는 풀-업 트랜지스터인 제1 박막 트랜지스터(T1)와, QB노드의 제어에 의해 저전위 전압(VSS)을 제1 게이트 라인(GL1)으로 출력하는 풀-다운 트랜지스터인 제2 박막 트랜지스터(T2)로 구성된 출력 버퍼와, Q노드와 QB노드를 제어하는 제3 내지 제7 박막 트랜지스터(T3 내지 T7)로 구성된 제어부를 구비한다. 제1 내지 제7 박막 트랜지스터(T1 내지 T7)는 N타입 또는 P타입으로 형성되지만 주로 화상 표시부(16)의 박막 트랜지스터(TFT)와 함께 N타입으로 형성된다.
제3 박막 트랜지스터(T3)는 스타트 펄스(STV)에 응답하여 고전위 전압(VDD)이 Q노드에 프리차지되게 한다. 프리차지된 Q노드는 클럭(CPV)에 응답하는 커패시터(C)의 커플링 작용으로 부트스트래핑(Bootstrapping)되어 클럭(CPV)의 하이 전압이 제1 박막 트랜지스터(T1)를 통해 제1 게이트 라인(GL1)의 스캔 신호로 출력되게 한다. 이어서 제4 박막 트랜지스터(T4)는 제2 게이트 라인(GL2)의 스캔 신호에 응답하여, 제5 박막 트랜지스터(T5)는 QB노드에 응답하여 Q노드를 저전위 전압(VSS)으로 방전시킨다. 제6 박막 트랜지스터(T6)는 고전위 전압(VDD) 공급 라인에 순방향 다이오드 타입으로 접속되어 QB노드에 고전위 전압(VDD)이 충전되게 하고, 제7 박막 트랜지스터(T7)는 Q노드에 응답하여 QB노드를 저전위 전압(VSS)으로 방전시킨다. Q노드가 제4 및 제5 박막 트랜지스터(T4, T5)를 통해 로우 전압으로 방전되면 제7 박막 트랜지스터(T7)가 턴-오프되어 QB노드에 고전위 전압(VDD)이 충전된다. 이에 따라 제2 박막 트랜지스터(T2)가 턴-온되어 제1 게이트 라인(GL1)의 스캔 신호가 저전위 전압(VSS)으로 방전된다. 그리고 제2 박막 트랜지스터(T2)는 스타트 펄스(STV)가 제3 박막 트랜지스터(T3)에 공급되기 이전까지 턴-온 상태를 유지하여 제1 게이트 라인(GL1)은 저전위 전압(VSS)을 유지한다.
이와 같이 본 발명에 따른 액정 표시 장치는 다수의 박막 트랜지스터들로 구성되는 게이트 구동부(12, 14)를 아모퍼스 실리콘을 이용한 액정 패널(10)의 박막 트랜지스터 기판에 내장한다. 게이트 구동부(12, 14)는 박막 트랜지스터 기판의 화상 표시부(16)와 함께 다수의 마스크 공정으로 형성되므로 적어도 3개의 도전층이 각 절연막을 사이에 두고 적층된 구조를 갖게 된다. 그리고 게이트 구동부(12, 14)에는 서로 다른 도전층이 브릿지 전극을 통해 접속되는 컨택부가 다수 존재한다. 다시 말하여, 게이트 구동부(12, 14)에는 게이트 절연막을 사이에 둔 게이트 금속층과 소스/드레인 금속층이 보호막 위에 투명 도전층으로 형성된 브릿지 전극을 통해 접속되는 컨택부가 다수 존재한다.
도 4는 도 1에 도시된 게이트 구동부에 포함된 서로 다른 도전층의 컨택부(120)를 확대 도시한 평면도이고, 도 5는 도 4에 도시된 Ⅴ-Ⅴ'선에 따른 컨택부(120)의 단면도이다.
도 4에 도시된 게이트 구동부는 병렬 접속된 박막 트랜지스터 쌍(105)과, 박 막 트랜지스터 쌍(105)과 접속된 컨택부(120)를 포함하고, 컨택부(120)는 박막 트랜지스터 쌍(105)으로부터 돌출된 게이트 전극(100)과 소스 전극(104)을 접속시키는 브릿지 전극(114)을 포함한다. 여기서 컨택부(120)는 박막 트랜지스터 쌍(105)과 접속된 것으로 한정되지 않고 박막 트랜지스터 기판 상에서 게이트 금속층과 소스/드레인 금속층이 브릿지 전극을 통해 접속되는 구조에 모두 적용된다.
박막 트랜지스터 쌍(105)은 게이트 전극(100)과, 게이트 절연막을 사이에 두고 게이트 전극(100)과 중첩된 반도체층(102)과, 반도체층(102)과 중첩되고 일정 간격으로 이격된 소스 전극(104) 및 드레인 전극(106)을 구비한다. 소스 전극(104)은 반도체층(102)의 중심을 기준으로 상하측으로 돌출되어 상하로 분리된 드레인 전극(108)의 삼변을 감싸는 구조로 형성되어 소스 전극(104)과 드레인 전극(106) 사이에 반도체층(102)으로 이루어진 2개의 채널이 형성된다. 이러한 박막 트랜지스터 쌍(105)은 도 3에 도시된 다수의 박막 트랜지스터(T1 내지 T7) 중 어느 하나에 해당된다.
컨택부(120)는 박막 트랜지스터 쌍(105)으로부터 돌출된 게이트 전극(100) 및 소스 전극(104)과, 소스 전극(104)과 게이트 전극(100) 각각을 노출시키는 제1 및 제2 컨택홀(110, 112)과, 제1 및 제2 컨택홀(110, 112)을 경유하여 소스 전극(104) 및 게이트 전극(100)을 접속시키는 브릿지 전극(114)을 포함한다.
도 5를 참조하면 게이트 전극(100)은 절연 기판(130) 위에 게이트 금속층으로 형성되고 그 위에 게이트 절연막(132)이 형성된다. 소스 전극(104)은 게이트 절연막(132) 위에 소스/드레인 금속층으로 형성되고 그 위에 보호막(134)이 형성된 다. 제1 컨택홀(110)은 보호막(134)을 관통하여 소스 전극(104)의 일부를 노출시키고 제2 컨택홀(112)은 보호막(134) 및 게이트 절연막(132)을 관통하여 게이트 전극(100)의 일부를 노출시킨다. 제2 컨택홀(112)은 보호막(134)에서 게이트 절연막(132)까지 관통하는 내부홀(112A)과 보호막(134)만을 관통하는 외부홀(112B)로 구성된다. 외부홀(112B)은 내부홀(112A)을 중심으로 상기 보호막(134)에서만 외곽으로 확장된 형태로 형성되므로 내부홀(112A) 보다 넓은 단면적을 갖고 제1 컨택홀(110) 쪽으로 더 확장된다. 다시 말하여 외부홀(112B)은 내부홀(112A)의 외곽을 둘러싸는 형태로 넓게 형성된다. 또한 외부홀(112B)을 둘러싸는 보호막(134)의 에지부가 내부홀(112A)을 둘러싸는 게이트 절연막(132)의 에지부와 이격되고 완만한 경사각을 갖는다. 제2 컨택홀(112)의 외부홀(112B)은 내부홀(112A)과 동일한 마스크 공정으로 형성되지만 제1 컨택홀(110)과 함께 회절 노광 또는 반투과를 이용하여 형성됨으로써 보호막(134)만을 관통하면서 보호막(134)의 에지부가 완만한 경사각을 갖게 한다. 다시 말하여 보호막(134)에서 게이트 절연막(112)까지 관통하는 제2 컨택홀(112)에서 보호막(134)의 에지부가 게이트 절연막(112)의 에지부의 역방향으로 형성되는 것을 방지할 수 있된다.
보호막(134) 위에 투명 도전층으로 형성된 브릿지 전극(114)은 제1 컨택홀(110)을 경유하여 소스 전극(104)과 접속되고 제2 컨택홀(112)의 외부홀(112B)의 완만한 경사면을 따라 연장되고 내부홀(112A)을 경유하여 게이트 전극(100)과 접속된다. 제2 컨택홀(112)의 외부홀(112B)의 완만한 경사면, 즉 외부홀(112B)을 둘러싸는 보호막(134)의 완만한 경사면에 의해 브릿지 전극(114)이 오픈되는 불량이 방 지된다. 특히 제1 컨택홀(110)과 제2 컨택홀(112)의 내부홀(112A) 사이에 존재하는 제2 컨택홀(112)의 외부홀(112B)은 도 5에 도시된 바와 같이 더욱 완만한 경사각을 갖도록 형성된다. 이에 따라 제1 및 제2 컨택홀(110, 112) 사이에서 보호막의 역방향 경사면으로 인한 브릿지 전극(114)의 단선 불량이 방지된다.
도 6은 본 발명의 실시 예에 따른 박막 트랜지스터 기판의 컨택홀 형성시 적용된 마스크를 도시한 평면도이고, 도 7은 도 6에 도시된 Ⅶ-Ⅶ'선에 따른 마스크와 박막 트랜지스터 기판의 단면도이며, 도 8은 브릿지 전극이 형성된 박막 트랜지스터 기판의 단면도이다.
도 6 및 도 7을 참조하면 박막 트랜지스터 기판에는 보호막(134)이 형성되기 이전에 다수의 마스크 공정으로 게이트 전극(100)에서 소스 전극(104) 및 드레인 전극(106)까지 형성된다.
예를 들면 제1 마스크 공정으로 절연 기판(130) 위에 게이트 전극(100)이 형성된다. 게이트 전극(100)은 절연 기판(130) 스퍼터링 방법 등의 증착 방법을 통해 게이트 금속층을 형성하여 제1 마스크를 이용한 포토리소그래피 공정 및 식각 공정으로 패터닝함으로써 형성된다. 게이트 금속층으로는 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr) 등과, 이들의 합금이 단일층 또는 복층 구조로 적층되어 이용되는데 예를 들면 알루미늄(Al)/몰리브덴(Mo)이 적층된 이중 구조로 형성된다.
제2 마스크 공정으로 게이트 전극(100)이 형성된 절연 기판(130) 상에 게이트 절연막(132)과 반도체층(102)이 적층된다. 게이트 전극(100)이 형성된 절연 기판(130) 상에 PECVD 등의 증착 방법으로 게이트 절연막(132)이 형성되고 이어서 아 모퍼스 실리콘층과 n+ 아모퍼스 실리콘층을 적층된 이중 구조의 반도체층(102)이 형성된다. 그리고 제2 마스크를 이용한 포토리소그래피 공정 및 식각 공정으로 반도체층(102)을 패터닝한다. 게이트 절연막(132)으로는 산화 실리콘(SiOx), 질화 실리콘(SiNx) 등과 같은 무기 절연 물질이 이용된다.
제3 마스크 공정으로 반도체층(102) 위에 소스 전극(104) 및 드레인 전극(106)이 형성된다. 소스 전극(104) 및 드레인 전극(106)은 반도체층(102)이 형성된 게이트 절연막(132) 위에 스퍼터링 방법 등의 증착 방법을 통해 소스/드레인 금속층을 형성하여 제3 마스크를 이용한 포토리소그래피 공정 및 식각 공정으로 패터닝함으로써 형성된다. 이때 소스 전극(104) 및 드레인 전극(106) 사이로 노출된 n+ 아모퍼스 실리콘층이 식각 공정으로 제거되고 소스 전극(104) 및 드레인 전극(106) 아래에 존재하는 n+ 아모퍼스 실리콘층은 오믹 접촉층 역할을 하게 된다. 소스/드레인 금속층으로는 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr) 등과, 이들의 합금이 단일층 또는 복층 구조로 적층되어 이용되는데 예를 들면 몰리브덴(Mo)/알루미늄(Al)/몰리브덴(Mo)이 적층된 삼중 구조로 형성된다. 한편, 반도체층(102)과 소스 전극(104) 및 드레인 전극(106)은 회절 노광 마스크를 이용하여 하나의 마스크 공정으로 형성되기도 한다.
그리고 제4 마스크 공정으로 소스 전극(104) 및 드레인 전극(106)이 형성된 게이트 절연막(132) 위에 보호막(134)이 형성되고 제1 및 제2 컨택홀(110, 112)이 형성된다. 보호막(134)은 소스 전극(104) 및 드레인 전극(106)이 형성된 게이트 절연막(132) 상에 산화 실리콘(SiOx), 질화 실리콘(SiNx) 등과 같은 무기 절연 물 질이 PECVD 등의 방법으로 증착되어 형성된다. 이어서 회절 노광 마스크(150)인 제4 마스크를 이용한 포토리소그래피 공정 및 식각 공정으로 보호막(134) 및 게이트 절연막(132)이 패터닝됨으로써 제1 및 제2 컨택홀(110, 112)이 형성된다. 이때 회절 노광 마스크(150)의 회절 노광으로 제1 컨택홀(110)과 제2 컨택홀(112)의 외부홀(112B)이 보호막(134)만을 관통하여 형성되고 보호막(134)은 완만한 경사면을 갖게 된다. 이에 따라 보호막(134)의 역방향 경사면을 방지하기 위하여 보호막(134) 형성시 선증착은 빠른 속도로 후증착은 느린 속도로 진행했던 증착 공정을 빠른 속도로로만 진행하여도 식각 공정시 역방향 경사면이 발생되지 않으므로 보호막(134)의 증착 공정 시간이 단축되어 양산성이 향상된다. 여기서 회절 노광 마스크(150) 대신 회절 노광 마스크(150)의 회절 노광부를 하프톤(Half Tone) 투과부로 대체한 하프톤 마스크가 적용되기도 하는데 이하에서는 회절 노광 마스크(150)만 설명하기로 한다.
회절 노광 마스크(150)는 마스크 기판(152)에 차단 패턴(154)이 형성된 차단 영역(P1)과, 차단 패턴(154)을 관통하는 투과홀(160)이 형성된 투과 영역(P2)과, 차단 패턴(154)을 관통하는 다수의 슬릿(156, 158)이 형성된 회절 노광 영역(P3)을 포함한다. 회절 노광 마스크(150)의 투과 영역(P2)에 대응하여 제2 컨택홀(112)의 내부홀(112A)이, 회절 노광 영역(P2)에 대응하여 제1 컨택홀(110)과 제2 컨택홀(112)의 외부홀(112B)이 형성되고 차단 영역(P1)에 대응하여 보호막(134)이 존재한다. 특히 회절 노광 영역(P3)에 형성된 슬릿(156, 158)의 폭, 간격, 피치(Pitch) 중 적어도 어느 하나가 외곽으로 갈 수록 점진적으로 감소되도록 설계되어 노광량 이 점진적으로 감소됨으로써 제1 컨택홀(110)과 제2 컨택홀(112)의 외부홀(112B)을 감싸는 보호막(134)의 경사면이 완만한 경사면을 갖게 된다.
예를 들면 회절 노광 마스크(150)에서 제1 컨택홀(110) 형성을 위한 다수의 제1 슬릿(156)은 제1 및 제2 컨택홀(110, 112)이 나란한 방향으로 길게 형성되고, 제2 컨택홀(112)의 외부홀(112B) 형성을 위한 다수의 제2 슬릿(158)도 내부홀(112A) 형성을 위한 투과홀(160)로부터 세로 방향으로 연장되어 길게 형성된다. 이때 제1 및 제2 슬릿들(156, 158)은 도 6과 같이 소스 전극(104)의 경계부, 즉 에지부를 사이에 두고 서로 분리되고 제1 슬릿들(156)은 소스 전극(104)을 넘어서지 않도록, 즉 소스 전극(104)과의 중첩 범위 내에서 형성된다. 이에 따라 식각 공정시 소스 전극(104)의 에지부가 노출되어 그 아래의 게이트 절연막(132)까지 과식각되어 언더컷되는 것을 방지할 수 있다. 그리고 적어도 일부의 제1 슬릿들(156)들 각각은 일정한 폭을 유지하다가 자신의 길이 방향 양끝단부(156A, 156B)에서 폭이 감소된다. 그리고 다수의 제1 슬릿들(156)은 자신의 폭 방향으로 제1 컨택홀(110)의 중심에서 외곽으로 갈 수록 점진적으로 제1 슬릿들(156)의 선폭, 간격, 피치 중 적어도 어느 하나가 감소되어 제1 컨택홀(110)을 감싸는 보호막(134)이 완만한 경사면을 갖게 한다. 투과홀(160)로부터 신장된 제2 슬릿들(158) 각각도 일정한 폭을 유지하다가 제1 슬릿(156)과 인접한 끝단부(158A)에서 폭이 감소되고, 자신의 폭 방향으로 중심에서 외곽으로 갈 수록 점진적으로 제2 슬릿들(158)의 선폭, 간격, 피치 중 적어도 어느 하나가 감소되어 제2 컨택홀(112)을 감싸는 보호막(134)이 완만한 경사면을 갖게 한다. 여기서 제2 슬릿들(158)은 게이트 전극(100)의 에 지부를 넘어서도록 연장될 수 있으나 소스 전극(104)과는 비중첩되게 한다.
구체적으로 보호막(134) 위에 포토레지스트(미도시)를 도포한 다음 회절 노광 마스크(150)를 이용한 노광 및 현상 공정으로 차단 영역(P1)과 회절 노광 영역(P3)에 대응하여 두께가 다른 포토레지스트 패턴이 형성된다. 여기서 회절 노광 영역(P3)에 대응하는 포토레지스트 패턴이 차단 영역(P1)에 대응하는 포토레지스트 패턴 보다 작은 두께를 갖는다. 이러한 포토레지스트 패턴을 마스크를 이용한 1차 건식 식각 공정으로 제2 컨택홀(112)의 내부홀(112A)이 보호막(134)을 관통하여 형성된다. 이어서 포토레지스트 패턴을 애싱(Ashing)하여 포토레지스트 패턴에서 두께가 상대적으로 작은 부분이 제거되면서 전체적인 두께가 감소되게 한다. 그리고 잔존하는 포토레지스트 패턴을 마스크로 이용한 2차 건식 식각 공정으로 보호막(134)을 관통하는 제1 컨택홀(110)과 제2 컨택홀(112)의 외부홀(112B)이 형성되고 내부홀(112A)은 게이트 절연막(132)까지 관통하도록 연장된다. 이러한 제1 건식 식각 공정-> 포토레지스트 패턴의 애싱 공정-> 제2 건식 식각 공정은 동일한 챔버 내에서 연속적으로 진행되기도 한다. 여기서 소스 전극(104)을 노출시키는 제1 컨택홀(110)이 2차 걱식 식각 공정에 형성됨에 따라 소스 전극(104)이 Mo/Al/Mo의 삼중 구조로 형성된 경우에도 상부 Mo층의 식각이 방지된다. 이에 따라 Al층의 노출 방지를 위하여 상부 Mo층을 두껍게(약 1000Å 정도로) 형성하지 않아도 되므로 상부 Mo층의 증착 두께를 약 1/2이하(약 500Å 이하로) 낮추어 증착 시간이 단축되므로 양산성이 향상된다. 그 다음 잔존하는 포토레지스트 패턴이 스트립 공정으로 제거된다.
도 8을 참조하면 제5 마스크 공정으로 제1 및 제2 컨택홀(110, 112)을 경유하여 소스 전극(104) 및 게이트 전극(100)을 접속시키는 브릿지 전극(114)이 형성된다. 브릿지 전극(114)은 보호막(134) 위에 투명 도전층을 스퍼터링 등과 같은 증착 방법으로 형성한 다음 제5 마스크를 이용한 포토리소그래피 공정 및 식각 공정으로 패터닝함으로써 형성된다. 투명 도전층으로는 ITO(Indium Tin Oxide), TO(Tin Oxide), IZO(Indium Zinc Oxide), ITZO 등이 이용된다.
이와 같이 본 발명에 따른 액정 표시 장치와 그 제조 방법은 보호막(134)을 관통하는 제1 컨택홀(110)과 제2 컨택홀(112)의 외부홀(112B)을 회절 노광(또는 하프톤)을 이용하여 형성함으로써 게이트 절연막(132)까지 관통하는 제2 컨택홀(112)의 내부홀(112A)과 동일한 마스크 공정으로 형성하면서도 보호막(134)이 완만한 경사면을 갖게 한다. 이에 따라 제1 및 제2 컨택홀(110, 112)을 경유하는 브릿지 전극(114)의 오픈 불량이나 진행성 오픈 불량이 방지되고, 보호막(134)을 빠른 속도로 증착하여 증착 공정 시간이 단축되므로 양산성이 향상된다.
도 9는 본 발명의 실시 예에 따른 박막 트랜지스터 기판에서 한 서브 화소의 일부를 도시한 평면도이고, 도 10은 도 9에 도시된 Ⅹ-Ⅹ'선에 따른 서브 화소의 단면도이며, 도 11은 도 10에 도시된 컨택홀 형성을 위한 마스크의 단면도이다.
도 9 및 도 10을 참조하면 서브 화소는 게이트 라인(202)과 데이터 라인(204)의 교차로 정의된 서브 화소 영역에 형성된 화소 전극(216)과, 게이트 라인(202) 및 데이터 라인(204)과 화소 전극(216) 사이에 접속된 박막 트랜지스터(TFT)를 포함한다.
게이트 라인(202)과 데이터 라인(204)은 게이트 절연막(132)을 사이에 두고 교차하도록 절연 기판(130) 상에 형성된다. 게이트 라인(202)과 데이터 라인(204)의 교차 구조로 각 서브 화소 영역이 구분된다. 그리고 스토리지 라인(220)이 게이트 라인(202)과 나란하게 절연 기판(130) 상에 게이트 절연막(132)을 사이에 두고 데이터 라인(204)와 교차한다.
박막 트랜지스터(TFT)는 게이트 라인(202)에 포함된 게이트 전극(206), 데이터 라인(204)과 접속된 소스 전극(210), 화소 전극(216)과 접속된 드레인 전극(212), 소스 전극(210) 및 드레인 전극(212)과 접속된 반도체층(208)을 구비한다. 반도체층(208)은 소스 전극(210) 및 드레인 전극(212) 사이에 채널을 형성하는 활성층(208A)과, 활성층(208A)과 소스 전극(210) 및 드레인 전극(212) 각각의 오믹 컨택을 위한 오믹 컨택층(208B)으로 구성된다.
화소 전극(216)은 박막 트랜지스터(TFT)를 덮는 보호막(134) 위에 형성되고 보호막(134)을 관통하는 제3 컨택홀(214)을 통해 드레인 전극(212)과 접속된다. 여기서 드레인 전극(212)은 스토리지 라인(220)과 스토리지 커패시터(Cst) 형성을 위하여 박막 트랜지스터(TFT)로부터 신장되어 스토리지 라인(220)과 게이트 절연막(132)을 사이에 두고 중첩되게 형성된다. 그리고 스토리지 라인(220)과 드레인 전극(212)의 중첩부 상에 보호막(134)을 관통하는 제3 컨택홀(214)이 형성되어 화소 전극(216)과 접속된다.
이러한 구성을 갖는 박막 트랜지스터 기판의 화상 표시부는 전술한 게이트 구동부와 함께 형성된다.
제1 마스크 공정으로 절연 기판(130) 위에 게이트 라인(202), 게이트 전극(206), 스토리지 라인(220)을 포함하는 게이트 금속 패턴이 형성된다. 이어서 제2 마스크 공정으로 게이트 절연막(132)이 형성되고 게이트 절연막(132) 위에 아모퍼스 실리콘층으로 이루어진 활성층(208A)과 n+ 아모퍼스 실리콘층으로 이루어진 오믹 컨택층(208B)이 적층된 반도체층(208)이 형성된다. 그리고 제3 마스크 공정으로 데이터 라인(204), 소스 전극(210), 드레인 전극(212)을 포함하는 소스/드레인 금속 패턴이 형성된다. 그 다음, 제4 마스크 공정으로 보호막(134)이 형성되고 보호막(134)을 관통하는 제3 컨택홀(214)가 형성되고 제5 마스크 공정으로 제3 컨택홀(214)을 통해 드레인 전극(212)과 접속되는 화소 전극(216)이 형성된다.
구체적으로 제3 컨택홀(214)은 도 11과 같이 회절 노광 마스크(150)의 다수의 슬릿(156)이 형성된 회절 노광부(P3)에 대응하여 형성된다. 다시 말하여 제3 컨택홀(214)은 도 6 및 도 7에서 전술한 바와 같이 컨택부(120)의 제1 및 제2 컨택홀(110, 112)과 함께 동일한 마스크 공정에서 형성되고 특히 제1 컨택홀(110)과 같이 회절 노광부(또는 하프톤 투과부)에 대응하여 형성된다. 구체적으로 제3 컨택홀(214)이 형성되어질 부분의 보호막(134) 위에는 회절 노광 마스크(150)를 이용한 노광 및 현상 공정에 의해 차단 영역(P1) 보다 얇은 포토레지스트 패턴이 형성된다. 그리고 제2 컨택홀(112)의 내부 컨택홀(112A) 형성을 위한 1차 식각 공정에 이어진 애싱 공정으로 얇은 포토레지스터 패턴을 제거한 다음 2차 식각 공정에 의해 보호막(134)만을 관통하는 제3 컨택홀(214)이 형성된다. 이렇게 드레인 전극(212)을 노출시키는 제3 컨택홀(214)이 2차 걱식 식각 공정에서 형성됨에 따라 소 스 전극(212)이 Mo/Al/Mo의 삼중 구조로 형성된 경우에도 상부 Mo층의 식각이 방지된다. 이에 따라 Al층의 노출 방지를 위하여 상부 Mo층을 두껍게(약 1000Å 정도로) 형성하지 않아도 되므로 상부 Mo층의 증착 두께를 약 1/2이하(약 500Å 이하로) 낮추어 증착 시간이 단축되므로 양산성이 향상된다. 또한 드레인 전극(212)의 상부 Mo층 식각 방지, 즉 제3 컨택홀(214) 형성시 소스/드레인 금속층의 과식각이 방지됨으로써 소스/드레인 금속층의 과식각으로 핀홀 등과 같은 성막 불량 지점이 노출되는 것을 방지할 수 있다. 이에 따라 소스/드레인 금속층의 핀홀이 에천트 침투로 게이트 절연막(132)까지 연장되어 화소 전극(216)에 의해 드레인 전극(212)과 스토리지 라인(220)이 연결될 수 있는 쇼트 불량이 방지된다. 다시 말하여 게이트 절연막을 사이에 두고 게이트 금속층과 소스/드레인 금속층이 중첩된 부분에 소스/드레인 금속층을 노출시키는 컨택홀을 형성하는 경우에도 소스/드레인 금속층의 과식각으로 인한 소스/드레인 금속층과 게이트 금속층간의 쇼트 불량이 방지된다.
상술한 바와 같이, 본 발명에 따른 액정 표시 장치 및 그 제조 방법은 보호막을 관통하는 컨택홀과 게이트 절연막까지 관통하는 컨택홀 중 외부홀을 회절 노광(또는 하프톤 투과)을 이용하여 형성함으로써 게이트 절연막까지 관통하는 컨택홀의 내부홀과 동일한 마스크 공정을 이용하면서도 보호막이 완만한 경사면을 갖게 한다. 이에 따라 보호막의 역방향 경사면이 발생되지 않으므로 컨택홀을 경유하는 브릿지 전극의 오픈 불량이 방지되어 생산성이 향상되고 진행성 오픈 불량이 방지되어 화질이 향상되며 보호막의 빠른 속도 증착으로 양산성이 향상된다.
또한 본 발명에 따른 액정 표시 장치 및 그 제조 방법은 보호막을 관통하는 컨택홀이 회절 노광(또는 하프톤 투과)을 이용하여 형성함으로써 컨택홀 형성시 소스/드레인 금속층이 과식각되는 것을 방지할 수 있다. 이에 따라 소스/드레인 금속층으로 Mo/Al/Mo 삼중 구조를 적용한 경우 상부 Mo층을 얇게 증착할 수 있으므로 상부 Mo층의 증착 시간 감소로 양산성이 향상된다. 더불어, 게이트 금속층과 소스/드레인 금속층의 중첩부에서 소스/드레인 금속층을 노출시키는 컨택홀 형성시 소스/드레인 금속층의 과식각으로 인한 쇼트 불량이 방지된다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여 져야만 할 것이다.

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  11. 절연 기판 상에 제1 도전층을 형성하는 단계와;
    상기 제1 도전층 위에 제2 도전층과, 상기 제2 도전층을 사이에 두고 적층된 적어도 2개의 절연막을 형성하는 단계와;
    상기 적어도 2개의 절연막 중 상기 제2 도전층 위에 배치된 상부 절연막을 관통하는 제1 컨택홀을 형성하는 단계와;
    상기 적어도 2개의 절연막을 관통하여 상기 제1 도전층의 일부를 노출시키는 제2 컨택홀을 형성하는 단계와;
    상기 제1 및 제2 컨택홀을 경유하여 상기 제1 및 제2 도전층과 접속되는 브릿지 전극을 형성하는 단계를 포함하고;
    상기 제2 컨택홀은 상기 적어도 2개의 절연막을 관통하는 내부홀과, 상기 상부 절연막에 형성되어 상기 내부홀로부터 사방으로 확장된 외부홀을 포함하도록 형성되고,
    상기 제1 및 제2 컨택홀을 형성하는 단계는,
    상기 상부 절연막 위에 포토레지스트를 형성하는 단계와;
    상기 포토레지스트를 회절 노광 마스크 또는 하프톤 마스크를 이용하여 노광 및 현상하여 포토레지스트 패턴을 형성하는 단계와;
    상기 포토레지스트 패턴을 통한 1차 식각 공정으로 상기 제2 컨택홀의 내부홀이 상기 상부 절연막만 관통하도록 형성하는 단계와;
    상기 포토레지스트 패턴을 통한 2차 식각 공정으로 상기 상부 절연막을 관통하는 상기 제1 컨택홀과 상기 제2 컨택홀의 외부홀을 형성하고, 상기 2차 식각 공정으로 상기 내부홀이 상기 적어도 2개의 절연막을 관통하도록 형성되어 상기 제1 도전층이 노출되는 단계를 포함하는 것을 특징으로 하는 액정 표시 장치의 제조 방법.
  12. 제 11 항에 있어서,
    상기 제2 컨택홀에서 상기 내부홀의 에지부와 상기 외부홀의 에지부는 소정 간격으로 이격되도록 형성된 것을 특징으로 하는 액정 표시 장치의 제조 방법.
  13. 제 12 항에 있어서,
    상기 제1 컨택홀과 상기 제2 컨택홀의 외부홀은 상기 제2 컨택홀의 내부홀 보다 완만한 경사면을 갖도록 형성된 것을 특징으로 하는 액정 표시 장치의 제조 방법.
  14. 제 13 항에 있어서,
    상기 제2 컨택홀에서 상기 외부홀은 상기 제1 컨택홀 쪽으로 더 확장되어 형성된 것을 특징으로 하는 액정 표시 장치의 제조 방법.
  15. 제 14 항에 있어서,
    상기 외부홀에서 상기 제1 컨택홀과 인접한 경사면이 다른 경사면 보다 더 완만하게 형성된 것을 특징으로 하는 액정 표시 장치의 제조 방법.
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  17. 제 11 항에 있어서,
    상기 제1 컨택홀과 상기 제2 컨택홀의 외부홀은 상기 회절 노광 마스크의 회절 노광부 또는 상기 하프톤 마스크의 하프톤 투과부에 대응하여 형성된 것을 특징으로 하는 액정 표시 장치의 제조 방법.
  18. 제 17 항에 있어서,
    상기 1차 및 2차 식각 공정 사이에 상기 포토레지스트 패턴을 애싱하는 단계를 추가로 포함하는 것을 특징으로 하는 액정 표시 장치의 제조 방법.
  19. 제 17 항에 있어서,
    상기 회절 노광 마스크의 회절 노광부는 상기 제1 및 제2 컨택홀의 배열 방향과 나란한 길이 방향으로 길게 형성된 다수의 슬릿을 포함하는 것을 특징으로 하는 액정 표시 장치의 제조 방법.
  20. 제 19 항에 있어서,
    상기 다수의 슬릿의 선폭, 간격, 피치 중 적어도 어느 하나는 상기 제1 및 제2 컨택홀의 중심에서 외곽으로 갈 수록 감소된 것을 특징으로 하는 액정 표시 장치의 제조 방법.
  21. 제 20 항에 있어서,
    상기 다수의 슬릿 중 적어도 일부는 상기 길이 방향의 양끝단부 중 적어도 한 끝단부의 선폭이 감소된 것을 특징으로 하는 액정 표시 장치의 제조 방법.
  22. 제 21 항에 있어서,
    상기 다수의 슬릿 중 상기 제1 컨택홀에 대응되는 제1 슬릿들과, 상기 제2 컨택홀의 외부홀에 대응되는 제2 슬릿들은 서로 분리되고, 상기 제2 슬릿들은 상기 제2 컨택홀의 내부홀과 대응되는 투과부와 연결된 것을 특징으로 하는 액정 표시 장치의 제조 방법.
  23. 제 21 항에 있어서,
    상기 제1 슬릿들은 상기 제2 도전층과의 중첩 범위 내에 위치하고, 상기 제2 슬릿들은 상기 제1 도전층과의 중첩 범위 내외에 위치하면서 상기 제2 도전층과는 비중첩되게 위치하는 것을 특징으로 하는 액정 표시 장치의 제조 방법
  24. 제 11 항에 있어서,
    상기 브릿지 전극을 포함하는 컨택부는 다수의 서브 화소로 구성된 화상 표시부와, 상기 화상 표시부를 구동하는 구동 회로를 포함하는 박막 트랜지스터 기판에 형성되고;
    상기 화상 표시부는 상기 다수의 서브 화소 각각에 형성된 화소 전극과, 상기 화소 전극과 접속된 박막 트랜지스터와, 상기 박막 트랜지스터를 제어하는 게이트 라인과, 상기 박막 트랜지스터에 데이터를 공급하는 데이터 라인을 추가로 포함하고;
    상기 구동 회로는 상기 게이트 라인을 구동하는 게이트 구동 회로를 포함하는 것을 특징으로 하는 액정 표시 장치의 제조 방법.
  25. 제 24 항에 있어서,
    상기 제1 도전층은 상기 절연 기판 상에 게이트 금속층으로 형성되고, 상기 제2 도전층은 상기 게이트 금속층을 덮는 게이트 절연막 상에 소스/드레인 금속층으로 형성되고, 상기 브릿지 전극은 상기 소스/드레인 금속층을 덮는 보호막 상에 형성된 투명 도전층으로 형성된 것을 특징으로 하는 액정 표시 장치의 제조 방법.
  26. 제 25 항에 있어서,
    상기 소스/드레인 금속층은 적어도 알루미늄층과 몰리브덴층이 적층된 이중 금속층을 포함하고 상기 몰리브덴층이 상기 브릿지 전극과 접속되게 형성된 것을 특징으로 하는 액정 표시 장치의 제조 방법.
  27. 제 25 항에 있어서,
    상기 화상 표시부에 상기 게이트 금속층으로 스토리지 라인을 형성하는 단계와;
    상기 소스/드레인 금속층으로 형성되고 상기 박막 트랜지스터로부터 연장된 드레인 전극이 상기 게이트 절연막을 사이에 두고 상기 스토리지 라인과 중첩되게 하는 단계와;
    상기 스토리지 라인과 중첩된 상기 드레인 전극 위에서 상기 보호막을 관통하는 제3 컨택홀을 형성하는 단계를 추가로 포함하고;
    상기 화소 전극은 상기 제3 컨택홀을 통해 상기 드레인 전극과 접속되게 형성된 것을 특징으로 하는 액정 표시 장치의 제조 방법.
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