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KR100281861B1 - 순스태거형박막트랜지스터 - Google Patents

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KR100281861B1
KR100281861B1 KR1019970040689A KR19970040689A KR100281861B1 KR 100281861 B1 KR100281861 B1 KR 100281861B1 KR 1019970040689 A KR1019970040689 A KR 1019970040689A KR 19970040689 A KR19970040689 A KR 19970040689A KR 100281861 B1 KR100281861 B1 KR 100281861B1
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Abstract

글래스 기판과, 상기 글래스 기판상에 형성된 게이트 선과, 드레인 선과, 화소 전극 및, 순 스태거 형 박막 트랜지스터로 이루어진 액정 표시 장치내의 순 스태거 형 박막 트랜지스터에 있어서, 상기 순 스태거 형 박막 트랜지스터는 비정질 실리콘층과, 게이트 절연막 및, 게이트 전극이, 소스 전극과 드레인 전극상에 순차로 적층된 구조를 가지며, 또한 상기 박막 트랜지스터의 소스 전극을 화소 전극에 접속하는 인출선의 폭이 소스 전극의 폭 보다 좁은 것을 특징으로 하는 순 스태거 형 박막 트랜지스터가 개시된다.

Description

순 스태거 형 박막 트랜지스터 {SEQUENTIAL STAGGERED TYPE THIN FILM TRANSISTOR}
본 발명은 액정 표시 장치의 배선 구조, 좀 더 상세하게는 액티브 매트릭스 구동을 실시할 때 사용하는 순 스태거 형 박막 트랜지스터 (a sequential staggered type thin film transistor) 의 개량에 관한 것이다.
액정 표시 장치는, 투명 화소 전극을 갖는 박막 트랜지스터 (TFT) 글래스 기판과, 그 표면 전체에 걸쳐 성막된 투명 전극을 갖는 대향 전극 글래스 기판 및, 그 사이에 끼워진 두께 5㎛ 정도의 액정으로 이루어 지며, 상기 2 매의 글래스 기판을 성막면이 서로 대향하도록 접합시키고, 양 전극에 인가된 전압에 의해 액정 분자의 움직임을 제어하여 화상 표시를 실시하는 방식이기 때문에, CRT 에 비해 상당히 얇은 표시 장치로 구성하는 것이 가능하다.
제 9 도는 종래의 액정 표시 장치의 단면도를 도시한다. 동도는, 화소 전극 (6) 과 대향 전극 기판 사이에 전위차가 없는 경우에는, 표시 ( display )가 광 투과 상태 (16) 로 되며, 화소 전극 (6) 과 대향 전극 기판 사이에 전위차가 있는 경우에는, 표시가 광 차단 상태 (17) 가 되도록, 편광판 (14) 의 편광축을 설정하는 통상적인 화이트 모드 (a normally white mode) 를 도시한다.
액정 표시 장치의 구동 방법으로서는, 주사선을 투명 전극으로 형성한 기판과, 신호선을 또 다른 투명 전극으로 형성한 또 다른 기판을 서로 교대로 두고, 그 사이에 두께 5㎛ 의 액정을 끼워두고 접합시키고, 시분할로 교차점에 전압을 인가하는 단순 매트릭스 구동과, 화소의 절환을 TFT 에 의해 매 화소마다 실시하는 액티브 매트릭스 구동법이 있다. 단순 매트릭스 구동이 많은 주사선이 요구되는 퍼스널 컴퓨터나 워드 프로세서의 표시와 같은 용도로 사용될 경우, 실제 구동 시간비가 저하하고, 표시가 실시되는 화소 (선택 화소) 와 표시가 실시되지 않는 화소 (비 선택화소) 에 인가된 실효 전압의 차이가 작아진다. 그 결과, 표시된 화상의 콘트라스트가 저하하는 문제점이 있다. 이렇게 콘트라스트가 저하하는 문제점을 방지하는 방법으로서, 반도체 층으로 비정질 (amorphous) 실리콘을 채용하는 TFT 를 사용하는 액티브 매트릭스 구동법이 실용화 되고 있다.
도 3 는, 종래의 액티브 매트릭스 액정 표시 장치의 등가 회로도를 도시하고 있다. 동도를 참조로 액티브 매트릭스 형 액정표시 패널의 구동방법을 설명하기로 한다.
도 3 에 있어서, 화상 신호가 드레인 선 (X1, X2 ... Xn) 에 인가된다. 이들 드레인 선과 게이트 선 (Y1, Y2 ... Yn) 의 각 교점에, 박막 트랜지스터인 TFT (1) 가 접속되어 있다. TFT (1) 는 화소 전극에 접속되어 있고, 이 화소 전극과 대향 전극 사이에는, 액정이 삽입되어, 화소 전극 용량 (2) 을 구성하고 있다. 도 4 에 나타낸 바와 같이, 게이트 선 (Y1, Y2 ... Yn) 에는 구동 펄스 (Z1, Z2 ... Zn) 가 순차로 인가된다. 일예로서, 게이트 선 (Y1) 을 설명하면, 구동 펄스 (Z1) 가 20 V 인 기간 중에는, 게이트 선 (Y1) 에 접속된 TFT (1) 가 도통 상태로 되고, 드레인 선에 인가된 화상 신호의 전위가, 화소 전극과, 대향 전극 및, 그 사이에 끼워진 액정으로 구성된 화소 전극 용량내에 기입된다. 구동 펄스 (Z1) 가 20 V 인 기간은, 화면 재 기입 시간 (a screen rewrite time) 으로 분할하여 얻어지는 1/60 n 초, 즉, 1/60 초를 주사선의 수 n 으로 분할한 시간과 같게 된다. 다음에, 구동 펄스 (Z1) 가 0 V 인 기간 중에는, 게이트 선 (Y1) 에 접속된 TFT 가 절연 상태로 되고, 화소 전극 용량에 기입된 화상 신호의 전위는 다음의 화면에서 구동 펄스 (Z1) 가 다시 20 V 로 될 때까지 유지된다. 이렇게 하여, 화상의 표시가 실시된다.
액티브 매트릭스 액정표시 장치에 사용될 수 있는 박막 트랜지스터 구조로서, 순 스태거 형 박막 트랜지스터가 에프. 리쵸 등 (F. Richou et al.) 에 의해 제안되고 있다 (저가의 AMLCD 의 "2S" TFT 의 제조방법: Proceedings of Euro Display 84 년 9 월 18-20 호 제 619-622 면 참조, 84 년 파리).
이 박막 트랜지스터는, 2 회의 패터닝에 의해 제조될 수 있어, 제조가 용이한 것이 특징이다.
도 8 에는, 종래의 순 스태거 형 박막 트랜지스터를 갖는 액정 표시 장치의 1 화소의 구성이 도시되어 있다. 동도에서, (a) 는 평면도를, (b) 는 (a) 의 선 A-B 에 따른 단면도를 도시한다.
도 8 의 선 A-B 에 따른 단면부는 TFT 가 ON 인 경우에 드레인 선 부터 전류가 유입하는 통로부를 도시한다. 게이트 선 (4) 에 구동 펄스가 인가되면, 비정질 실리콘층 (9) 은 도통 상태가 되며, 드레인 선 (5) 에 인가된 화상 신호의 전위가, 화소 전극 (6) 과, 대향 전극 및, 그 사이에 끼위지는 액정으로 구성된 화소 전극 용량내에 기입된다 (TFT 는 ON 상태).
게이트 선 (4) 에 구동 펄스가 인가되지 않은 경우에는, 비정질 실리콘층 (9) 은 비통전 상태로 되어, 화소 전극 용량내에 기입된 화상 신호의 전위가 유지된다 (TFT 는 OFF 상태).
여기서, TFT 가 OFF 상태인 경우, 누설 전류가 화소 전극 (6) 으로 부터 게이트 선 (4) 의 에지부 (12) 를 통해 드레인 선 (5) 으로 흐르는 현상이 일어난다. 이것은, 제조시, 비정질 실리콘층 (9) 과, 질화 실리콘 층 (10) 및, 크롬층 (11) 의 3 개층이 게이트 선 (4) 의 패턴으로 동시에 패터닝 되기 때문에, 화소 전극 (6) 으로 부터 드레인 선 (5) 에 이르는 게이트 선의 에지부 (12) 에는, 비정질 실리콘층 (9) 내의 실리콘 원자들의 미결합 영역인 댕글링 본드 (dangling bonds) 가 발생하여 전류가 흐르기 용이해 지는데 기인하는 것으로 보이며, 그 결과, TFT 가 ON 상태인 동안 기입된 화소 전극 (6) 의 전압이 변화하여, 표시상의 콘트라스트의 저하를 초래한다.
본 발명의 목적은, 화소 전극으로 부터 게이트 선의 에지부를 통해 드레인 선으로 유동하는 누설전류를 저감하는 것이다.
도 1 은 본 발명에 따른 제 1 실시예의 순 스태거 형 박막 트랜지스터의 1 화소의 구성을 도시한 것으로서, (a) 는 평면도, (b) 는 (a) 의 선 A-B 에 따른 단면도.
도 2 는 본 발명에 따른 제 2 실시예의 순 스태거 형 박막 트랜지스터의 1 화소의 구성을 도시한 것으로서, (a) 는 평면도, (b) 는 (a) 의 선 A-B 에 따른 단면도.
도 3 은 종래의 액티브 매트릭스 액정 표시 장치의 등가 회로도.
도 4 는 도 3 의 주사선 Y1 에서 Yn 까지에 인가된 신호의 파형도.
도 5 내지 도 7 은 본 발명에 따른 제 1 실시예의 순 스태거 형 박막 트랜지스터의 공정을 도시한 것으로서, (a) 는 평면도, (b) 는 (a) 의 선 A-B 에 따른 단면도.
도 8 은 종래의 순 스태거 형 박막 트랜지스터의 1 화소의 구성을 도시한 것으로서, (a) 는 평면도, (b) 는 (a) 의 선 A-B 에 따른 단면도.
도 9 는 종래의 액정 표시 장치의 개략 단면도.
* 도면의 주요부분에 대한 부호의 설명 *
1 : 박막 트랜지스터 (TFT) 2 : 화소 전극 용량
3 : 대향 전극 4 : 게이트 선
5 : 드레인 선 6 : 화소 전극
7 : 글래스 기판 8 : ITO 층
9 : 비정질 실리콘층 10 : 질화 실리콘층
11 : 크롬층 12 : 게이트 선의 에지부
13 : 보호층 14 : 편광판
16 : 광 투과 상태 17 : 광 차단 상태
18 : 인출부 19 : 소스부
20 : 화소 전극부
상기한 과제를 해결하기 위하여, 본 발명은, 글래스 기판과, 상기 글래스 기판상에 형성된 게이트 선과, 드레인 선과, 화소 전극 및, 순 스태거 형 박막 트랜지스터로 이루어진 액정 표시 장치내의 순 스태거 형 박막 트랜지스터에 있어서, 상기 순 스태거 형 박막 트랜지스터는 비정질 실리콘층과, 게이트 절연막 및, 게이트 전극이, 소스 전극과 드레인 전극상에 순차로 적층된 구조를 가지며, 또한 상기 박막 트랜지스터의 소스 전극을 화소 전극에 접속하는 인출선의 폭이 소스 전극의 폭 보다 좁은 것을 특징으로 하는 순 스태거 형 박막 트랜지스터에 관한 것이다.
본 발명의 제 1 실시예의 평면도와 단면도를 각각 도 1 (a) 와 도 1 (b) 에 도시한다.
도 1 (a) 에 있어, 게이트 선 (4) 은 최상부층으로서, 최하부층의 드레인 선 (5) 과 화소 전극 (6) 과 중첩하도록 배열되어 있다. 여기서, 화소 전극 (6) 을 사선으로 서로 구분한 인출부 (18) 와, 소스부 (19) 및, 화소 전극부 (20) 로 나누어 설명키로 한다.
도 1 (b) 는 도 1 (a) 의 선 A-B 에 따른 단면도를 도시한 것으로서, 최하층부터 차례로, 글래스 기판 (7) 과, 드레인 선 (5) 및 화소 전극 (6) 을 형성하는 ITO 층 (8) 과, 비정질 실리콘층 (9) 과, 질화 실리콘층 (10) 및, 게이트 선 (4) 을 형성하는 크롬층 (11) 으로 되어 있다.
TFT 로서의 동작을 설명키로 한다. 게이트 선 (4) 에 ON 전압이 가해지면, 비정질 실리콘층 (9) 은 도통상태로 되므로, 드레인 선 (5) 으로 부터 화소 전극 (6) 의 소스부 (19) 로 전류가 흐른다. 게이트 선 (4) 에 OFF 전압이 가해지면, 비정질 실리콘층 (9) 은 비도통 상태로 되므로, 도 3 에 도시된 바와 같이, 화소 전극 용량 (2) 에는 전하가 유지된다.
여기에서, 인출부 (18) 의 폭이 소스부 (19) 의 폭 보다 좁기 때문에, 인출부 (18) 로 부터 게이트 선의 에지부 (12) 까지의 거리가 종래의 경우 보다도 길게 되고, 에지부의 저항이 증가하기 때문에, TFT 가 OFF 상태인 경우, 화소 전극으로 부터 드레인 선 (5) 으로 흐르는 누설 전류를 감소시킬 수 있다.
다음에, 본 발명에 따른 제 1 실시예의 액정 표시 장치의 제조방법을, 도 5 와, 도 6 도 및, 도 7 을 참조로 설명키로 한다.
글래스 기판 (7) 상에, ITO 층 (8) 을 스퍼터링 장치에 의해 성막하고, 그 위에 레지스터를 도포한다. 그 후, 드레인 선 (5) 과 화소 전극 (6) 의 패턴 마스크를 통해 레지스터를 노출시키고, 현상을 실시함으로써, 드레인 선 (5) 과 화소 전극 (6) 의 패턴을 갖는 레지스터를 남긴다. 다음에, 에칭을 실시하여 드레인 선 (5) 과 화소 전극 (6) 을 패턴한 후, 레지스터를 박리시킨다 (도 5). 이어서, 플라즈마 CVD 장치에 의해 플라즈마 처리를 실시함으로써, 패턴부만 오옴 콘택 (ohmic contact) 상태로 되도록 변경시킨다. 다음에, 플라즈마 CVD 장치에 의해 비정질 실리콘층 (9) 과 질화 실리콘층 (10) 을 성막하고, 스퍼터링 장치에 의해 크롬층 (11) 을 차례로 성막한다 (도 6). 그 후, 레지스터를 도포하고, 노광장치에 의해 주사선의 패턴 마스크를 통해 노출한 후, 현상을 실시하고, 그에 따라 주사선의 패턴을 갖는 레지스터를 남긴다. 주사선의 패턴을 통해 에칭하므로써, 비정질 실리콘층 (9) 과 질화 실리콘층 (10) 을 패터닝한 후, 레지스터를 박리하므로써, 액정장치의 TFT 측의 구성을 완성한다 (도 7).
본 발명의 제 2 실시예의 평면도와 단면도를 각각 도 2 (a) 및 도 2 (b) 에 도시한다. 상기한 제 2 실시예의 구조는, 글래스 기판 (7) 상에, 보호층 (13) 을 추가로 형성한 외에는, 제 1 실시예와 동일하다. 제 1 실시예에서와 같이, TFT 가 OFF 상태인 기간중의 누설 전류를 감소시킬 수 있다. 또한, 글래스 기판 (7) 상에 보호층 (13) 이 존재하기 때문에, 글래스 기판 (7) 으로 부터 나트륨 등의 불순물이 석출되지 않기 때문에, 박막 트랜지스터의 악영향이 미치지 않고, 따라서, 트랜지스터의 신뢰성을 높일 수 있다.
본 발명의 전술한 구성에 따라, TFT 가 OFF 상태인 경우에 있어서의 누설전류를 현저히 감소시킬 수 있으며, 그에 따라 표시상의 콘트라스트가 거의 저감하지 않는, 높은 콘트라스트를 갖는 액정 표시 장치를 얻을 수 있다.

Claims (2)

  1. 글래스 기판,
    상기 글래스 기판상에 형성된 게이트 선,
    드레인 선,
    화소 전극, 및
    순 스태거 형 박막 트랜지스터로 이루어진 액정 표시 장치내의 순 스태거 형 박막 트랜지스터에 있어서,
    상기 순 스태거 형 박막 트랜지스터는 비정질 실리콘층과, 게이트 절연막 및, 게이트 전극이, 소스 전극과 드레인 전극상에 순차로 적층된 구조를 가지며, 또한 상기 박막 트랜지스터의 소스 전극을 화소 전극에 접속하는 인출선의 폭은 소스 전극의 폭 보다 좁은 것을 특징으로 하는 순 스태거 형 박막 트랜지스터.
  2. 제 1 항에 있어서,
    상기 글래스 기판상에 보호층을 형성한 것을 특징으로 하는 순 스태거 형 박막 트랜지스터.
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