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JPH0740101B2 - 薄膜トランジスタ - Google Patents

薄膜トランジスタ

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Publication number
JPH0740101B2
JPH0740101B2 JP60085456A JP8545685A JPH0740101B2 JP H0740101 B2 JPH0740101 B2 JP H0740101B2 JP 60085456 A JP60085456 A JP 60085456A JP 8545685 A JP8545685 A JP 8545685A JP H0740101 B2 JPH0740101 B2 JP H0740101B2
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JP
Japan
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source
electrode
thin film
film transistor
bus line
Prior art date
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Expired - Lifetime
Application number
JP60085456A
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English (en)
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JPS61245136A (ja
Inventor
隆二郎 武藤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
AGC Inc
Original Assignee
Asahi Glass Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Asahi Glass Co Ltd filed Critical Asahi Glass Co Ltd
Priority to JP60085456A priority Critical patent/JPH0740101B2/ja
Priority to DE8686105497T priority patent/DE3681626D1/de
Priority to EP86105497A priority patent/EP0200138B1/en
Publication of JPS61245136A publication Critical patent/JPS61245136A/ja
Priority to US07/219,871 priority patent/US4907861A/en
Priority to US07/342,355 priority patent/US4902638A/en
Publication of JPH0740101B2 publication Critical patent/JPH0740101B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/80—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple passive components, e.g. resistors, capacitors or inductors
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Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明な液晶表示装置等の画像表示装置の表示画素電極
に電圧を印加する薄膜トランジスタに関するものであ
る。
［従来の技術］ 最近、OA機器端末や平面テレビ等薄形ディスプレイ開発
の要求が強くなっており、そのひとつとして、行列状に
電極を配置した液晶表示装置において、電極の交差部分
に能動素子を配置し、液晶の駆動を行う、アクティブマ
トリックス方式が、盛んに研究されている。第16図はア
クティブマトリックス方式液晶表示装置の代表的な等価
回路図である。（28）は液晶層であり、（29）は液晶層
に印加される電圧を保持するためのコンデンサである。
但し、コンデンサ（29）は省略されることもある。（3
0）は液晶層を駆動する電圧を制御するためのスイッチ
ングトランジスタである。X1,X2,X3,…はスイッチング
トランジスタ（30）のゲートを制御する選択信号線、
Y1,Y2,Y3,…は液晶を駆動するのに必要な電圧を印加す
るためのデータ線であり、線順次で駆動される。
一方、スイッチングトランジスタとして用いる薄膜トラ
ンジスタの構造は、半導体層，ゲート電極，ソース電
極，ドレイン電極の位置関係に従って、コプレーナ型構
造，スタガー型構造などに分類される。第17図はコプレ
ーナ型、第18図はスタガー型の薄膜トランジスタの断面
図、第19図はその平面図をそれぞれ示している。図中で
同一の番号で示した部分は、同一の薄膜トランジスタ構
成要素を示している。（１）は石英，ガラスなどの絶縁
性基板であり、この上に薄膜トランジスタが形成され
る。（２）は半導体層であり、ポリシリコン，アモルフ
ァスシリコン,CdSe等が用いられる。（６），（10）は
それぞれソース電極，ドレイン電極であり、通常Al等で
配線される。（11）はゲート絶縁膜であり、SiO2,Si3N4
等で形成される。（12）はゲート電極であり、Al,Cr等
で配線される。（31）は保護膜であり（14）はコンタク
トホールである。（15）は透明導電膜から成る表示画素
電極である。
また、第20図にその平面図を示すような、パターン構造
を簡素化した薄膜トランジスタも知られている。この薄
膜トランジスタは、図に示すように、ソースバスライン
（４），（５），ドレイン電極（10），表示画素電極
（15）を透明導電膜で形成した後、半導体，絶縁膜，ゲ
ート電極（12）を連続して製膜後、ゲート電極（12）の
パターンでエッチングして形成する。
以上のような構造を有する薄膜トランジスタを、各画素
に対応して配置することにより、従来のドットマトリッ
クス方式等によるパネルと比べて、より優れた画質の高
密度表示を得ることが出来る。
［発明の解決しようとする問題点］ この様に、薄膜トランジスタを用いる事により、視認性
の良い高密度液晶表示が可能となるが、１画素に１個の
割で薄膜トランジスタが必要な為、例えば600行×200列
の表示を作る為には12万個の薄膜トランジスタを一枚の
基板内に作り込む必要があり、数多くのトランジスタを
無欠陥で作る事は非常に困難な事である。
トランジスタ不良の欠陥の種類としては、ゲートやソー
ス断線，ゲート・ソース間短絡，ゲート・ドレイン間短
絡，ソース・ドレイン間短絡，トランジスタ特性不良等
がある。
ゲート及びソース断線は工程中のスクラッチ傷やクロス
オーバー部のステップカバレッジ性不良の為に発生する
もので、液晶セルにした場合非点灯線欠陥となるが、断
線ラインの両端のリード取出し電極を接続する様な修復
により表示上欠陥のない様にする事は可能である。
一方ゲート・ソース間短絡は絶縁膜中の塵等の原因によ
り発生するが、この短絡がある場合はゲート信号がたえ
ず短絡点を通じてソースラインに逃げる為、そのソース
には常に電圧がかかる事になり点灯線欠陥となる。又ゲ
ート・ドレイン間短絡も同様の原因で発生するが、短絡
点を通じてゲート電圧がソース信号に係わらずドレイン
に印加される為、常に点灯する点欠陥となる。又トラン
ジスタ特性が不良でゲート電圧が印加されても充分な電
流が流れない場合は、ソース信号電圧が印加されず選択
時に非点灯欠陥となる。
又ソース・ドレイン間短絡はソース・ドレイン電極のエ
ッチング残り等によって発生するが、ソース信号がたえ
ずドレイン電極に印加される為、常時点灯点欠陥とな
る。
以上の欠陥は薄膜トランジスタの欠陥検査後欠陥点を顕
微鏡で観察すると、ほとんどの場合異物、ピンホール、
エッチング残り等の欠陥原因と場所が確認出来る。
以上の様な欠陥の数はプロセス管理によって異なるが、
表示としては線欠陥は一本も許されず、点欠陥としても
約0.01％以下にする必要があるが、現状としては200本
以上のラインを持つ基板中には０〜数本のライン欠陥や
0.1〜３％の点欠陥が含まれる事が多く、セルの歩留が
低く、アクティブマトリックス方式の画像表示装置の実
用化を妨げる主な問題点となっていた。
又欠陥の数は薄膜トランジスタの作成プロセスの数を減
じる事により低減出来、簡素化プロセスの薄膜トランジ
スタは第20図に示す様に２枚のマスクで作成可能な為欠
陥発生率低減には有利なプロセスである。
しかしながら簡素化プロセスの薄膜トランジスタのドレ
イン電流は第20図に示される様にｎ番目のソースバスラ
イン（４）とドレイン電極（10）で形成されるスイッチ
ングトランジスタ（30）（図示のようにソースバスライ
ン（４）とドレイン電極（10）との距離をL1,ゲート電
極（12）の幅をＷとしたとき、チャンネル幅／チャンネ
ル長＝W/L1）の他に、ｎ＋１番目のソースバスライン
（５）とドレイン電極（10）とで形成されるストレイト
ランジスタ（32）（ソースバスライン（５）とドレイン
電極（10）との距離をL2として、チャンネル幅／チャン
ネル長＝W/L2）の影響を受ける。このストレイトランジ
スタ（32）によるドレイン電流は薄膜トランジスタの設
計値によって異なるが、通常スイッチングトランジスタ
による電流値の５〜20％になり、２値表示の場合は多き
な問題とはならないが、階調表示を行う場合には隣のソ
ースラインの信号を拾う為、鮮明な表示が得られず問題
となっていた。
一方トランジスタの形状が表示画素面積に比して小さい
為該画素を動作させるのに充分な電流がとれないという
問題点もあった。
本発明は以上の様な従来の薄膜トランジスタの欠点を解
消するためになされたものであり、多数の薄膜トランジ
スタを一枚の絶縁性基板上に形成する際にも生産歩留り
が良く、かつ簡単な構造でしかもストレイトランジスタ
等の影響を受けず、画像表示装置に用いた場合に良好な
画像の得られる薄膜トランジスタを提供することを目的
とする。
［問題点を解決するための手段］ 本発明になる薄膜トランジスタは、絶縁性基板上にソー
スバスラインとゲートバスラインが設けられ、表示画素
電極が設けられ、該表示画素電極へ電圧を印加するため
に該表示画素電極にドレイン電極を介して接続され、ソ
ース電極と、ゲート電極が備えられた薄膜トランジスタ
において、該ソースバスラインに接続され、該ソースバ
スラインから電圧が印加されるソース電極が１本又は複
数本備えられ、ドレイン電極は、複数本備えられた前記
ソース電極のうちの隣接する一対の間に形成されてなる
か、又は、最もソースバスライン寄りに位置する前記ソ
ース電極とそれ自体がソース電極として作用し得るソー
スバスラインとの間に形成されてなることを特徴とする
ものである。
以下、本発明になる薄膜トランジスタの代表的一例につ
き図面を参照しながら説明する。
第１図は本発明の薄膜トランジスタの一例を示す平面
図、第２図はそのAA′面の断面図である。
図において、石英，ガラス等の絶縁性基板（１）の表面
には、インジウム・ティン・オキサイド（ITO）等の様
な透明導電膜から成る電極と、更にその表面に、ポリシ
リコン，アモルファスシリコン,CdSe等の半導体にP,As
等やＢ等をドーピングしてそれぞれｎ型又はＰ型にした
半導体層（16）が形成される。
この様にして形成した、ドーピングした半導体層（16）
と該透明電極を同時に第１図に示す様な形状にパターニ
ングし、表示画素電極（15），ソースバスライン（４）
が形成される。該ソースバスライン（４）の表示画素電
極（15）の左上隅部に近い位置には、前記ソースバスラ
イン（４）にほぼ平行に設けられた該第２のソース電極
（８）と、該第２のソース電極（８）と前記ソースバス
ライン（４）を接続するソース接続電極（９）とが形成
される。また、表示画素電極（15）の左上隅部の端部
は、前述のソースバスライン（４）と第２のソース電極
（８）の間に挟まれる様に伸ばされて設けられ、ドレイ
ン電極（10）が形成される。
この基板上にポリシリコン，アモルファスシリコン,CdS
e等の半導体層（２）、続いてSiO2,Si3N4,SiON等から成
るゲート絶縁膜（11）、更にAl,Cr等のゲート電極用メ
タルを成膜後、第１図のゲート電極（12）のパターンで
連続的にメタル層，絶縁膜層，半導体層をエッチングし
て、ゲート電極（12）及び絶縁層（11），半導体層
（２）を形成する。
その後連続してゲート電極パターン以外に露出している
表示電極ソースバスライン等の上のドーピングした半導
体層もエッチングにより除去される。
ソースバスライン（４）のゲート電極（12）と空間的に
交差する部分は第１のソース電極（７）として機能す
る。
この様な構成とすることにより、ドレイン電極（10）に
は第１のソース電極（７）及び第２のソース電極（８）
よりソース信号が供給されることとなる。即ち、この薄
膜トランジスタの前述したチャンネル幅とチャンネル長
の比（W/L）は従来の薄膜トランジスタの２倍になって
いることになる。
又この場合ドレイン電極（10）は第２のソース電極
（８）によってｎ＋１番目のソースバスライン（５）か
ら電気的に遮断されている為ｎ＋１番目のソースバスラ
イン（５）とストレイトランジスタを形成する事が全く
なくなり、該表示画素電極（15）にはｎ番目のソースバ
スライン（４）の信号のみが供給され、正確な表示を得
る事が出来る様になる。又ソース電極の構造として第３
図に示す様に第２のソース電極（８）と同様に第１のソ
ース電極（７）もソース接続電極（９）に接続した形状
にする事も可能であり、この場合には、欠陥があった時
の修復等の場合には有効である。
以上は簡素化パターンに関して説明を行ったが、本発明
はこのようなパターンや構造に限定されるものではな
く、従来のコープレーナー型，スタッガー型の薄膜トラ
ンジスタにも応用は可能である。例えばコープレーナー
構造の薄膜トランジスタに於て第４図に示される様にソ
ースバスライン（３）に直角に突出させて設けた２本の
ソース電極（７），（８）によってドレイン電極（10）
が挟まれた形状をしているものや、第５図に示される様
にソースバスライン（３）と平行に突出させて設けたソ
ース電極（８）によってドレイン電極（10）が挟まれた
形状をしたものでも良い。これらのコープレーナー型や
スタッガー型の構造のものに対しては従来の簡素化パタ
ーンの様にストレイトランジスタの影響は始めからない
が本発明の構造にする事により薄膜トランジスタのチャ
ンネル幅とチャンネル長の比（W/L）が従来の２倍に取
れるメリットがあり、又欠陥があった場合には有効な対
策を取り易い構造になっている。
次に薄膜トランジスタに欠陥があった場合の修復法につ
いて説明する。本発明者が数多くの薄膜トランジスタ基
板を作成した結果、種々の欠陥の発生する場所はランダ
ムであり、近接した薄膜トランジスタが欠陥となる確率
は極めて低い事が判明している。かかる事実にかんがみ
本発明はなされたものである。前述の欠陥の内ではソー
ス・ゲート間短絡が一番発生確率が高く、点灯線欠陥の
重大欠陥となり生産の歩留低下の主な原因であった。一
方薄膜トランジスタの特性が良く、小さなW/Lの構造の
物でも充分なドレイン電流が取れる場合且つ２個所のソ
ース・ゲートオーバーラップ部の内一方に第6,7,8図の
符号（17）で示す様な短絡点が認められた場合は、符合
（18）で示す様に、そのソース電極（７）又は（８）又
はゲート電極（12）を何らかの方法で切断すれば良い。
この時ドレイン電極には残されたソース電極（８）又は
（７）からのみソース信号が入るが、薄膜トランジスタ
の性能が充分であれば二値表示をする場合には全く問題
がない。又階調表示を行う場合でも多少本来の階調とは
異なるが、動画の場合にはその差がほとんど認知出来な
い程であり、従来の線欠陥に比べ著しく画像価値を向上
させ得るものである。
又第９図に示す様に二本のソース電極（７′），（８）
の内一本のみを電気的に絶縁した状態にしておき、検査
の結果、第10図の符号（17）で示す様に、ソース・ゲー
ト間短絡欠陥が認められた薄膜トランジスタのソース電
極（８）を、符号（18）で示す様に、根本から切断し、
それ迄電気的に絶縁されていたもう一方のソース電極
（７′）を電気的に、符号（19）で示す様に、接続して
該トランジスタの機能を回復させる事も可能である。以
上に説明した簡素化パターンに於ては、隣接ソースバス
ライン（５）に近い方の第２のソース電極（８）を切断
した場合に該修復画素はストレイトランジスタの影響を
受ける事になるが、小数の散在した修復画素は他とは見
分けにくく、修復による効果は前述の通りである。
以上の説明は簡素化パターンに関して行ったが薄膜トラ
ンジスタの構造に限定されず、コープレーナー型やスタ
ッガー型等のものも応用出来る。
以上迄は一画素当りドレイン電極が一本ある場合につい
て説明して来たが、次に複数本のドレイン電極を有する
簡素化パターンの薄膜トランジスタについて説明を行
う。
薄膜トランジスタの性能が不充分の場合には、第11図に
示す様に、１画素当り各２本のソース電極（７），
（８），（34），（36），（37），（39）によって挟ま
れた複数個のドレイン電極（10），（35），（38）から
なる複数個の薄膜トランジスタを設ける事が有効であ
る。
即ち複数個の薄膜トランジスタを設ける事により得られ
るドレイン電流は１個の場合に比しトランジスタ個数倍
になり、表示に必要な充分なドレイン電流を得る事が出
来る様になる。この構造に於て薄膜トランジスタに欠陥
が認められた場合は、第12図に示す様に、ドレイン又は
ソース電極を切断して欠陥薄膜トランジスタを電気的に
絶縁し修復する事が可能である。例えば、図のように、
ソース電極（34）にソース・ゲート間短絡（17）が発生
し、ドレイン電極（35）にゲート・ドレイン間短絡（2
0）が発生して、該ソース電極（34）とドレイン電極（3
5）をそれぞれ符合（18），（21）で示すように切断し
た場合、即ち、３個の薄膜トランジスタの内１個に欠陥
が発生し切断分離された場合は、表示画素電極（15）に
は2/3のドレイン電流が得られる事になる為該画素の他
画素との表示特性の差は前述の場合より少なくなり、よ
り高品質の画像を得られる事になる。
又薄膜トランジスタの性能が充分な場合は、第13図に示
す様に、一画素当り各２本のソース電極によって挟まれ
た複数個のドレイン電極からなる複数個の薄膜トランジ
スタを設け、且つソース電極とドレイン電極がそれぞれ
ソースバスライン及び表示画素電極（15）と電気的に絶
縁された状態の薄膜トランジスタ（24）を含む様にして
おくと更に効果は大きい。即ち、一画素当り電気的に接
続されている主の薄膜トランジスタ（23）以外に電気的
に絶縁された従の薄膜トランジスタ（24）を設けてお
き、主の薄膜トランジスタ（23）に欠陥が認められた時
は、第14図に示す様に、該トランジスタ（23）のドレイ
ン又はソース電極の一部又はいずれも符号（18），（2
1）で示すように切断する等して符合（18），（21）で
電気的に絶縁状態とし、次にそれまで絶縁状態にあった
従の薄膜トランジスタ（24）のソース電極を、符号（2
5）で示す様に、ソース接続電極で接続し、ドレイン電
極を、符号（19）で示す様に、表示画素電極（15）にそ
れぞれ接続する事により、従の薄膜トランジスタ（24）
を動作させる様にする。以上の様な構造を持つ薄膜トラ
ンジスタの場合には、始めから良好な画素と、修復した
画素の薄膜トランジスタの数が同数に出来る為表示画素
電極（15）に供給されるドレイン電流は全く同様に出来
る上、該表示画素電極（15）本来のソース信号を受ける
事が出来る為、表示上全く欠陥のないものを作る事が可
能である。
本発明に於ける複数個の薄膜トランジスタは例示した数
に限定されるものでなく、又、初期に絶縁されているド
レイン，ソース電極の数も例示したものに限定されるも
のではない。
以上述べた修復工程に於ける切断方法としてはレーザー
トリマーや、超音波カッターによる切断法等があるが、
何ら方法には制限されるものではない。又第２のトラン
ジスタのドレイン電極と表示画素電極の接続方法におい
ても微小な動態をディスペンサー等で付着させる方法、
薄膜トランジスタ基板上に金やアルミをコートした硝子
基板を対向させて配し、希望の寸法に絞り込んだレーザ
ーをメタルコート基板側から常圧又は減圧下で照射し、
メタルを薄膜トランジスタ基板の希望の場所にコートさ
せるレーザーコート法等があるが、このような方法に特
に制限されるものではない。
［作用］ 第１図ないし第５図にその構成を示した本発明の構成例
では、ゲート電極（12）に高電位の電圧が印加されたと
きに、ソースバスライン（３），（４）に接続された第
１のソース電極（７）及び第２のソース電極（８）か
ら、半導体層（２）を介してドレイン電極（10）へ電流
が流れ、該ドレイン電極（10）に接続された表示画素電
極（15）がソースバスライン（３），（４）と同電位と
なり、該ソースバスライン（３），（４）が高電位にあ
るときは、前記表示画素電極（15）と図示しない共通電
極間電圧が印加され、液晶表示装置の場合には、該表示
画素電極（15）と共通電極間に挟持された液晶スイッチ
がオンし、該表示画素電極（15）に対応する画素が点灯
し表示状態となる。前記ソースバスライン（３），
（４）が低電位にあるときには、表示画素電極（15）も
低電位となり、液晶スイッチはオンせず、該表示画素電
極（15）に対応する画素は非点灯状態となる。
他のゲート電極に選択電位が供給されている間、既に信
号が供給されたゲート電極（12）には低電位が供給され
半導体層（２）が高抵抗になる為、ソース電極（７），
（８）とドレイン電極（10）とは電気的に切り離され、
表示画素電極（15）に対応する画素の液晶スイッチは液
晶容量又は付加容量により前の状態を継続する。
以上のようなスイッチング動作において、前述した様
に、チャンネル幅／チャンネル長（W/L）が大きく、か
つ、ドレイン電極（10）が第２のソース電極（８）によ
ってｎ＋１番目のソースバスライン（５）から電気的に
遮断されているため、十分なドレイン電流量が得られる
とともに、該ドレイン電極（10）がｎ＋１番目のソース
バスライン（５）とストレイトランジスタを形成するこ
とが全くなく、良好なスイッチング動作が得られる。
上記薄膜トランジスタに第６図及び第７図に示す様なソ
ース・ゲート間短絡（17）が発生した場合には、上述し
たように、該ソース電極（７）又はゲート電極（12）を
それぞれソースバスライン（４）又はゲートバスライン
から、図の符号（18）で示す様に、切断することにより
修復することが出来、正常なスイッチング動作が得られ
る。
第９図に示す様に１本のソース電極（８）のみをソース
バスライン（４）に接続した構成の場合にもスイッチン
グ動作は同様であり、また、ソース・ゲート間短絡（1
7）が該ソース電極（８）に発生した場合は該ソース電
極（８）をソースバスライン（４）から切断し、予備の
ソース電極（７′）をソースバスライン（４）に接続す
ることにより修復でき、正常なスイッチング動作が得ら
れることも同様である。
第11図に示す様に複数のドレイン電極（10），（35），
（38）を各２本のソース電極（７），（８）；（34），
（36）；（37），（38）の間に設けた構成の場合は十分
なドレイン電流が得られ良好な表示が得られる。
前述した様に、ソース・ゲート間短絡（17）又はゲート
・ドレイン間短絡（20）が発生した場合には、欠陥の発
生したソース電極（34）又はドレイン電極（35）をそれ
ぞれ符号（18），（21）で示すように切断することによ
り該欠陥を修復することができる。
第13図に示すように、予備の薄膜トランジスタ（24）を
設けておく構成の場合にも、該薄膜トランジスタのスイ
ッチング動作，欠陥の発生した場合の修復方法は同様で
ある。なお、この場合には上述した様に、修復した場合
にもドレイン電流量が修復前と同一であるので安定した
表示が得られる。
以上述べた様に本発明の薄膜トランジスタは、ある表示
画素に欠陥が発生した場合にも、該画素に電圧を印加す
る本来のソースバスラインからの電圧が印加出来る様に
修復するものであるので、隣接したソースバスラインか
ら電圧を印加する方法に比し、より完全な欠陥の削除及
び修復が可能となる。
［実施例］ 次に本発明の薄膜トランジスタの製造及び修復の実施例
を示す。
実施例１ まず50mm角のガラス基板上に厚さ1000ÅのITO,500Åのn
+a−Siをコート後、第（１）図に示す様に、ソースバス
ライン（４），（５）及びゲート接続電極（９），ソー
ス電極（８）及びドレイン電極（10）、表示画素電極
（15）をパターニングした。
その際ドレイン電極（10）を２本のソース電極（７），
（８）で挟む構造に形成した。
次に2000Åのａ−Si,2000ÅのSiON膜をＰ−CVDでコート
後、ゲート電極用アルミを3000Åコートした。ホトレジ
ストを用いてゲート電極（12）のパターンでアルミ,a−
Si,SiON膜をエッチングし次にITO上のn+a−Si膜もエッ
チングして、200×200画素の薄膜トランジスタを完成し
た。
このようにして基板上に形成した薄膜トランジスタの特
性を測定したところ、ドレイン電流値は従来の簡素化パ
ターンの約２倍得られた上、ある画素の薄膜トランジス
タ特性は、隣接したソースバスラインの信号の影響は全
く受けなかった。以上の基板上にポリイミドの配向膜を
コートして液結晶表示パネルを組み立て、点灯検査を行
ったところ、階調表示を行っても従来よりも鮮明で正確
な画像が得られたが、ソース・ゲート間短絡に起因する
点灯線欠陥が４本とゲートドレイン間短絡に起因する点
灯欠陥が２箇所存在していた。
実施例２ 実施例１と同様の膜構成ながら第（３）図に示す如くド
レイン電極（10）をソース接続電極（９）に接続した２
本のソース電極（７），（８）で挟んだ構造の薄膜トラ
ンジスタを作成後、全薄膜トランジスタの検査を行った
ところ３箇所のソース・ゲート間短絡と１箇所のゲート
・ドレイン間短絡が認められた。
３箇所のソース・ゲート間短絡の薄膜トランジスタを観
察したところ２箇所はゲート電極（12）と第１ソース電
極（７）の交差部に、１箇所はゲート電極（12）と第２
ソース電極（８）の交差部に黒い異物が認められた。異
物の認められたソース電極の根本をレーザートリマーに
て第６図の符号（18）の様に切断し、ソース接続電極
（９）及びソースバスライン（４）から電気的に絶縁し
た。その後実施例１と同様な方法で液晶表示パネルを作
成して点灯検査を行ったところ、ソース・ゲート間短絡
に起因する点灯点欠陥は一本もなく、ゲート・ドレイン
間短絡に起因する点灯点欠陥が１箇所だけある状況に改
善された。
修復を行った画素は近接距離から注意深く観察すると他
の画素に比べてコントラストは低いものの、通常の使用
距離の目から30cmの距離から観察した限りほとんどその
差が認知出来ず画像としては問題がない事が判った。
実施例３ 実施例１と同様の膜構成ながら、第（13）図に示す如
く、ドレイン電極（10）をソース接続電極（９）に接続
した２本のソース電極（７），（８）で挟んだ構造の薄
膜トランジスタを一画素当り３個設け、その内一番ソー
スバスライン（４）に近い主の薄膜トランジスタ（23）
のみの２本のソース電極（７），（８）とドレイン電極
（10）をそれぞれソースバスライン（４）及び表示画素
電極（15）に接続しておき他の従の薄膜トランジスタ
（24）のソース・ドレイン電極は電気的に絶縁した状態
にして作成した。このようにして作成した基板全ての薄
膜トランジスタの検査を行ったところ、３箇所のソース
・ゲート間短絡と２箇所のゲート・ドレイン間短絡が認
められた。ソース・ゲート間短絡のあった薄膜トランジ
スタの２本のソース電極を第14図の符号（18）に示す通
り、ゲート・ドレイン間短絡のあった薄膜トランジスタ
のドレイン電極を符号（21）に示す通りにソース接続電
極（９）からと表示画素電極（15）からレーザートリマ
ー法で切断し、次に該画素にある第１の従の薄膜トラン
ジスタ（26）の絶縁されているソース接続電極と主の薄
膜トランジスタ（23）のソース接続電極（９）を接続す
る形に、又絶縁されているドレイン電極と表示画素電極
（15）とを接続する形に、レーザートリマーの照準を合
わせた後、5000Åの金をコートした硝子基板を薄膜トラ
ンジスタ基板上に金コート面を接する様に置いて減圧下
でレーザー照射を行った結果、第14図の符号（25）及び
（19）に示される様に、レーザーの照射された部分の金
が蒸発して薄膜トランジスタ基板に再付着する事によ
り、第１の従の薄膜トランジスタ（26）のソース電極及
びドレイン電極の接続を行った。
この修復工程の後の再検査に於て２箇所のソース・ゲー
ト間短絡と、２箇所のゲート・ドレイン間短絡は第１の
従の薄膜トランジスタ（26）を用いる事により良特性が
得られる様になったが、１個の薄膜トランジスタには第
１の従の薄膜トランジスタ（26）にもソース・ゲート間
短絡が存在していた。その為前述の方法で従の第１の薄
膜トランジスタ（26）のソース電極を、第15図の符号
（18）の様に切断後、従の第２の薄膜トランジスタ（2
7）のソース接続電極及びドレイン電極を、符号（25）
及び（22）で示す様に、ソース接続電極及び表示画素電
極（15）と接続した。その結果該画素の表示画素電極
（15）には従の第２の薄膜トランジスタ（27）より正常
なドレイン電流が供給される様になった。
この修復工程を終えた薄膜トランジスタを前述の方法で
液晶表示パネルを作成し点灯検査を行ったところ、点欠
陥，線欠陥は一個も認められず、注意深く観察しても全
く欠陥のない表示を得る事が出来た。
［発明の効果］ 本発明になる薄膜トランジスタにおいては、ドレイン電
極を２本のソース電極の間に形成するようにしたので、
ドレイン電流を十分に流すことが可能となり、かつ、ス
トレイトランジスタの影響を全く受けないようにするこ
とが可能である。
又複数個の薄膜トランジスタを設けておき、主の薄膜ト
ランジスタが不良の時は従の薄膜トランジスタを用いる
事により正確なソース信号を表示画素電極に供給出来る
様になった為、無欠陥の薄膜トランジスタ基板の作成が
可能になり、素子の製産歩留を著しく向上させ、ひいて
は製造コストを低下させる事に大きく役立つものであ
る。
更に欠陥の修復後も修復前と同一のソースバスラインか
ら電圧を表示画素電極に印加できるので、修復の跡が目
立つこともなく完全な修復が可能となるものである。
【図面の簡単な説明】
第１図は本発明の薄膜トランジスタの一例を示す平面図
であり、第２図はその断面図である。第３図は本発明の
薄膜トランジスタの他の例を示す平面図である。第４
図，第５図は本発明の薄膜トランジスタの第3,第４の例
を示す平面図である。 第６図，第７図，第８図は本発明の薄膜トランジスタに
於てソース・ゲート間短絡が発見された場合の修復法を
示す平面図である。第９図は本発明の薄膜トランジスタ
の第５の例を示す平面図であり、第10図は第９図の薄膜
トランジスタにソース・ゲート間短絡が発見された時の
修復法を示す平面図である。第11図は本発明の薄膜トラ
ンジスタの第６の例を示す平面図であり、第12図は第11
図の薄膜トランジスタに欠陥があった場合の修復法を示
す平面図である。第13図は本発明の薄膜トランジスタの
第６の例を示す平面図であり、第14図は第13図の薄膜ト
ランジスタに欠陥が発見された場合の修復法を示す平面
図であり、第15図は修復した薄膜トランジスタに更に欠
陥が発見された場合の再修復法を示す平面図である。 第16図はアクティブマトリックス方式液晶表示装置の代
表的な等価回路である。第17図は従来のコープレーナー
型薄膜トランジスタの、第18図は従来のインバーテッド
スタッガー型薄膜トランジスタのそれぞれ断面図であ
り、第19図はその平面図である。 第20図は従来の簡素化パターンの薄膜トランジスタの平
面図である。 １……絶縁性基板 ２……半導体層 ３……ソースバスライン ４……ｎ番目のソースバスライン ５……ｎ＋１番目のソースバスライン ６……ソース電極 ７……第１のソース電極 ８……第２のソース電極 ９……ソース接続電極 10……ドレイン電極 11……ゲート絶縁膜 12……ゲート電極 13……ゲートバスライン 14……コンタクトホール 15……表示画素電極 16……ドーピングした半導体層 17……ソース・ゲート間短絡点 20……ゲート・ドレイン間短絡点 23……主の薄膜トランジスタ 24……従の薄膜トランジスタ 26……第１の従の薄膜トランジスタ 27……第２の従の薄膜トランジスタ 28……液晶層 29……コンデンサ 30……スイッチングトランジスタ 31……保護膜 32……ストレイトランジスタ

Claims (11)

    【特許請求の範囲】
  1. 【請求項１】絶縁性基板上にソースバスラインとゲート
    バスラインが設けられ、 表示画素電極が設けられ、 該表示画素電極へ電圧を印加するために該表示画素電極
    にドレイン電極を介して接続され、ソース電極と、ゲー
    ト電極が備えられた薄膜トランジスタにおいて、 該ソースバスラインに接続され、該ソースバスラインか
    ら電圧が印加されるソース電極が１本又は複数本備えら
    れ、 ドレイン電極は、複数本備えられた前記ソース電極のう
    ちの隣接する一対の間に形成されてなるか、 又は、最もソースバスライン寄りに位置する前記ソース
    電極とそれ自体がソース電極として作用し得るソースバ
    スラインとの間に形成されてなることを特徴とする薄膜
    トランジスタ。
  2. 【請求項２】ドレイン電極が、最もソースバスライン寄
    りに位置する前記ソース電極とそれ自体がソース電極と
    して作用し得るソースバスラインとの間に１本のみ形成
    されてなることを特徴とする特許請求の範囲第１項記載
    の薄膜トランジスタ。
  3. 【請求項３】複数本備えられた前記ソース電極のうちの
    隣接する一対の間にドレイン電極が１本設けられ、さら
    にソースバスラインと接続されていないソース電極と該
    表示画素電極と接続されていないドレイン電極から構成
    される従の薄膜トランジスタが並設されたことを特徴と
    する特許請求の範囲第１項記載の薄膜トランジスタ。
  4. 【請求項４】複数本備えられた前記ソース電極のうちの
    隣接する一対の間にドレイン電極が設けられ、かつドレ
    イン電極が複数設けられたことを特徴とする特許請求の
    範囲第１項記載の薄膜トランジスタ。
  5. 【請求項５】ドレイン電極が２本、前記ソース電極が４
    本形成されてなることを特徴とする特許請求の範囲第４
    項記載の薄膜トランジスタ。
  6. 【請求項６】ドレイン電極が３本、前記ソース電極が６
    本形成されてなることを特徴とする特許請求の範囲第４
    項記載の薄膜トランジスタ。
  7. 【請求項７】前記ソース電極がソースバスラインにほぼ
    平行に形成されてなることを特徴とする特許請求の範囲
    第１項記載の薄膜トランジスタ。
  8. 【請求項８】前記ソース電極がゲートバスラインにほぼ
    平行に形成されてなることを特徴とする特許請求の範囲
    第１項記載の薄膜トランジスタ。
  9. 【請求項９】ゲートバスラインが前記ソース電極と交差
    されて配置されたことを特徴とする特許請求の範囲第１
    項記載の薄膜トランジスタ。
  10. 【請求項１０】ソースバスラインと、ソース電極と、ド
    レイン電極と、該表示画素電極とが透明導電膜から形成
    されてなることを特徴とする特許請求の範囲第１項記載
    の薄膜トランジスタ。
  11. 【請求項１１】該ドレイン電極とソースバスラインとの
    間に予備ソース電極がさらに形成されてなることを特徴
    とする特許請求の範囲第２項記載の薄膜トランジスタ。
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