JP3216502B2 - Ｃｍｏｓ薄膜半導体装置及びその製造方法 - Google Patents
Ｃｍｏｓ薄膜半導体装置及びその製造方法Info
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
- H10D86/01—Manufacture or treatment
- H10D86/021—Manufacture or treatment of multiple TFTs
- H10D86/0221—Manufacture or treatment of multiple TFTs comprising manufacture, treatment or patterning of TFT semiconductor bodies
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
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- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
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- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
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- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
- G02F1/1368—Active matrix addressed cells in which the switching element is a three-electrode device
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- H—ELECTRICITY
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D86/0231—Manufacture or treatment of multiple TFTs using masks, e.g. half-tone masks
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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Description
【０００１】
【発明の属する技術分野】本発明は、薄膜トランジスタ
（ＴＦＴ）方式の液晶ディスプレイ（ＬＣＤ）等に用い
られるＣＭＯＳ ＴＦＴ回路及びその製造方法に係る。
（ＴＦＴ）方式の液晶ディスプレイ（ＬＣＤ）等に用い
られるＣＭＯＳ ＴＦＴ回路及びその製造方法に係る。
【０００２】
【従来の技術】ＴＦＴーＬＣＤでは主として、石英基板
に形成した多結晶シリコン(ｐ−Ｓｉ)ＴＦＴ，大型のガ
ラス基板に形成した非晶質シリコン（ａ−Ｓｉ）ＴＦＴ
が用いられている。このようなＴＦＴ−ＬＣＤにおい
て、ＴＦＴの使われかたとして、表示部分のＴＦＴマト
リクスに使われる場合と、このＴＦＴマトリクスを駆動
するために、同一基板上の外周の回路を形成するために
使われる場合がある。前者では、ｎチャンネルＴＦＴ、
後者では、高速動作を達成するため、ＣＭＯＳＴＦＴ回
路が使われる。
に形成した多結晶シリコン(ｐ−Ｓｉ)ＴＦＴ，大型のガ
ラス基板に形成した非晶質シリコン（ａ−Ｓｉ）ＴＦＴ
が用いられている。このようなＴＦＴ−ＬＣＤにおい
て、ＴＦＴの使われかたとして、表示部分のＴＦＴマト
リクスに使われる場合と、このＴＦＴマトリクスを駆動
するために、同一基板上の外周の回路を形成するために
使われる場合がある。前者では、ｎチャンネルＴＦＴ、
後者では、高速動作を達成するため、ＣＭＯＳＴＦＴ回
路が使われる。
【０００３】ＣＭＯＳ ＴＦＴ回路を作成するには、ｎ
型ドーパントを入れたｎチャンネルＴＦＴと、ｐ型ドー
パントを入れたｐチャンネルＴＦＴの形成が必要とな
る。ＣＭＯＳ ＴＦＴ回路の構成法は、基本的にはＬＳ
Ｉ半導体プロセスの作成方法を基本としている。すなわ
ち、ｎ型ドーパントと、ｐ型ドーパントとを交互にマス
クで保護しながら個別の工程でドーピング処理してい
る。
型ドーパントを入れたｎチャンネルＴＦＴと、ｐ型ドー
パントを入れたｐチャンネルＴＦＴの形成が必要とな
る。ＣＭＯＳ ＴＦＴ回路の構成法は、基本的にはＬＳ
Ｉ半導体プロセスの作成方法を基本としている。すなわ
ち、ｎ型ドーパントと、ｐ型ドーパントとを交互にマス
クで保護しながら個別の工程でドーピング処理してい
る。
【０００４】
【発明が解決しようとする課題】図９を用いて、従来技
術を説明する。この一例は、Conference Recoad ofSoci
ety for Information Display, pp.３８７−３９０（１
９９３）に述べられている。
術を説明する。この一例は、Conference Recoad ofSoci
ety for Information Display, pp.３８７−３９０（１
９９３）に述べられている。
【０００５】工程(ａ)において、基本となるcoplaner型
ＴＦＴの断面を示す。ガラス基板１上にＳｉＯ2 からな
る下地膜２を形成する。この上に能動層シリコン膜３を
形成し、レーザ結晶化，熱結晶化等により、結晶品質を
改善する。この上に、ＳiＯ2からなるゲート絶縁膜４を
形成する。さらに、メタルあるいはシリコン膜からな
る、ゲート電極５を形成し、ゲートとして加工する。
ＴＦＴの断面を示す。ガラス基板１上にＳｉＯ2 からな
る下地膜２を形成する。この上に能動層シリコン膜３を
形成し、レーザ結晶化，熱結晶化等により、結晶品質を
改善する。この上に、ＳiＯ2からなるゲート絶縁膜４を
形成する。さらに、メタルあるいはシリコン膜からな
る、ゲート電極５を形成し、ゲートとして加工する。
【０００６】工程（ｂ）において、ｐチャンネル側のＴ
ＦＴにドープマスク７ｂを形成し、ｎチャンネル側ＴＦ
Ｔにはリンイオンビーム８を照射し、ソース・ドレイン
層３ａを形成する。リンイオンビーム８の照射方法とし
ては、ＬＳＩプロセスのイオン注入機に代わり、大型基
板には質量分離を行わないイオンドープ法が使われる。
ゲート絶縁膜５を突き抜ける必要があるため、加速電圧
は約１００ｋＶが必要である。この電圧ではイオンエネ
ルギーが高く、ガラスの熱伝導は悪いので、基板温度が
上昇する。このため、ドープマスク７ｂにはポリイミド
のような耐熱性のある材料を使う、さらにイオン密度を
下げてドープ時間を長くして熱負荷を軽減する等の工夫
が必要である。
ＦＴにドープマスク７ｂを形成し、ｎチャンネル側ＴＦ
Ｔにはリンイオンビーム８を照射し、ソース・ドレイン
層３ａを形成する。リンイオンビーム８の照射方法とし
ては、ＬＳＩプロセスのイオン注入機に代わり、大型基
板には質量分離を行わないイオンドープ法が使われる。
ゲート絶縁膜５を突き抜ける必要があるため、加速電圧
は約１００ｋＶが必要である。この電圧ではイオンエネ
ルギーが高く、ガラスの熱伝導は悪いので、基板温度が
上昇する。このため、ドープマスク７ｂにはポリイミド
のような耐熱性のある材料を使う、さらにイオン密度を
下げてドープ時間を長くして熱負荷を軽減する等の工夫
が必要である。
【０００７】工程（ｃ）において、ｎチャンネル側のＴ
ＦＴにドープマスク７ａを形成し、ｐチャンネル側ＴＦ
Ｔにはボロンイオンビーム６を照射し、ソース・ドレイ
ン層３ｂを形成する。
ＦＴにドープマスク７ａを形成し、ｐチャンネル側ＴＦ
Ｔにはボロンイオンビーム６を照射し、ソース・ドレイ
ン層３ｂを形成する。
【０００８】工程（ｄ）において、ソース・ドレイン層
３ａ及び３ｂを熱処理、レーザ加熱等で活性化する。さ
らに、ＳｉＯ2 等の保護絶縁膜９を形成し、コンタクト
ホールを形成した後ソース・ドレイン電極１０を形成し
て素子が完成する。ｐ，ｎチャンネルＴＦＴのソース・
ドレインを図のように接続することで回路素子の基本で
あるインバータが構成される。
３ａ及び３ｂを熱処理、レーザ加熱等で活性化する。さ
らに、ＳｉＯ2 等の保護絶縁膜９を形成し、コンタクト
ホールを形成した後ソース・ドレイン電極１０を形成し
て素子が完成する。ｐ，ｎチャンネルＴＦＴのソース・
ドレインを図のように接続することで回路素子の基本で
あるインバータが構成される。
【０００９】簡単なＴＦＴ回路の場合には、ＬＳＩ半導
体プロセスよりマスク回数の少ない簡単な製作工程が必
要となる。本発明の目的は、簡便なＣＭＯＳ ＴＦＴ回
路の作成方法を提供することにある。
体プロセスよりマスク回数の少ない簡単な製作工程が必
要となる。本発明の目的は、簡便なＣＭＯＳ ＴＦＴ回
路の作成方法を提供することにある。
【００１０】
【課題を解決するための手段】本発明のＣＭＯＳ ＴＦ
Ｔ回路の作成方法は、マスクなしでドープされた第一の
導電型のドーピング層を、濃度の高い第二の導電型のド
ーパントで補償して導電型を反転させ、第二の導電型の
ドープ層とするものである。
Ｔ回路の作成方法は、マスクなしでドープされた第一の
導電型のドーピング層を、濃度の高い第二の導電型のド
ーパントで補償して導電型を反転させ、第二の導電型の
ドープ層とするものである。
【００１１】さらに、この補償による導電型の反転を容
易に、かつ確実に行うため、第二の導電型のドーパント
で補償する前に、第一の導電型のドープ層の表面濃度を
低下させる。
易に、かつ確実に行うため、第二の導電型のドーパント
で補償する前に、第一の導電型のドープ層の表面濃度を
低下させる。
【００１２】補償による導電型の反転操作を行うことに
より、マスクドーピング工程を低減して反対導電型の領
域を形成することができ、ＣＭＯＳ ＴＦＴ回路の作成
工程を簡略化できる。
より、マスクドーピング工程を低減して反対導電型の領
域を形成することができ、ＣＭＯＳ ＴＦＴ回路の作成
工程を簡略化できる。
【００１３】
【発明の実施の形態】図１において、本発明の一例を説
明する。
明する。
【００１４】工程(ａ)において、基本となるcoplaner型
ＴＦＴの断面を示す。ガラス基板１上にＳｉＯ2 からな
る下地膜２を形成する。この上に能動層シリコン膜３を
形成し、レーザ結晶化，熱結晶化等により、結晶品質を
改善する。この上に、ＳiＯ2からなるゲート絶縁膜４，
シリコン膜からなるゲート電極５を形成し、これらをゲ
ートとして加工する。
ＴＦＴの断面を示す。ガラス基板１上にＳｉＯ2 からな
る下地膜２を形成する。この上に能動層シリコン膜３を
形成し、レーザ結晶化，熱結晶化等により、結晶品質を
改善する。この上に、ＳiＯ2からなるゲート絶縁膜４，
シリコン膜からなるゲート電極５を形成し、これらをゲ
ートとして加工する。
【００１５】工程（ｂ）において、基板にボロンイオン
ビーム６を照射し、ソース・ドレイン層３ｂを形成す
る。ボロンイオンビーム６の照射方法としては、質量分
離を行わないイオンドープ法が使われる。加速電圧は３
から７ｋＶ，１％のジボランガスを使い、０.５ｍＡ／c
m2のイオン密度で約１０秒間ドープする。
ビーム６を照射し、ソース・ドレイン層３ｂを形成す
る。ボロンイオンビーム６の照射方法としては、質量分
離を行わないイオンドープ法が使われる。加速電圧は３
から７ｋＶ，１％のジボランガスを使い、０.５ｍＡ／c
m2のイオン密度で約１０秒間ドープする。
【００１６】工程（ｃ）において、ｐチャンネル側のＴ
ＦＴにレジストのドープマスク７ｂを形成し、ｎチャン
ネル側のＴＦＴにはリンイオンビーム８を照射し、ソー
ス・ドレイン層３ａを形成する。照射条件は（ｂ）と同
様であるが、時間は３０から６０秒と長くし、リンの濃
度を高くする。電圧が低く、イオンのエネルギーが低い
ため、通常のレジストをマスクとして使うことができ
る。
ＦＴにレジストのドープマスク７ｂを形成し、ｎチャン
ネル側のＴＦＴにはリンイオンビーム８を照射し、ソー
ス・ドレイン層３ａを形成する。照射条件は（ｂ）と同
様であるが、時間は３０から６０秒と長くし、リンの濃
度を高くする。電圧が低く、イオンのエネルギーが低い
ため、通常のレジストをマスクとして使うことができ
る。
【００１７】図２は、ボロン，リンの深さ方向の濃度分
布を示す。（ｉ）（ii）は、工程（ｂ）、(iii）（iv）
は工程（ｃ）での、ボロン,リンの濃度分布を示す。(ii
i)に示すように、リンの濃度を高くすることにより、反
対の導電性とすることができる。こうして、ｎチャンネ
ルＴＦＴではドープ層が反転し、ｎ型のソース・ドレイ
ン層３ａ，ｐチャンネルＴＦＴでは初期のｐ型のソース
・ドレイン層３ｂが形成できる。
布を示す。（ｉ）（ii）は、工程（ｂ）、(iii）（iv）
は工程（ｃ）での、ボロン,リンの濃度分布を示す。(ii
i)に示すように、リンの濃度を高くすることにより、反
対の導電性とすることができる。こうして、ｎチャンネ
ルＴＦＴではドープ層が反転し、ｎ型のソース・ドレイ
ン層３ａ，ｐチャンネルＴＦＴでは初期のｐ型のソース
・ドレイン層３ｂが形成できる。
【００１８】工程（ｄ）において、ソース・ドレイン層
３ａ，３ｂを熱処理、レーザ加熱等で活性化する。さら
に、ＳｉＯ2 等の保護絶縁膜９を形成し、コンタクトホ
ールを形成した後ソース・ドレイン電極１０を形成して
回路素子の基本であるインバータが構成される。なお、
能動層シリコン膜３は、ｐ−Ｓｉ，ａ−Ｓｉでもよい。
３ａ，３ｂを熱処理、レーザ加熱等で活性化する。さら
に、ＳｉＯ2 等の保護絶縁膜９を形成し、コンタクトホ
ールを形成した後ソース・ドレイン電極１０を形成して
回路素子の基本であるインバータが構成される。なお、
能動層シリコン膜３は、ｐ−Ｓｉ，ａ−Ｓｉでもよい。
【００１９】図３において、異なる実施例を示す。図１
と基本的に同じ手法を使うが、リン，ボロンのドーピン
グ順序が逆となっている。
と基本的に同じ手法を使うが、リン，ボロンのドーピン
グ順序が逆となっている。
【００２０】工程（ｂ）において、レジストのドープマ
スク７ｂを使いｎチャンネル領域に高濃度のリンを先に
入れておき、工程（ｃ）で全面に低能度のボロンをいれ
る。ｎチャンネル領域では、ボロンはリンに補償されて
しまい、ｎチャンネルが形成される。この方法でも、１
度のマスク操作でＣＭＯＳ素子が可能となる。
スク７ｂを使いｎチャンネル領域に高濃度のリンを先に
入れておき、工程（ｃ）で全面に低能度のボロンをいれ
る。ｎチャンネル領域では、ボロンはリンに補償されて
しまい、ｎチャンネルが形成される。この方法でも、１
度のマスク操作でＣＭＯＳ素子が可能となる。
【００２１】図４において、異なる実施例を示す。図１
と基本的に同じ手法を使うが、反転操作をさらに容易か
つ確実にするため、リン，ボロンのドーピング加速電圧
を工夫している。
と基本的に同じ手法を使うが、反転操作をさらに容易か
つ確実にするため、リン，ボロンのドーピング加速電圧
を工夫している。
【００２２】工程（ｂ）において、基板にボロンイオン
ビーム６を照射し、ソース・ドレイン層３ｂを形成す
る。ボロンイオンビーム６の照射方法としては、質量分
離を行わないイオンドープ法が使われる。加速電圧は５
００Ｖから３ｋＶ，１％のジボランガスを使い、０.５
ｍＡ／cm2のイオン密度で約１０から３０秒間ドープす
る。図１より加速電圧が低くソース・ドレイン層３ｂが
浅い点が特徴である。
ビーム６を照射し、ソース・ドレイン層３ｂを形成す
る。ボロンイオンビーム６の照射方法としては、質量分
離を行わないイオンドープ法が使われる。加速電圧は５
００Ｖから３ｋＶ，１％のジボランガスを使い、０.５
ｍＡ／cm2のイオン密度で約１０から３０秒間ドープす
る。図１より加速電圧が低くソース・ドレイン層３ｂが
浅い点が特徴である。
【００２３】工程（ｃ）において、ｐチャンネル側のＴ
ＦＴにレジストのドープマスク７ｂを形成する。この後
リアクティブイオンアッシングにより酸素イオンビーム
１１を照射すると、浅いソース・ドレイン層３ｂは表面
の高濃度ボロン層が除去される。
ＦＴにレジストのドープマスク７ｂを形成する。この後
リアクティブイオンアッシングにより酸素イオンビーム
１１を照射すると、浅いソース・ドレイン層３ｂは表面
の高濃度ボロン層が除去される。
【００２４】工程（ｄ）において、ｎチャンネル側のＴ
ＦＴには図１と同様にリンイオンビーム８を照射し、ソ
ース・ドレイン層３ａを形成する。照射条件は、図１と
同様であるが、時間は、工程（ｂ）と同じく１０から３
０秒と同じくしても、ボロンの表面濃度は低いため、十
分反転させることができる。
ＦＴには図１と同様にリンイオンビーム８を照射し、ソ
ース・ドレイン層３ａを形成する。照射条件は、図１と
同様であるが、時間は、工程（ｂ）と同じく１０から３
０秒と同じくしても、ボロンの表面濃度は低いため、十
分反転させることができる。
【００２５】図５はボロン，リンの深さ方向の濃度分布
を示す。（ｉ)(ii）は工程（ｂ）、（iii)（iv）は工程
（ｃ）、（ｖ)(vi）は工程（ｅ）での、ボロン，リンの
濃度分布を示す。(iii)(ｖ）に示すように、酸素イオン
ビーム処理でボロンの表面濃度を低くすることにより、
容易に反対の導電性とすることができる。
を示す。（ｉ)(ii）は工程（ｂ）、（iii)（iv）は工程
（ｃ）、（ｖ)(vi）は工程（ｅ）での、ボロン，リンの
濃度分布を示す。(iii)(ｖ）に示すように、酸素イオン
ビーム処理でボロンの表面濃度を低くすることにより、
容易に反対の導電性とすることができる。
【００２６】工程（ｅ）において、同様に素子を形成で
きる。なお、リアクティブイオンアッシングの酸素イオ
ンビーム１１の代わりに、低エネルギーの不活性ガス，
活性ガスによる処理も有効である。
きる。なお、リアクティブイオンアッシングの酸素イオ
ンビーム１１の代わりに、低エネルギーの不活性ガス，
活性ガスによる処理も有効である。
【００２７】図６において、チャンネルエッチ型逆スタ
ガＴＦＴに適用した本発明の異なる実施例を示す。ゲー
ト電極５，ゲート絶縁膜４，能動層シリコン膜３を形成
後、基本的には図４と同様な工程により、ドーピングを
行う。
ガＴＦＴに適用した本発明の異なる実施例を示す。ゲー
ト電極５，ゲート絶縁膜４，能動層シリコン膜３を形成
後、基本的には図４と同様な工程により、ドーピングを
行う。
【００２８】工程（ａ）において基板全面にボロンイオ
ンビーム６を照射し、浅いソース・ドレイン層３ｂを形
成する。
ンビーム６を照射し、浅いソース・ドレイン層３ｂを形
成する。
【００２９】工程（ｂ）において、ｐチャンネル側のＴ
ＦＴにレジストのドープマスク７ｂを形成する。この後
リアクティブイオンアッシングにより酸素イオンビーム
１１を照射すると、浅いソース・ドレイン層３ｂは表面
の高濃度ボロン層が除去される。
ＦＴにレジストのドープマスク７ｂを形成する。この後
リアクティブイオンアッシングにより酸素イオンビーム
１１を照射すると、浅いソース・ドレイン層３ｂは表面
の高濃度ボロン層が除去される。
【００３０】工程（ｃ）において、ｎチャンネル側のＴ
ＦＴには図１と同様にリンイオンビーム８を照射し、ソ
ース・ドレイン層３ａを形成する。
ＦＴには図１と同様にリンイオンビーム８を照射し、ソ
ース・ドレイン層３ａを形成する。
【００３１】工程（ｄ）において、ソース・ドレイン電
極１０を形成し、裏面チャンネルをエッチ後、ＳｉＮ等
の表面保護膜１２を形成して回路素子の基本であるイン
バータが構成される。能動層シリコン膜３は、多結晶シ
リコンでも非晶質シリコンでもよい。
極１０を形成し、裏面チャンネルをエッチ後、ＳｉＮ等
の表面保護膜１２を形成して回路素子の基本であるイン
バータが構成される。能動層シリコン膜３は、多結晶シ
リコンでも非晶質シリコンでもよい。
【００３２】図７において、チャンネル保護型逆スタガ
ＴＦＴに適用した本発明の異なる実施例を示す。ゲート
電極５，ゲート絶縁膜４，能動層シリコン膜３，チャン
ネル保護膜１３を形成後、基本的には図６と同様な工程
により、ドーピングを行う。工程（ａ）において基板全
面にボロンイオンビーム６を照射し、浅いソース・ドレ
イン層３ｂを形成する。
ＴＦＴに適用した本発明の異なる実施例を示す。ゲート
電極５，ゲート絶縁膜４，能動層シリコン膜３，チャン
ネル保護膜１３を形成後、基本的には図６と同様な工程
により、ドーピングを行う。工程（ａ）において基板全
面にボロンイオンビーム６を照射し、浅いソース・ドレ
イン層３ｂを形成する。
【００３３】工程（ｂ）において、ｐチャンネル側のＴ
ＦＴにレジストのドープマスク７ｂを形成する。この後
リアクティブイオンアッシングにより酸素イオンビーム
１１を照射すると、浅いソース・ドレイン層３ｂは表面
の高濃度ボロン層が除去される。
ＦＴにレジストのドープマスク７ｂを形成する。この後
リアクティブイオンアッシングにより酸素イオンビーム
１１を照射すると、浅いソース・ドレイン層３ｂは表面
の高濃度ボロン層が除去される。
【００３４】工程（ｃ）において、ｎチャンネル側のＴ
ＦＴには図１と同様にリンイオンビーム８を照射し、ソ
ース・ドレイン層３ａを形成する。
ＦＴには図１と同様にリンイオンビーム８を照射し、ソ
ース・ドレイン層３ａを形成する。
【００３５】工程（ｄ）において、ソース・ドレイン電
極１０を形成し、回路素子の基本であるインバータが構
成される。
極１０を形成し、回路素子の基本であるインバータが構
成される。
【００３６】図８において、正スタガ型ＴＦＴに適用し
た本発明の異なる実施例を示す。ソース・ドレイン電極
１０ａ，１０ｂを形成後、基本的には図４と同様な工程
により、ドーピングを行う。
た本発明の異なる実施例を示す。ソース・ドレイン電極
１０ａ，１０ｂを形成後、基本的には図４と同様な工程
により、ドーピングを行う。
【００３７】工程（ａ）において基板全面にボロンイオ
ンビーム６を照射し、浅いソース・ドレイン層３ｂを形
成する。
ンビーム６を照射し、浅いソース・ドレイン層３ｂを形
成する。
【００３８】工程（ｂ）において、ｐチャンネル側のＴ
ＦＴにレジストのドープマスク７ｂを形成する。この後
リアクティブイオンアッシングにより酸素イオンビーム
を照射し浅いソース・ドレイン層３ｂの表面の高濃度ボ
ロン層を除去する。さらに、ｎチャンネル側のＴＦＴに
は図４と同様にリンイオンビーム８を照射し、ソース・
ドレイン層３ａを形成する。
ＦＴにレジストのドープマスク７ｂを形成する。この後
リアクティブイオンアッシングにより酸素イオンビーム
を照射し浅いソース・ドレイン層３ｂの表面の高濃度ボ
ロン層を除去する。さらに、ｎチャンネル側のＴＦＴに
は図４と同様にリンイオンビーム８を照射し、ソース・
ドレイン層３ａを形成する。
【００３９】工程（ｃ）において、能動層シリコン膜
３，ゲート絶縁膜４，ゲート電極５を形成する。
３，ゲート絶縁膜４，ゲート電極５を形成する。
【００４０】工程（ｄ）において、チャンネル保護膜１
３，電極用開口部，ソース・ドレイン電極１０を形成
し、回路素子の基本であるインバータが構成される。
３，電極用開口部，ソース・ドレイン電極１０を形成
し、回路素子の基本であるインバータが構成される。
【００４１】
【発明の効果】本発明によれば、ＣＭＯＳ ＴＦＴ形成
のドーピング工程を、１マスクプロセスで実現できる。
のドーピング工程を、１マスクプロセスで実現できる。
【図１】本発明によるコプレナ型ＣＭＯＳ ＴＦＴの製
造工程を現わす図。
造工程を現わす図。
【図２】図１の製造工程におけるボロン，リンの濃度分
布図。
布図。
【図３】本発明によるコプレナ型ＣＭＯＳ ＴＦＴの製
造工程を現わす図。
造工程を現わす図。
【図４】本発明によるコプレナ型ＣＭＯＳ ＴＦＴの製
造工程を現わす図。
造工程を現わす図。
【図５】図４の製造工程におけるボロン，リンの濃度分
布図。
布図。
【図６】本発明による逆スタガチャンネルエッチ型ＣＭ
ＯＳ ＴＦＴの製造工程を現わす図。
ＯＳ ＴＦＴの製造工程を現わす図。
【図７】本発明による逆スタガチャンネル保護型ＣＭＯ
Ｓ ＴＦＴの製造工程を現わす図。
Ｓ ＴＦＴの製造工程を現わす図。
【図８】本発明による正スタガ型ＣＭＯＳ ＴＦＴの製
造工程を現わす図。
造工程を現わす図。
【図９】従来技術によるコプレナ型ＣＭＯＳ ＴＦＴの
製造工程を現わす図。
製造工程を現わす図。
１…ガラス基板、２…下地膜、３…能動層シリコン膜、
３ａ，３ｂ…ソース・ドレイン層、４…ゲート絶縁膜、
５…ゲート電極、６…ボロンイオンビーム、７，７ａ，
７ｂ…ドープマスク、８…リンイオンビーム、９…保護
絶縁膜、１０，１０ａ，１０ｂ…ソース・ドレイン電
極、１１…酸素イオンビーム、１２…表面保護膜、１３
…チャンネル保護膜。
３ａ，３ｂ…ソース・ドレイン層、４…ゲート絶縁膜、
５…ゲート電極、６…ボロンイオンビーム、７，７ａ，
７ｂ…ドープマスク、８…リンイオンビーム、９…保護
絶縁膜、１０，１０ａ，１０ｂ…ソース・ドレイン電
極、１１…酸素イオンビーム、１２…表面保護膜、１３
…チャンネル保護膜。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 品川 陽明 茨城県日立市大みか町七丁目１番１号 株式会社 日立製作所 日立研究所内 (72)発明者 生田 勲 茨城県日立市大みか町七丁目１番１号 株式会社 日立製作所 日立研究所内 (56)参考文献 特開 平６−275648（ＪＰ，Ａ) 特開 平６−69237（ＪＰ，Ａ) 特開 平１−171274（ＪＰ，Ａ) 特開 昭60−154660（ＪＰ，Ａ) 特開 平７−221043（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/786 H01L 21/336 H01L 21/8238 H01L 27/092 G02F 1/1368
Claims (4)
- 【請求項１】第一の導電型薄膜トランジスタ及び第二の
導電型薄膜トランジスタとを有するＣＭＯＳ薄膜半導体
装置の製造方法において、 基板上に第一の導電型薄膜トランジスタ及び第二の導電
型薄膜トランジスタの能動層シリコン膜を形成する工程
と、前記第一の導電型薄膜トランジスタ及び第二の導電型薄
膜トランジスタの能動層シリコン膜のソース・ドレイン
層となる部分を第一の導電型にドープする工程と、 前記第一の導電型薄膜トランジスタの能動層シリコン膜
をドーピングマスクによりマスクする工程と、 前記第二の導電型薄膜トランジスタのソース・ドレイン
層となる部分の表面の高濃度層を除去する工程と、 前記第二の導電型薄膜トランジスタのソース・ドレイン
層となる部分を、 第二の導電型のドーパントで補償，反
転させる工程とを含むことを特徴とするＣＭＯＳ薄膜半
導体装置の製造方法。 - 【請求項２】第一の導電型薄膜トランジスタ及び第二の
導電型薄膜トランジスタとを有するＣＭＯＳ薄膜半導体
装置の製造方法において、 基板上に第一の導電型薄膜トランジスタ及び第二の導電
型薄膜トランジスタのソース・ドレイン電極を形成する
工程と、前記第一の導電型薄膜トランジスタ及び第二の導電型薄
膜トランジスタの ソース・ドレイン電極を第一の導電型
にドープする工程と、前記第一の導電型薄膜トランジスタのソース・ドレイン
電極をドーピングマスクによりマスクする工程と、 前記第二の導電型薄膜トランジスタのソース・ドレイン
電極表面の高濃度層を除去する工程と、 前記第二の導電型薄膜トランジスタのソース・ドレイン
電極を、 第二の導電型のドーパントで補償，反転させる
工程とを含むことを特徴とするＣＭＯＳ薄膜半導体装置
の製造方法。 - 【請求項３】請求項１または２のＣＭＯＳ薄膜半導体装
置の製造方法において、 第一の導電型にドープする方法はイオンドープ法であ
り、イオンの加速電圧は０.５ ｋＶから３ｋＶであるこ
とを特徴とするＣＭＯＳ薄膜半導体装置の製造方法。 - 【請求項４】請求項１から３のいずれかのＣＭＯＳ薄膜
半導体装置の製造方法において、前記 ドーピングマスクがレジストであることを特徴とす
るＣＭＯＳ薄膜半導体装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26668495A JP3216502B2 (ja) | 1995-10-16 | 1995-10-16 | Ｃｍｏｓ薄膜半導体装置及びその製造方法 |
| US08/724,834 US6127210A (en) | 1995-10-16 | 1996-10-03 | Manufacturing method of CMOS thin film semiconductor device and CMOS thin film semiconductor device manufactured thereby |
| KR1019960046130A KR970022464A (ko) | 1995-10-16 | 1996-10-16 | Cmos박막반도체장치 및 그 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26668495A JP3216502B2 (ja) | 1995-10-16 | 1995-10-16 | Ｃｍｏｓ薄膜半導体装置及びその製造方法 |
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| Publication Number | Publication Date |
|---|---|
| JPH09116157A JPH09116157A (ja) | 1997-05-02 |
| JP3216502B2 true JP3216502B2 (ja) | 2001-10-09 |
Family
ID=17434264
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26668495A Expired - Lifetime JP3216502B2 (ja) | 1995-10-16 | 1995-10-16 | Ｃｍｏｓ薄膜半導体装置及びその製造方法 |
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| Country | Link |
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| US (1) | US6127210A (ja) |
| JP (1) | JP3216502B2 (ja) |
| KR (1) | KR970022464A (ja) |
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| JP3483484B2 (ja) * | 1998-12-28 | 2004-01-06 | 富士通ディスプレイテクノロジーズ株式会社 | 半導体装置、画像表示装置、半導体装置の製造方法、及び画像表示装置の製造方法 |
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| US6512504B1 (en) | 1999-04-27 | 2003-01-28 | Semiconductor Energy Laborayory Co., Ltd. | Electronic device and electronic apparatus |
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| KR100437473B1 (ko) * | 2001-03-02 | 2004-06-23 | 삼성에스디아이 주식회사 | 엘디디 구조를 갖는 씨모스 박막 트랜지스터 및 그의제조방법 |
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|---|---|---|---|---|
| US4217153A (en) * | 1977-04-04 | 1980-08-12 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing semiconductor device |
| US4406710A (en) * | 1981-10-15 | 1983-09-27 | Davies Roderick D | Mask-saving technique for forming CMOS source/drain regions |
| US4420344A (en) * | 1981-10-15 | 1983-12-13 | Texas Instruments Incorporated | CMOS Source/drain implant process without compensation of polysilicon doping |
| JPS5978557A (ja) * | 1982-10-27 | 1984-05-07 | Toshiba Corp | 相補型ｍｏｓ半導体装置の製造方法 |
| JPH0740101B2 (ja) * | 1985-04-23 | 1995-05-01 | 旭硝子株式会社 | 薄膜トランジスタ |
| JP2653099B2 (ja) * | 1988-05-17 | 1997-09-10 | セイコーエプソン株式会社 | アクティブマトリクスパネル，投写型表示装置及びビューファインダー |
| IT1225614B (it) * | 1988-08-04 | 1990-11-22 | Sgs Thomson Microelectronics | Processo per la fabbricazione di dispositivi integrati cmos con lunghezze di gate ridotte e drain leggermente drogato |
| JP2808132B2 (ja) * | 1989-05-02 | 1998-10-08 | 日本電信電話株式会社 | 相補形薄膜トランジスタ形成法 |
| US5316960A (en) * | 1989-07-11 | 1994-05-31 | Ricoh Company, Ltd. | C-MOS thin film transistor device manufacturing method |
| JPH0438865A (ja) * | 1990-06-04 | 1992-02-10 | Nippon Telegr & Teleph Corp <Ntt> | 相補形薄膜トランジスタの製造方法 |
| US5064775A (en) * | 1990-09-04 | 1991-11-12 | Industrial Technology Research Institute | Method of fabricating an improved polycrystalline silicon thin film transistor |
| JPH06275648A (ja) * | 1993-03-24 | 1994-09-30 | Semiconductor Energy Lab Co Ltd | 薄膜トランジスタの作製方法 |
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| EP0923134B1 (en) * | 1993-02-10 | 2005-01-12 | Seiko Epson Corporation | Active matrix circuit board and method of manufacturing it |
| JP2873660B2 (ja) * | 1994-01-08 | 1999-03-24 | 株式会社半導体エネルギー研究所 | 半導体集積回路の作製方法 |
-
1995
- 1995-10-16 JP JP26668495A patent/JP3216502B2/ja not_active Expired - Lifetime
-
1996
- 1996-10-03 US US08/724,834 patent/US6127210A/en not_active Expired - Lifetime
- 1996-10-16 KR KR1019960046130A patent/KR970022464A/ko not_active Application Discontinuation
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| Publication number | Publication date |
|---|---|
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| KR970022464A (ko) | 1997-05-28 |
| US6127210A (en) | 2000-10-03 |
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