JP3564866B2 - 半導体装置 - Google Patents
半導体装置 Download PDFInfo
- Publication number
- JP3564866B2 JP3564866B2 JP13789996A JP13789996A JP3564866B2 JP 3564866 B2 JP3564866 B2 JP 3564866B2 JP 13789996 A JP13789996 A JP 13789996A JP 13789996 A JP13789996 A JP 13789996A JP 3564866 B2 JP3564866 B2 JP 3564866B2
- Authority
- JP
- Japan
- Prior art keywords
- electrode
- active layer
- gate
- drain
- source
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Thin Film Transistor (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、ＭＩＳ（ＭＯＳ）型薄膜トランジスタから成る半導体装置に関する。
【０００２】
【従来の技術】
従来、液晶表示装置の液晶駆動基板等に形成されているＭＩＳ（ＭＯＳ）型薄膜トランジスタは、逆スタガーの場合、石英ガラス基板やほうけい酸ガラス基板等の透明絶縁基板上に形成されたゲート電極と、そのゲート電極上に酸化シリコン膜等の絶縁層を介して形成されたゲート活性層と、ゲート電極の側方に形成されたソース電極およびドレイン電極とから構成されている。
【０００３】
この半導体装置においては、ゲート電極に所定の電圧を印加することでゲート活性層内の絶縁層界面のキャリアを制御してソース電極−ドレイン電極間に流れる電流をＯＮ、ＯＦＦするものである。液晶駆動基板にこの半導体装置が形成された場合には、ゲート電極への信号電圧印加によるソース電極−ドレイン電極間のドレイン電流ＯＮ、ＯＦＦで液晶層の光の透過、遮断を制御している。
【０００４】
【発明が解決しようとする課題】
しかしながら、従来の薄膜トランジスタから成る半導体装置において、ソース電極−ドレイン電極間にドレイン電流が流れる場合には、ゲート電極側の絶縁層界面のみを流れるため、所定のゲート電圧に対する十分なソース−ドレイン電流を得るのが困難であった。
【０００５】
また、フォトリソグラフィーでの微細加工等の関係からゲート活性層の長さを短くするのには限界があり、ゲート長の短縮による半導体装置の特性向上を図るのが困難となっている。
【０００６】
【課題を解決するための手段】
本発明は上記の課題を解決するために成された半導体装置である。すなわち、本発明は、薄膜トランジスタから成る半導体装置において、ゲート活性層の長さ方向における一方側に設けられるソース領域と、ゲート活性層の長さ方向における他方側に設けられるドレイン領域と、ゲート活性層の厚さ方向における一方側に第１絶縁層を介して設けられるゲート電極と、ソース領域と導通する状態でゲート電極側に張り出しており、その張り出し部分がゲート活性層の厚さ方向における他方側に第２絶縁層を介して設けられるソース側張り出し電極と、ドレイン領域と導通する状態でゲート電極側に張り出しており、その張り出し部分がゲート活性層の厚さ方向における他方側に第２絶縁層を介して設けられ、かつ張り出し部分の先端とソース側張り出し電極の張り出し部分の先端との間に所定の間隔が設けられているドレイン側張り出し電極と、ソース側張り出し電極とドレイン側張り出し電極との隙間に対応するゲート活性層内に設けられ、ゲート活性層のチャネルの導電型と反対の導電型から成る拡散層とを備えているものである。
【０００７】
また、ゲート活性層の長さ方向における一方側に設けられるソース領域と、ゲート活性層の長さ方向における他方側に設けられるドレイン領域と、ゲート活性層の厚さ方向における一方側に第１絶縁層を介して設けられるゲート電極と、ソース領域と導通する状態でゲート電極側に張り出しており、その張り出し部分がゲート活性層の厚さ方向における他方側に第２絶縁層を介して設けられるソース側張り出し電極と、ドレイン領域と導通する状態でゲート電極側に張り出しており、その張り出し部分がゲート活性層の厚さ方向における他方側に第２絶縁層を介して設けられ、かつ張り出し部分の先端とソース側張り出し電極の張り出し部分の先端との間に所定の間隔が設けられているドレイン側張り出し電極と、ゲート活性層におけるソース領域側およびドレイン領域側の各々に設けられるＬＤＤ領域とを備えている半導体装置でもある。
【０００８】
本発明では、ゲート活性層の厚さ方向における一方側に第１絶縁層を介してゲート電極が設けられ、他方側に第２絶縁層を介してソース領域と導通するソース側張り出し電極と、ドレイン領域と導通するドレイン側張り出し電極とが設けられているため、ゲート活性層には第２絶縁層を介してソースおよびドレイン電圧が常時印加されている状態となる。
【０００９】
これにより、ＮＭＯＳ型ＴＦＴのＯＮの場合、ソースおよびドレイン電圧によってゲート活性層と第２絶縁層との界面には常に電子が蓄積され電子蓄積領域が形成される状態となり、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ ）構造と等価の役目を果たすようになる。この状態でゲート電極に正の電圧が印加されるとゲート活性層と第１絶縁層との界面にも電子が蓄積されてキャリアチャネル領域が形成され、即座にソース−ドレイン電流が流れるようになる。
【００１０】
さらに、正の電圧が印加されると、第１絶縁層界面に形成された電子蓄積領域が広がり、ソース側張り出し電極の先端とドレイン側張り出し電極の先端との間隔を埋めるので、第２絶縁層界面にもソース−ドレイン電流が流れる。このため、ある値以上の正の電圧を印加することによって通常の２倍以上のソース−ドレイン電流が流れる状態となる。
【００１１】
この場合、ソース側張り出し電極の先端とドレイン側張り出し電極の先端との間隔によって実効ゲート活性層の長さを短くでき、ゲート電圧でのドレイン電流制御性が向上し、スイッチング特性を向上できるようになる。
【００１２】
また、ＴＦＴがＯＦＦの場合、ゲート電極に負の電圧を印加するとゲート活性層と第１絶縁層との界面に正孔が蓄積してソース−ドレイン電流が流れない状態となる。さらに大きな負電圧を印加していくと、正孔蓄積領域がゲート活性層の第２絶縁層側へ広がっていき、ソース側張り出し電極およびドレイン側張り出し電極の第２絶縁層界面での電子蓄積領域を相殺して低減させ、ソース側張り出し電極とドレイン側張り出し電極との間隔を埋めて、第２絶縁層界面でのリーク電流とトンネルリーク電流とを抑制できるようになる。
【００１３】
また、ゲート活性層内にゲート活性層のチャネルの導電型と反対の導電型から成る拡散層を備えていることで、ソース側張り出し電極とドレイン側張り出し電極との隙間でのリーク電流を積極的に低減できるようになる。
【００１４】
さらに、ゲート活性層におけるソース領域側およびドレイン領域側の各々に設けられたＬＤＤ領域によって、ゲート活性層に印加される電界を緩和してさらにドレイン耐圧を高めることができるようになる。
【００１５】
【発明の実施の形態】
以下に、本発明の半導体装置における実施の形態を図に基づいて説明する。図１は本発明の半導体装置における第１実施形態を説明する概略断面図、図２は第２実施形態を説明する概略断面図、図３は第３実施形態を説明する概略断面図、図４は第４実施形態を説明する概略断面図、図５は第５実施形態を説明する概略断面図、図６は第６実施形態を説明する概略断面図、図７は第７実施形態を説明する概略断面図、図８は第８実施形態を説明する概略断面図、図９は第９実施形態を説明する概略断面図、図１０は第１０実施形態を説明する概略断面図である。
【００１６】
初めに、第１〜第４実施形態の半導体装置における構成とその動作を説明する。先ず、図１に示す第１実施形態における半導体装置１は、逆スタガー構造から成るものであり、石英ガラスやほうけい酸ガラス等の透明絶縁性の基板２上に設けられたゲート電極Ｇと、ゲート電極Ｇを覆う状態で基板２上に形成された第１窒化シリコン膜３１、および第１酸化シリコン膜４１と、その上に形成されたゲート活性層５とによりＮＭＯＳ型薄膜トランジスタを構成している。
【００１７】
さらに、ゲート活性層５の側方にはソース領域およびドレイン領域が設けられており、ソース領域の上にはソース側張り出し電極ＳＨを介してソース電極Ｓが設けられ、ドレイン領域の上にはドレイン側張り出し電極ＤＨを介してドレイン電極Ｄが設けられている。また、ソース側張り出し電極ＳＨの張り出し部分はゲート活性層５上の第２酸化シリコン膜４２を介してゲート電極Ｇ上方に配置されている。また、ドレイン側張り出し電極ＤＨの張り出し部分はゲート活性層５上の第２酸化シリコン膜４２を介してゲート電極Ｇ上方に配置されている。しかも、ソース側張り出し電極ＳＨの張り出し部分の先端と、ドレイン側張り出し電極ＤＨの張り出し部分の先端との間には、所定の間隔が設けられている。
【００１８】
このソース側張り出し電極ＳＨおよびドレイン側張り出し電極ＤＨは、所定の導電型の多結晶シリコンや非晶質シリコン、アルミニウム等の金属によって構成するが、ソース領域およびドレイン領域と同一材料にするのが望ましい。
【００１９】
また、本実施形態における半導体装置１では、ソース側張り出し電極ＳＨとドレイン側張り出し電極ＤＨとの隙間に対応するゲート活性層５内に、ゲート活性層５のチャネルの導電型と反対の導電型（図１に示す例ではＰ型）の拡散層５ａが、第２酸化シリコン膜４２の界面から第１酸化シリコン膜４１の界面にかけて設けられている。
【００２０】
次に、図２に示す第２実施形態では、図１に示す第１実施形態の半導体装置１と同様な逆スタガー型から成るものであり、基板２上に設けられたゲート電極Ｇ、第１窒化シリコン膜３１、第１酸化シリコン膜４１、ゲート活性層５、ソース電極Ｓおよびドレイン電極Ｄ、第２酸化シリコン膜４２を介してゲート活性層５上に配置されるソース側張り出し電極ＳＨおよびドレイン側張り出し電極ＤＨを備えている点で共通するが、ゲート活性層５に設けられた拡散層５ａが第２酸化シリコン膜４２の界面からわずかな深さで形成されている点で相違する。
【００２１】
また、図３に示す第３実施形態では、図１に示す第１実施形態の半導体装置１と同様な逆スタガー型から成り、基板２上に設けられたゲート電極Ｇ、第１窒化シリコン膜３１、第１酸化シリコン膜４１、ゲート活性層５、ソース電極Ｓおよびドレイン電極Ｄ、第２酸化シリコン膜４２を介してゲート活性層５上に配置されるソース側張り出し電極ＳＨおよびドレイン側張り出し電極ＤＨを備えている点で共通するが、ソース側張り出し電極ＳＨの先端とドレイン側張り出し電極ＤＨの先端との隙間に対応する第２酸化シリコン膜４２が除去されており、この部分からゲート活性層５の第１酸化シリコン膜４１側の界面まで拡散層５ａが設けられている点で相違する。
【００２２】
さらに、図４に示す第４実施形態では、図１に示す第１実施形態の半導体装置１と同様な逆スタガー型から成り、基板２上に設けられたゲート電極Ｇ、第１窒化シリコン膜３１、第１酸化シリコン膜４１、ゲート活性層５、ソース電極Ｓおよびドレイン電極Ｄ、第２酸化シリコン膜４２を介してゲート活性層５上に配置されるソース側張り出し電極ＳＨおよびドレイン側張り出し電極ＤＨを備えている点で共通するが、ソース側張り出し電極ＳＨの先端とドレイン側張り出し電極ＤＨの先端との隙間に対応する第２酸化シリコン膜４２が除去されており、この部分からゲート活性層５の第２酸化シリコン膜４２の界面側のわずかな深さまで拡散層５ａが設けられている点で相違する。
【００２３】
これらの構造から成る半導体装置１では、ゲート電極Ｇに印加される電圧に応じてソース電極Ｓ−ドレイン電極Ｄ間に流れる電流を制御できるが、ドレイン領域と導通するドレイン側張り出し電極ＤＨがゲート活性層５の上方まで張り出していることで、ゲート電極Ｇにソース電極Ｓ−ドレイン電極Ｄ間の電流を流すための電圧が印加されていない状態でも、常にドレイン電圧がドレイン側張り出し電極ＤＨからゲート活性層５に向けて印加されているため、第２酸化シリコン膜４２の界面に常に電子が蓄積される状態となる。これがＬＤＤ構造と等価の役目を果たすようになる。
【００２４】
このような状態でゲート電極Ｇに正の電圧が印加されると、ゲート電極Ｇ側の第１酸化シリコン膜４１の界面に電子の蓄積層にキャリアチャネル領域が形成される。これにより、ドレイン電流が流れる状態となるが、このゲート電極Ｇへのさらなる正の電圧印加によって第２酸化シリコン膜４２側にも電子の蓄積領域が広がり、第２酸化シリコン膜４２側でのソース領域とドレイン領域とが電気的に連結され第２酸化シリコン膜４２界面にもドレイン電流が流れることになる。
【００２５】
したがって、ソース側張り出し電極ＳＨおよびドレイン側張り出し電極ＤＨがあることで、第１酸化シリコン膜４１界面と第２酸化シリコン膜４２界面にもドレイン電流が流れるので、従来と同じゲート電圧を印加した場合であっても大きなドレイン電流を流すことができるようになる。
【００２６】
一方、ゲート電極Ｇに負の電圧を印加すると第１酸化シリコン膜４１の界面に正孔が蓄積してソース電極Ｓ−ドレイン電極Ｄ間にはドレイン電流が流れない状態、すなわちソース型張り出し電極ＳＨおよびドレイン側張り出し電極ＤＨの第２酸化シリコン膜４２界面での電子蓄積領域を相殺して低減させる状態となる。さらに、ゲート電極Ｇに負の電圧を印加していくと、正孔の蓄積領域が第２酸化シリコン膜４２側へ広がっていき、ソース側張り出し電極ＳＨとドレイン側張り出し電極ＤＨとの間隔Ｌ部の、第２酸化シリコン膜４２界面でのリーク電流とトンネルリーク電流とを抑制できるようになる。
【００２７】
また、ゲート活性層５内に設けられた拡散層５ａによって、ソース側張り出し電極ＳＨとドレイン側張り出し電極ＤＨとの隙間でのリーク電流を積極的に低減できるようになる。
【００２８】
つまり、本実施形態における半導体装置１では、ソース側張り出し電極ＳＨの張り出し部分の先端と、ドレイン側張り出し電極ＤＨの張り出し部分の先端との隙間の大きさおよび拡散層５ａとによって、ドレイン電流とリーク電流とを制御することができる。
【００２９】
次に、第５〜第７実施形態における半導体装置の構成とその動作について説明する。図５に示す第５実施形態の半導体装置１では、図１に示す第１実施形態の半導体装置１と同様な逆スタガー型から成り、基板２上に設けられたゲート電極Ｇ、第１窒化シリコン膜３１、第１酸化シリコン膜４１、ゲート活性層５、ソース電極Ｓおよびドレイン電極Ｄ、第２酸化シリコン膜４２を介してゲート活性層５上に配置されるソース側張り出し電極ＳＨおよびドレイン側張り出し電極ＤＨを備えている点で共通するが、ゲート活性層５に拡散層５ａ（図１参照）が設けられることなく、このゲート活性層５の導電型がチャネルの導電型と反対となっている点で相違する。
【００３０】
このゲート活性層５としては、Ｎチャネル型の場合には極低濃度のＰ型、Ｐチャネル型の場合には極低濃度のＮ型から構成される。
【００３１】
また、図６に示す第６実施形態では、図１に示す第１実施形態の半導体装置１と同様な逆スタガー型から成り、基板２上に設けられたゲート電極Ｇ、第１窒化シリコン膜３１、第１酸化シリコン膜４１、ゲート活性層５、ソース電極Ｓおよびドレイン電極Ｄ、第２酸化シリコン膜４２を介してゲート活性層５上に配置されるソース側張り出し電極ＳＨおよびドレイン側張り出し電極ＤＨを備えている点で共通するが、ゲート活性層５に拡散層５ａ（図１参照）が設けられることなく、ゲート活性層５のソース領域側およびドレイン領域側にＬＤＤ領域５ｂが各々設けられている点で相違する。
【００３２】
第６実施形態における半導体装置１では、このＬＤＤ領域５ｂがゲート活性層５のゲート電極Ｇと対応する部分より外側に各々設けられている。
【００３３】
さらに、図７に示す第７実施形態では、基板２上に設けられたゲート電極Ｇ、第１窒化シリコン膜３１、第１酸化シリコン膜４１、ゲート活性層５、ソース電極Ｓおよびドレイン電極Ｄ、第２酸化シリコン膜４２を介してゲート活性層５上に配置されるソース側張り出し電極ＳＨおよびドレイン側張り出し電極ＤＨ、ゲート活性層５のソース領域側およびドレイン領域側に各々設けられたＬＤＤ領域５ｂを備える点で第６実施形態と同様であるが、このＬＤＤ領域５ｂがゲート活性層５のゲート電極Ｇと対応する部分の端部にわずかに入る位置から外側に各々設けられている点で相違する。
【００３４】
第５〜第７実施形態における半導体装置１では、基本的な動作は第１〜第４実施形態と同様であるが、ゲート活性層５をチャネルと反対の導電型にしたり、ゲート活性層５におけるソース領域側およびドレイン領域側の各々ＬＤＤ領域５ａを設けることで、ゲート活性層５に印加される電界を緩和してドレイン耐圧を高め、さらにリーク電流を低減することができるという特徴がある。
【００３５】
次に、第８〜第１０実施形態の説明を行う。図８〜図１０に各々示す第８〜第１０実施形態における半導体装置１は、図５〜図７に各々示す第５〜第７実施形態における半導体装置１の第１窒化シリコン膜３１がゲート電極Ｇと基板２との間に配置されている点に特徴がある。
【００３６】
また、ゲート電極Ｇより図中上側の構造としては、図８に示す第８実施形態と図５に示す第５実施形態とが対応し、図９に示す第９実施形態と図６に示す第６実施形態とが対応し、図１０に示す第１０実施形態と図７に示す第７実施形態とが対応している。
【００３７】
半導体装置１としての動作は第５〜第７実施形態の半導体装置１と同様であるが、第８〜第１０実施形態では、ゲート電極Ｇと基板２との間に第１窒化シリコン膜３１が設けられていることから、ガラス基板等から成る基板２内に含まれているナトリウムイオン（Ｎａ＋ ）等のアルカリ金属イオンがゲート活性層５内に侵入することをより効果的に防止できリーク電流の低減を図ることができる。
【００３８】
次に、第１〜第４実施形態における半導体装置の製造方法を順に説明する。図１１〜図１２は第１実施形態の製造方法を説明する断面図である。
【００３９】
先ず、図１１（ａ）に示すように、透明ほうけい酸ガラスから成る基板２上に例えばＭｏ／Ｔａ合金から成るゲート電極Ｇをスパッタリングおよびフォトリソグラフィーのエッチングにより形成する。厚さは例えば３００ｎｍである。この際、電界集中緩和等のためにテーパ形状（１０〜２０°）にした方がよい。
【００４０】
次に、このゲート電極Ｇを覆う状態で基板２上に第１窒化シリコン膜３１、第１酸化シリコン膜４１、非晶質シリコン膜５１’、第２酸化シリコン膜４２をプラズマＣＶＤ法によって連続成膜する。第１窒化シリコン膜３１はＳｉＨ４ 、ＮＨ３ 、Ｎ２ から成る反応ガスを使用し、第１酸化シリコン膜４１および第２酸化シリコン膜４２はＳｉＨ４ 、Ｏ２ から成る反応ガスを使用し、非晶質シリコン膜５１’はＳｉＨ４ から成る反応ガスを使用して、各々約３００℃の温度で形成する。
【００４１】
また、第１窒化シリコン膜３１は約２００ｎｍ厚、第１酸化シリコン膜４１は約５０ｎｍ厚、非晶質シリコン膜５１’は約３０ｎｍ厚、第２酸化シリコン膜４２は約５０ｎｍ厚で形成する。ここで、第１窒化シリコン膜３１の膜厚が他よりも厚いのは、ガラス基板からのＮａ＋ コンタミネーション侵入を防止するためである。また、ゲート−ドレイン間のゲート耐圧、ソース側張り出し電極ＳＨ、ドレイン側張り出し電極ＤＨのソースおよびドレイン耐圧を向上させるため、第１酸化シリコン膜４１、第２酸化シリコン膜４２の膜厚をさらに厚くしてもよい。ただし、第２酸化シリコン膜４２はレーザ光照射によるアニールでの結晶化、活性化とのバランスを考慮する必要がある。
【００４２】
次いで、図１１（ｂ）に示すように、第２酸化シリコン膜４２上にレジストＲ１を塗布し、フォトリソグラフィーによってわずかな隙間を開け、第２酸化シリコン膜４２をエッチングした後、１０１２〜１０１３ｃｍ−２程度の濃度のボロンイオンをドーピングする。その後、レジストＲ１をＨ２ ＳＯ４ ：Ｈ２ Ｏ２ ＝５：１の溶液にて剥離した後、一旦第２酸化シリコン膜４２をＨＦ：Ｈ２ Ｏ＝１：５の溶液にてエッチングし、再びプラズマＣＶＤ（ＳｉＨ４ 、Ｏ２ から成る反応ガス使用）にてよって５０ｎｍ厚形成しておく。
【００４３】
次に、図１１（ｃ）に示すように、第２酸化シリコン膜４２上にレジストＲ２を形成し、レジストＲ２が形成された以外の部分の第２酸化シリコン膜４２をＨＦ：Ｈ２ Ｏ＝１：５の溶液にてエッチングし、１０１４〜１０１５ｃｍ−２程度の濃度の燐イオンをドーピングする。そして、レジストＲ２をＨ２ ＳＯ４ ：Ｈ２ Ｏ２ ＝５：１の溶液にて剥離しておく。
【００４４】
次いで、図１２（ａ）に示すように、第２酸化シリコン膜４２を覆うよう非晶質シリコン膜５１’の上にＮ型非晶質シリコン膜５２’をＳｉＨ４ 、ＰＨ３ を反応ガスとしたプラズマＣＶＤによって１０ｎｍ厚形成する。このＮ型の濃度としては１０１４〜１０１５ｃｍ−２程度である。
【００４５】
その後、レーザ光を照射して、非晶質シリコン膜５１’、５２’の脱水素、結晶化および活性化を図り、多結晶シリコン化したゲート活性層５および第２酸化シリコン膜４２から第１酸化シリコン膜４１まで達するＰ型の拡散層５ａを形成する。
【００４６】
レーザ光としては、例えば波長３０８（ｎｍ）のエキシマレーザ光を使用し、空気中で約２５０ｍＪ／ｃｍ２ 照射する。この際、最初は非晶質シリコン膜５１’、５２’の溶融エネルギーより低いエネルギーで照射し、薄膜中から水素を追い出すようにしてから、溶融エネルギーより高いエネルギーで照射して結晶化および活性化を図る。
【００４７】
次いで、図１２（ｂ）に示すようにレジストＲ３を形成し、ゲート電極Ｇ上に対応したＮ型多結晶シリコン膜５２にわずかな隙間を開け（ＣＦ４ によるドライエッチング）、ソース側張り出し電極ＳＨおよびドレイン側張り出し電極ＤＨを形成し、レジストＲ３をＨ２ ＳＯ４ ：Ｈ２ Ｏ２ ＝５：１の溶液にて剥離する。
【００４８】
その後、ソース側張り出し電極ＳＨおよびドレイン側張り出し電極ＤＨの上に、図示しないＰＳＧおよび保護用窒化シリコン膜を常圧ＣＶＤ法により形成し、フォーミングガス中で４００℃３〜４時間程度の水素化アニール処理を行い、シリコンダングリングボンドをカットし、電子および正孔の電界効果移動度を改善し、リーク電流を低減させておく。
【００４９】
そして、ソース領域およびドレイン領域と対応するＰＳＧおよび保護用窒化シリコン膜に窓開けを行い、そこに図１に示すようなソース電極Ｓ、ドレイン電極Ｄを形成する。ソース電極Ｓ、ドレイン電極Ｄは、１％シリコン入りのアルミニウムをスパッタリングによって１０００ｎｍ厚形成し、Ｈ３ ＰＯ４ ＋ＣＨ３ ＣＯＯＨ＋ＨＮＯ３ 混合液によりエッチングを行い、アルミニウムシンター処理を行っておく。このような一連の処理によって第１実施形態における半導体装置１が完成する。
【００５０】
次に、図１３〜図１５の断面図を用いて第２実施形態の製造方法を説明する。先ず、図１３（ａ）に示すように、第１実施形態と同様なほうけい酸ガラスから成る基板２上にゲート電極Ｇ（テーパ付）、第１窒化シリコン膜３１、第１酸化シリコン膜４１、非晶質シリコン膜５１’、第２酸化シリコン膜４２を連続成膜する。
【００５１】
次に、図１３（ｂ）に示すようなレジストＲ１を第２酸化シリコン膜４２上に形成し、レジストＲ１以外の部分の第２酸化シリコン膜４２をＨＦ：Ｈ２ Ｏ＝１：５の溶液にてエッチングする。その後、燐イオンをドーピングし（１０１４〜１０１５ｃｍ−２）、レジストＲ１をＨ２ ＳＯ４ ：Ｈ２ Ｏ２ ＝５：１の溶液にて剥離しておく。
【００５２】
次いで、図１３（ｃ）に示すように、レーザ光を照射して、非晶質シリコン膜５１’の脱水素、結晶化および活性化を図り、多結晶シリコン化したゲート活性層５を形成する。レーザ光としては、例えば波長３０８（ｎｍ）のエキシマレーザ光を使用し、空気中で約２５０ｍＪ／ｃｍ２ 照射する。この際、最初は非晶質シリコン膜５１’の溶融エネルギーより低いエネルギーで照射し、薄膜中から水素を追い出すようにしてから、溶融エネルギーより高いエネルギーで照射して結晶化および活性化を図る。
【００５３】
次に、図１４（ａ）に示すようなレジストＲ２を形成した後、ゲート電極Ｇ上に対応した第２酸化シリコン膜４２にわずかな隙間を開け（ＨＦ：Ｈ２ Ｏ＝１：５の溶液にてエッチング）、その隙間からゲート活性層５へボロンイオンをドーピングする（１０１２〜１０１３ｃｍ−２）。
【００５４】
その後、レジストＲ２をＨ２ ＳＯ４ ：Ｈ２ Ｏ２ ＝５：１の溶液にて剥離し、一旦第２酸化シリコン膜４２をＨＦ：Ｈ２ Ｏ＝１：５の溶液にて全面エッチングした後、図１４（ｂ）に示すよう、再びプラズマＣＶＤ（ＳｉＨ４ 、Ｏ２ から成る反応ガス使用）にてよって５０ｎｍ厚形成しておく。
【００５５】
次に、図１４（ｃ）に示すように、不要な部分の第２酸化シリコン膜４２をエッチングした状態で、その上を覆うようＮ型非晶質シリコン膜５２’をプラズマＣＶＤによって形成する。Ｎ型非晶質シリコン膜５２’は、ＳｉＨ４ 、ＰＨ３ を反応ガスとして使用し、１０ｎｍ厚形成する。また、このＮ型の濃度としては１０１４〜１０１５ｃｍ−２程度である。
【００５６】
図１５（ａ）に示すようなレジストＲ３を形成し、ゲート電極Ｇ上に対応したＮ型非晶質シリコン膜５２’にわずかな隙間を開け（ＣＦ４ によるドライエッチング）、ソース側張り出し電極ＳＨおよびドレイン側張り出し電極ＤＨを形成し、レジストＲ３をＨ２ ＳＯ４ ：Ｈ２ Ｏ２ ＝５：１の溶液にて剥離する。
【００５７】
そして、図１５（ｂ）に示すように、１０００℃、１０秒程度のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）を行い、ゲート活性層５にＰ型の拡散層５ａを形成する。このＲＴＡにより、拡散層５ａはゲート活性層５の第２酸化シリコン膜４２側のわずかな深さのみに形成される状態となる。
【００５８】
その後は、ソース側張り出し電極ＳＨおよびドレイン側張り出し電極ＤＨの上に、図示しないＰＳＧおよび保護用窒化シリコン膜を常圧ＣＶＤ法により形成し、フォーミングガス中で４００℃３〜４時間程度の水素化アニール処理を行い、シリコンダングリングボンドをカットし、電子および正孔の電界効果移動度を改善し、リーク電流を低減させておく。
【００５９】
そして、ソース領域およびドレイン領域と対応するＰＳＧおよび保護用窒化シリコン膜に窓開けを行い、そこに図２に示すようなソース電極Ｓ、ドレイン電極Ｄを形成する。ソース電極Ｓ、ドレイン電極Ｄは、１％シリコン入りのアルミニウムをスパッタリングによって１０００ｎｍ厚形成し、Ｈ３ ＰＯ４ ＋ＣＨ３ ＣＯＯＨ＋ＨＮＯ３ 混合液によりエッチングを行い、アルミニウムシンター処理を行っておく。このような一連の処理によって第２実施形態における半導体装置１が完成する。
【００６０】
次に、図１６〜図１７の断面図を用いて第３実施形態の製造方法を説明する。先ず、図１６（ａ）に示すように、第１実施形態と同様なほうけい酸ガラスから成る基板２上にゲート電極Ｇ（テーパ付）、第１窒化シリコン膜３１、第１酸化シリコン膜４１、非晶質シリコン膜５１’、第２酸化シリコン膜４２を連続成膜する。
【００６１】
次に、図１６（ｂ）に示すようなレジストＲ１を第２酸化シリコン膜４２上に形成し、レジストＲ１以外の部分の第２酸化シリコン膜４２をＨＦ：Ｈ２ Ｏ＝１：５の溶液にてエッチングし、１０１４〜１０１５ｃｍ−２程度の濃度の燐イオンをドーピングする。その後、レジストＲ１をＨ２ ＳＯ４ ：Ｈ２ Ｏ２ ＝５：１の溶液にて剥離しておく。
【００６２】
次いで、図１６（ｃ）に示すように、第２酸化シリコン膜４２上を覆うようＮ型非晶質シリコン膜５２’をプラズマＣＶＤによって形成する。Ｎ型非晶質シリコン膜５２’は、ＳｉＨ４ 、ＰＨ３ を反応ガスとして使用し、１０ｎｍ厚形成する。また、このＮ型の濃度としては１０１４〜１０１５ｃｍ−２程度である。
【００６３】
その後、図１７（ａ）に示すようなレジストＲ２を形成し、ゲート電極Ｇ上に対応したＮ型非晶質シリコン膜５２’および第２酸化シリコン膜４２にわずかな隙間を開け、ソース側張り出し電極ＳＨおよびドレイン側張り出し電極ＤＨを形成する。そして、この状態でボロンイオンのドーピングを行い（１０１２〜１０１３ｃｍ−２）、Ｐ型の拡散層５ａを形成する。
【００６４】
Ｐ型の拡散層５ａを形成した後はレジストＲ２をＨ２ ＳＯ４ ：Ｈ２ Ｏ２ ＝５：１の溶液にて剥離する。次に、図１７（ｂ）に示すように、レーザ光を照射して、非晶質シリコン膜５１’およびＮ型非晶質シリコン膜５２’の脱水素、結晶化および活性化を図り、多結晶シリコン化したゲート活性層５およびＮ型多結晶シリコン膜５２を形成する。レーザ光としては、例えば波長３０８（ｎｍ）のエキシマレーザ光を使用し、空気中で約２５０ｍＪ／ｃｍ２ 照射する。この際、最初は非晶質シリコン膜５１’およびＮ型非晶質シリコン膜５２’の溶融エネルギーより低いエネルギーで照射し、薄膜中から水素を追い出すようにしてから、溶融エネルギーより高いエネルギーで照射して結晶化および活性化を図る。
【００６５】
また、このレーザ光照射によってゲート活性層５ゲート活性層５の第１酸化シリコン膜４２から第１酸化シリコン膜４１まで達するＰ型の拡散層５ａが形成される。
【００６６】
その後、ソース側張り出し電極ＳＨおよびドレイン側張り出し電極ＤＨの上に、図示しないＰＳＧおよび保護用窒化シリコン膜を常圧ＣＶＤ法により形成し、フォーミングガス中で４００℃３〜４時間程度の水素化アニール処理を行い、シリコンダングリングボンドをカットし、電子および正孔の電界効果移動度を改善し、リーク電流を低減させておく。
【００６７】
そして、ソース領域およびドレイン領域と対応するＰＳＧおよび保護用窒化シリコン膜に窓開けを行い、そこに図３に示すようなソース電極Ｓ、ドレイン電極Ｄを形成する。ソース電極Ｓ、ドレイン電極Ｄは、１％シリコン入りのアルミニウムをスパッタリングによって１０００ｎｍ厚形成し、Ｈ３ ＰＯ４ ＋ＣＨ３ ＣＯＯＨ＋ＨＮＯ３ 混合液によりエッチングを行い、アルミニウムシンター処理を行っておく。このような一連の処理によって第３実施形態における半導体装置１が完成する。
【００６８】
次に、図１８〜図１９の断面図を用いて第４実施形態の製造方法を説明する。先ず、図１８（ａ）に示すように、第１実施形態と同様なほうけい酸ガラスから成る基板２上にゲート電極Ｇ（テーパ付）、第１窒化シリコン膜３１、第１酸化シリコン膜４１、非晶質シリコン膜５１’、第２酸化シリコン膜４２を連続成膜する。
【００６９】
次に、図１８（ｂ）に示すようなレジストＲ１を第２酸化シリコン膜４２上に形成し、レジストＲ１以外の部分の第２酸化シリコン膜４２をＨＦ：Ｈ２ Ｏ＝１：５の溶液にてエッチングし、１０１４〜１０１５ｃｍ−２程度の濃度の燐イオンをドーピングする。その後、レジストＲ１をＨ２ ＳＯ４ ：Ｈ２ Ｏ２ ＝５：１の溶液にて剥離しておく。
【００７０】
次いで、図１８（ｃ）に示すように、第２酸化シリコン膜４２上を覆う状態で非晶質シリコン膜５１’上にＮ型非晶質シリコン膜５２’をプラズマＣＶＤによって形成する。Ｎ型非晶質シリコン膜５２’は、ＳｉＨ４ 、ＰＨ３ を反応ガスとして使用し、１０ｎｍ厚形成する。また、このＮ型の濃度としては１０１４〜１０１５ｃｍ−２程度である。
【００７１】
そして、このＮ型非晶質シリコン膜５２’の上からレーザ光を照射して、非晶質シリコン膜５１’およびＮ型非晶質シリコン膜５２’の脱水素、結晶化および活性化を図り、多結晶シリコン化したゲート活性層５およびＮ型多結晶シリコン膜５２を形成する。レーザ光としては、例えば波長３０８（ｎｍ）のエキシマレーザ光を使用し、空気中で約２５０ｍＪ／ｃｍ２ 照射する。この際、最初は非晶質シリコン膜５１’およびＮ型非晶質シリコン膜５２’の溶融エネルギーより低いエネルギーで照射し、薄膜中から水素を追い出すようにしてから、溶融エネルギーより高いエネルギーで照射して結晶化および活性化を図る。
【００７２】
次に、図１９（ａ）に示すようなレジストＲ２を形成した後、ゲート電極Ｇ上に対応したＮ型多結晶シリコン膜５２および第２酸化シリコン膜４２にわずかな隙間を開け（ＨＦ：Ｈ２ Ｏ＝１：５の溶液にてエッチング）、その隙間からゲート活性層５へボロンイオンをドーピングする（１０１２〜１０１３ｃｍ−２）。
【００７３】
その後、レジストＲ２をＨ２ ＳＯ４ ：Ｈ２ Ｏ２ ＝５：１の溶液にて剥離し、図１５（ｂ）に示すように、１０００℃、１０秒程度のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）を行い、ゲート活性層５にＰ型の拡散層５ａを形成する。このＲＴＡにより、拡散層５ａはゲート活性層５の第２酸化シリコン膜４２側のわずかな深さのみに形成される状態となる。
【００７４】
その後は、ソース側張り出し電極ＳＨおよびドレイン側張り出し電極ＤＨの上に、図示しないＰＳＧおよび保護用窒化シリコン膜を常圧ＣＶＤ法により形成し、フォーミングガス中で４００℃３〜４時間程度の水素化アニール処理を行い、シリコンダングリングボンドをカットし、電子および正孔の電界効果移動度を改善し、リーク電流を低減させておく。
【００７５】
そして、ソース領域およびドレイン領域と対応するＰＳＧおよび保護用窒化シリコン膜に窓開けを行い、そこに図４に示すようなソース電極Ｓ、ドレイン電極Ｄを形成する。ソース電極Ｓ、ドレイン電極Ｄは、１％シリコン入りのアルミニウムをスパッタリングによって１０００ｎｍ厚形成し、Ｈ３ ＰＯ４ ＋ＣＨ３ ＣＯＯＨ＋ＨＮＯ３ 混合液によりエッチングを行い、アルミニウムシンター処理を行っておく。このような一連の処理によって第４実施形態における半導体装置１が完成する。
【００７６】
なお、上記製造方法では、主としてＸｅＣｌレーザによる低温アニールによる半導体装置１の製造方法の例を示したが、高温アニールを用いて半導体装置１を製造する場合には、基板２として石英ガラス基板を用い、ゲート電極ＧとしてＭｏ／Ｔａ合金の代わりにｎ＋ 多結晶シリコンを用いるようにすればよい。
【００７７】
また、上記半導体装置１の本実施形態では、第２絶縁層として第２酸化シリコン膜４２を使用する例を説明したが、酸化シリコン膜のみならず、酸化シリコン膜／窒酸化シリコン膜や酸化シリコン膜／窒酸化シリコン膜／窒化シリコン膜、酸化シリコン膜／窒化シリコン膜等の多層膜を用いるようにしてもよい。
【００７８】
【発明の効果】
以上説明したように、本発明の半導体装置によれば次のような効果がある。すなわち、薄膜トランジスタから成る半導体装置において、ゲート活性層を中心としたゲート電極とは反対側の絶縁層界面にも電流が流れるため、従来と同じゲート電圧を印加した場合であってもより多くのドレイン電流を流すことが可能となる。
【００７９】
また、ソース側張り出し電極およびドレイン側張り出し電極によるソース電圧およびドレイン電圧によって常にゲート電極と反対側の絶縁層界面がＬＤＤ構造と等価の役目を果たすようになり、ソース−ゲート間およびドレイン−ゲート間電界を緩和して大きな耐圧を得ることができるようになるとともに、大きなドレイン電流を流すことが可能となる。
【００８０】
さらに、ソース側張り出し電極の張り出し部分の先端とドレイン側張り出し電極の張り出し部分の先端との間隔に対応するゲート活性層に、チャネルの導電型と反対の導電型から成る拡散層を備えていることで、ソース側張り出し電極とドレイン側張り出し電極との隙間でのリーク電流を積極的に低減できるようになる。
【００８１】
また、ゲート活性層におけるソース領域側およびドレイン領域側の各々に設けられたＬＤＤ領域によって、ゲート活性層に印加される電界を緩和してドレイン耐圧を高めることができるようになる。
【図面の簡単な説明】
【図１】第１実施形態における半導体装置を説明する概略断面図である。
【図２】第２実施形態における半導体装置を説明する概略断面図である。
【図３】第３実施形態における半導体装置を説明する概略断面図である。
【図４】第４実施形態における半導体装置を説明する概略断面図である。
【図５】第５実施形態における半導体装置を説明する概略断面図である。
【図６】第６実施形態における半導体装置を説明する概略断面図である。
【図７】第７実施形態における半導体装置を説明する概略断面図である。
【図８】第８実施形態における半導体装置を説明する概略断面図である。
【図９】第９実施形態における半導体装置を説明する概略断面図である。
【図１０】第１０実施形態における半導体装置を説明する概略断面図である。
【図１１】第１実施形態の製造方法を説明する断面図（その１）である。
【図１２】第１実施形態の製造方法を説明する断面図（その２）である。
【図１３】第２実施形態の製造方法を説明する断面図（その１）である。
【図１４】第２実施形態の製造方法を説明する断面図（その２）である。
【図１５】第２実施形態の製造方法を説明する断面図（その３）である。
【図１６】第３実施形態の製造方法を説明する断面図（その１）である。
【図１７】第３実施形態の製造方法を説明する断面図（その２）である。
【図１８】第４実施形態の製造方法を説明する断面図（その１）である。
【図１９】第４実施形態の製造方法を説明する断面図（その２）である。
【符号の説明】
１ 半導体装置 ２ 基板 ５ ゲート活性層 ２１ シリコン基板
３１ 第１酸化シリコン膜 ３２ 第２酸化シリコン膜
４１ 第１窒化シリコン膜 ４２ 第２窒化シリコン膜
５１ 非晶質シリコン膜 Ｄ ドレイン電極 Ｇ ゲート電極
Ｓ ソース電極
【発明の属する技術分野】
本発明は、ＭＩＳ（ＭＯＳ）型薄膜トランジスタから成る半導体装置に関する。
【０００２】
【従来の技術】
従来、液晶表示装置の液晶駆動基板等に形成されているＭＩＳ（ＭＯＳ）型薄膜トランジスタは、逆スタガーの場合、石英ガラス基板やほうけい酸ガラス基板等の透明絶縁基板上に形成されたゲート電極と、そのゲート電極上に酸化シリコン膜等の絶縁層を介して形成されたゲート活性層と、ゲート電極の側方に形成されたソース電極およびドレイン電極とから構成されている。
【０００３】
この半導体装置においては、ゲート電極に所定の電圧を印加することでゲート活性層内の絶縁層界面のキャリアを制御してソース電極−ドレイン電極間に流れる電流をＯＮ、ＯＦＦするものである。液晶駆動基板にこの半導体装置が形成された場合には、ゲート電極への信号電圧印加によるソース電極−ドレイン電極間のドレイン電流ＯＮ、ＯＦＦで液晶層の光の透過、遮断を制御している。
【０００４】
【発明が解決しようとする課題】
しかしながら、従来の薄膜トランジスタから成る半導体装置において、ソース電極−ドレイン電極間にドレイン電流が流れる場合には、ゲート電極側の絶縁層界面のみを流れるため、所定のゲート電圧に対する十分なソース−ドレイン電流を得るのが困難であった。
【０００５】
また、フォトリソグラフィーでの微細加工等の関係からゲート活性層の長さを短くするのには限界があり、ゲート長の短縮による半導体装置の特性向上を図るのが困難となっている。
【０００６】
【課題を解決するための手段】
本発明は上記の課題を解決するために成された半導体装置である。すなわち、本発明は、薄膜トランジスタから成る半導体装置において、ゲート活性層の長さ方向における一方側に設けられるソース領域と、ゲート活性層の長さ方向における他方側に設けられるドレイン領域と、ゲート活性層の厚さ方向における一方側に第１絶縁層を介して設けられるゲート電極と、ソース領域と導通する状態でゲート電極側に張り出しており、その張り出し部分がゲート活性層の厚さ方向における他方側に第２絶縁層を介して設けられるソース側張り出し電極と、ドレイン領域と導通する状態でゲート電極側に張り出しており、その張り出し部分がゲート活性層の厚さ方向における他方側に第２絶縁層を介して設けられ、かつ張り出し部分の先端とソース側張り出し電極の張り出し部分の先端との間に所定の間隔が設けられているドレイン側張り出し電極と、ソース側張り出し電極とドレイン側張り出し電極との隙間に対応するゲート活性層内に設けられ、ゲート活性層のチャネルの導電型と反対の導電型から成る拡散層とを備えているものである。
【０００７】
また、ゲート活性層の長さ方向における一方側に設けられるソース領域と、ゲート活性層の長さ方向における他方側に設けられるドレイン領域と、ゲート活性層の厚さ方向における一方側に第１絶縁層を介して設けられるゲート電極と、ソース領域と導通する状態でゲート電極側に張り出しており、その張り出し部分がゲート活性層の厚さ方向における他方側に第２絶縁層を介して設けられるソース側張り出し電極と、ドレイン領域と導通する状態でゲート電極側に張り出しており、その張り出し部分がゲート活性層の厚さ方向における他方側に第２絶縁層を介して設けられ、かつ張り出し部分の先端とソース側張り出し電極の張り出し部分の先端との間に所定の間隔が設けられているドレイン側張り出し電極と、ゲート活性層におけるソース領域側およびドレイン領域側の各々に設けられるＬＤＤ領域とを備えている半導体装置でもある。
【０００８】
本発明では、ゲート活性層の厚さ方向における一方側に第１絶縁層を介してゲート電極が設けられ、他方側に第２絶縁層を介してソース領域と導通するソース側張り出し電極と、ドレイン領域と導通するドレイン側張り出し電極とが設けられているため、ゲート活性層には第２絶縁層を介してソースおよびドレイン電圧が常時印加されている状態となる。
【０００９】
これにより、ＮＭＯＳ型ＴＦＴのＯＮの場合、ソースおよびドレイン電圧によってゲート活性層と第２絶縁層との界面には常に電子が蓄積され電子蓄積領域が形成される状態となり、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ ）構造と等価の役目を果たすようになる。この状態でゲート電極に正の電圧が印加されるとゲート活性層と第１絶縁層との界面にも電子が蓄積されてキャリアチャネル領域が形成され、即座にソース−ドレイン電流が流れるようになる。
【００１０】
さらに、正の電圧が印加されると、第１絶縁層界面に形成された電子蓄積領域が広がり、ソース側張り出し電極の先端とドレイン側張り出し電極の先端との間隔を埋めるので、第２絶縁層界面にもソース−ドレイン電流が流れる。このため、ある値以上の正の電圧を印加することによって通常の２倍以上のソース−ドレイン電流が流れる状態となる。
【００１１】
この場合、ソース側張り出し電極の先端とドレイン側張り出し電極の先端との間隔によって実効ゲート活性層の長さを短くでき、ゲート電圧でのドレイン電流制御性が向上し、スイッチング特性を向上できるようになる。
【００１２】
また、ＴＦＴがＯＦＦの場合、ゲート電極に負の電圧を印加するとゲート活性層と第１絶縁層との界面に正孔が蓄積してソース−ドレイン電流が流れない状態となる。さらに大きな負電圧を印加していくと、正孔蓄積領域がゲート活性層の第２絶縁層側へ広がっていき、ソース側張り出し電極およびドレイン側張り出し電極の第２絶縁層界面での電子蓄積領域を相殺して低減させ、ソース側張り出し電極とドレイン側張り出し電極との間隔を埋めて、第２絶縁層界面でのリーク電流とトンネルリーク電流とを抑制できるようになる。
【００１３】
また、ゲート活性層内にゲート活性層のチャネルの導電型と反対の導電型から成る拡散層を備えていることで、ソース側張り出し電極とドレイン側張り出し電極との隙間でのリーク電流を積極的に低減できるようになる。
【００１４】
さらに、ゲート活性層におけるソース領域側およびドレイン領域側の各々に設けられたＬＤＤ領域によって、ゲート活性層に印加される電界を緩和してさらにドレイン耐圧を高めることができるようになる。
【００１５】
【発明の実施の形態】
以下に、本発明の半導体装置における実施の形態を図に基づいて説明する。図１は本発明の半導体装置における第１実施形態を説明する概略断面図、図２は第２実施形態を説明する概略断面図、図３は第３実施形態を説明する概略断面図、図４は第４実施形態を説明する概略断面図、図５は第５実施形態を説明する概略断面図、図６は第６実施形態を説明する概略断面図、図７は第７実施形態を説明する概略断面図、図８は第８実施形態を説明する概略断面図、図９は第９実施形態を説明する概略断面図、図１０は第１０実施形態を説明する概略断面図である。
【００１６】
初めに、第１〜第４実施形態の半導体装置における構成とその動作を説明する。先ず、図１に示す第１実施形態における半導体装置１は、逆スタガー構造から成るものであり、石英ガラスやほうけい酸ガラス等の透明絶縁性の基板２上に設けられたゲート電極Ｇと、ゲート電極Ｇを覆う状態で基板２上に形成された第１窒化シリコン膜３１、および第１酸化シリコン膜４１と、その上に形成されたゲート活性層５とによりＮＭＯＳ型薄膜トランジスタを構成している。
【００１７】
さらに、ゲート活性層５の側方にはソース領域およびドレイン領域が設けられており、ソース領域の上にはソース側張り出し電極ＳＨを介してソース電極Ｓが設けられ、ドレイン領域の上にはドレイン側張り出し電極ＤＨを介してドレイン電極Ｄが設けられている。また、ソース側張り出し電極ＳＨの張り出し部分はゲート活性層５上の第２酸化シリコン膜４２を介してゲート電極Ｇ上方に配置されている。また、ドレイン側張り出し電極ＤＨの張り出し部分はゲート活性層５上の第２酸化シリコン膜４２を介してゲート電極Ｇ上方に配置されている。しかも、ソース側張り出し電極ＳＨの張り出し部分の先端と、ドレイン側張り出し電極ＤＨの張り出し部分の先端との間には、所定の間隔が設けられている。
【００１８】
このソース側張り出し電極ＳＨおよびドレイン側張り出し電極ＤＨは、所定の導電型の多結晶シリコンや非晶質シリコン、アルミニウム等の金属によって構成するが、ソース領域およびドレイン領域と同一材料にするのが望ましい。
【００１９】
また、本実施形態における半導体装置１では、ソース側張り出し電極ＳＨとドレイン側張り出し電極ＤＨとの隙間に対応するゲート活性層５内に、ゲート活性層５のチャネルの導電型と反対の導電型（図１に示す例ではＰ型）の拡散層５ａが、第２酸化シリコン膜４２の界面から第１酸化シリコン膜４１の界面にかけて設けられている。
【００２０】
次に、図２に示す第２実施形態では、図１に示す第１実施形態の半導体装置１と同様な逆スタガー型から成るものであり、基板２上に設けられたゲート電極Ｇ、第１窒化シリコン膜３１、第１酸化シリコン膜４１、ゲート活性層５、ソース電極Ｓおよびドレイン電極Ｄ、第２酸化シリコン膜４２を介してゲート活性層５上に配置されるソース側張り出し電極ＳＨおよびドレイン側張り出し電極ＤＨを備えている点で共通するが、ゲート活性層５に設けられた拡散層５ａが第２酸化シリコン膜４２の界面からわずかな深さで形成されている点で相違する。
【００２１】
また、図３に示す第３実施形態では、図１に示す第１実施形態の半導体装置１と同様な逆スタガー型から成り、基板２上に設けられたゲート電極Ｇ、第１窒化シリコン膜３１、第１酸化シリコン膜４１、ゲート活性層５、ソース電極Ｓおよびドレイン電極Ｄ、第２酸化シリコン膜４２を介してゲート活性層５上に配置されるソース側張り出し電極ＳＨおよびドレイン側張り出し電極ＤＨを備えている点で共通するが、ソース側張り出し電極ＳＨの先端とドレイン側張り出し電極ＤＨの先端との隙間に対応する第２酸化シリコン膜４２が除去されており、この部分からゲート活性層５の第１酸化シリコン膜４１側の界面まで拡散層５ａが設けられている点で相違する。
【００２２】
さらに、図４に示す第４実施形態では、図１に示す第１実施形態の半導体装置１と同様な逆スタガー型から成り、基板２上に設けられたゲート電極Ｇ、第１窒化シリコン膜３１、第１酸化シリコン膜４１、ゲート活性層５、ソース電極Ｓおよびドレイン電極Ｄ、第２酸化シリコン膜４２を介してゲート活性層５上に配置されるソース側張り出し電極ＳＨおよびドレイン側張り出し電極ＤＨを備えている点で共通するが、ソース側張り出し電極ＳＨの先端とドレイン側張り出し電極ＤＨの先端との隙間に対応する第２酸化シリコン膜４２が除去されており、この部分からゲート活性層５の第２酸化シリコン膜４２の界面側のわずかな深さまで拡散層５ａが設けられている点で相違する。
【００２３】
これらの構造から成る半導体装置１では、ゲート電極Ｇに印加される電圧に応じてソース電極Ｓ−ドレイン電極Ｄ間に流れる電流を制御できるが、ドレイン領域と導通するドレイン側張り出し電極ＤＨがゲート活性層５の上方まで張り出していることで、ゲート電極Ｇにソース電極Ｓ−ドレイン電極Ｄ間の電流を流すための電圧が印加されていない状態でも、常にドレイン電圧がドレイン側張り出し電極ＤＨからゲート活性層５に向けて印加されているため、第２酸化シリコン膜４２の界面に常に電子が蓄積される状態となる。これがＬＤＤ構造と等価の役目を果たすようになる。
【００２４】
このような状態でゲート電極Ｇに正の電圧が印加されると、ゲート電極Ｇ側の第１酸化シリコン膜４１の界面に電子の蓄積層にキャリアチャネル領域が形成される。これにより、ドレイン電流が流れる状態となるが、このゲート電極Ｇへのさらなる正の電圧印加によって第２酸化シリコン膜４２側にも電子の蓄積領域が広がり、第２酸化シリコン膜４２側でのソース領域とドレイン領域とが電気的に連結され第２酸化シリコン膜４２界面にもドレイン電流が流れることになる。
【００２５】
したがって、ソース側張り出し電極ＳＨおよびドレイン側張り出し電極ＤＨがあることで、第１酸化シリコン膜４１界面と第２酸化シリコン膜４２界面にもドレイン電流が流れるので、従来と同じゲート電圧を印加した場合であっても大きなドレイン電流を流すことができるようになる。
【００２６】
一方、ゲート電極Ｇに負の電圧を印加すると第１酸化シリコン膜４１の界面に正孔が蓄積してソース電極Ｓ−ドレイン電極Ｄ間にはドレイン電流が流れない状態、すなわちソース型張り出し電極ＳＨおよびドレイン側張り出し電極ＤＨの第２酸化シリコン膜４２界面での電子蓄積領域を相殺して低減させる状態となる。さらに、ゲート電極Ｇに負の電圧を印加していくと、正孔の蓄積領域が第２酸化シリコン膜４２側へ広がっていき、ソース側張り出し電極ＳＨとドレイン側張り出し電極ＤＨとの間隔Ｌ部の、第２酸化シリコン膜４２界面でのリーク電流とトンネルリーク電流とを抑制できるようになる。
【００２７】
また、ゲート活性層５内に設けられた拡散層５ａによって、ソース側張り出し電極ＳＨとドレイン側張り出し電極ＤＨとの隙間でのリーク電流を積極的に低減できるようになる。
【００２８】
つまり、本実施形態における半導体装置１では、ソース側張り出し電極ＳＨの張り出し部分の先端と、ドレイン側張り出し電極ＤＨの張り出し部分の先端との隙間の大きさおよび拡散層５ａとによって、ドレイン電流とリーク電流とを制御することができる。
【００２９】
次に、第５〜第７実施形態における半導体装置の構成とその動作について説明する。図５に示す第５実施形態の半導体装置１では、図１に示す第１実施形態の半導体装置１と同様な逆スタガー型から成り、基板２上に設けられたゲート電極Ｇ、第１窒化シリコン膜３１、第１酸化シリコン膜４１、ゲート活性層５、ソース電極Ｓおよびドレイン電極Ｄ、第２酸化シリコン膜４２を介してゲート活性層５上に配置されるソース側張り出し電極ＳＨおよびドレイン側張り出し電極ＤＨを備えている点で共通するが、ゲート活性層５に拡散層５ａ（図１参照）が設けられることなく、このゲート活性層５の導電型がチャネルの導電型と反対となっている点で相違する。
【００３０】
このゲート活性層５としては、Ｎチャネル型の場合には極低濃度のＰ型、Ｐチャネル型の場合には極低濃度のＮ型から構成される。
【００３１】
また、図６に示す第６実施形態では、図１に示す第１実施形態の半導体装置１と同様な逆スタガー型から成り、基板２上に設けられたゲート電極Ｇ、第１窒化シリコン膜３１、第１酸化シリコン膜４１、ゲート活性層５、ソース電極Ｓおよびドレイン電極Ｄ、第２酸化シリコン膜４２を介してゲート活性層５上に配置されるソース側張り出し電極ＳＨおよびドレイン側張り出し電極ＤＨを備えている点で共通するが、ゲート活性層５に拡散層５ａ（図１参照）が設けられることなく、ゲート活性層５のソース領域側およびドレイン領域側にＬＤＤ領域５ｂが各々設けられている点で相違する。
【００３２】
第６実施形態における半導体装置１では、このＬＤＤ領域５ｂがゲート活性層５のゲート電極Ｇと対応する部分より外側に各々設けられている。
【００３３】
さらに、図７に示す第７実施形態では、基板２上に設けられたゲート電極Ｇ、第１窒化シリコン膜３１、第１酸化シリコン膜４１、ゲート活性層５、ソース電極Ｓおよびドレイン電極Ｄ、第２酸化シリコン膜４２を介してゲート活性層５上に配置されるソース側張り出し電極ＳＨおよびドレイン側張り出し電極ＤＨ、ゲート活性層５のソース領域側およびドレイン領域側に各々設けられたＬＤＤ領域５ｂを備える点で第６実施形態と同様であるが、このＬＤＤ領域５ｂがゲート活性層５のゲート電極Ｇと対応する部分の端部にわずかに入る位置から外側に各々設けられている点で相違する。
【００３４】
第５〜第７実施形態における半導体装置１では、基本的な動作は第１〜第４実施形態と同様であるが、ゲート活性層５をチャネルと反対の導電型にしたり、ゲート活性層５におけるソース領域側およびドレイン領域側の各々ＬＤＤ領域５ａを設けることで、ゲート活性層５に印加される電界を緩和してドレイン耐圧を高め、さらにリーク電流を低減することができるという特徴がある。
【００３５】
次に、第８〜第１０実施形態の説明を行う。図８〜図１０に各々示す第８〜第１０実施形態における半導体装置１は、図５〜図７に各々示す第５〜第７実施形態における半導体装置１の第１窒化シリコン膜３１がゲート電極Ｇと基板２との間に配置されている点に特徴がある。
【００３６】
また、ゲート電極Ｇより図中上側の構造としては、図８に示す第８実施形態と図５に示す第５実施形態とが対応し、図９に示す第９実施形態と図６に示す第６実施形態とが対応し、図１０に示す第１０実施形態と図７に示す第７実施形態とが対応している。
【００３７】
半導体装置１としての動作は第５〜第７実施形態の半導体装置１と同様であるが、第８〜第１０実施形態では、ゲート電極Ｇと基板２との間に第１窒化シリコン膜３１が設けられていることから、ガラス基板等から成る基板２内に含まれているナトリウムイオン（Ｎａ＋ ）等のアルカリ金属イオンがゲート活性層５内に侵入することをより効果的に防止できリーク電流の低減を図ることができる。
【００３８】
次に、第１〜第４実施形態における半導体装置の製造方法を順に説明する。図１１〜図１２は第１実施形態の製造方法を説明する断面図である。
【００３９】
先ず、図１１（ａ）に示すように、透明ほうけい酸ガラスから成る基板２上に例えばＭｏ／Ｔａ合金から成るゲート電極Ｇをスパッタリングおよびフォトリソグラフィーのエッチングにより形成する。厚さは例えば３００ｎｍである。この際、電界集中緩和等のためにテーパ形状（１０〜２０°）にした方がよい。
【００４０】
次に、このゲート電極Ｇを覆う状態で基板２上に第１窒化シリコン膜３１、第１酸化シリコン膜４１、非晶質シリコン膜５１’、第２酸化シリコン膜４２をプラズマＣＶＤ法によって連続成膜する。第１窒化シリコン膜３１はＳｉＨ４ 、ＮＨ３ 、Ｎ２ から成る反応ガスを使用し、第１酸化シリコン膜４１および第２酸化シリコン膜４２はＳｉＨ４ 、Ｏ２ から成る反応ガスを使用し、非晶質シリコン膜５１’はＳｉＨ４ から成る反応ガスを使用して、各々約３００℃の温度で形成する。
【００４１】
また、第１窒化シリコン膜３１は約２００ｎｍ厚、第１酸化シリコン膜４１は約５０ｎｍ厚、非晶質シリコン膜５１’は約３０ｎｍ厚、第２酸化シリコン膜４２は約５０ｎｍ厚で形成する。ここで、第１窒化シリコン膜３１の膜厚が他よりも厚いのは、ガラス基板からのＮａ＋ コンタミネーション侵入を防止するためである。また、ゲート−ドレイン間のゲート耐圧、ソース側張り出し電極ＳＨ、ドレイン側張り出し電極ＤＨのソースおよびドレイン耐圧を向上させるため、第１酸化シリコン膜４１、第２酸化シリコン膜４２の膜厚をさらに厚くしてもよい。ただし、第２酸化シリコン膜４２はレーザ光照射によるアニールでの結晶化、活性化とのバランスを考慮する必要がある。
【００４２】
次いで、図１１（ｂ）に示すように、第２酸化シリコン膜４２上にレジストＲ１を塗布し、フォトリソグラフィーによってわずかな隙間を開け、第２酸化シリコン膜４２をエッチングした後、１０１２〜１０１３ｃｍ−２程度の濃度のボロンイオンをドーピングする。その後、レジストＲ１をＨ２ ＳＯ４ ：Ｈ２ Ｏ２ ＝５：１の溶液にて剥離した後、一旦第２酸化シリコン膜４２をＨＦ：Ｈ２ Ｏ＝１：５の溶液にてエッチングし、再びプラズマＣＶＤ（ＳｉＨ４ 、Ｏ２ から成る反応ガス使用）にてよって５０ｎｍ厚形成しておく。
【００４３】
次に、図１１（ｃ）に示すように、第２酸化シリコン膜４２上にレジストＲ２を形成し、レジストＲ２が形成された以外の部分の第２酸化シリコン膜４２をＨＦ：Ｈ２ Ｏ＝１：５の溶液にてエッチングし、１０１４〜１０１５ｃｍ−２程度の濃度の燐イオンをドーピングする。そして、レジストＲ２をＨ２ ＳＯ４ ：Ｈ２ Ｏ２ ＝５：１の溶液にて剥離しておく。
【００４４】
次いで、図１２（ａ）に示すように、第２酸化シリコン膜４２を覆うよう非晶質シリコン膜５１’の上にＮ型非晶質シリコン膜５２’をＳｉＨ４ 、ＰＨ３ を反応ガスとしたプラズマＣＶＤによって１０ｎｍ厚形成する。このＮ型の濃度としては１０１４〜１０１５ｃｍ−２程度である。
【００４５】
その後、レーザ光を照射して、非晶質シリコン膜５１’、５２’の脱水素、結晶化および活性化を図り、多結晶シリコン化したゲート活性層５および第２酸化シリコン膜４２から第１酸化シリコン膜４１まで達するＰ型の拡散層５ａを形成する。
【００４６】
レーザ光としては、例えば波長３０８（ｎｍ）のエキシマレーザ光を使用し、空気中で約２５０ｍＪ／ｃｍ２ 照射する。この際、最初は非晶質シリコン膜５１’、５２’の溶融エネルギーより低いエネルギーで照射し、薄膜中から水素を追い出すようにしてから、溶融エネルギーより高いエネルギーで照射して結晶化および活性化を図る。
【００４７】
次いで、図１２（ｂ）に示すようにレジストＲ３を形成し、ゲート電極Ｇ上に対応したＮ型多結晶シリコン膜５２にわずかな隙間を開け（ＣＦ４ によるドライエッチング）、ソース側張り出し電極ＳＨおよびドレイン側張り出し電極ＤＨを形成し、レジストＲ３をＨ２ ＳＯ４ ：Ｈ２ Ｏ２ ＝５：１の溶液にて剥離する。
【００４８】
その後、ソース側張り出し電極ＳＨおよびドレイン側張り出し電極ＤＨの上に、図示しないＰＳＧおよび保護用窒化シリコン膜を常圧ＣＶＤ法により形成し、フォーミングガス中で４００℃３〜４時間程度の水素化アニール処理を行い、シリコンダングリングボンドをカットし、電子および正孔の電界効果移動度を改善し、リーク電流を低減させておく。
【００４９】
そして、ソース領域およびドレイン領域と対応するＰＳＧおよび保護用窒化シリコン膜に窓開けを行い、そこに図１に示すようなソース電極Ｓ、ドレイン電極Ｄを形成する。ソース電極Ｓ、ドレイン電極Ｄは、１％シリコン入りのアルミニウムをスパッタリングによって１０００ｎｍ厚形成し、Ｈ３ ＰＯ４ ＋ＣＨ３ ＣＯＯＨ＋ＨＮＯ３ 混合液によりエッチングを行い、アルミニウムシンター処理を行っておく。このような一連の処理によって第１実施形態における半導体装置１が完成する。
【００５０】
次に、図１３〜図１５の断面図を用いて第２実施形態の製造方法を説明する。先ず、図１３（ａ）に示すように、第１実施形態と同様なほうけい酸ガラスから成る基板２上にゲート電極Ｇ（テーパ付）、第１窒化シリコン膜３１、第１酸化シリコン膜４１、非晶質シリコン膜５１’、第２酸化シリコン膜４２を連続成膜する。
【００５１】
次に、図１３（ｂ）に示すようなレジストＲ１を第２酸化シリコン膜４２上に形成し、レジストＲ１以外の部分の第２酸化シリコン膜４２をＨＦ：Ｈ２ Ｏ＝１：５の溶液にてエッチングする。その後、燐イオンをドーピングし（１０１４〜１０１５ｃｍ−２）、レジストＲ１をＨ２ ＳＯ４ ：Ｈ２ Ｏ２ ＝５：１の溶液にて剥離しておく。
【００５２】
次いで、図１３（ｃ）に示すように、レーザ光を照射して、非晶質シリコン膜５１’の脱水素、結晶化および活性化を図り、多結晶シリコン化したゲート活性層５を形成する。レーザ光としては、例えば波長３０８（ｎｍ）のエキシマレーザ光を使用し、空気中で約２５０ｍＪ／ｃｍ２ 照射する。この際、最初は非晶質シリコン膜５１’の溶融エネルギーより低いエネルギーで照射し、薄膜中から水素を追い出すようにしてから、溶融エネルギーより高いエネルギーで照射して結晶化および活性化を図る。
【００５３】
次に、図１４（ａ）に示すようなレジストＲ２を形成した後、ゲート電極Ｇ上に対応した第２酸化シリコン膜４２にわずかな隙間を開け（ＨＦ：Ｈ２ Ｏ＝１：５の溶液にてエッチング）、その隙間からゲート活性層５へボロンイオンをドーピングする（１０１２〜１０１３ｃｍ−２）。
【００５４】
その後、レジストＲ２をＨ２ ＳＯ４ ：Ｈ２ Ｏ２ ＝５：１の溶液にて剥離し、一旦第２酸化シリコン膜４２をＨＦ：Ｈ２ Ｏ＝１：５の溶液にて全面エッチングした後、図１４（ｂ）に示すよう、再びプラズマＣＶＤ（ＳｉＨ４ 、Ｏ２ から成る反応ガス使用）にてよって５０ｎｍ厚形成しておく。
【００５５】
次に、図１４（ｃ）に示すように、不要な部分の第２酸化シリコン膜４２をエッチングした状態で、その上を覆うようＮ型非晶質シリコン膜５２’をプラズマＣＶＤによって形成する。Ｎ型非晶質シリコン膜５２’は、ＳｉＨ４ 、ＰＨ３ を反応ガスとして使用し、１０ｎｍ厚形成する。また、このＮ型の濃度としては１０１４〜１０１５ｃｍ−２程度である。
【００５６】
図１５（ａ）に示すようなレジストＲ３を形成し、ゲート電極Ｇ上に対応したＮ型非晶質シリコン膜５２’にわずかな隙間を開け（ＣＦ４ によるドライエッチング）、ソース側張り出し電極ＳＨおよびドレイン側張り出し電極ＤＨを形成し、レジストＲ３をＨ２ ＳＯ４ ：Ｈ２ Ｏ２ ＝５：１の溶液にて剥離する。
【００５７】
そして、図１５（ｂ）に示すように、１０００℃、１０秒程度のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）を行い、ゲート活性層５にＰ型の拡散層５ａを形成する。このＲＴＡにより、拡散層５ａはゲート活性層５の第２酸化シリコン膜４２側のわずかな深さのみに形成される状態となる。
【００５８】
その後は、ソース側張り出し電極ＳＨおよびドレイン側張り出し電極ＤＨの上に、図示しないＰＳＧおよび保護用窒化シリコン膜を常圧ＣＶＤ法により形成し、フォーミングガス中で４００℃３〜４時間程度の水素化アニール処理を行い、シリコンダングリングボンドをカットし、電子および正孔の電界効果移動度を改善し、リーク電流を低減させておく。
【００５９】
そして、ソース領域およびドレイン領域と対応するＰＳＧおよび保護用窒化シリコン膜に窓開けを行い、そこに図２に示すようなソース電極Ｓ、ドレイン電極Ｄを形成する。ソース電極Ｓ、ドレイン電極Ｄは、１％シリコン入りのアルミニウムをスパッタリングによって１０００ｎｍ厚形成し、Ｈ３ ＰＯ４ ＋ＣＨ３ ＣＯＯＨ＋ＨＮＯ３ 混合液によりエッチングを行い、アルミニウムシンター処理を行っておく。このような一連の処理によって第２実施形態における半導体装置１が完成する。
【００６０】
次に、図１６〜図１７の断面図を用いて第３実施形態の製造方法を説明する。先ず、図１６（ａ）に示すように、第１実施形態と同様なほうけい酸ガラスから成る基板２上にゲート電極Ｇ（テーパ付）、第１窒化シリコン膜３１、第１酸化シリコン膜４１、非晶質シリコン膜５１’、第２酸化シリコン膜４２を連続成膜する。
【００６１】
次に、図１６（ｂ）に示すようなレジストＲ１を第２酸化シリコン膜４２上に形成し、レジストＲ１以外の部分の第２酸化シリコン膜４２をＨＦ：Ｈ２ Ｏ＝１：５の溶液にてエッチングし、１０１４〜１０１５ｃｍ−２程度の濃度の燐イオンをドーピングする。その後、レジストＲ１をＨ２ ＳＯ４ ：Ｈ２ Ｏ２ ＝５：１の溶液にて剥離しておく。
【００６２】
次いで、図１６（ｃ）に示すように、第２酸化シリコン膜４２上を覆うようＮ型非晶質シリコン膜５２’をプラズマＣＶＤによって形成する。Ｎ型非晶質シリコン膜５２’は、ＳｉＨ４ 、ＰＨ３ を反応ガスとして使用し、１０ｎｍ厚形成する。また、このＮ型の濃度としては１０１４〜１０１５ｃｍ−２程度である。
【００６３】
その後、図１７（ａ）に示すようなレジストＲ２を形成し、ゲート電極Ｇ上に対応したＮ型非晶質シリコン膜５２’および第２酸化シリコン膜４２にわずかな隙間を開け、ソース側張り出し電極ＳＨおよびドレイン側張り出し電極ＤＨを形成する。そして、この状態でボロンイオンのドーピングを行い（１０１２〜１０１３ｃｍ−２）、Ｐ型の拡散層５ａを形成する。
【００６４】
Ｐ型の拡散層５ａを形成した後はレジストＲ２をＨ２ ＳＯ４ ：Ｈ２ Ｏ２ ＝５：１の溶液にて剥離する。次に、図１７（ｂ）に示すように、レーザ光を照射して、非晶質シリコン膜５１’およびＮ型非晶質シリコン膜５２’の脱水素、結晶化および活性化を図り、多結晶シリコン化したゲート活性層５およびＮ型多結晶シリコン膜５２を形成する。レーザ光としては、例えば波長３０８（ｎｍ）のエキシマレーザ光を使用し、空気中で約２５０ｍＪ／ｃｍ２ 照射する。この際、最初は非晶質シリコン膜５１’およびＮ型非晶質シリコン膜５２’の溶融エネルギーより低いエネルギーで照射し、薄膜中から水素を追い出すようにしてから、溶融エネルギーより高いエネルギーで照射して結晶化および活性化を図る。
【００６５】
また、このレーザ光照射によってゲート活性層５ゲート活性層５の第１酸化シリコン膜４２から第１酸化シリコン膜４１まで達するＰ型の拡散層５ａが形成される。
【００６６】
その後、ソース側張り出し電極ＳＨおよびドレイン側張り出し電極ＤＨの上に、図示しないＰＳＧおよび保護用窒化シリコン膜を常圧ＣＶＤ法により形成し、フォーミングガス中で４００℃３〜４時間程度の水素化アニール処理を行い、シリコンダングリングボンドをカットし、電子および正孔の電界効果移動度を改善し、リーク電流を低減させておく。
【００６７】
そして、ソース領域およびドレイン領域と対応するＰＳＧおよび保護用窒化シリコン膜に窓開けを行い、そこに図３に示すようなソース電極Ｓ、ドレイン電極Ｄを形成する。ソース電極Ｓ、ドレイン電極Ｄは、１％シリコン入りのアルミニウムをスパッタリングによって１０００ｎｍ厚形成し、Ｈ３ ＰＯ４ ＋ＣＨ３ ＣＯＯＨ＋ＨＮＯ３ 混合液によりエッチングを行い、アルミニウムシンター処理を行っておく。このような一連の処理によって第３実施形態における半導体装置１が完成する。
【００６８】
次に、図１８〜図１９の断面図を用いて第４実施形態の製造方法を説明する。先ず、図１８（ａ）に示すように、第１実施形態と同様なほうけい酸ガラスから成る基板２上にゲート電極Ｇ（テーパ付）、第１窒化シリコン膜３１、第１酸化シリコン膜４１、非晶質シリコン膜５１’、第２酸化シリコン膜４２を連続成膜する。
【００６９】
次に、図１８（ｂ）に示すようなレジストＲ１を第２酸化シリコン膜４２上に形成し、レジストＲ１以外の部分の第２酸化シリコン膜４２をＨＦ：Ｈ２ Ｏ＝１：５の溶液にてエッチングし、１０１４〜１０１５ｃｍ−２程度の濃度の燐イオンをドーピングする。その後、レジストＲ１をＨ２ ＳＯ４ ：Ｈ２ Ｏ２ ＝５：１の溶液にて剥離しておく。
【００７０】
次いで、図１８（ｃ）に示すように、第２酸化シリコン膜４２上を覆う状態で非晶質シリコン膜５１’上にＮ型非晶質シリコン膜５２’をプラズマＣＶＤによって形成する。Ｎ型非晶質シリコン膜５２’は、ＳｉＨ４ 、ＰＨ３ を反応ガスとして使用し、１０ｎｍ厚形成する。また、このＮ型の濃度としては１０１４〜１０１５ｃｍ−２程度である。
【００７１】
そして、このＮ型非晶質シリコン膜５２’の上からレーザ光を照射して、非晶質シリコン膜５１’およびＮ型非晶質シリコン膜５２’の脱水素、結晶化および活性化を図り、多結晶シリコン化したゲート活性層５およびＮ型多結晶シリコン膜５２を形成する。レーザ光としては、例えば波長３０８（ｎｍ）のエキシマレーザ光を使用し、空気中で約２５０ｍＪ／ｃｍ２ 照射する。この際、最初は非晶質シリコン膜５１’およびＮ型非晶質シリコン膜５２’の溶融エネルギーより低いエネルギーで照射し、薄膜中から水素を追い出すようにしてから、溶融エネルギーより高いエネルギーで照射して結晶化および活性化を図る。
【００７２】
次に、図１９（ａ）に示すようなレジストＲ２を形成した後、ゲート電極Ｇ上に対応したＮ型多結晶シリコン膜５２および第２酸化シリコン膜４２にわずかな隙間を開け（ＨＦ：Ｈ２ Ｏ＝１：５の溶液にてエッチング）、その隙間からゲート活性層５へボロンイオンをドーピングする（１０１２〜１０１３ｃｍ−２）。
【００７３】
その後、レジストＲ２をＨ２ ＳＯ４ ：Ｈ２ Ｏ２ ＝５：１の溶液にて剥離し、図１５（ｂ）に示すように、１０００℃、１０秒程度のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）を行い、ゲート活性層５にＰ型の拡散層５ａを形成する。このＲＴＡにより、拡散層５ａはゲート活性層５の第２酸化シリコン膜４２側のわずかな深さのみに形成される状態となる。
【００７４】
その後は、ソース側張り出し電極ＳＨおよびドレイン側張り出し電極ＤＨの上に、図示しないＰＳＧおよび保護用窒化シリコン膜を常圧ＣＶＤ法により形成し、フォーミングガス中で４００℃３〜４時間程度の水素化アニール処理を行い、シリコンダングリングボンドをカットし、電子および正孔の電界効果移動度を改善し、リーク電流を低減させておく。
【００７５】
そして、ソース領域およびドレイン領域と対応するＰＳＧおよび保護用窒化シリコン膜に窓開けを行い、そこに図４に示すようなソース電極Ｓ、ドレイン電極Ｄを形成する。ソース電極Ｓ、ドレイン電極Ｄは、１％シリコン入りのアルミニウムをスパッタリングによって１０００ｎｍ厚形成し、Ｈ３ ＰＯ４ ＋ＣＨ３ ＣＯＯＨ＋ＨＮＯ３ 混合液によりエッチングを行い、アルミニウムシンター処理を行っておく。このような一連の処理によって第４実施形態における半導体装置１が完成する。
【００７６】
なお、上記製造方法では、主としてＸｅＣｌレーザによる低温アニールによる半導体装置１の製造方法の例を示したが、高温アニールを用いて半導体装置１を製造する場合には、基板２として石英ガラス基板を用い、ゲート電極ＧとしてＭｏ／Ｔａ合金の代わりにｎ＋ 多結晶シリコンを用いるようにすればよい。
【００７７】
また、上記半導体装置１の本実施形態では、第２絶縁層として第２酸化シリコン膜４２を使用する例を説明したが、酸化シリコン膜のみならず、酸化シリコン膜／窒酸化シリコン膜や酸化シリコン膜／窒酸化シリコン膜／窒化シリコン膜、酸化シリコン膜／窒化シリコン膜等の多層膜を用いるようにしてもよい。
【００７８】
【発明の効果】
以上説明したように、本発明の半導体装置によれば次のような効果がある。すなわち、薄膜トランジスタから成る半導体装置において、ゲート活性層を中心としたゲート電極とは反対側の絶縁層界面にも電流が流れるため、従来と同じゲート電圧を印加した場合であってもより多くのドレイン電流を流すことが可能となる。
【００７９】
また、ソース側張り出し電極およびドレイン側張り出し電極によるソース電圧およびドレイン電圧によって常にゲート電極と反対側の絶縁層界面がＬＤＤ構造と等価の役目を果たすようになり、ソース−ゲート間およびドレイン−ゲート間電界を緩和して大きな耐圧を得ることができるようになるとともに、大きなドレイン電流を流すことが可能となる。
【００８０】
さらに、ソース側張り出し電極の張り出し部分の先端とドレイン側張り出し電極の張り出し部分の先端との間隔に対応するゲート活性層に、チャネルの導電型と反対の導電型から成る拡散層を備えていることで、ソース側張り出し電極とドレイン側張り出し電極との隙間でのリーク電流を積極的に低減できるようになる。
【００８１】
また、ゲート活性層におけるソース領域側およびドレイン領域側の各々に設けられたＬＤＤ領域によって、ゲート活性層に印加される電界を緩和してドレイン耐圧を高めることができるようになる。
【図面の簡単な説明】
【図１】第１実施形態における半導体装置を説明する概略断面図である。
【図２】第２実施形態における半導体装置を説明する概略断面図である。
【図３】第３実施形態における半導体装置を説明する概略断面図である。
【図４】第４実施形態における半導体装置を説明する概略断面図である。
【図５】第５実施形態における半導体装置を説明する概略断面図である。
【図６】第６実施形態における半導体装置を説明する概略断面図である。
【図７】第７実施形態における半導体装置を説明する概略断面図である。
【図８】第８実施形態における半導体装置を説明する概略断面図である。
【図９】第９実施形態における半導体装置を説明する概略断面図である。
【図１０】第１０実施形態における半導体装置を説明する概略断面図である。
【図１１】第１実施形態の製造方法を説明する断面図（その１）である。
【図１２】第１実施形態の製造方法を説明する断面図（その２）である。
【図１３】第２実施形態の製造方法を説明する断面図（その１）である。
【図１４】第２実施形態の製造方法を説明する断面図（その２）である。
【図１５】第２実施形態の製造方法を説明する断面図（その３）である。
【図１６】第３実施形態の製造方法を説明する断面図（その１）である。
【図１７】第３実施形態の製造方法を説明する断面図（その２）である。
【図１８】第４実施形態の製造方法を説明する断面図（その１）である。
【図１９】第４実施形態の製造方法を説明する断面図（その２）である。
【符号の説明】
１ 半導体装置 ２ 基板 ５ ゲート活性層 ２１ シリコン基板
３１ 第１酸化シリコン膜 ３２ 第２酸化シリコン膜
４１ 第１窒化シリコン膜 ４２ 第２窒化シリコン膜
５１ 非晶質シリコン膜 Ｄ ドレイン電極 Ｇ ゲート電極
Ｓ ソース電極
Claims (3)
- 薄膜トランジスタから成る半導体装置において、
ゲート活性層の長さ方向における一方側に設けられるソース領域と、
前記ゲート活性層の長さ方向における他方側に設けられるドレイン領域と、
前記ゲート活性層の厚さ方向における一方側に第１絶縁層を介して設けられるゲート電極と、
前記ソース領域と導通する状態で前記ゲート電極側に張り出しており、その張り出し部分が前記ゲート活性層の厚さ方向における他方側に第２絶縁層を介して設けられるソース側張り出し電極と、
前記ドレイン領域と導通する状態で前記ゲート電極側に張り出しており、その張り出し部分が前記ゲート活性層の厚さ方向における他方側に前記第２絶縁層を介して設けられ、かつ該張り出し部分の先端と前記ソース側張り出し電極の張り出し部分の先端との間に所定の間隔が設けられているドレイン側張り出し電極と、
前記ソース側張り出し電極と前記ドレイン側張り出し電極との隙間に対応する前記ゲート活性層内に設けられ、該ゲート活性層のチャネルの導電型と反対の導電型から成る拡散層と
を備えていることを特徴とする半導体装置。 - 前記拡散層は、前記ゲート活性層の厚さ方向における一方側の端から他方側の端にかけて形成されている
ことを特徴とする請求項１記載の半導体装置。 - 前記拡散層は、前記ゲート活性層の厚さ方向における他方側の端から該ゲート活性層の中央部分まで形成されている
ことを特徴とする請求項１記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13789996A JP3564866B2 (ja) | 1996-05-31 | 1996-05-31 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13789996A JP3564866B2 (ja) | 1996-05-31 | 1996-05-31 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09321308A JPH09321308A (ja) | 1997-12-12 |
| JP3564866B2 true JP3564866B2 (ja) | 2004-09-15 |
Family
ID=15209286
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13789996A Expired - Fee Related JP3564866B2 (ja) | 1996-05-31 | 1996-05-31 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3564866B2 (ja) |
-
1996
- 1996-05-31 JP JP13789996A patent/JP3564866B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09321308A (ja) | 1997-12-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6875999B2 (en) | Semiconductor integrated circuit | |
| JP2794678B2 (ja) | 絶縁ゲイト型半導体装置およびその作製方法 | |
| JPH10223904A (ja) | 薄膜トランジスタ及びその製造方法 | |
| JP2004253596A (ja) | 薄膜トランジスタ基板およびその製造方法 | |
| JP2007287945A (ja) | 薄膜トランジスタ | |
| JPH10256554A (ja) | 薄膜トランジスタ及びその製造方法 | |
| JP2009048199A (ja) | 液晶表示装置用薄膜トランジスタ基板およびその製造方法 | |
| JP2805590B2 (ja) | 半導体装置の作製方法 | |
| JP3564866B2 (ja) | 半導体装置 | |
| JP3266861B2 (ja) | アクティブマトリクス装置 | |
| JPH09260671A (ja) | 薄膜トランジスタおよびそれを用いた液晶表示装置 | |
| JP2933121B2 (ja) | 薄膜トランジスタの製造方法 | |
| JP3501977B2 (ja) | 半導体装置 | |
| JP3413699B2 (ja) | 半導体装置およびその製造方法 | |
| JP3398665B2 (ja) | 薄膜トランジスタの製造方法 | |
| JP2842112B2 (ja) | 薄膜トランジスタの製造方法 | |
| JPH06252170A (ja) | 薄膜トランジスタの製造方法 | |
| JP3380546B2 (ja) | 半導体装置 | |
| JP3494280B2 (ja) | 絶縁ゲイト型電界効果半導体装置 | |
| JP2004241504A (ja) | 半導体装置の製造方法 | |
| JPH0536721A (ja) | 電界効果トランジスタの製造方法 | |
| JP3765975B2 (ja) | 半導体装置 | |
| KR960011184B1 (ko) | 절연게이트형 전계효과 반도체 장치 | |
| JPH1140812A (ja) | 薄膜トランジスタの製造方法 | |
| JPH09237898A (ja) | 多結晶半導体ｔｆｔ、その製造方法、及びｔｆｔ基板 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040123 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040203 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040405 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040518 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040531 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080618 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090618 Year of fee payment: 5 |
|
| LAPS | Cancellation because of no payment of annual fees |