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JP2006140318A - 半導体集積回路の製造方法および半導体集積回路 - Google Patents

半導体集積回路の製造方法および半導体集積回路 Download PDF

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  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

【課題】高ゲート電圧時においても低ゲート電圧時においても高い動作時耐圧を有する高耐圧ＭＯＳトランジスタを備えた半導体集積回路を低コストで製造する方法を提供する。
【解決手段】
ディープグレード領域内にゲート端から離れて高濃度ドレイン領域が形成された高耐圧ＭＯＳトランジスタを製造するにおいて、ゲート絶縁膜を、ゲート電極形成予定領域の外部の少なくとも一部において除去することによって形成された開口部に、ゲート絶縁膜を透過しないエネルギーで不純物を注入して、シャローグレード領域を形成する。
【選択図】図１

Description

本発明は、マスクＬＤＤ型の高耐圧ＭＯＳトランジスタ、特に、動作時耐圧を改善した高耐圧ＭＯＳトランジスタを含む半導体集積回路を少ない工程数で製造することが可能な製造方法、並びに、かかる製造方法で製造された半導体集積回路に関する。
例えば液晶表示装置の駆動のために、例えば３．３Ｖの低い電源電圧で動作する低耐圧ＭＯＳトランジスタと、例えば１８Ｖの高い電源電圧で動作する高耐圧ＭＯＳトランジスタとを、同一の半導体基板上に形成した半導体集積回路が求められる。
この内、低耐圧ＭＯＳトランジスタは、例えば、特許文献１に記載されるように、周知のセルフアラインＬＤＤ工程で形成される。すなわち、まず、半導体基板の第１導電形の活性領域表面上に、ゲート絶縁膜を介してゲート電極を形成し、このゲート電極の両側に、ゲート電極をマスクとしたセルフアラインで、第２導電形の不純物を低濃度にイオン注入して、低濃度ドレイン（ＬＤＤ；Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）領域および低濃度ソース領域を形成する。次に、ゲート電極の側壁に側壁膜を形成し、この側壁膜の外側に、ゲート電極および側壁膜をマスクとしたセルフアラインで、第２導電形の不純物を高濃度にイオン注入し、高濃度ソース、ドレイン領域を形成する。この場合、高濃度ドレイン領域は、ゲート電極端部から、側壁膜の幅だけを隔てて形成される。
一方、高耐圧ＭＯＳトランジスタについては、まず、ゲート−ソース間の耐圧を高めるため、ゲート絶縁膜を、低耐圧ＭＯＳトランジスタのゲート絶縁膜よりも厚くする必要がある。このため、やはり例えば、特許文献１に記載されたように、まず、厚い膜厚のゲート絶縁膜を、例えば熱酸化によって、半導体基板表面の全面に形成し、この厚いゲート絶縁膜を、レジストマスクを利用して、低耐圧ＭＯＳトランジスタを形成するための領域において選択的に除去されるようにパターニングする。その後、再び、やはり例えば熱酸化によって、低耐圧ＭＯＳトランジスタを形成する領域に薄い膜厚のゲート絶縁膜を形成する。
高耐圧トランジスタにおいては、さらに、ドレイン−ソース間の耐圧を高めるため、ゲート電極と高濃度ドレイン領域との間の距離を大きくする必要がある。このため、例えば特許文献１に従来技術として開示されるように、レジスト等によるマスクを利用したイオン注入によって、ゲート電極から所定距離だけ離れた位置に高濃度ドレイン領域を形成する、マスクＬＤＤ型と呼ばれる構造が利用される場合がある。この場合にも、ゲート電極端部から高濃度ドレイン領域の間には、低耐圧MOSトランジスタのＬＤＤ領域と同様に、高濃度ドレイン領域と同一導電型で濃度が低い領域が形成される。特許文献１においては、この領域を「高耐圧ＬＤＤ注入領域」と称しているが、本願明細書においては「グレード領域」と呼ぶ。
しかし、この形式の従来のＭＯＳトランジスタには、オン状態での耐圧（「動作時耐圧」もしくは「オン耐圧」）を高くすることが困難であるという問題があった。すなわち、オン状態においてドレイン電圧を増大すると、ドレイン電流とソース電流との乖離が大きくなり、破壊に至る現象がみられた。この現象の発生状態は、グレード領域の不純物濃度によって変化させることが可能である。しかし、低濃度時には高ゲート電圧領域で、高濃度時には低ゲート電圧領域で顕著に発生し、その両方における耐圧を同時に高くすることは困難であった。
これに対して、特許文献２には、一導電型の半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極の一端に隣接する高濃度の逆導電型のソース領域と、前記ソース領域と対向して形成された低濃度の逆導電型ドレイン領域と、前記ゲート電極の他端から離間され、かつ、前記低濃度のドレイン領域内に含まれる高濃度の逆導電型ドレイン領域と、少なくとも前記ゲート電極近傍から前記高濃度のドレイン領域間にまたがる領域であって、前記ゲート電極側から前記高濃度のドレイン領域に向かって不純物濃度が高くなるように中濃度の逆導電型層が形成されていることを特徴とする半導体装置、およびその製造方法が開示される。これによって、動作耐圧の向上が図れるとされている。
特許文献３には、半導体基板と、前記半導体基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記ゲート電極の少なくともいずれか一側の半導体基板に低濃度、中濃度及び高濃度不純物層とが相互重畳されるように形成された不純物拡散層とを含むことを特徴とする高耐圧用モストランジスタ、およびその製造方法が開示される。これによって、高動作電圧を有するトランジスタを得ることができるとされている。
特許第３４７３９０２号公報 特開２００２−２６１２６７号公報 特開平８−１７２１９１号公報
これら特許文献２，３は、グレード領域および高濃度ドレイン領域に加えて、中濃度領域（それぞれの特許文献においては、「中濃度の逆導電型層」、および、「中濃度不純物層」と呼ばれている）を設けることによって耐圧を高めようとするものである。しかし、これらの特許文献に開示された製造方法では、中濃度領域の位置を定めるためのレジストパターンの形成を必要としている。従って、これらの特許文献に開示された製造方法を、例えば特許文献１に記載されたような２種類の膜厚のゲート絶縁膜を形成する方法を組み合わせて、高耐圧ＭＯＳトランジスタと低耐圧ＭＯＳトランジスタを同一半導体基板上に形成する場合、中濃度領域形成のために、専用のフォトマスクを用意し、このマスクを利用してレジストパターンを形成する専用のマスク工程を実施する必要がある。このため、製造コストが高くなる。
本発明は、中濃度領域を有することによって高い動作時耐圧を有する高耐圧ＭＯＳトランジスタを備えた半導体集積回路を、中濃度領域形成のために専用のフォトマスクを必要とすることなく、さらに好ましくは、専用のマスク工程を必要とすることなく、低コストで製造することが可能な製造方法を提供することを目的とする。さらに、その製造方法によって製造される高耐圧ＭＯＳトランジスタを含む半導体集積回路を提供することを目的とする。
上記の課題を解決するため、本発明の半導体装置の製造方法は、半導体基板上に半導体集積回路を製造する方法であって、前記半導体基板の、第１導電形の活性領域の表面上にゲート絶縁膜を形成し、前記ゲート絶縁膜を、前記活性領域の中央部のゲート電極形成予定領域の外部の少なくとも一部において除去して開口部を形成し、前記ゲート電極形成予定領域に残された前記ゲート絶縁膜上にゲート電極を形成し、前記第２導電形の第１の不純物を、前記ゲート電極をマスクとして、前記ゲート絶縁膜を透過するエネルギーで注入して、前記活性領域の表面層の、前記ゲート電極の一端に対応するゲート端から外側にかけてディープグレード領域を形成し、前記第２導電形の第２の不純物を、前記開口部内の一部に注入して、前記ディープグレード領域内の、前記ゲート端から離れた位置に、前記ディープグレード領域に比較して高濃度のドレイン領域を形成し、第２導電形の第３の不純物を、前記ゲート絶縁膜を透過しないエネルギーで、前記開口部に注入して、前記ディープグレード領域内の、少なくとも、前記ドレイン領域のゲート端側の一端に接する領域に、前記ドレイン領域に比較して低濃度のシャローグレード領域を形成して、前記ゲート電極、ドレイン領域、ディープグレード領域およびシャローグレード領域を有するＭＯＳトランジスタを形成する工程を含むことを特徴とする。
これにより、中濃度領域に対応するシャローグレード領域を、ゲート絶縁膜に形成した開口部に第３の不純物を注入することによって形成することができる。このため、専用のフォトマスクを用意する必要が無く、低コストで製造することが可能である。
ここで、前記第１の不純物の注入と、前記第３の不純物の注入とを、前記第１の活性領域を開口する同一のマスクを前記半導体基板上に形成した状態で行うことが好ましい。これにより、シャローグレード領域形成のための専用のマスク工程が不要となり、さらに低コストで製造することが可能である。
さらに、前記第３の不純物の注入を、前記第２の不純物の注入の前に行い、かつ、該第２および第３の不純物の注入と、該第３の不純物の注入以降の熱工程を、完成された前記半導体集積回路において、前記シャローグレード領域のピーク不純物濃度が、前記ドレイン領域の深さに比較して浅い位置に存在する条件で行うことが好ましい。
またさらに、前記第１のゲート絶縁膜の除去後に、前記半導体基板の、前記活性領域の前記開口部の表面上と、前記第１導電形の第２の活性領域の表面上とに、前記第１のゲート絶縁膜よりも薄い第２のゲート絶縁膜を形成し、前記第１のゲート電極の形成と同時に、前記第２の活性領域の前記第２のゲート絶縁膜上に第２のゲート電極を形成して、前記第２のゲート電極を有する第２のＭＯＳトランジスタを形成する工程を更に含み、前記第３の不純物の注入を、前記第２のゲート絶縁膜が形成された状態の前記開口部に、前記第２のゲート絶縁膜を透過するエネルギーで行うことが好ましい。
上記の課題を解決するために、本発明の半導体集積回路は、半導体基板上に形成されたＭＯＳトランジスタを有する半導体集積回路であって、前記ＭＯＳトランジスタが、前記半導体基板の第１導電形の活性領域の表面上に形成されたゲート絶縁膜と、該ゲート絶縁膜上に形成されたゲート電極と、前記活性領域の表面層の、前記ゲート電極の一端に対応するゲート端から外側にかけて形成された第２導電形のディープグレード領域と、前記ディープグレード領域内に前記ゲート端から離れて形成された、前記ディープグレード領域に比較して高濃度の、前記第２導電形のドレイン領域とを有するとともに、前記ディープグレード領域内の、少なくとも、前記ドレイン領域のゲート端側の一端に接する領域に形成された、前記ドレイン領域に比較して低濃度の、前記第２導電型のシャローグレード領域とを有することによって、前記活性領域の表面付近の前記第２導電型の不純物濃度が、前記ドレイン領域のゲート端側の一端に接する領域において前記ゲート端に比較して高くされており、かつ、前記ゲート絶縁膜が、前記シャローグレード領域に対応する領域において除去されていることを特徴とする。
このような、前記ゲート絶縁膜が前記シャローグレード領域に対応する領域において除去された構造は、前述のように、前記ゲート絶縁膜に形成した開口部に第３の不純物を注入することによって、低コストでシャローグレード領域を形成した半導体集積回路において得られる。
ここでさらに、前記活性領域の表面の、前記シャローグレード領域の前記ゲート端側の一端に対応する位置に、該シャローグレード領域側が低くなる段差が形成されていることが好ましい。
上記の課題を解決するために、本発明の半導体集積回路は、また、半導体基板上に形成されたＭＯＳトランジスタを有する半導体集積回路であって、前記ＭＯＳトランジスタが、前記半導体基板の第１導電形の活性領域の表面上に、ゲート絶縁膜を介して形成されたゲート電極と、前記活性領域の表面層の、前記ゲート電極の一端に対応するゲート端から外側にかけて形成された第２導電形のディープグレード領域と、前記ディープグレード領域内に前記ゲート端から離れて形成された、前記ディープグレード領域に比較して高濃度の、前記第２導電形のドレイン領域と、前記ディープグレード領域内の、少なくとも、前記ドレイン領域のゲート端側の一端に接する、前記半導体集積回路の製造に使用される製造プロセスのデザインルール以上の幅を有する領域に形成された、前記ドレイン領域に比較して低濃度の、前記第２導電型のシャローグレード領域とを有することによって、前記活性領域の表面付近の前記第２導電型の不純物濃度が、前記ドレイン領域のゲート端側の一端に接する領域において前記ゲート端に比較して高くされており、かつ、前記シャローグレード領域のピーク不純物濃度が、前記ドレイン領域の深さよりも浅い位置に存在することを特徴とする。
このような、前記シャローグレード領域のピーク不純物濃度が、前記ドレイン領域の深さよりも浅い位置に存在する構造は、前述のように、前記ゲート絶縁膜に形成した開口部に第３の不純物を注入することによってシャローグレード領域を形成したＭＯＳトランジスタを高耐圧ＭＯＳトランジスタとして有するとともに、微細で高性能の低耐圧ＭＯＳトランジスタを同一半導体基板上に形成することが可能な熱処理条件で形成した半導体集積回路において得られる。
そしてさらに、前記ＭＯＳトランジスタに加えて、前記半導体基板の前記第１導電型の第２の活性領域の表面上に、前記ゲート絶縁膜よりも薄い第２のゲート絶縁膜を介して形成された第２のゲート電極とを有する第２のＭＯＳトランジスタを有することが好ましい。
本発明の半導体集積回路の製造方法によれば、シャローグレード領域を有する動作時耐圧の高い高耐圧ＭＯＳトランジスタを備えた半導体集積回路を、シャローグレード領域形成のための専用のフォトマスクを必要とせずに、もしくはさらに、シャローグレード領域形成のための専用のマスク工程を必要とせずに、低コストで製造することができる。
そして、シャローグレード領域を有する動作時耐圧の高い高耐圧ＭＯＳトランジスタを備えた本発明の半導体集積回路は、このような低コストの製造方法によって製造することができる。
図１は、高耐圧ＭＯＳトランジスタと低耐圧ＭＯＳトランジスタとが同一の半導体基板上に形成された本発明の半導体集積回路１の一例の、一部を示す断面図である。図１の左側にはＮチャネルの高耐圧ＭＯＳトランジスタ２０が、右側にはＮチャネルの低耐圧ＭＯＳトランジスタ４０が示されている。半導体集積回路１は、このほかに、Ｐチャネルの高耐圧ＭＯＳトランジスタおよびＰチャネルの低耐圧ＭＯＳトランジスタも有する、ＣＭＯＳ型半導体集積回路であってもいい。以下の説明は、ＣＭＯＳ型半導体集積回路に関して行う。
半導体基板１の表面層には、Ｐウエル１２および図示しないＮウエルが形成されている。また、半導体基板１の表面の所定箇所には、分離絶縁膜１４が形成され、それぞれにＭＯＳトランジスタを形成するための活性領域１６に分割されている。Ｐウエル１２内の活性領域にはＮチャネルＭＯＳトランジスタが、Ｎウエル内の活性領域にはＰチャネルＭＯＳトランジスタが形成される。図１には、それぞれのＰウエル１２内に形成された２つの活性領域１６ａ，１６ｂが示されている。この内、図の左側の第１の活性領域１６ａにはＮチャネル高耐圧ＭＯＳトランジスタ２０が、右側の第２の活性領域１６ｂにはＮチャネル低耐圧ＭＯＳトランジスタ４０が形成されている。
低耐圧ＭＯＳトランジスタ４０は、第２のゲート電極４４、ＬＤＤ領域４６、高濃度ソース、ドレイン領域５０からなる。第２のゲート電極４４は、Ｐウエル１２内の第２の活性領域１６ｂの表面に、第２のゲート絶縁膜４２を介して形成される。第２のゲート絶縁膜４２は、デザインルール０．３５μｍの場合、シリコン酸化膜を利用する場合には例えば７ｎｍの厚さを有する。第２のゲート電極４４の両側の側壁には、例えば酸化シリコンからなる側壁膜５４が形成されている。本発明の半導体集積回路１の低耐圧ＭＯＳトランジスタ４０は、従来周知のＬＤＤ型ＭＯＳトランジスタと同一であり、詳細な説明は省略する。
高耐圧ＭＯＳトランジスタ２０は、第１のゲート電極２４、ディープグレード領域２６、シャローグレード領域２８，高濃度ソース、ドレイン領域３０からなる。第１のゲート電極２４は、例えば、多結晶シリコン、もしくは、多結晶シリコン上に金属シリサイドを積層したポリサイド構造からなり、第１の活性領域１６ａの表面に、第１のゲート絶縁膜２２を介して形成される。第１のゲート絶縁膜２２は、耐圧１８Vの場合、シリコン酸化膜を利用する場合には例えば４４ｎｍの厚さを有する。
ディープグレード領域２６は、第１の活性領域１６ａの表面層に、ゲート電極２４の両端の直下の位置（ゲート端）から外側にかけて、所定の深さを有して形成される。シャローグレード領域２８および高濃度ソース、ドレイン領域３０は、それぞれ、横方向および縦方向（深さ方向）において、ディープグレード領域２６の内部に形成される。すなわち、シャローグレード領域２８および高濃度ソース、ドレイン領域３０は、いずれも、第１の活性領域１６ａの、ディープグレード領域２６が形成された範囲内の、表面層に形成される。そして、シャローグレード領域２８および高濃度ソース、ドレイン領域３０の深さは、いずれも、ディープグレード領域２６の深さに比較して浅い。
第１のゲート電極２４の側壁には、例えばシリコン酸化膜からなる側壁膜３４が形成されている。これは、低耐圧ＭＯＳトランジスタ４０を同一半導体基板上に形成する工程で形成されるものであり、高耐圧ＭＯＳトランジスタ２０の動作に対しては必須ではない。
次に、本発明の半導体集積回路の製造方法の一例について説明する。
図２（ａ）〜（ｅ）および図３（ｆ）〜（ｉ）は、本発明の半導体集積回路の製造方法の一例における、各ステップでの構造を示す断面図である。これらの図において、図１の断面図に示されたものと共通の構成要素に対しては、同一の符号を付す。
まず、図２（ａ）に示されたように、半導体基板１０の表面層の所定位置に、Ｐウェル１２および図示しないＮウエルを、周知のイオン注入および熱処理によって形成する。さらに、半導体基板１の表面の所定箇所に、例えばＬＯＣＯＳ（ＬＯＣａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法によって、分離絶縁膜１４を形成する。図２（ａ）には、中央部および左右両端に、分離絶縁膜１４が形成された状態を示す。図２（ａ）において、中央の分離絶縁膜と左側の分離絶縁膜とに囲まれた領域が、高耐圧ＭＯＳトランジスタを形成するための第１の活性領域１６ａである。一方、中央の分離絶縁膜と右側の分離絶縁膜とに囲まれた領域が、低耐圧ＭＯＳトランジスタを形成する第２の活性領域１６ｂである。そして、これらの活性領域１６ａ，１６ｂの表面上に、同時に、例えば熱酸化法によって、高耐圧ＭＯＳトランジスタのゲート絶縁膜となる第１のゲート絶縁膜２２を形成する。
次に、図２（ｂ）に示されたように、半導体基板１０の表面上に、第１の活性領域１６ａの中央部を覆うレジストパターン６０を周知のフォトリソグラフィ法で形成し、これをマスクとして、第１のゲート絶縁膜２２を除去する。これによって、第２の活性領域１６ｂにおいては全面に半導体基板１０の表面が露出する。一方、第１の活性領域１６ａにおいては、第１のゲート絶縁膜２２が、中央部分において残されるようにパターニングされ、その両側に、半導体基板１０の表面が露出した開口部３６が形成される。この残された第１のゲート絶縁膜２２上に、後の工程において、高耐圧ＭＯＳトランジスタのゲート電極（第１のゲート電極）が形成される。すなわち、第１の活性領域１６ａにおいては、第１のゲート絶縁膜２２が、ゲート電極を形成するためのゲート電極形成予定領域において残されるように、パターニングされる。ただし、第１のゲート絶縁膜２２は、合わせ余裕を考慮してゲート電極を形成するために必要な最小限の寸法よりも大きな寸法で残される。この寸法が、後の工程において、ゲート端とシャローグレード領域２８との距離を決める。
なお、図２（ｂ）およびこれ以降の図面においては、Ｐウエルの図示を省略する。
次に、レジストパターン６０を除去し、図２（ｃ）に示されたように、半導体基板１０の表面が露出された第２の活性領域１６ｂの全面、および、第１の活性領域１６ａの開口部３６に、例えば熱酸化法によって、低耐圧ＭＯＳトランジスタのゲート絶縁膜となる第２のゲート絶縁膜４２を形成する。
第２のゲート絶縁膜４２を熱酸化によって形成する場合、図２（ｂ）において露出していた部分の半導体基板１０の表面が酸化されることによって第２のゲート絶縁膜４２が形成される。このため、図２（ｃ）においては表示が省略されているが、厳密には、図２（ｂ）において露出していた部分の半導体基板１０の表面が、それ以外の部分に比較して、第２のゲート絶縁膜の膜厚の１／２程度低くなる。すなわち、開口部３６の端部において、半導体基板１０の表面に段差が形成される。
次に、このように第１のゲート絶縁膜２２および第２のゲート絶縁膜４２が形成された半導体基板１０上の全面に、例えば、多結晶シリコン膜を堆積し、フォトリソグラフィ法によってパターニングすることにより、図２（ｄ）に示すように、第１のゲート電極２４を第１のゲート絶縁膜２２上に形成するとともに、第２のゲート電極４４を第２のゲート絶縁膜４２上に形成する。
次に、図２（ｅ）に示すように、半導体基板１０の表面上に、イオン注入用のマスクとしてレジストパターン６２を形成する。レジストパターン６２は、第２の活性領域１６ｂにおいては全面を開口するとともに、第１の活性領域１６ａにおいては、中央部の、第１のゲート絶縁膜２２が残された部分から、さらに外側に所定距離だけ広がった部分を覆って、開口部３６の一部を開口する。そして、Ｎ型の不純物、例えばリンを注入して、第２の活性領域１６ｂ内に、低耐圧ＭＯＳトランジスタのＬＤＤ領域４６を形成する。この工程は、従来の低耐圧ＭＯＳトランジスタの製造において行われるものと同じあり、注入条件も、従来と同様に定めることができる。
このとき、第１の活性領域１６ａにおいても、同時に、ＬＤＤ領域４６が形成される。ここで、第１の活性領域１６ａにおいてＬＤＤ領域４６を形成することは必須ではない。しかし、後から図３（ｉ）を使って説明する、高濃度ソース、ドレイン領域形成工程において使用するものと、同一のフォトマスクを利用してレジストパターン６２を形成することを可能にするため、本実施例においては、第１の活性領域１６ａにおいてもＬＤＤ領域４６を形成するようにした。
図２（ｅ）に示すＬＤＤ領域４６形成工程においては、Ｎチャネル低耐圧ＭＯＳトランジスタのＬＤＤ領域が形成される。このとき、ＰチャネルＭＯＳトランジスタを形成する領域は、レジストパターン６２で覆っておく。そしてさらに、図示しないＰチャネル低耐圧ＭＯＳトランジスタのＬＤＤ領域を形成する工程を行う。
なお、完成後の半導体集積回路のＭＯＳトランジスタにおけるＬＤＤ領域は、図２（ｅ）に示す不純物注入工程のみではなく、その後に行われる熱処理工程で注入された不純物を拡散させることによって形成される。以降、本明細書において、さまざまな不純物拡散領域を、このような不純物注入とその後の熱拡散とによって形成することを、単純に、「不純物の注入によって形成する」と表現する。
次に、レジストパターン６２を除去してから、図３（ｆ）に示すように、半導体基板１０の表面上に、イオン注入用のマスクとしてレジストパターン６４を形成する。このレジストパターン６４は、第２の活性領域１６ｂの全面を覆い、第１の活性領域１６ａの全面を開口する。そして、Ｎ型不純物、例えばリンを注入して、シャローグレード領域２８を形成する。この工程でのイオン注入は、開口部３６に形成された第２のゲート絶縁膜４２は透過するが、第１の活性領域１６ａの中央部において残された第１のゲート絶縁膜２２は透過しないエネルギーで行われる。すなわち、パターニングされた第１のゲート絶縁膜をマスクとして、その開口部３６にシャローグレード領域２８形成のための不純物注入が行われる。
これによって、開口部３６対して自己整合的に、シャローグレード領域２８が形成される。その結果、第１のゲート電極２４に対して、図２（ｂ）のステップにおいて開口部３６を形成するためのマスクと、図２（ｄ）のステップにおいて第１のゲート電極２４を形成するマスクとによって決定される所定距離だけ離れた位置に、シャローグレード領域２８が形成される。
例えば、第１のゲート絶縁膜２２が膜厚４４ｎｍのシリコン酸化膜であり、第２のゲート絶縁膜４２の膜厚が７ｎｍであり、リンを注入する場合、注入エネルギーは例えば１５〜３５ｋｅＶとする。ドーズ量は、例えば０．５〜２×１０１２ｃｍ−２とする。
続いて、図３（ｇ）に示すように、同一のレジストパターン６４をマスクとして残したままの状態で、Ｎ型不純物、例えばリンを注入する。この注入は、第１のゲート電極２４をマスクとして行う。すなわち、第１のゲート電極２４は透過しないが、第１のゲート絶縁膜２２は透過する条件で注入を行う。例えば、第１のゲート絶縁膜２２が膜厚４４ｎｍのシリコン酸化膜であり、リンを注入する場合、注入エネルギーは１００〜１５０ｋｅＶとする。ドーズ量は、例えば３〜１０×１０１２ｃｍ−２とする。この結果、ゲート電極２４に対して自己整合的にディープグレード領域２６が形成される。
図３（ｆ），（ｇ）に示された工程においては、Ｎチャネル高耐圧ＭＯＳトランジスタのシャローグレード領域２８およびディープグレード領域２６が形成される。この時、ＰチャネルＭＯＳトランジスタを形成する領域は、レジストパターン６４で覆っておく。そしてさらに、図示しない、Ｐチャネル高耐圧ＭＯＳトランジスタのディープグレード領域、および、必要ならばシャローグレード領域を形成する工程を行う。ただし、通常、耐圧１８Ｖ程度のＰチャネル高耐圧ＭＯＳトランジスタに対しては、シャローグレード領域を形成する必要は無い。
この後、必要に応じて、ＬＤＤ領域４６，シャローグレード領域２８、および、ディープグレード領域２６形成のために注入した不純物を活性化させるための熱処理を行う。
次に、レジストパターン６４を除去してから、半導体基板１０の表面上に全体に例えばＣＶＤ法でシリコン酸化膜を堆積し、異方性ドライエッチングを行って、図３（ｈ）に示すように、第１のゲート電極２４および第２のゲート電極４４の両側の側壁に、側壁膜３４および５４を形成する。この、側壁膜形成のためのドライエッチングのオーバーエッチングによって、第１の活性領域１６ａの開口部３６、および、第２の活性領域のゲート電極４４の両側の側壁膜５４の外側においては、半導体基板１０の表面が露出した状態になる。また、第１のゲート電極２４の両側の側壁膜の外側に残された部分の、第２のゲート絶縁膜２の膜厚が減少する。
上記の不純物活性化のための熱処理を、側壁膜形成のためのシリコン酸化膜の堆積後に、堆積したシリコン酸化膜の焼き締めの目的も兼ねて実施することも可能である。この工程は、例えば、９５０〜１０５０℃、１５〜１２０秒の条件で実施することができる。
次に、図３（ｉ）に示すように、半導体基板１０の表面上に、イオン注入用のマスクとしてレジストパターン６６を形成する。レジストパターン６６は、第２の活性領域１６ｂにおいては全面を開口するとともに、第１の活性領域１６ａにおいては、中央部の、第１のゲート絶縁膜が残された部分から、さらに外側に所定距離だけ広がった部分を覆って、開口部３６の一部を開口する。そして、Ｎ型不純物、例えばヒ素を注入して、第１の活性領域１６ａ内に高耐圧ＭＯＳトランジスタの高濃度ソース、ドレイン領域３０を形成するとともに、第２の活性領域１６ｂ内に、低耐圧ＭＯＳトランジスタの高濃度ソース、ドレイン領域５０を形成する。注入エネルギーは、例えば３５〜７５ｋｅＶ、ドーズ量は、例えば２〜５×１０１５ｃｍ−２とする。
これによって、レジストパターン６６によって決まる、開口部３６内の一部の位置に高濃度ソース、ドレイン領域３０が形成される。すなわち、第１のゲート電極に対して、シャローグレード領域２８よりもさらに離れた位置に、高濃度ソース、ドレイン領域３０が形成される。
図３（ｉ）に示す工程においては、Ｎチャネルの高耐圧ＭＯＳトランジスタ２０および低耐圧ＭＯＳトランジスタ４０の高濃度ソース、ドレイン領域３０，５０が形成される。このとき、ＰチャネルＭＯＳトランジスタを形成する領域は、レジストパターン６６で覆っておく。そしてさらに、図示しない、ＰチャネルＭＯＳトランジスタの高濃度ソース、ドレイン領域３０，５０を形成する工程を実施する。
続いて、注入した不純物を活性化するための熱処理を行う。例えば、形成された高耐圧ＭＯＳトランジスタ２０および低耐圧ＭＯＳトランジスタ４０と、これらの上に形成される配線との間を絶縁するための絶縁膜を堆積した後に、この絶縁膜の焼き締めを行うための熱処理を、不純物活性化のための熱処理をかねて、実施することができる。このための熱処理は、例えば、７００〜９００℃、１５〜６０分の条件で行う。
このような熱処理の際に、注入された不純物が活性化するとともに、縦方向および横方向に拡散する。これによって、それぞれが所定の不純物分布を有する、ディープグレード領域２６，シャローグレード領域２８，および高濃度ソース、ドレイン領域３０，５０の形成が完了する。
以上で説明した製造方法において、第２の活性領域１６ｂに形成された第１のゲート絶縁膜を除去するための工程において、第１の活性領域１６ａにおいて、開口部３６が形成される。そして、この開口部３６に不純物をイオン注入することによってシャローグレード領域２８が形成される。従って、シャローグレード領域形成のための専用のフォトマスクを用意する必要がない。しかも、シャローグレード領域２８形成のためのイオン注入は、ディープグレード領域２６形成のためのイオン注入と、同一のレジストマスク６４を半導体基板１０上に形成した状態で行われる。従って、シャローグレード領域形成のための専用のマスク工程を実施する必要はない。
このように、以上で説明した製造工程は、シャローグレード領域２８を形成するために、専用のフォトマスクを用意する必要も、専用のマスク工程を実施する必要もない。従って、シャローグレード領域２８の形成を行わない場合とほとんど同一の、低コストで、シャローグレード領域２８を有する、高い動作時耐圧を有する高耐圧ＭＯＳトランジスタを備えた半導体集積回路を製造することができる。
ただし、本発明の半導体集積回路の製造方法は、上記の例には限定されない。例えば、シャローグレード領域形成のためのイオン注入を、側壁膜３４形成の後に、ディープグレード領域形成のためのレジストマスク６４と同一のレジストマスクを半導体基板１０上に形成して実施することも可能である。この場合、シャローグレード領域２８形成のために専用のマスク工程が必要になり、図２，３に示された工程に比較した場合にはコストアップになる。
しかし、この場合であっても、第１のゲート絶縁膜２２を透過しないエネルギーで開口部３６にイオン注入を行うことにより、シャローグレード領域２８形成のための専用のフォトマスクを用意する必要は無い。すなわち、図３（ｇ）のステップでディープグレード領域２６形成のためのレジストマスク６４を形成するためのフォトマスクを使って、シャローグレード領域２８形成のためのレジストパターンの形成を行うことが可能である。従って、専用のフォトマスクを用意することが必要な従来の製造方法に比較すると、低コストである。
以上で、本発明の半導体集積回路１の高耐圧ＭＯＳトランジスタ２０および低耐圧ＭＯＳトランジスタ４０を形成する工程を終え、これらのトランジスタ間の配線を形成する工程を経て、本発明の半導体集積回路を完成する。
次に、以上で説明した本発明の製造方法で製造される。本発明の半導体集積回路を構成する高耐圧ＭＯＳトランジスタの構造の詳細を、さらに、図４を用いて説明する。
図４は、本発明の半導体集積回路の高耐圧ＭＯＳトランジスタ２０における、ドレイン側のディープグレード領域２６およびシャローグレード領域２８と、高濃度ドレイン領域３０との関係を模式的に示す、部分拡大断面図である。なお、図１に示した例において、高耐圧ＭＯＳトランジスタ２０は、ソース側（図の左側）とドレイン側（図の右側）とで対称な構造を有している。従って、図２にはドレイン側のみの構造を示し、ソース側の構造の表示は省略する。
まず、ディープグレード領域２６は、第１の活性領域１６ａの表面層、すなわち、Ｐ型不純物（例えばホウ素）が添加されたＰウエル１２の表面層に、ゲート電極２４の一端（図の右側の一端）の直下の位置（ゲート端）Ｘから、外側にわたって、所定の深さを有して形成される。ディープグレード領域２６は、ゲート電極２４をマスクとして不純物をイオン注入することによって、ゲート電極２４に対して自己整合的に形成される。すなわち、ディープグレード領域２６は、その一端（図４の左側の一端）が、ゲート端Ｘと略一致するように形成される。ただし、注入後の熱処理によって不純物が横方向にも拡散するため、ディープグレード領域２６は、厳密には、ゲート電極２４の下部にまで広がる。ディープグレード領域２６は、Ｎ型不純物（例えばリン）を例えば１〜３×１０１７／ｃｍ−３の濃度に含み、例えば０．３μｍの深さ（Ｎ型不純物濃度が、Ｐウエル１２のＰ型不純物と一致する深さ）を有する。
高濃度ドレイン領域３０は、ディープグレード領域２６内に形成され、Ｎ型不純物（例えばヒ素）を、表面付近において約１×１０２０ｃｍ−３以上の濃度に含み、例えば０．２μｍ以下の深さ（ヒ素濃度がＰウエルのＰ型不純物濃度と等しくなる深さ）を有する。高濃度ドレイン領域は、ゲート端Ｘから、所要のドレイン−ソース間耐圧を得るために必要な距離だけ離れて形成される。すなわち、ゲート端Ｘから、高濃度ドレイン領域３０のゲート端Ｘ側の一端Ｚは、所定の距離（例えば、１〜２μｍ）だけ離れている。
本発明の半導体集積回路の高耐圧ＭＯＳトランジスタ２０を特徴づけるシャローグレード領域２８は、ディープグレード領域２６内の、少なくとも、高濃度ドレイン領域３０のゲート端Ｘ側の一端Ｚに接する領域に、形成されている。すなわち、ゲート端Ｘから所定距離だけ離れた、高濃度ドレイン領域３０のゲート端Ｘ側の一端Ｚよりもゲート端側の、位置Ｙから、少なくとも、高濃度ドレイン領域３０のゲート端側の一端Ｚにかけて形成されている。ゲート端Ｘから位置Ｙまでの距離は、例えば０．３〜１．０μｍである。
シャローグレード領域２８には、Ｎ型不純物（例えばリン）が、ディープグレード領域２６に比較して高く、高濃度ドレイン領域３０に比較して低いピーク濃度、例えば、２〜５×１０１７ｃｍ−３で含まれている。この結果、第１の活性領域１６ａの表面付近のＮ型不純物濃度は、ドレイン領域３０のゲート端Ｘ側の一端Ｚに接する領域において、ゲート端Ｘにおいてよりも、高くなっている。すなわち、シャローグレード領域２８は、特許文献１，２に記されたような中濃度領域に相当する。
このシャローグレード領域２８を設けることによって、ディープグレード領域２６の不純物濃度を低くして低ゲート電圧時の動作時耐圧を高く保ちながら、高濃度ドレイン領域のゲート端Ｘ側の一端Ｚが接する領域の不純物濃度を高め、高ゲート電圧時の動作時耐圧も高くすることができる。不純物濃度を高めた領域の幅、すなわち、高濃度ドレイン領域３０の一端Ｚよりもゲート端Ｘ側に設けられたシャローグレード領域２８の幅（図４における位置ＹからＺまでの距離）は、例えば、０．３〜１．５μｍとする。
図２，３に示された製造方法では、図３（ｆ）のステップにおいて、開口部３６の全体にシャローグレード領域２８形成のためのイオン注入が行われる。従って、図４においては図示が省略されているが、シャローグレード領域２８は、位置Ｙから高濃度ドレイン領域３０の一端Ｚまでの間に形成されるとともに、さらに、高濃度ドレイン領域３０と重なる領域、および、高濃度ドレイン領域３０の反対側の一端から外側にかけての領域にも形成される。しかし、本発明の半導体集積回路の高耐圧ＭＯＳトランジスタの特性に対して主要な役割を果たすのは、高濃度ドレイン領域３０のゲート端Ｘ側の一端Ｚに接する領域、すなわち、高濃度ドレイン領域３０の一端よりもゲート端Ｘ側に形成された部分（図４における位置ＹからＺにかけて形成された部分）のシャローグレード領域２８である。
図２，３に示された製造方法では、図２（ｅ）に示すステップにおいて、高耐圧ＭＯＳトランジスタ２０を形成する第１の活性領域１６ａの一部にも開口を有するレジストパターン６２を利用したイオン注入によって、ＬＤＤ領域４６が形成される。そして、図３（ｉ）のステップにおいて、同一のフォトマスクを使用して形成されたレジストマスク６６を利用したイオン注入によって、高濃度ソース、ドレイン領域３０が形成される。従って、図４においては図示が省略されているが、高濃度ドレイン領域３０と重なって形成された部分のシャローグレード領域２８は、図３（ｆ）のステップにおいてシャローグレード領域２８形成のために注入された不純物と、図２（ｅ）のステップにおいてＬＤＤ領域４６形成のための注入された不純物との両方を含む。
従って、シャローグレード領域２８は、高濃度ドレイン領域３０と重なる部分において、高濃度ドレイン領域３０の一端Ｚよりもゲート端Ｘ側に形成された部分に比較して、高い不純物濃度を有する。しかし、図２（ｅ）のステップにおける注入も、図３（ｆ）のステップにおける注入も、ドーズ量は、図３（ｉ）のステップにおける高濃度ソース、ドレイン領域３０形成のための注入のドーズ量に比較してはるかに少ない。従って、高濃度トレイン領域３０と重なる部分においても、シャローグレード領域２８は、高濃度ドレイン領域３０に比較して低いピーク濃度しか持たない。
なお、図２，３に示された製造方法では、マスク合わせ誤差によって、図２（ｅ）のステップにおいてＬＤＤ領域４６形成のために利用されるレジストパターン６２の位置と、図３（ｉ）のステップにおいて高濃度ソース、ドレイン領域３０形成のために利用されるレジストパターン６６の位置とが相対的にずれる可能性がある。この場合、高濃度ドレイン領域３０の一端Ｚよりもゲート端Ｘ側の領域にも、ＬＤＤ領域４６形成のための不純物が注入される可能性がある。これによって、図３（ｆ）のシャローグレード領域２８形成のためのステップを行わなかったとしても、第１の活性領域１６ａの表面付近のＮ型不純物濃度が、ドレイン領域３０のゲート端Ｘ側の一端Ｚに接する領域において、ゲート端Ｘにおいてよりも高くなる可能性がある。
しかし、実験を行った範囲では、高耐圧ＭＯＳトランジスタ２０の動作時耐圧改善のためには、図３（ｆ）のような、シャローグレード領域２８形成のためのステップを行うことが必要であった。すなわち、マスク合わせ誤差によって動作時耐圧が改善する現象は観察されていない。
これは、動作時耐圧改善のためには、高濃度ドレイン領域３０のゲート端Ｘ側の一端Ｚに接する、ある程度の幅を有する領域にわたって、不純物濃度を高める必要があるためと考えられる。マスク合わせ誤差によって、高濃度ドレイン領域３０のゲート端側の一端Ｚに接する部分に、ＬＤＤ領域６４形成のための不純物が注入された領域が形成されたとしても、その幅は、せいぜい０．１μｍ程度である。このような領域の形成によって、高濃度ドレイン領域３０の一端Ｚが接する極めて狭い領域のみの不純物濃度を高めても、動作時耐圧の改善は得られないものと考えられる。
これに対して、図２，３に示される方法で製造された半導体集積回路の高耐圧ＭＯＳトランジスタ２０においては、シャローグレード領域２８の配置は、マスクによって決められる。すなわち、高濃度ドレイン領域３０のゲート端Ｘ側の一端Ｚから、図２（ｂ）のステップにおいて第１のゲート絶縁膜２２をパターニングするためのレジストパターン６０を形成するマスクと、図３（ｉ）のステップにおいて高濃度ソース、ドレイン領域３０を形成するためのレジストパターン６６を形成するマスクとによって決められる、所定の幅を有する領域にわたって、シャローグレード領域２８が形成される。従って、その幅は、半導体集積回路１の製造の利用される製造プロセスのデザインルール以上である。例えば、デザインルール０．３５μｍの製造プロセスで製造した場合には０．３５μｍ以上の寸法を有する。もしくは、低耐圧ＭＯＳトランジスタ４０のゲート電極４４の最小寸法以上の寸法を有する。
具体的にどの程度の幅にわたってシャローグレード領域２８を形成して、不純物濃度を高めることが必要であるかは、シャローグレード領域２８の濃度や、必要とする耐圧等によって異なる。しかし一般的には、前述のように、高濃度ドレイン領域３０の一端Ｚから０．３〜１．５μｍ程度の幅にわたってシャローグレード領域２８を設けることが好ましい。すなわち、少なくとも０．３μｍ以上、好ましくは０．５μｍ以上、さらに好ましくは１．０μｍ以上の幅にわたって、シャローグレード領域２８を設ける。
また、本発明の半導体集積回路の高耐圧ＭＯＳトランジスタ２０においては、図４に示されたように、第１のゲート絶縁膜２２が、シャローグレード領域２８に対応する領域において除去されるようにパターニングされている。このような構造は、第１のゲート絶縁膜２２をパターニングすることによって形成された開口部にイオン注入を行って、シャローグレード領域２８を形成することによって形成される。
ただし、厳密には、完成後の半導体集積回路の高耐圧ＭＯＳトランジスタ２０において、シャローグレード領域２８のゲート端Ｘ側の一端の位置と、パターニングされた第１のゲート絶縁膜の一端の位置とは、必ずしも一致しない。これは、注入後の熱処理によってシャローグレード領域２８の不純物が横方向にも拡散したり、注入後のエッチング工程や洗浄工程において、第１のゲート絶縁膜の一端が後退したりするためである。
なお、図４に示された本発明の半導体集積回路内の高耐圧ＭＯＳトランジスタ２０の一例においては、第１のゲート絶縁膜２２が、シャローグレード領域２８に対応する領域において除去されるとともに、サイドウォールスペーサ３４の端部に対応する位置の外側において、薄くなっている。この形状自体は、本発明の半導体集積回路の高耐圧ＭＯＳトランジスタ２０にとって必須のものではない。しかし、図２および図３を用いて説明した方法を用いて製造した場合には、サイドウォールスペーサ３４形成のためのエッチングの際に、第１のゲート絶縁膜２２が部分的にエッチングされることによって、このような形状が形成される。
図４に示された本発明の半導体集積回路の高耐圧ＭＯＳトランジスタ２０の一例においては、また、第１の活性領域１６ａの表面の、シャローグレード領域２８のゲート端Ｘ側の一端に対応する位置に、シャローグレード領域側が低くなる、段差Ｓが形成されている。この段差も、本発明の半導体集積回路の高耐圧ＭＯＳトランジスタ２０にとって必須のものではない。しかし、図２および図３を用いて説明した方法を用いて製造した場合には、第１のゲート絶縁膜２２のパターニング後に、低耐圧ＭＯＳトランジスタ４０の第２のゲート絶縁膜４２を形成するために、露出した第１の活性領域１６ａの表面を熱酸化することによって、このような段差Ｓが形成される。
さらに、本発明の半導体集積回路１の高耐圧ＭＯＳトランジスタ２０のシャローグレード領域２８は、特許文献１，２に記された中濃度領域に比較して、はるかに浅く形成されている。すなわち、シャローグレード領域２８のピーク不純物濃度が、高濃度ドレイン領域３０の深さよりも浅い位置に存在する。この点について、図５を用いてさらに説明する。
図５には、本発明の半導体集積回路を構成する高耐圧ＭＯＳトランジスタ２０の一例の、図４のＡ−Ａ’断面（ディープグレード領域２６内にシャローグレード領域２８が形成された部分）における、Ｐウエル領域１２のＰ型不純物であるホウ素の濃度と、ディープグレード領域２６およびシャローグレード領域２８のＮ型不純物であるリンの濃度の深さ方向分布を示した。図５にはまた、図４におけるＢ−Ｂ’断面（ディープグレード領域２６内に高濃度ドレイン領域３０が形成された部分）における、高濃度ドレイン領域３０のＮ型不純物であるヒ素の濃度の深さ方向分布も、重ねて示した。
図５の縦軸はそれぞれの不純物の濃度（対数目盛）を、横軸は、第１の活性領域１６ａの表面からの深さを示す。リン濃度については、ディープグレード領域２６形成のために注入したリン（深いリン；グラフ中には“Ｄｅｅｐ−Ｐ”と表示）の濃度と、シャローグレード領域２８形成のために注入したリン（浅いリン；グラフ中には“Ｓｈａｌｌｏｗ−Ｐ”と表示）の濃度とのそれぞれを実線で示すともに、両者の合計の濃度（グラフ中には“Ｔｏｔａｌ−Ｐ”と表示）を破線で示した。
図５に示されたように、まず、Ｐウエル１２領域のＰ型不純物であるホウ素（Ｂ）は、図示された範囲、すなわち、ディープグレード領域が形成される深さの範囲において、ほぼ一定の濃度で分布を有している。ホウ素の分布は、図４におけるゲート端Ｘ近傍のディープグレード領域２６のみが形成された部分においても、Ａ−Ａ’断面部分においても、Ｂ−Ｂ’断面部分においても実質的に同一である。
高濃度ドレイン領域３０のＮ型不純物であるヒ素（Ａｓ）は、表面付近において、Ｐウエル領域１２のホウ素に比較してはるかに高いピーク濃度を有して分布している。その濃度は、ピークよりも深い領域おいて急激に、Ｐウエル１２のホウ素よりも低い濃度にまで減少する。この過程で、ヒ素濃度がＰウエル１２のホウ素と濃度と一致する深さＸｊｄが、高濃度ドレイン領域の深さである。
これに対して、ディープグレード領域２６のＮ型不純物である深いリンは、表面から、高濃度ドレイン領域の深さよりも深い範囲にわたって、Ｐウエル領域１２のホウ素よりも高い濃度を維持している。深いリン濃度がＰウエル領域１２のホウ素の濃度と一致する深さＸｊｇが、ディープグレード領域の深さである。ＸｊｇはＸｊｄに比較して大きい。すなわち、深さ方向において、高濃度ドレイン領域３０は、ディープグレード領域２８内に形成されている。しかし、深いリンのピーク濃度（Ｎｇ）は、高濃度ドレイン領域のヒ素のピーク濃度（Ｎｄ）に比較してはるかに低い。すなわち、ディープグレード領域２６は高濃度ドレイン領域３０に比較して低濃度である。
図４のゲート端Ｘ付近においては、深いリンのみによってディープグレード領域２６が形成されている。従って、第１の活性領域１６ａ表面付近Ｎ型不純物濃度は低く、低ゲート電圧時の動作時耐圧を高くすることができる。
これに対して、シャローグレード領域２８がディープグレード領域２６内に形成された、図４における高濃度ドレイン領域３０のゲート端Ｘ側の一端Ｚに接する領域においては、第１の活性領域１６ａ表面付近に、ディープグレード領域２６を形成するための深いリンに加えて、シャローグレード領域２８を形成するための浅いリンが含まれている。
浅いリンは、高濃度ドレイン領域３０の深さに比較してさらに浅い、表面付近の位置において、同一の深さにおける深いリンの濃度に比較して高い、ピーク濃度を有して分布している。このため、深いりんと浅いリンとの合計のリン濃度（Ｔｏｔａｌ−Ｐ）であるシャローグレード領域２８のリン濃度も、表面付近の位置Ｘｐｓにおいてピーク濃度を有して分布している。このため、第１の活性領域１６ａの表面付近のＮ型不純物の濃度は、高濃度ドレイン領域３０のゲート端Ｘ側の一端Ｚに接する領域において、ゲート端Ｘに比較して高くなっている。この結果、高ゲート電圧時の動作時耐圧を高くすることができる。
ただし、シャローグレード領域２８のリンのピーク濃度（Ｎｓ）は、高濃度ドレイン領域のヒ素のピーク濃度（Ｎｄ）に比較してはるかに低い。すなわち、シャローグレード領域２８は高濃度ドレイン領域３０に比較して低濃度である。
なお、図５に示したリンの濃度分布は、高濃度ドレイン領域３０が形成されていない、図４のＡ−Ａ’断面におけるものである。高濃度ドレイン領域３０が形成されたＢ−Ｂ’断面においては、ヒ素注入の際に発生した結晶欠陥によって、その後に行われる熱処理の際にリンの増速拡散が発生し、図５に示された分布よりも、さらに深くリンが拡散することがあり得る。この結果、シャローグレード領域２８のリンのピーク濃度位置が、より深い位置に移動する可能性がある。また、高濃度ドレイン領域３０が形成されたＢ−Ｂ’断面においては、ＬＤＤ領域４６形成のためのリンの注入もなされる。しかし、評価の対象とした本発明の半導体集積回路を構成する高耐圧ＭＯＳトランジスタの一例においては、Ｂ−Ｂ’断面においても、リンのピーク濃度は、高濃度ドレイン領域の深さに比較して浅い位置に存在していた。 なお、高耐圧ＭＯＳトランジスタと同一半導体基板上に形成する低耐圧ＭＯＳトランジスタを、微細かつ高性能のものとするためには、ＬＤＤ領域４６を浅く形成することが重要である。従って、ここでの評価においては、図２（ｅ）のステップにおけるＬＤＤ領域４６形成のためのリンの注入は、図３（ｆ）のステップにおけるシャローグレード領域２８形成のためのリン注入よりもさらに、低エネルギーで行った。
例えば特許文献２に示されるように、従来は、高ゲート電圧時の動作時耐圧を向上させるためには、高濃度ドレイン領域に比較して深い領域の不純物濃度を高くすることが必要であると考えられていた。すなわち、高ゲート電圧時の耐圧は、高濃度ドレイン領域の底部における電界集中によって決定され、それを向上させるためには、高濃度ドレイン領域の底部に接する深い領域の不純物濃度を高めることが必要であると考えられていた。
本願の発明者も、当初は、深い領域の不純物濃度を高くすることを目標にして、シャローグレード領域形成条件の検討を行った。しかし、試作を行った結果、予想に反して、図４および図５に示されたように、高濃度ドレイン領域３０の深さに比較して浅い位置にピーク濃度を有するようにシャローグレード領域を形成することによっても、高ゲート電圧時の動作時耐圧を、実用的に十分なレベルに高めることが可能であることが分かった。
このように、浅い位置にピーク濃度を有するシャローグレード領域の形成によって高ゲート電圧時の動作時耐圧が向上する機構は、十分には明確になっていない。しかし、今回検討の対象とした耐圧１８Ｖ程度の高耐圧ＭＯＳトランジスタ２０においては、むしろ、高濃度ドレイン領域３０の表面付近での電界集中によって高ゲート電圧時の動作時耐圧が決定されていたものと推定される。このために、浅い位置にピーク濃度を有するシャローグレード領域２８の形成によって、高濃度ドレイン領域３０と接する領域の、表面付近の不純物濃度を高くして電界集中を緩和することによって、高ゲート電圧時の動作時耐圧を向上することが可能であったものと考えられる。
ただし、浅い位置にピーク濃度を有するシャローグレード領域を形成することは、高ゲート電圧時の動作時耐圧を向上させるために必須ではないと考えている。すなわち、より深い位置にピーク濃度を有するシャローグレード領域を形成し、高濃度ドレイン領域の底部が接する領域においても不純物濃度を高くした場合であっても、濃度を適切に設定することによって、高ゲート電圧時の動作時耐圧を向上させることは可能であると考えている。
図２，３に示されたように、パターニングされた第１のゲート絶縁膜２２をマスクとして、第１のゲート絶縁膜２２を透過しないエネルギーでのイオン注入によってシャローグレード領域形成する場合、不純物は、注入直後においては、必然的に浅い位置に分布する。この場合においても、例えば、高濃度ドレイン領域の形成にはヒ素を利用する一方で、シャローグレード領域の形成には、ヒ素に比較して拡散速度が速いリンを利用し、注入後の熱処理条件を調整することによって、高濃度ドレイン領域の底部が接する領域の不純物濃度が高くなる不純物濃度分布を有するように、シャローグレード領域を形成することは可能である。
しかし、このような不純物濃度分布を有するシャローグレード領域を形成するためには、高温、長時間の熱処理が必要になる。この熱処理は、同一の半導体基板上に形成される低耐圧ＭＯＳトランジスタに対しても共通に実施される。このため、微細かつ高性能の低耐圧ＭＯＳトランジスタを形成することが困難になる。従って、図２，３に示された製造方法によって低コストでシャローグレード領域を形成することを可能にし、かつ、微細で高性能の低耐圧ＭＯＳトランジスタを同一半導体基板上に集積した半導体集積回路を得るためには、図４および図５に示されたように、高濃度ドレイン領域３０の深さに比較して浅い位置にピーク濃度を有するようにシャローグレード領域を形成することが好ましい。
（実施例）
図２，３に示された製造方法を利用して、シャローグレード領域を有する、本発明の半導体集積回路１の高耐圧ＭＯＳトランジスタ２０を試作し、その特性を評価した。
図６は、シャローグレード領域２８を形成した高耐圧ＭＯＳトランジスタの、ドレイン電流Ｉｄおよびソース電流Ｉｓと、ドレイン−ソース間電圧Ｖｄとの関係を示すグラフである。高濃度ドレイン領域は、ゲート端から１．５μｍ離して形成した。シャローグレード領域は、リンイオンを、ディープグレード領域形成のためのドーズ量の１／５のドーズ量で注入して形成した。シャローグレード領域の、高濃度ドレイン領域の一端よりもゲート端Ｘ側に形成された部分の幅は１．０μｍとした。
図６に示されるように、シャローグレード領域を形成した高耐圧ＭＯＳトランジスタにおいては、ゲート電圧１５Ｖ以上で、かつ、ドレイン−ソース間電圧１８Ｖ以上の場合にのみ、わずかに、ソース電流とドレイン電流との解離が見られている。しかし、これは許容範囲内であり、動作時耐圧１８Ｖの高耐圧ＭＯＳトランジスタとして動作させることが可能である。
（比較例）
シャローグレード領域を形成せず、また、ディープグレード領域形成のためのリンイオン注入のドーズ量を２５％増大したことを除いては、上記の実施例と同様の高耐圧ＭＯＳトランジスタを試作した。図７（ａ）に、その特性を示す。ゲート電圧１５Ｖ以上で、ドレイン−ソース間電圧１８Ｖ以上の場合に、大きな、ソース電流とドレイン電流との解離が見られる。従って、高ゲート電圧時には、動作時耐圧１８Ｖの高耐圧ＭＯＳトランジスタとして動作させることはできない。
さらに、ディープグレード領域形成のためのイオン注入量を１．２倍に増やした高耐圧ＭＯＳトランジスタを試作した。その特性を図７（ｂ）に示す。この場合には、ゲート電圧９Ｖ以下の場合にソース電流とドレイン電流との解離が見られる。従って、低ゲート電圧時には、動作時耐圧１８Ｖの高耐圧ＭＯＳトランジスタとして動作させることはできない。
以上の評価により、本発明の半導体集積回路の高耐圧ＭＯＳトランジスタにおいては、シャローグレード領域を形成することによって、高ゲート電圧時と低ゲート電圧時との両方において、動作時耐圧を高くすることができることが分かった。しかも、本発明の半導体集積回路の製造方法においては、このシャローグレード領域を、専用のフォトマスクを必要とすることなく、さらに好ましくは、専用のマスク工程を必要とすることなく、低コストで製造することができる。
以上、本発明の半導体集積回路およびその製造方法について詳細に説明したが、本発明は上記実施形態に限定されず、本発明の趣旨を逸脱しない範囲において、種々の改良や変更を行うことが可能である。
例えば、図１に示した例では、ソース側とドレイン側とが対称な構造を有する高耐圧ＭＯＳトランジスタ２０を形成した例を示したが、これは、本願の半導体集積回路にとって必須のことではない。例えば、どちらをドレインとして使用するかがあらかじめ定められている場合には、ディープグレード領域およびシャローグレード領域をドレイン側のみに形成することも可能である。
また、図２，３に示した製造方法においては、高濃度ドレイン領域を形成するためのイオン注入を、ゲート端側およびゲート端と反対側の両端が、第１のゲート絶縁膜２２をパターニングして形成した開口部３６内に位置するレジストパターン６６をマスクとして行った。高濃度ドレイン領域３０のゲート端側の一端に接する領域にシャローグレード領域２８を形成するためには、ゲート端側においては、開口部３６に対してこのような位置関係を有するマスクを利用して高濃度ドレイン領域３０の形成を行うことが必要である。しかし、ゲート端と反対側においては、このような位置関係のマスクを利用することは必須ではない。
高耐圧ＭＯＳトランジスタと低耐圧ＭＯＳトランジスタとが同一の半導体基板上に形成された本発明の半導体集積回路の一例を示す断面図である。 （ａ）ないし（ｅ）は、本発明の半導体集積回路の製造方法の一例の各工程を示す断面図である。 （ｆ）ないし（ｉ）は、本発明の半導体集積回路の製造方法の一例の、図２に続く工程を示す断面図である。 本発明の半導体集積回路を構成する高耐圧ＭＯＳトランジスタの構造の詳細を示す、一部拡大断面図である。 図４のＡ−Ａ’断面におけるＰウエル領域、ディープグレード領域およびシャローグレード領域の不純物濃度分布と、Ｂ−Ｂ’断面における高濃度ドレイン領域の不純物濃度分布とを示すグラフである。 シャローグレード領域が形成された、本発明の半導体集積回路を構成する高耐圧ＭＯＳトランジスタの特性を示すグラフである。 シャローグレード領域が形成されていない、従来の半導体集積回路を構成する高耐圧ＭＯＳトランジスタの特性を示すグラフである。
符号の説明
１ 半導体集積回路
１０ 半導体基板
１２ Ｐウエル
１４ 分離絶縁膜
１６ａ，１６ｂ 活性領域
２０ 高耐圧ＭＯＳトランジスタ
２２，４２ ゲート絶縁膜
２４，４４ ゲート電極
２６ ディープグレード領域
２８ シャローグレード領域
３０，５０ 高濃度ドレイン領域
４０ 低耐圧ＭＯＳトランジスタ
６０，６２，６４，６６ レジストマスク

Claims (8)

  1. 半導体基板上に半導体集積回路を製造する方法であって、
    前記半導体基板の、第１導電形の活性領域の表面上にゲート絶縁膜を形成し、
    前記ゲート絶縁膜を、前記活性領域の中央部のゲート電極形成予定領域の外部の少なくとも一部において除去して開口部を形成し、
    前記ゲート電極形成予定領域に残された前記ゲート絶縁膜上にゲート電極を形成し、
    第２導電形の第１の不純物を、前記ゲート電極をマスクとして、前記ゲート絶縁膜を透過するエネルギーで注入して、前記活性領域の表面層の、前記ゲート電極の一端に対応するゲート端から外側にかけてディープグレード領域を形成し、
    前記第２導電形の第２の不純物を、前記開口部内の一部に注入して、前記ディープグレード領域内の、前記ゲート端から離れた位置に、前記ディープグレード領域に比較して高濃度のドレイン領域を形成し、
    前記第２導電形の第３の不純物を、前記ゲート絶縁膜を透過しないエネルギーで、前記開口部に注入して、前記ディープグレード領域内の、少なくとも、前記ドレイン領域のゲート端側の一端に接する領域に、前記ドレイン領域に比較して低濃度のシャローグレード領域を形成して、
    前記ゲート電極、ドレイン領域、ディープグレード領域およびシャローグレード領域を有するＭＯＳトランジスタを形成する工程を含むことを特徴とする半導体集積回路の製造方法。
  2. 前記第１の不純物の注入と、前記第３の不純物の注入とを、前記第１の活性領域を開口する同一のマスクを前記半導体基板上に形成した状態で行うことを特徴とする請求項１記載の半導体集積回路の製造方法。
  3. 前記第３の不純物の注入を、前記第２の不純物の注入の前に行い、かつ、該第２および第３の不純物の注入と、該第３の不純物の注入以降の熱工程を、完成された前記半導体集積回路において、前記シャローグレード領域のピーク不純物濃度が、前記ドレイン領域の深さに比較して浅い位置に存在する条件で行うことを特徴とする請求項１または２記載の半導体集積回路の製造方法。
  4. 前記第１のゲート絶縁膜の除去後に、前記半導体基板の、前記活性領域の前記開口部の表面上と、前記第１導電形の第２の活性領域の表面上とに、前記第１のゲート絶縁膜よりも薄い第２のゲート絶縁膜を形成し、
    前記第１のゲート電極の形成と同時に、前記第２の活性領域の前記第２のゲート絶縁膜上に第２のゲート電極を形成して、
    前記第２のゲート電極を有する第２のＭＯＳトランジスタを形成する工程を更に含み、
    前記第３の不純物の注入を、前記第２のゲート絶縁膜が形成された状態の前記開口部に、前記第２のゲート絶縁膜を透過するエネルギーで行うことを特徴とする請求項１ないし３のいずれかに記載の半導体集積回路の製造方法。
  5. 半導体基板上に形成されたＭＯＳトランジスタを有する半導体集積回路であって、前記ＭＯＳトランジスタが、
    前記半導体基板の第１導電形の活性領域の表面上に形成されたゲート絶縁膜と、該ゲート絶縁膜上に形成されたゲート電極と、
    前記活性領域の表面層の、前記ゲート電極の一端に対応するゲート端から外側にかけて形成された第２導電形のディープグレード領域と、
    前記ディープグレード領域内に前記ゲート端から離れて形成された、前記ディープグレード領域に比較して高濃度の、前記第２導電形のドレイン領域とを有するとともに、
    前記ディープグレード領域内の、少なくとも、前記ドレイン領域のゲート端側の一端に接する領域に形成された、前記ドレイン領域に比較して低濃度の、前記第２導電型のシャローグレード領域とを有することによって、前記活性領域の表面付近の前記第２導電型の不純物濃度が、前記ドレイン領域のゲート端側の一端に接する領域において前記ゲート端に比較して高くされており、かつ、
    前記ゲート絶縁膜が、前記シャローグレード領域に対応する領域において除去されていることを特徴とする半導体集積回路。
  6. 前記活性領域の表面の、前記シャローグレード領域の前記ゲート端側の一端に対応する位置に、該シャローグレード領域側が低くなる段差が形成されていることを特徴とする請求項５記載の半導体集積回路。
  7. 半導体基板上に形成されたＭＯＳトランジスタを有する半導体集積回路であって、前記ＭＯＳトランジスタが、
    前記半導体基板の第１導電形の活性領域の表面上に、ゲート絶縁膜を介して形成されたゲート電極と、
    前記活性領域の表面層の、前記ゲート電極の一端に対応するゲート端から外側にかけて形成された第２導電形のディープグレード領域と、
    前記ディープグレード領域内に前記ゲート端から離れて形成された、前記ディープグレード領域に比較して高濃度の、前記第２導電形のドレイン領域と、
    前記ディープグレード領域内の、少なくとも、前記ドレイン領域のゲート端側の一端に接する、前記半導体集積回路の製造に使用される製造プロセスのデザインルール以上の幅を有する領域に形成された、前記ドレイン領域に比較して低濃度の、前記第２導電型のシャローグレード領域とを有することによって、前記活性領域の表面付近の前記第２導電型の不純物濃度が、前記ドレイン領域のゲート端側の一端に接する領域において前記ゲート端に比較して高くされており、かつ、
    前記シャローグレード領域のピーク不純物濃度が、前記ドレイン領域の深さよりも浅い位置に存在することを特徴とする半導体集積回路。
  8. 前記ＭＯＳトランジスタに加えて、前記半導体基板の前記第１導電型の第２の活性領域の表面上に、前記ゲート絶縁膜よりも薄い第２のゲート絶縁膜を介して形成された第２のゲート電極とを有する第２のＭＯＳトランジスタを有することを特徴とする、請求項５ないし７のいずれかに記載の半導体集積回路。
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