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KR0150992B1 - 고내압용 모스 트랜지스터 및 그 제조방법 - Google Patents

고내압용 모스 트랜지스터 및 그 제조방법

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Publication number
KR0150992B1
KR0150992B1 KR1019940021904A KR19940021904A KR0150992B1 KR 0150992 B1 KR0150992 B1 KR 0150992B1 KR 1019940021904 A KR1019940021904 A KR 1019940021904A KR 19940021904 A KR19940021904 A KR 19940021904A KR 0150992 B1 KR0150992 B1 KR 0150992B1
Authority
KR
South Korea
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impurity layer
semiconductor substrate
mos transistor
concentration
breakdown voltage
Prior art date
Application number
KR1019940021904A
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Inventor
이태복
Original Assignee
김광호
삼성전자주식회사
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Publication date
Application filed by 김광호, 삼성전자주식회사 filed Critical 김광호
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Priority to JP7221556A priority patent/JPH08172191A/ja
Priority to US08/521,982 priority patent/US5646054A/en
Publication of KR960009229A publication Critical patent/KR960009229A/ko
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Publication of KR0150992B1 publication Critical patent/KR0150992B1/ko

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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/0223—Manufacture or treatment of FETs having insulated gates [IGFET] having source and drain regions or source and drain extensions self-aligned to sides of the gate
    • H10D30/0227—Manufacture or treatment of FETs having insulated gates [IGFET] having source and drain regions or source and drain extensions self-aligned to sides of the gate having both lightly-doped source and drain extensions and source and drain regions self-aligned to the sides of the gate, e.g. lightly-doped drain [LDD] MOSFET or double-diffused drain [DDD] MOSFET
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    • H10D64/411—Gate electrodes for field-effect devices for FETs
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    • H10D64/516—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the insulating layers the thicknesses being non-uniform

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  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

저농도, 중농도 및 고농도 불순물층이 서로 중첩되도록 형성된 구조의 드레인을 갖는 고내압용 모스 트랜지스터에 대해 기재되어 있다. 이는 반도체기판, 상기 반도체기판 상에 형성된 게이트 절연막, 상기 게이트절연막 상에 형성되고, 그 측벽을 둘러싸는 측벽 스페이서를 갖는 게이트전극, 상기 게이트전극의 좌,우측 반도체기판에 형성된 불순물확산층 중 적어도 일측에, 저농도, 중농도 및 고농도의 불순물층이 서로 중첩되어 형성된 불순물확산층을 포함하는 것을 특징으로 한다. 따라서 높은 동작 전압을 갖는 트랜지스터를 얻을 수 있다.

Description

고내압용 모스 트랜지스터 및 그 제조방법
제1도는 종래 방법에 의해 제조된 고내압용 모스 트랜지스터를 도시한 단면도이다.
제2도는 본 발명의 제1 실시예에 의해 제조된 고내압용 모스 트랜지스터를 도시한 단면도이다.
제3도는 상기 제2도의 모스 트랜지스터를 제조하는데 사용되는 마스크패턴을 도시한 레이아웃도이다.
제4a도 내지 제4g도는 상기 제2도의 모스 트랜지스터의 제조과정을 공정별로 도시한 단면도들이다.
제5도는 본 발명의 제2 실시예에 의해 제조된 고내압용 모스 트랜지스터를 도시한 단면도이다.
제6도는 본 발명의 제3 실시예에 의해 제조된 고내압용 모스 트랜지스터를 도시한 단면도이다.
제7도는 본 발명의 제4 실시예에 의해 제조된 고내압용 모스 트랜지스터를 도시한 단면도이다.
본 발명은 반도체장치 및 그 제조방법에 관한 것으로, 특히 드레인이 3중의 불순물층으로 형성된 고내압용 모스 트랜지스터 및 그 제조방법에 관한 것이다.
고내압 및 저저항을 필요로 하는 반도체장치의 일 예로서 액정표시소자에 사용되는 드라이버 집적회로 (이하, 구동 IC라 한다)를 들 수 있다. 일반적으로, 구동 IC는 주변기기와 접속하여 동작해야 하므로, 높은 내압 (high breakdown voltage), 높은 동작전압 (high operating voltage), 높은 구동전류 (high driver current) 및 낮은 동작저항 (low on state resistance)등을 필요로 한다.
이와 같은 요건을 만족시키기 위하여, 구동 IC는 저농도로 도핑된 고저항의 확산층을 갖도록 설계하는 것이 일반적이다. 그러나, 저농도로 도핑된 확산층의 농도를 낮출수록 내압은 커지게 되지만, 구동 전류능력 및 동작전압은 낮아지게 된다. 또한, 저농도의 확산층은 동작저항 (RON)의 증가를 초래하고, 이로 인해 칩의 크기를 증가시켜야만 하는 문제점을 발생시킨다.
고내압용 모스(MOS) 트랜지스터로, 일반적으로 DMOS (Double Diffused MOS)를 사용하거나 LDD (Lightly Doped Drain) 또는 DDD (Double Diffused Drain) 구조의 MOSFET를 사용하게 되는데, DMOS의 경우는 동작전압을 높이는데는 절대적으로 유리한 구조이나, 소자 하나가 차지하는 면적이 상대적으로 크다는 단점이 있다. DDD 또는 LDD구조의 트랜지스터의 경우는, 충분히 높은 동작전압 ((VOP)ma x)을 얻기가 힘들다.
따라서, 이와 같은 문제를 극복하여, 동일한 칩 면적을 사용하여 더 높은 최고 동작전압과 더 큰 Ids전류 (드레인 전류)를 얻고, 더 낮은 구동저항 (RON)을 얻기 위하여, 통상의 DDD (또는 MIDDD; Mask Islanded DDD) 구조를 구성하는 N-소오스/드레인과 N+소오스/드레인에 N 소오스/드레인 (N+보다는 불순물 농도가 낮으나 N-보다는 불순물 농도가 높다)을 추가한 CDD (Complex Diffused Drain) 구조를 사용하였다.
제1도는 종래 방법에 의해 제조된 고내압용 모스 트랜지스터를 도시한 단면도이다. 이는, 미국 특허출원 제4,990,982호 (발명의 명칭: SEMICONDUCTOR DEVICE OF HIGH BREAKDOWN VOLTAGE, 발명자: Kayoko Omoto등, 특허일자: 1991년 2월 5일)를 참조한 것으로, CDD 구조를 도시한다.
상기 제1도에 있어서, 도면부호 10은 반도체기판을, 12는 N 소오스를, 14는 N+드레인을, 16은 게이트산화막을, 18 및 28은 산화막을, 20은 게이트전극을, 22는 N-드레인을, 24는 N 드레인을, 26은 N-영역을, 30은 층간절연막을, 32a 및 32b는 접촉장을, 34a 및 34b는 소오스 및 드레인전극을 나타낸다.
상기 제1도에서 도시된 CDD 구조에서는, 최대 동작 전압을 높이기 위해서는 N-드레인(22)의 이온주입량을 높여주어 Isub전류의 두 번째 험프 (hump) 값을 낮추어 주어야 하나, 그 한계는 BVdss(드레인 브레인크다운 전압)가 된다.
따라서, BVdss값의 한계는 적정 수준을 가지면서, Isub전류의 두 번째 험프 값을 낮추어 주어 최대 동작 전압을 향상시키기 위해, 추가적인 이온주입에 의해 N 드레인(24)을 형성한 CDD 구조의 모스 트랜지스터가 개발되었다.
본 발명의 목적은 최대 동작 전압을 증가시키는 고내압용 모스 트랜지스터를 제공하는데 있다.
본 발명의 다른 목적은 상기한 모스 트랜지스터를 제조하는데 있어서 그 적합한 제조방법을 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명에 의한 고내압용 모스 트랜지스터는, 반도체기판, 상기 반도체기판 상에 형성된 게이트절연박, 상기 게이트절연막 상에 형성되고, 그 측벽을 둘러싸는 측벽 스페이서를 갖지 않는 게이트전극, 상기 게이트전극의 좌,우측 반도체기판에 형성된 불순물확산층 중 적어도 일측에, 저농도, 중농도 및 고농도의 불순물층이 서로 중첩되어 형성된 불순물확산층을 포함하는 것을 특징으로 한다.
상기 일측은 드레인측인 것으로 바람직하다.
상기 저농도, 중농도 및 고농도 불순물층의 경계면 중 채널영역측의 경계면은, 채널영역에서부터 저농도, 중농도 및 고농도 불순물층 순으로 배열되어 있는 것이 바람직하고, 더욱 바람직하게는, 상기 중농도 불순물층의 채널영역측의 경계면은 저농도 불순물층 내에 위치하고, 상기 고농도 불순물층의 채널영역측의 경계면은 중농도 불순물층 내에 위치한다.
또한, 상기 고농도 불순물층의 경계면 중 반도체기판의 하부 측의 경계면은 중농도 또는 저농도 불순물층의 내에 위치하는 것이 바람직하고, 상기 저농도, 중농도 및 고농도 불순물층의 경계면 중 반도체기판의 하부측의 경계면은, 반도체기판의 표면으로부터 고농도, 저농도 및 중농도 불순물층 순으로 배열되는 것이 바람직하다.
상기 다른 목적을 달성하기 위한 본 발명에 의한 고내압용 모스 트랜지스터의 제조방법은, 필드산화막이 형성되어 있는 반도체기판 상에 소오스 또는 드레인이 될 영역의 반도체기판을 표면으로 노출시키는 제1 감광막패턴을 형성하는 제1 공정, 저농도의 불순물이온을 주입하여 저농도 불순물층을 형성하는 제2 공정, 상기 제1 감광막패턴을 제거하는 제3 공정, 반도체기판 상에 소오스 또는 드레인이 될 영역의 반도체기판을 표면으로 노출시키는 제2 감광막패턴을 형성하는 제4 공정, 중농도의 불순물이온을 주입하여 중농도 불순물층을 형성하는 제5 공정, 상기 제2 감광막패턴을 제거하는 제6 공정, 결과물 상에 게이트절연막 및 게이트전극을 형성하는 제7 공정, 소오스 또는 드레인이 될 영역의 반도체기판을 표면으로 노출시키는 제3 감광막패턴을 반도체기판 상에 형성하는 제8 공정 및 고농도의 불순물이온을 주입하여 고농도 불순물층을 형성하는 제9 공정을 포함하는 것을 특징으로 한다.
상기 제2 감광막패턴에 있어서 소오스 또는 드레인을 노출시키는 부위의 크기는 상기 제1 감광막패턴의 그 부위 보다 작고, 상기 제3 감광막패턴에 있어서 소오스 또는 드레인을 노출시키는 부위의 크기는 상기 제2 감광막패턴의 그 부위 보다 작은 것이 바람직하다.
더욱 바람직하게는, 상기 제2 공정은 인 이온을 150KeV의 에너지, 5E12 원자/㎠ 농도로 주입하는 공정으로 진행되고, 상기 제5 공정은 인 이온을 180KeV 에너지, 3E13 원자/㎠ 농도로 주입하는 공정으로 진행되고, 상기 제9 공정은 아세닉이온을 80KeV의 에너지, 6E15 원자/㎠ 농도로 주입하는 공정으로 진행된다.
또한, 상기 제6 공정 이 후에, 1,100℃에서 30분간 드라이브 - 인 공정을 추가할 수 있고, 상기 필드산화막을 형성하기 전에, 필드산화막이 형성될 영역의 반도체기판에 상기 반도체기판을 구성하는 불순물과 동일형의 불순물이온을 주입하는 공정을 추가할 수 도 있다.
따라서, 본 발명에 의한 고내압용 모스 트랜지스터 및 그 제조방법에 의하면, DDD 구조나 LDD 구조 보다 더 나은 동작 전압 특성을 갖는 트랜지스터를 만들 수 있다.
이하, 첨부한 도면을 참조하여 본 발명을 더욱 자세하게 설명하고자 한다.
제2도는 본 발명의 일 실시예에 의해 제조된 고내압용 모스 트랜지스터를 도시한 단면도로서, 저농도, 중농도 및 고농도 불순물층의 서로 겹쳐지게 형성된 CDD 구조의 모스 트랜지스터를 도시한다.
제2도에 있어서, 도면부호 40은 반도체기판, 42는 P웰을, 48은 필드산화막을, 50은 채널스톱층을, 55는 N-소오스/드레인을, 59는 N 소오스/드레인을, 60은 게이트절연막을, 62는 게이트전극 중 다결정실리콘을, 64은 게이트전극중 텅스텐 실리사이드를, 66은 N+소오스/드레인을, 68은 P+가드링을, 70 및 72는 절연막을, 74는 소오스/드레인 전극을 나타낸다.
소오스/드레인은 저농도 불순물층(55) (N-로 표시), 중농도 불순물층(59) (N로 표시) 및 고농도 불순물층(66) (N+로 표시)이 서로 겹쳐진 CDD 구조로 형성되어 있다. 중농도 불순물층(59)의 채널영역측 경계면은 저농도 불순물층 내에 위치하고, 고농도 불순물층(66)의 채널영역측 경계면은 중농도 불순물층 내에 위치한다. 또한, 고농도 불순물층(66)의 반도체기판 하부측의 경계면은, 상기 고농도 불순물층(66)이 반도체기판과 접합을 형성하지 않도록, 상기 저농도 불순물층(55) 및 /또는 중농도 불순물층(59)의 내에 위치한다. 중농도 불순물층(59)와 반도체기판이 접합을 이루도록, 저농도 불순물층(55)의 반도체기판 하부측 경계면은 상기 중농도 불순물층(59) 내에 위치하거나, 상기 중농도 불순물층의 반도체기판 하부측 경계면과 일치하는 것이 바람직하다. 이때, 상기 저농도 불순물층(55)과 반도체기판이 접합을 이루도록, 상기 저농도 불순물층(55)의 반도체기판 하부측의 경계면의 위치와 중농도 불순물층(59)의 반도체기판 하부측의 경계면의 위치를 바꾸어 형성할 수 도 있다.
각 불순물층은 사진공정을 동반한 각각의 이온주입 공정에 의해 형성되고, 상기 저농도 불순물층(55)는 인 이온 (Ph+)을 150KeV의 에너지, 5E12 원자/㎠의 주입량으로 반도체기판에 주입함으로써 형성되고, 상기 중농도 불순물층(59)는 인 이온 (Ph+)을 180KeV의 에너지, 3E13 원자/㎠의 주입량으로 반도체기판에 주입함으로써 형성되며, 상기 고농도 불순물층(66)은 아세닉 (As)이온을 80KeV의 에너지, 6E15 원자/㎠의 주입량으로 반도체기판에 주입함으로써 형성된다.
채널저지를 위한 가드링(68)이 상기 CDD 구조의 모스 트랜지스터를 둘러싸는 형태로 형성되어 있다. 상기 가드링(68)은 이불화붕소 이온(BF2 +)을 60KeV의 에너지, 6E15 원자/㎠의 주입량으로 반도체기판에 주입함으로써 형성된다.
게이트전극(62 및 64)은 다결정실리콘(62)와 텅스텐 실리사이드(WSix)를 적층한 구조로 형성되어 있고, 그 하부에는 게이트절연막(60)이 형성되어 있다. 소오스/드레인 전극(74)는 모스 트랜지스터가 형성되어 있는 구조 상에 반도체기판 전체에 걸쳐 형성된 절연막을 관통하여 CDD 구조의 소오스/드레인 (100 및 200)과 접속되어 있다.
상기 제2도는 소오스/드레인 모두가 CDD 구조로 형성된 MOS 트랜지스터를 도시하고 있지만, 본 발명이 추구하는 높은 동작 전압 효과는, 드레인만이 상기 CDD 구조로 형성되더라도 변함이 없다.
제3도는 상기 제2도의 모스 트랜지스터를 제조하는 사용되는 마스크패턴을 도시한 레이아웃도로서, 도면부호 P1은 P웰, P2는 필드산화막, P3는 N-(저농도) 불순물층, P4는 N (중농도) 불순물층, P5는 N+(고농도) 불순물층, P6는 게이트전극, P7은 가드링 형성을 위한 마스크패턴을 나타낸다.
상기 제3도에서 알 수 있듯이, 본 발명의 일 실시예에 의한 모스 트랜지스터의 CDD 구조를 형성하기 위한 레이아웃도는, 마스크패턴 P5는 마스크패턴 P4 내에 포함되고, 마스크패턴 P4는 마스크패턴 P3 내에 포함되도록 레이아웃되는 것이 바람직하다.
제4a도 내지 제4g도는 상기 제2도의 모스 트랜지스터의 제조과정을 공정별로 도시한 단면도들로서, 상기 제3도의 레이아웃도를 참조하여, 본 발명의 일 실시예를 설명한다.
먼저, 제4a도는 필드산화막(48)과 채널스톱층(50)을 형성하는 공정을 도시한 것으로서, 이 공정은, 비저항이 약 18Ω-cm인 P형 반도체기판(40) 상에, 예컨대 약 380Å 정도 두께의 패드산화막(44)을 성장시키는 제1 공정, 상기 마스크패턴(P1)을 이용하여 반도체기판 상에 P웰 형성을 위한 감광막패턴 (도시되지 않음)을 형성한 후, 보론(B)이온을 100KeV의 에너지, 1.0E12 원자/㎠의 주입량으로 상기 반도체기판에 주입하고, 이를 1,150℃에서 13시간동안 드라이브 - 인 (drive - in) 함으로써 P웰(42)을 형성하는 제2 공정, 결과물 상에, 예컨대 약 1,000Å 정도 두께의 질화막을 형성한 후, 상기 마스크패턴(P2)을 이용한 사진식각 공정을 행하여, 반도체기판을 활성영역 및 비활성영역으로 한정하기 위한 질화막패턴(46)을 형성하는 제3 공정, 필드 트랜지스터의 문턱 접압을 높이고 필드영역 하부로 흐르는 누설전류를 차단하기 위하여 FDN (FielD Nmos) 사진공정 후, 보론 이온을 30KeV의 에너지, 5.0E13 원자/㎠의 주입량으로 반도체기판에 주입함으로써 채널스톱층(50)을 형성하는 제4 공정 및 상기 질화막패턴(46) 사이를 통해 표면으로 노출되는 부분을 통상의 산화공정으로 산화함으로써, 반도체기판을 활성영역 및 비활성영역으로 한정하는 필드산화막(48)을 형성하는 제5 공정으로 진행된다.
제4b도는 저농도 불순물층을 형성하기 위한 이온주입 공정을 도시한 것으로서, 이 공정은, 인산용역으로 상기 질화막패턴을 제거하는 제1 공정, 상기 마스크패턴(P3)을 이용한 사진공정을 행하여, 반도체기판상에 저농도 불순물층 형성을 위한 감광막패턴(52)을 형성하는 제2 공정 및 인 이온을 150KeV의 에너지, 5E12 원자/㎠의 주입량으로 반도체기판에 주입하여 저농도 불순물층 형성을 위한 이온주입층(54)을 형성하는 제3 공정으로 진행된다.
이때, 상기 감광막패턴(52)은 트랜지스터의 소오스/드레인이 될 영역을 표면으로 노출시키는 모양이다.
제4c도는 중농도 불순물층을 형성하기 위한 이온주입 공정을 도시한 것으로서, 이 공정은, 상기 감광막패턴 (제4b도의 도면부호 52)을 제거하는 제1 공정, 상기 마스크패턴(P4)을 이용한 사진공정을 행하여, 반도체기판 상에 중농도 불순물층 형성을 위한 감광막패턴(56)을 형성하는 제2 공정 및 인 이온을 180KeV의 에너지, 3E13 원자/㎠의 주입량으로 반도체기판에 주입하여 중농도 불순물층 형성을 위한 이온주입층(58)을 형성하는 제3 공정으로 진행된다.
이때, 상기 감광막패턴(56)은 트랜지스터의 소오스/드레인이 될 영역을 표면으로 노출시키는 모양으로, 이 노출 영역의 크기는 상기 감광막패턴(52)의 노출 크기 보다 작다.
제4d도는 게이트전극(62 및 64)을 형성하는 공정을 도시한 것으로서, 이 공정은, 상기 감광막패턴 (제4c도의 도면부호 56)을 제거하는 제1 공정, 약 1,100℃의 온도에서, 약 30분간 드라이브 - 인 공정을 행하여 상기 이온주입층들을 확산시킴으로써 저농도 불순물층(55) 및 중농도 불순물층(59)을 완성하는 제2 공정, 예컨대 약 1,100Å 정도 두께의 산화막을 성장시켜 게이트절연막(60)을 형성하는 제3 공정 및 약 2,500Å 정도 두께의 다결정실리콘(62)과 약 2,000Å 정도 두께의 텅스텐 실리사이드 (WSix)를 적층한 후, 상기 마스크패턴(P6)을 이용한 사진식각 공정을 행함으로써 게이트전극(62 및 64)을 형성하는 제4 공정으로 진행된다.
이때, 중농도 불순물층의 채널영역측 경계면은 상기 저농도 불순물층의 채널영역측 경계면 내에 포함되도록 위치한다. 그리고, 저농도 불순물층의 반도체기판 하부측 경계면은 상기 중농도 불순물층의 반도체기판 하부측 경계면과 일치하거나, 상기 중농도 불순물층 내에 포함되도록 위치한다.
제4e도는 고농도 불순물층(66)을 형성하는 공정을 도시한 것으로서, 이 공정은, 결과물 상에 상기 마스크패턴(P5)을 이용한 사진공정을 행하여 고농도 불순물층 형성을 위한 감광막패턴(67)을 형성하는 제1 공정 및 예컨대, 아세닉 이온을 80KeV의 에너지, 6E15 원자/㎠의 주입량으로 반도체기판에 주입함으로써 고농도 불순물층(66)을 형성하는 제2 공정으로 진행된다.
이때, 상기 고농도 불순물층의 채널영역측 경계면은 상기 중농도 불순물층 내에 포함되도록 위치하며, 상기 고농도 불순물층의 반도체기판 하부측 경계면은, 상기 고농도 불순물층과 반도체기판이 접합을 형성하지 않도록, 상기 중농도 불순물층 또는 저농도 불순물층 내에 포함되도록 위치한다.
제4f도는 가드링(68)을 형성하는 공정을 도시한 것으로서, 이 공정은 상기 감광막패턴 (제4e도의 도면부호 67)을 제거하는 제1 공정, 결과물 상에 상기 마스크패턴(P7)을 이용한 사진공정을 행하여 가드링 형성을 위한 감광막패턴 (도시되지 않음)을 형성하는 제2 공정, 예컨대, 이불화붕소 이온을 60KeV의 에너지, 6E15 원자/㎠의 주입량으로 반도체기판에 주입함으로써 상기 가드링(68)을 형성하는 제3 공정, 가드링 형성을 위한 감광막패턴을 제거하는 제4 공정 및 결과물 전면에, 예컨대 고온산화막(HTO)과 BPSG (Boro Phosphorus Silicate Glass)을 각각 2,000Å과 8,000Å 정도 두께로 적층함으로써 절연막(70 및 72)을 형성하는 제5 공정으로 진행된다.
제4g도는 소오스/드레인 전극(74)을 형성하는 공정을 도시한 것으로서, 이 공정은, 상기 마스크패턴(P8)을 이용한 사진공정을 행하여, 상기 절연막 상에 접촉창 형성을 위한 감광막패턴 (도시되지 않음)을 형성하는 제1 공정, 습식식각 방법으로 약 3,000Å - 4,000Å 정도 두께로 상기 절연막을 제거한 후, 건식식각으로 상기 반도체기판의 표면이 노출될때까지 식각함으로써 소오스/드레인을 표면으로 노출시키는 접촉창을 형성하는 제2 공정 및 결과물 전면에, 예컨대 1% 실리콘과 0.5% 구리가 포함된 알루미늄을 약 1㎛ 두께로 적층한 후, 사진식각 공정을 거쳐 상기 소오스/드레인 전극(74)을 형성하는데 제3 공정으로 진행된다.
제5도는 본 발명의 제2 실시예에 제조된 고내압용 모스 트랜지스터를 도시한 단면도로서, 저농도, 중농도 및 고농도 불순물층의 반도체기판 하부측 경계면이 반도체기판의 표면으로부터 저농도(55), 고농도(66) 및 중농도(59) 불순물층 순으로 배열된 경우이다. 이때, 상기 저농도, 중농도 및 고농도 불순물층의 채널영역측 경계면은, 채널영역에서부터 저농도, 중농도 및 고농도 불순물층 순으로 배열된다.
제6도 및 제7도는 본 발명의 제3 및 제4 실시예에 의해 제조된 고내압용 모스 트랜지스터를 도시한 단면도로서, 트랜지스터의 소오스 및 드레인에 소오스 전극 및 드레인 전극을 각각 접속하기 위한 접촉창이 형성되는 영역에는 상기 저농도 불순물층(55)이 형성되어 있지 않는 경우이다. 이때, 상기 제7도에 있어서, 도면부호 80은 산화막을 나타낸다.
따라서, 본 발명에 의한 고내압용 모스 트랜지스터 및 그 제조방법에 의하면, 저농도, 중농도 및 고농도 불순물층을 별도의 마스크패턴 (제1, 제2 및 제3 감광막 패턴)들을 이용한 이온주입 공정으로 형성하므로 상기 불순물층의 채널영역측 경계면 간의 간격 조절을 용이하게 할 수 있어 원하는 내압 특성을 갖는 트랜지스터를 얻을 수 있다.
본 발명은 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명이 속한 기술적 사상내에서 당 분야에서 통상의 지식을 가진 자에 의해 가능함은 명백하다.

Claims (14)

  1. 반도체기판, 상기 반도체기판 상에 형성된 게이트절연막, 상기 게이트절연막 상에 형성되고 그 측벽을 둘러싸는 측벽 스페이서를 갖지 않는 게이트전극, 상기 게이트전극의 좌,우측 반도체기판에 형성된 불순물확산층 중 적어도 일측에, 저농도, 중농도 및 고농도의 불순물층이 서로 중첩되어 형성된 불순물확산층을 포함하는 것을 특징으로 하는 고내압용 모스 트랜지스터.
  2. 제1항에 있어서, 상기 일측은 드레인측인 것을 특징으로 하는 고내압용 모스 트랜지스터.
  3. 제2항에 있어서, 상기 저농도, 중농도 및 고농도 불순물층의 채널영역측의 경계면은 채널영역에서부터 저농도, 중농도 및 고농도 불순물층 순으로 배열되어 있는 것을 특징으로 하는 고내압용 모스 트랜지스터.
  4. 제3항에 있어서, 상기 중농도 불순물층의 채널영역측의 경계면은 상기 저농도 불순물층의 채널영역측 경계면 내에 위치하는 것을 특징으로 하는 고내압용 모스 트랜지스터.
  5. 제4항에 있어서, 상기 고농도 불순물층의 채널영역측의 경계면은 상기 중농도 불순물층의 채널영역측 경계면 내에 위치하는 것을 특징으로 하는 고내압용 모스 트랜지스터.
  6. 제3항에 있어서, 상기 고농도 불순물층의 반도체기판의 하부측의 경계면은 중농도 또는 저농도 불순물층의 내에 위치하는 것을 특징으로 하는 고내압용 모스 트랜지스터.
  7. 제3항에 있어서, 상기 저농도, 중농도 및 고농도 불순물층의 반도체 기판의 하부측의 경계면은, 반도체기판의 표면으로 부터 고농도, 저농도 및 중농도 불순물층 순으로 배열되어 있는 것을 특징으로 하는 고내압용 모스 트랜지스터.
  8. 제3항에 있어서, 상기 고농도 불순물층의 반도체 기판 하부측의 경계면은 상기 중농도 불순물층 내에 위치하는 것을 특징으로 하는 고내압용 모스 트랜지스터.
  9. 제8항에 있어서, 상기 저농도 불순물층의 반도체 기판 하부측의 경계면은 상기 고농도 불순물층 내에 위치하는 것을 특징으로 하는 고내압용 모스 트랜지스터.
  10. 제9항에 있어서, 상기 저농도 불순물층은 접촉창 형성을 위한 영역의 주변에 형성되어 있는 것을 특징으로 하는 고내압용 모스 트랜지스터.
  11. 필드산화막이 형성되어 있는 반도체기판 상에 소오스 또는 드레인이 될 영역의 반도체기판을 표면으로 노출시키는 제1 감광막패턴을 형성하는 제1 공정, 저농도의 불순물이온을 주입하여 저농도 불순물층을 형성하는 제2 공정, 상기 제1 감광막패턴을 제거하는 제3 공정, 반도체기판 상에 소오스 또는 드레인이 될 영역의 반도체기판을 표면으로 노출시키는 제2 감광막패턴을 형성하는 제4 공정, 중농도의 불순물이온을 주입하여 중농도 불순물층을 형성하는 제5 공정, 상기 제2 감광막패턴을 제거하는 제6 공정, 결과물 상에 게이트절연막 및 게이트전극을 형성하는 제7 공정, 소오스 또는 드레인이 될 영역의 반도체기판을 표면으로 노출시키는 제3 감광막패턴을 반도체기판 상에 형성하는 제8 공정 및 고농도의 불순물이온을 주입하여 고농도 불순물층을 형성하는 제9 공정을 포함하는 것을 특징으로 하는 고내압용 모스 트랜지스터의 제조방법.
  12. 제11항에 있어서, 상기 제2 감광막패턴에서 소오스 또는 드레인을 노출시키는 부위의 크기는 상기 제1 감광막패턴의 노출 부위 보다 작고, 상기 제3 감광막패턴에서 소오스 또는 드레인을 노출시키는 부위의 크기는 상기 제2 감광막패턴의 노출 부위 보다 작은 것을 특징으로 하는 고내압용 모스 트랜지스터의 제조방법.
  13. 제12항에 있어서, 상기 제2 공정은 인 이온을 150KeV의 에너지, 5E12 원자/㎠ 농도로 주입하는 공정이고, 상기 제5 공정은 인 이온을 180KeV 에너지, 3E13 원자/㎠ 농도로 주입하는 공정이며, 상기 제9 공정은 아세닉이온을 80KeV의 에너지, 6E15 원자/㎠ 농도로 주입하는 공정인 것을 특징으로 하는 고내압용 모스 트랜지스터의 제조방법.
  14. 제11항에 있어서, 상기 제6 공정 이후에, 1,100℃에서 30분간 드라이브 - 인 공정을 추가적으로 행하는 것을 특징으로 하는 고내압용 모스 트랜지스터 제조방법.
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