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JP5114824B2 - 半導体装置およびその製造方法 - Google Patents

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  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Description

本発明は半導体装置およびその製造方法に係り、特に動作時のドレイン耐圧が高い電界効果型トランジスタに関する。
ノートブック形パーソナルコンピュータやデジタルビデオカメラ等では、直列接続された複数のＬｉイオン２次電池が電源供給源として使用されている。このような電子機器では、Ｌｉイオン２次電池を充電するための電源回路や、充電しながら本体に電力を供給する電源回路に、電源用ＩＣが用いられている。電源用ＩＣは、通常のロジックＩＣよりも高い十数ボルトから数十ボルトの比較的高い電源電圧を使用している。また、電源用ＩＣに電源回路自体や電源制御ロジック回路の混載要求が多く、複数の電源電圧が一つのＩＣチップで使用されている。
電源用ＩＣは、そこに搭載されるトランジスタ、例えばＭＯＳトランジスタの動作時ドレイン耐圧が電源電圧以上に必要であり、ドレイン耐圧が十分でない場合は電源用ＩＣが過熱し、消費電力が増大してしまう。従来は耐圧確保のため、ＭＯＳトランジスタの多段接続により回路的な解決手法が採られてきた。しかし、ＭＯＳトランジスタ多段接続では多数のＭＯＳトランジスタを必要とするため、ＩＣチップの面積低減つまりＩＣチップの小型化の支障となってきた。
そこで、近年ではＭＯＳトランジスタ自体のドレイン耐圧向上の手法が開発されるようになってきた。ドレイン耐圧向上のため、ドレイン電極とゲート電極とを離間してその間に不純物濃度の低いオフセット領域を設けたオフセット型ＭＯＳトランジスタや、ドレイン電極とゲート電極とをフィールド酸化膜により離間したＬＤＭＯＳ型トランジスタが用いられている。これらの高耐圧ＭＯＳトランジスタでは、ドレイン電極が接触するドレイン領域には、コンタクト抵抗を低下させるために、ドレイン領域の他の領域よりも高い濃度の不純物拡散領域が形成されている。
しかし、不純物濃度が比較的低くゲート電極直下からコンタクト領域に延在する第１ドレイン領域と、第１ドレイン領域内にドレイン電極に接する第１ドレイン領域よりも不純物濃度の高いコンタクト領域を形成した場合、バイポーラ動作が起き易くなりドレイン耐圧が低下する。バイポーラ動作とは、ドレインおよびゲートに高電圧が同時に印加された時にアバランシェ降伏が生じ、ドレイン電流が急激に増加する現象である。
そこで、図１に示すような、ゲート電極１０１の端部の直下から高濃度ドレイン領域１０２に亘って延在する第１ドレイン領域１０３内に、第１ドレイン領域１０３よりも高濃度の第２ドレイン領域１０４を設けてバイポーラ動作の発生を抑制するＭＯＳトランジスタ１００が提案されている（例えば、特許文献１参照。）。
特開２００２−１２４６７１号公報
しかしながら、図１に示すように、第１ドレイン領域１０３に加え、第２ドレイン領域１０４がゲート電極１０１の直下まで形成されている。このような場合、高濃度ドレイン領域１０２に高電圧が印加されるとショートチャネル効果が生じやすくなる。一方、ゲート長を十分長くすることでショートチャネル効果を抑制できるが、素子面積が増大し、ＩＣチップの小型化を図れなくなる。
また、第２ドレイン領域１０４を設けない場合は、高濃度ドレイン領域１０２は不純物濃度の高いため、第１ドレイン領域１０３側に第１ドレイン領域１０３と基板との間に生じる空乏層が広がり難くなり、この部分での電界分散が不十分となる。その結果、動作時のドレイン耐圧の低下の原因となる。
そこで、本発明は上記問題点に鑑みてなされたもので、本発明の目的は、動作時のドレイン耐圧の向上を図る半導体装置およびその製造方法を提供することである。
本発明の一観点によれば、第１の導電型の半導体基板と、前記半導体基板の表面にゲート絶縁膜を介して設けられたゲート電極と、前記ゲート電極の一端の近傍に設けられた前記第１の導電型とは反対導電型の第２の導電型の第１のドレイン領域と、前記第１のドレイン領域内に設けられ、第１のドレイン領域の不純物濃度よりも高濃度の第２の導電型のドレインコンタクト領域と、前記ドレインコンタクト領域の周囲および下側に設けられた第２の導電型の第２のドレイン領域とを備え、前記第２のドレイン領域は、不純物濃度がドレインコンタクト領域よりも低濃度であり、かつ第１のドレイン領域よりも高濃度であり、ゲート電極側の端部がゲート電極の前記一端から所定の距離を離間して設けられてなる半導体装置が提供される。
本発明によれば、高濃度のドレインコンタクト領域の下側に、ドレインコンタクト領域と同じ導電型でかつ低濃度の第２のドレイン領域を設けることにより、第２の導電型の高濃度のドレインコンタクト領域から第２のドレイン領域を介して第１の導電型の半導体基板との接合位置までの深さ方向に対する濃度勾配を低減し、ゲート電極側に配置された第１のドレイン領域と第１の導電型の半導体基板との接合に生じる空乏層の厚さを確保して電界分散の向上を図ることができる。さらに、第２のドレイン領域をゲート電極の端部から離間することで、ショートチャネル効果の発生を防止できる。これらの２つの作用により、動作時のドレイン耐圧を向上することができる。
本発明の他の観点によれば、第１の導電型の半導体基板と、前記半導体基板の表面にゲート絶縁膜を介して設けられたゲート電極と、前記ゲート電極の一端の近傍に設けられた前記第１の導電型とは反対導電型の第２の導電型の第１のドレイン領域と、前記第１のドレイン領域内に設けられ、第１のドレイン領域の不純物濃度よりも高濃度の第２の導電型のドレインコンタクト領域と、前記ドレインコンタクト領域の周囲および下側に設けられた第２の導電型の第２のドレイン領域とを備え、前記第２のドレイン領域は、不純物濃度がドレインコンタクト領域よりも低濃度であり、かつ第１のドレイン領域と略同等であり、底部が前記第１のドレイン領域の底部よりも深く、ゲート電極側の端部がゲート電極の前記一端から所定の距離を離間して設けられてなる半導体装置が提供される。
本発明によれば、高濃度のドレインコンタクト領域の下側に、ドレインコンタクト領域と同じ導電型でかつ低濃度の第２のドレイン領域を設け、第１のドレイン領域の底部よりも深い位置に底部を設定することにより、ゲート電極側に配置された第１のドレイン領域と第１の導電型の半導体基板との接合に生じる空乏層の厚さを確保して電界分散の向上を図ることができる。さらに、第２のドレイン領域をゲート電極の端部から離間することで、ショートチャネル効果の発生を防止できる。これらの２つの作用により、動作時のドレイン耐圧を向上することができる。
本発明のその他の観点によれば、第１の導電型の半導体基板上にゲート絶縁膜およびゲート電極を形成する工程と、前記ゲート電極の一端の近傍の半導体基板に前記第１の導電型とは反対導電型の第２の導電型の第１の不純物を第１の注入量で注入し第１のドレイン領域を形成する工程と、前記第１のドレイン領域の略内側に第２の導電型の第２の不純物を第１の注入量よりも多い第２の注入量を注入して第２のドレイン領域を形成する工程と、前記第２のドレイン領域の内側に第２の導電型の第３の不純物を第２の注入量よりも多い第３の注入量を注入してドレインコンタクト領域を形成する工程とを含み、前記第２のドレイン領域を形成する工程は、前記ゲート電極の前記一端から所定の距離を離間して第２の不純物を注入することを特徴とする半導体装置の製造方法が提供される。
本発明によれば、高濃度のドレインコンタクト領域の下側に、ドレインコンタクト領域よりも同じ導電型でかつ低濃度の第２のドレイン領域を第１のドレイン領域よりも深く注入することにより、第２の導電型の高濃度のドレインコンタクト領域から第２のドレイン領域と第１の導電型の半導体基板との接合位置までの深さ方向に対する濃度勾配を低減し、ゲート電極側に配置された第１のドレイン領域と第１の導電型の半導体基板との接合による空乏層の厚さを確保して電界分散の向上を図れる。さらに、第２のドレイン領域をゲート電極の端部から離間することで、ショートチャネル効果の発生を防止できる。これらの２つの作用により、動作時のドレイン耐圧を向上することができる。
本発明によれば、動作時のドレイン耐圧の向上を図る半導体装置およびその製造方法を提供できる。
以下図面を参照しつつ実施の形態を説明する。
（第１の実施の形態）
図２は、本発明の第１の実施の形態に係る半導体装置の断面図である。図３は、第１の実施の形態に係る半導体装置の平面図である。なお、図３では、素子分離領域、コンタクト、およびゲート絶縁膜は説明の便宜のため省略して示している。ここでは、ｎチャネルＭＯＳトランジスタを例に説明する。
図２および図３を参照するに、半導体装置１０は、シリコン基板１１と、素子分離領域１２により画成された活性化領域に注入されたｐ型ウェル領域１３と、シリコン基板１１の表面に形成されたゲート絶縁膜としてのシリコン酸化膜１４と、シリコン酸化膜１４上に形成されたゲート電極１５と、ゲート電極１５の一方の側に形成されたソース領域１６と、ソース領域１６に接触するソース電極１８と、ゲート電極１５の他方の側に形成されたドレイン領域２０と、ドレイン領域２０に接触するドレイン電極２４から構成される。
ｐ型ウェル領域１３は、ｐ型の不純物、例えばＰ（リン）が注入され、不純物濃度は例えば３．０×１０-16ｃｍ-3程度の濃度に設定される。また、ｐ型ウェル領域１３を設けるかわりにｐ型のシリコン基板を用いてもよい。
シリコン酸化膜１４は、ゲート絶縁膜として厚さが１０ｎｍ〜１００ｎｍの範囲に設定されることが好ましい。シリコン酸化膜１４のかわりにに、シリコン酸窒化膜、シリコン窒化膜を用いてもよく、ｈｉｇｈ−ｋ材料、例えば、Ａｌ2Ｏ3、Ｔａ2Ｏ3、ＨｆＯ2、ＺｒＯ2を用いてもよい。
ゲート電極１５は、例えばポリシリコン膜からなり、Ｂ（ボロン）やＰ等の不純物を注入して比抵抗を制御してもよい。また、ゲート電極１５のゲート長方向（Ｘ1およびＸ2方向）の長さは０．６μｍ〜５．０μｍの範囲に設定される。ゲート電極１５のゲート長方向の長さが０．６μｍよりも短いとドレインに高電圧が印加された場合ショートチャネル効果が生じやすくなり、５．０μｍよりも長いと素子面積が過大となる。
ドレイン領域２０は、ゲート電極１５の端部１５ａからドレイン電極２４の方向（Ｘ2方向）に形成された第１ドレイン領域２１と、第１ドレイン領域２１の内側に形成されドレイン電極２４に接するドレインコンタクト領域２３と、ドレインコンタクト領域２３の周囲および下側に形成された第２ドレイン領域２２から構成される。
第１ドレイン領域２１は不純物濃度が低濃度に、例えば８．０×１０16ｃｍ-3程度の濃度に設定され、ドレインコンタクト領域２３は第１ドレイン領域２１よりも高濃度に、例えば１．０×１０21ｃｍ-3程度の濃度に設定され、第２ドレイン領域２２は、第１ドレイン領域２１よりも高濃度に、かつドレインコンタクト領域２３よりも低濃度に、例えば１．０×１０17ｃｍ-3程度の濃度に設定される。
さらに、第２ドレイン領域２２は、ゲート電極１５側の端部２２ａがゲート電極１５の端部から離間するように配置される。このように設定することで、ドレイン電圧が高電圧になると生じ易いショートチャネル効果を防止できる。
第２ドレイン領域２２のゲート電極１５側の端部２２ａとゲート電極１５の端部１５ａとの距離Ｌ1を、十分な電界分散を確保する点で、０．５μｍ〜５．０μｍの範囲に設定することが好ましい。距離Ｌ1が０．５μｍ未満では、ショートチャネル効果が生じ易くなり、５．０μｍを越えると、オン抵抗が十分に低減し難くなる。
また、使用する最大ドレイン電圧が高い程、上記の距離Ｌ1の範囲内で、距離Ｌ1を大きく設定することが好ましい。
また、第２ドレイン領域２２のゲート電極側の端部２２ａと、ドレインコンタクト領域２３のゲート電極側の端部２３ａとの距離Ｌ2は、第２ドレイン領域の底部２２ｂの深さＤ22と略同等かそれよりも大きいことが好ましい。ドレインコンタクト領域２３から第２ドレイン領域２２に亘る横方向の不純物濃度の勾配を緩やかにして、バイポーラ動作を抑制することができる。
さらに、Ｌ1／Ｌ2がほぼ１／１であることがより好ましい。ドレイン耐圧の向上とオン抵抗の低減を高度に両立できる。
第２ドレイン領域の底部２２ｂ（第２ドレイン領域２２とｐウェル領域の接合位置）は、第１ドレイン領域の底部２１ｂと同程度かそれよりも深く形成される。ドレインコンタクト領域２３の下側に第１ドレイン領域よりも高濃度の第２ドレイン領域２２を設けることでドレイン電極２４の下方の深さ方向における濃度勾配が緩やかとなり、電界分散が向上し、動作時のドレイン耐圧をを向上する。
なお、第２ドレイン領域の底部２２ｂが第１ドレイン領域の底部２１ｂよりも深く形成される場合は、第２ドレイン領域２２の不純物濃度が第１ドレイン領域２１の不純物濃度とほぼ同程度でもよい。第２ドレイン領域の底部２２ｂを、第１ドレイン領域の底部２１ｂよりも深く形成することで、ドレイン電極２４の下方の深さ方向における濃度勾配が緩やかとなり、電界分散が向上する。
また、第２ドレイン領域２２の不純物濃度が第１ドレイン領域２１よりも高濃度の場合は、第２ドレイン領域２２の底部２２ｂを、第１ドレイン領域の底部２１ｂと同程度の深さに設定してもよい。この場合もドレインコンタクト領域２３と第２ドレイン領域２２との間の濃度差が縮小されるので、ドレイン電極２４の下方の深さ方向における濃度勾配が緩やかとなり、電界分散が向上する。
図４はドレインコンタクト領域とその下方の不純物濃度分布の一例を示す図である。図４は、縦軸が不純物濃度（ｃｍ-3）、横軸がシリコン基板表面からの深さ（μｍ）を示しており、本実施の形態に係る半導体装置の一例の不純物分布（分布Ａ）と、比較のため、第２ドレイン領域を設けない以外は同様に構成した半導体装置の不純物分布（分布Ｂ）を示している。
分布Ａの半導体装置は、イオン打込み法により、第１ドレイン領域を不純物としてＰを用いて加速電圧６０ｋｅＶ、ドーズ量２．０×１０12ｃｍ-2、第２ドレイン領域を不純物としてＰを用いて加速電圧１２０ｋｅＶ、ドーズ量２．０×１０12ｃｍ-2、ドレインコンタクト領域を不純物としてＡｓを用いて加速電圧７０ｋｅＶ、ドーズ量４．０×１０15ｃｍ-2として設定し、一方、分布Ｂの半導体装置は、第２ドレイン領域を形成しなかった以外は分布Ａと同様の条件で設定し、シミュレーションにより不純物濃度を求めた。
図４を参照するに、ドレインコンタクト領域に対応する深さが０．２μｍまでは分布Ａと分布Ｂはほぼ同じ分布を示しているが、０．２μｍよりも深い領域で分布Ａは分布Ｂよりも深さ方向に対して濃度変化が小さくなっており、濃度勾配が緩くなっていることが分かる。これは、第２ドレイン領域の加速電圧を第１ドレイン領域の加速電圧よりも大きく設定してドレインコンタクト領域の下側に第１ドレイン領域よりも深く第２ドレイン領域を設けたことによる。このように濃度勾配を緩くすることで、電界分散の向上を図れる。
図５（Ａ）および（Ｂ）はドレイン電流（ＩD）とドレイン電圧（ＶDS）との関係を示す図であり、図５（Ａ）は本実施の形態に係る実施例の半導体装置の一例であり、図５（Ｂ）は比較のために図５（Ａ）の半導体装置で第２ドレイン領域を設けない場合の半導体装置（比較例）のＩD−ＶDS特性を示している。
実施例は、イオン打込み法により、第１ドレイン領域をＰを用いて加速電圧６０ｋｅＶ、ドーズ量２．０×１０12ｃｍ-2、第２ドレイン領域をＰを用いて加速電圧１２０ｋｅＶ、ドーズ量２．０×１０12ｃｍ-2、ドレインコンタクト領域をＡｓを用いて加速電圧７０ｋｅＶ、ドーズ量４．０×１０15ｃｍ-2とした。また、図２および図３に示す、距離Ｌ1と距離Ｌ2とを等しくなるように第２ドレイン領域を形成した。比較例は、第２ドレイン領域を形成しない以外は実施例と同様に形成し、シミュレーションにより不純物濃度を求めた。
図５（Ａ）および（Ｂ）を参照するに、比較例では、ゲート電圧ＶG＝５Ｖ、１０Ｖ、１５Ｖの各々においてドレイン電圧が２６Ｖ、２０Ｖ、９Ｖ付近でドレイン電流が急激に増加しバイポーラ動作が起きているのに対して、実施例では、ＶG＝５Ｖ、１０Ｖ、１５Ｖの各々においてドレイン電圧が２７Ｖ、２５Ｖ、１３Ｖ付近でドレイン電流が急激に増加しバイポーラ動作が起きている。このことから実施例の方がバイポーラ動作が起こるドレイン電圧が高く、ドレイン耐圧が向上していることが分かる。
図６は第１の実施の形態に係る半導体装置の他の例の平面図である。図６を参照するに、第２ドレイン領域２２は、第１ドレイン領域２１よりもゲート幅方向（Ｙ1およびＹ2方向）に延在してもよい。バイポーラ動作を抑制したまま、オン抵抗をさらに低減することができる。また、第２ドレイン領域２２は、ゲート長方向でゲート電極１５と反対側の方向（Ｘ2方向）に第１ドレイン領域２１を越えて延在してもよい。
次に図７および図８を参照しつつ、本実施の形態に係る半導体装置の製造方法を説明する。図７および図８は、第１の実施の形態に係る半導体装置の製造工程図である。
最初に図７（Ａ）の工程では、シリコン基板１１にイオン打込み法により、ｐ型の不純物、例えばＢを注入し、ｐ型ウェル領域１３を形成する。
図７（Ａ）の工程ではさらに、公知の方法でＬＯＣＯＳ構造の素子分離領域１２を形成する。具体的には、ＬＯＣＯＳ構造の素子分離領域１２は、図示を省略するが、シリコン基板１１の表面にシリコン酸化膜を形成し、シリコン酸化膜上にシリコン窒化膜を活性化領域に対応する領域に選択的に形成する。シリコン酸化膜およびシリコン窒化膜はスパッタ法やＣＶＤ法により形成し、さらにシリコン酸化膜は熱酸化膜でもよい。次いで、熱酸化して素子分離領域の熱酸化膜を形成し、活性化領域に対応する領域のシリコン酸化膜、シリコン窒化膜、シリコン酸化膜を順次エッチングにより除去し、シリコン基板１１の表面を露出させる。なお、素子分離領域１２をＳＴＩ法により形成してもよい。
図７（Ａ）の工程ではさらに、シリコン基板１１の表面に例えば厚さ３０ｎｍのシリコン酸化膜１４を形成する。シリコン酸化膜１４は、例えば熱酸化膜やスパッタ法、ＣＶＤ法によるシリコン酸化膜を用いる。
図７（Ａ）の工程ではさらに、シリコン酸化膜１４の上にゲート電極１５を形成する。具体的には、ゲート電極１５は、シリコン酸化膜１４を覆うポリシリコン層（不図示）を形成し、フォトリソグラフィ法およびエッチングによりパターニングして形成する。ポリシリコン層に不純物を注入あるいは含有させ比抵抗を制御してもよい。
次いで、図７（Ｂ）の工程では、図７（Ａ）の構造体を覆うレジスト膜３１を形成し、次いで、ゲート電極１５の表面の一部と後の工程で第１ドレイン領域となる領域を露出する開口部３１−１を形成する。
図７（Ｂ）の工程ではさらに、レジスト膜３１およびゲート電極１５をマスクとして第１ドレイン領域となる領域に、イオン打ち込み法により、ｎ型の不純物、例えばＰやＡｓを注入し、第１ドレイン領域２１を形成する。具体的には、注入する不純物がＰの場合、ドーズ量を例えば１×１０-12ｃｍ-2〜１×１０-13ｃｍ-2の範囲、加速電圧を例えば５０ｋｅＶ〜１５０ｋｅＶの範囲に設定して注入する。また、注入する不純物がＡｓの場合、ドーズ量を例えば１×１０-12ｍ-2〜１×１０-13ｃｍ-2の範囲、加速電圧を例えば１００ｋｅＶ〜３００ｋｅＶの範囲に設定して注入する。
次いで、図７（Ｃ）の工程では、図７（Ｂ）のレジスト膜３１を除去し、構造体を覆うレジスト膜３２を形成し、第１ドレイン領域２１の内側の一部の表面を露出する開口部３２−１を形成する。開口部３２−１は、ゲート電極１５の第１ドレイン領域２１側の端部１５ａから、図２で説明した所定の距離Ｌ2を離間した位置から、次の工程で形成するドレインコンタクト領域を越える位置までの領域を露出する。
図７（Ｃ）の工程ではさらに、レジスト膜３２をマスクとして、イオン打ち込み法により、ｎ型の不純物、例えばＰやＡｓを注入し、第２ドレイン領域２２を形成する。具体的には、第１ドレイン領域２１の不純物注入よりも多いドーズ量に設定し、加速電圧を第１ドレイン領域２１の不純物注入と同程度かそれよりも高い加速電圧に設定する。注入する不純物がＰの場合、ドーズ量を例えば１×１０-12ｃｍ-2〜１×１０-13ｃｍ-2の範囲、加速電圧を例えば１００ｋｅＶ〜２００ｋｅＶの範囲に設定して注入する。また、注入する不純物がＡｓの場合、ドーズ量を例えば１×１０-12ｃｍ-2〜１×１０-13ｃｍ-2の範囲、加速電圧を例えば２００ｋｅＶ〜４００ｋｅＶの範囲に設定して注入する。注入する深さの点で、深い領域まで容易に注入できるＰの方が好ましい。
なお、第２ドレイン領域２２を形成する際に、第１ドレイン領域２１の不純物注入とほぼ同程度のドーズ量に設定し、加速電圧を第１ドレイン領域２１の不純物注入よりも高く設定してもよい。このように設定することで、不純物濃度は互いにほぼ同程度であるが、第１ドレイン領域の底部２１ｂよりも第２ドレイン領域の底部２２ｂを深く形成し、ドレイン電極の下方の深さ方向における濃度勾配が緩やかとなり、電界分散が向上する。
次いで、図８（Ａ）の工程では、図７（Ｃ）のレジスト膜３２を除去し、構造体を覆うレジスト膜３３を形成し、第２ドレイン領域２２の内側のドレインコンタクト領域となる領域にシリコン酸化膜１４を露出する開口部３３−１を形成し、さらにソース領域となる領域にシリコン酸化膜１４およびゲート電極１５の表面の一部を露出する開口部３３−２を形成する。
図８（Ａ）の工程ではさらに、レジスト膜３３およびゲート電極１５をマスクとして、イオン打ち込み法により、ｎ型の不純物、例えばＰやＡｓを注入し、ドレインコンタクト領域２３を形成する。具体的には、第１ドレイン領域２１の不純物注入よりも多いドーズ量に設定し、加速電圧はシリコン基板１１の表面付近にドレインコンタクト領域２３を形成する加速電圧に設定する。注入する不純物がＰの場合、ドーズ量を１×１０-15ｃｍ-2〜１×１０-16ｃｍ-2の範囲、加速電圧を２５ｋｅＶ〜５０ｋｅＶの範囲に設定して注入する。また、注入する不純物がＡｓの場合、ドーズ量を１×１０-15ｃｍ-2〜１×１０-16ｃｍ-2の範囲、加速電圧を５０ｋｅＶ〜１００ｋｅＶの範囲に設定して注入する。深さ方向への拡散が抑制される点ではＡｓの方が好ましい。なお、ソース領域１６への注入は、ドレインコンタクト領域２３とは別に行ってもよい。
次いで、図８（Ｂ）の工程では、図８（Ａ）のレジスト膜３３を除去し、ドレイン電極２４およびソース電極１８のための開口部をシリコン酸化膜１４に形成し、それぞれドレインコンタクト領域２３、ソース領域１６のシリコン基板１１の表面を露出する。
図８（Ｂ）の工程ではさらに、ＴｉN膜やＴａＮ膜等のバリア膜とＡｌやＡｌ−Ｓｉからなるドレイン電極２４およびソース電極１８を公知の方法により形成する。なお、ドレイン電極２４およびソース電極１８が接触するシリコン基板表面にシリサイド膜をシリコン基板のシリサイド化あるいはシリサイド膜の形成を行ってもよい。以上により、本実施の形態の半導体装置１０が形成される。なお、図８（Ｂ）の構造体を覆う公知の層間絶縁膜、配線層、パッシベーション、外部電極等を適宜設け、ＩＣチップを形成する。
本実施の形態によれば、ｎ型の高濃度のドレインコンタクト領域２３の下側に、ｎ型の低濃度の第２ドレイン領域２２を設けることにより、高濃度のドレインコンタクト領域２３から第２ドレイン領域２２を介してｐ型ウェル領域１３との接合位置までの深さ方向に対する濃度勾配を低減し、ゲート電極１５側に配置された第１のドレイン領域２１とｐ型ウェル領域１３との接合に生じる空乏層の厚さを確保して電界分散の向上を図ることができる。さらに、第２ドレイン領域２２をゲート電極の端部１５ａから離間することで、ショートチャネル効果の発生を防止できる。これらの２つの作用により、動作時のドレイン耐圧を向上することができる。
（第２の実施の形態）
図９は、本発明の第２の実施の形態に係る半導体装置の断面図である。図中、先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。
図９を参照するに、第２の実施の形態に係る半導体装置４０は、ＬＤ（Ｌａｔｅｒａｌｌｙ Ｄｉｆｆｕｓｅｄ）ＭＯＳ型トランジスタであり、シリコン基板１１と、素子分離領域１２と、素子分離領域１２により画成された活性化領域に形成されたｐ型ウェル領域１３と、シリコン基板１１の表面に形成されたゲート絶縁膜としてのシリコン酸化膜１４と、シリコン酸化膜１４と連続してドレイン電極側に設けられたフィールド酸化膜１２ａと、ゲート酸化膜１４およびフィールド酸化膜１２ａの一部を覆うゲート電極１５と、ゲート電極１４のソース電極１８側の活性化領域に設けられたｐ型ボディ領域４１と、ｐ型ボディ領域４１の内側に設けられたｎ型のソース領域１６と、ソース領域１６に接触するソース電極１８と、シリコン酸化１４とフィールド酸化膜１２ａとの境界部付近からドレイン電極２４に延びる第１ドレイン領域２１と、ドレイン電極２４に接するドレインコンタクト領域２３と、ドレインコンタクト領域２３の周囲および下側に形成された第２ドレイン領域２２から構成される。
半導体装置４０は、第１ドレイン領域２１、第２ドレイン領域２２、ドレインコンタクト領域２３の不純物濃度および底部の深さ等が第１の実施の形態と同様に構成されており、その説明を省略する。なお、第２ドレイン領域２２は、シリコン酸化１４とフィールド酸化膜１２ａとの境界部の直上のゲート電極の位置１５ａ、つまりゲート電極のドレイン電極２４側の実質的な端部１５ａと、第２ドレイン領域２２のゲート電極１５側の端部２２ａとの距離Ｌ3を、十分な電界分散を確保する点で、０．５μｍ〜５．０μｍの範囲に設定することが好ましい。距離Ｌ1が０．５μｍ未満では、ショートチャネル効果が生じ易くなり、５．０μｍを越えると、オン抵抗が十分に低減し難くなる。
また、第２ドレイン領域２２のゲート電極１５側の端部２２ａと、ドレインコンタクト領域２３のゲート電極側の端部２３ａとの距離Ｌ4は、第２ドレイン領域の底部２２ｂの深さＤ22と略同等かそれよりも大きいことが好ましい。ドレインコンタクト領域２３から第２ドレイン領域２２に亘る横方向の不純物濃度の勾配を緩やかにして、バイポーラ動作を抑制することができる。さらに、Ｌ3／Ｌ4がほぼ１／１であることがより好ましい。ドレイン耐圧の向上とオン抵抗の低減を高度に両立できる。
本実施の形態によれば、ＬＤＭＯＳ型トランジスタの場合も第２ドレイン領域２２を上述したように設けることで、第１の実施の形態の半導体装置と同様に動作時のドレイン耐圧を向上することができる。
（第３の実施の形態）
図１０は、本発明の第３の実施の形態に係る半導体装置の断面図である。図中、先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。
図１０を参照するに、第３の実施の形態に係る半導体装置５０は、オフセット型のｎチャネルＭＯＳトランジスタ１０と、ｎｐｎ形バイポーラトランジスタ６０と、ｎチャネルＭＯＳトランジスタ７０およびｐチャネルＭＯＳトランジスタ８０等から構成される。
ｎｐｎ形バイポーラトランジスタ６０は、シリコン基板１１に素子分離領域１２に画成された素子領域に設けられた、ベース、エミッタ、およびコレクタから構成される。
エミッタは、シリコン基板に設けられたｎ型のウェル領域６１と、ウェル領域６１内のシリコン基板１１の表層に設けられたｐ型のベース領域６３内に形成されたｎ型のエミッタ領域６２と、シリコン酸化膜６５に形成されたコンタクトホールを介してエミッタ領域６２と接続されたエミッタ電極６７からなる。
ベースは、ｐ型のベース領域６３と、シリコン酸化膜６５に形成されたコンタクトホールを介してベース領域６３と接続されたベース電極６８からなる。
コレクタは、ｎ型のウェル領域６１内に設けられ、エミッタとフィールド酸化膜６６を挟んで離隔されたｎ型のコレクタ領域６４と、シリコン酸化膜６５に形成されたコンタクトホールを介してコレクタ領域６４と接続されたコレクタ電極６９からなる。コレクタ領域６４はｎ型のウェル領域６１を介してｐ型のエミッタ領域６３と接合を形成している。
ｎチャネルＭＯＳトランジスタ７０は、シリコン基板１１に素子分離領域１２に画成された素子領域に設けられたｐ型のウェル領域１３と、ｐ型のウェル領域１３内に形成されたｎ型のソース領域７１およびドレイン領域７２と、ソース領域７１とドレイン領域７２との間のシリコン基板１１の表面に形成されたゲート酸化膜としてのシリコン酸化膜７３およびゲート電極７４とから構成され、ソース領域７１、ドレイン領域７２にはシリコン酸化膜７３に形成されたコンタクトホールを介して各々ソース電極７５、ドレイン電極７６が接続されている。
ｐチャネルＭＯＳトランジスタ８０は、シリコン基板１１に素子分離領域１２に画成された素子領域に設けられたｎ型のウェル領域６１と、ｎ型のウェル領域６１内に形成されたｐ型のソース領域８１およびドレイン領域８２と、ソース領域８１とドレイン領域８２との間のシリコン基板の表面に形成されたゲート酸化膜としてのシリコン酸化膜８３およびゲート電極８４とから構成され、ソース領域８１、ドレイン領域８２にはシリコン酸化膜８３に形成されたコンタクトホールを介して各々ソース電極８５、ドレイン電極８６が接続されている。
オフセット型のｎチャネルＭＯＳトランジスタ１０は、第１の実施の形態の半導体装置と同様の構成からなる。
ｎｐｎ形バイポーラトランジスタ６０、例えば制御回路用の低耐圧のｎチャネルＭＯＳトランジスタ７０およびｐチャネルＭＯＳトランジスタ８０は公知の方法で形成され、例えば第１の実施の形態に係る半導体装置とほぼ同様の製造方法により形成する。ｎｐｎ形バイポーラトランジスタ６０のｎ型のウェル領域６１と、ｐチャネルＭＯＳトランジスタ８０のｎ型のウェル領域６１とは同時にイオン打ち込み法により形成でき、また、オフセット型のｎチャネルＭＯＳトランジスタ１０のｐ型のウェル領域１３と、ｎチャネルＭＯＳトランジスタ７０のｐ型のウェル領域１３とは、同時にイオン打ち込み法により形成できる。また、オフセット型のｎチャネルＭＯＳトランジスタ１０の第２ドレイン領域２２は、ｎｐｎ形バイポーラトランジスタ６０のエミッタ領域６２、ｎチャネルＭＯＳトランジスタ７０のソース領域７１およびドレイン領域７２と同時にイオン打ち込み法により形成できる。このように、不純物の注入を、種類の異なるトランジスタについて同時に行うことで、種類の異なるトランジスタが混載された半導体装置の製造工程の簡略化を図ることができる。
本実施の形態の半導体装置は、オフセット型のｎチャネルＭＯＳトランジスタ１０に主な特徴がある。ｎチャネルＭＯＳトランジスタ１０は第１の実施の形態において説明したように、ドレインコンタクト領域２３の下側にドレインコンタクト領域２３よりも不純物濃度が低濃度でかつ第１ドレイン領域よりも高濃度の第２ドレイン領域を設けることにより、動作時のドレイン耐圧を向上することができる。
なお、オフセット型のｎチャネルＭＯＳトランジスタ１０のかわりに第２の実施の形態のＬＤＭＯＳ型トランジスタを設けてもよい。
以上本発明の好ましい実施の形態について詳述したが、本発明は係る特定の実施の形態に限定されるものではなく、特許請求の範囲に記載された本発明の範囲内において、種々の変形・変更が可能である。
なお、以上の説明に関して更に以下の付記を開示する。
（付記１） 第１の導電型の半導体基板と、
前記半導体基板の表面にゲート絶縁膜を介して設けられたゲート電極と、
前記ゲート電極の一端の近傍に設けられた前記第１の導電型とは反対導電型の第２の導電型の第１のドレイン領域と、
前記第１のドレイン領域内に設けられ、第１のドレイン領域の不純物濃度よりも高濃度の第２の導電型のドレインコンタクト領域と、
前記ドレインコンタクト領域の周囲および下側に設けられた第２の導電型の第２のドレイン領域とを備え、
前記第２のドレイン領域は、
不純物濃度がドレインコンタクト領域よりも低濃度であり、かつ第１のドレイン領域よりも高濃度であり、
ゲート電極側の端部がゲート電極の前記一端から所定の距離を離間して設けられてなることを特徴とする半導体装置。
（付記２） 前記第２のドレイン領域は、底部が第１のドレイン領域の底部よりも深く設けられてなることを特徴とする付記１記載の半導体装置。
（付記３） 第１の導電型の半導体基板と、
前記半導体基板の表面にゲート絶縁膜を介して設けられたゲート電極と、
前記ゲート電極の一端の近傍に設けられた前記第１の導電型とは反対導電型の第２の導電型の第１のドレイン領域と、
前記第１のドレイン領域内に設けられ、第１のドレイン領域の不純物濃度よりも高濃度の第２の導電型のドレインコンタクト領域と、
前記ドレインコンタクト領域の周囲および下側に設けられた第２の導電型の第２のドレイン領域とを備え、
前記第２のドレイン領域は、
不純物濃度がドレインコンタクト領域よりも低濃度であり、かつ第１のドレイン領域と略同等であり、
底部が前記第１のドレイン領域の底部よりも深く、
ゲート電極側の端部がゲート電極の前記一端から所定の距離を離間して設けられてなることを特徴とする半導体装置。
（付記４） 第２のドレイン領域は、不純物がドレインコンタクト領域の不純物と同等かあるいは該ドレインコンタクト領域の不純物よりも拡散係数が大きい不純物からなることを特徴とする付記１〜３のうち、いずれか一項記載の半導体装置。
（付記５） 当該半導体装置はｎチャネルＭＯＳトランジスタであり、
前記第１のドレイン領域および第２のドレイン領域の不純物はＰまたはＡｓからなり、
前記ドレインコンタクト領域の不純物がＡｓからなることを特徴とする付記１〜４のうち、いずれか一項記載の半導体装置。
（付記６） 前記所定の距離は、０．５μｍ〜５μｍの範囲に設定されてなることを特徴とする付記１〜５のうち、いずれか一項記載の半導体装置。
（付記７） 前記第２のドレイン領域のゲート電極側の端部と、ドレインコンタクト領域ゲート電極側の端部との距離は、第２のドレイン領域の底部の深さと略同等かそれよりも大きいことを特徴とする付記１〜６のうち、いずれか一項記載の半導体装置。
（付記８） 前記第２のドレイン領域は、前記第１のドレイン領域よりもゲート幅方向に延在して形成されてなることを特徴とする付記１〜７のうち、いずれか一項記載の半導体装置。
（付記９） 前記ゲート電極のゲート長方向の長さが０．６μｍ〜５．０μｍの範囲に設定されることを特徴とする付記１〜８のうち、いずれか一項記載の半導体装置。
（付記１０） 第１の導電型の半導体基板と、
前記半導体基板の表面にゲート絶縁膜および該ゲート絶縁膜に連続して設けられたフィールド酸化膜と、
前記ゲート絶縁膜およびフィールド酸化膜上に延在して設けられたゲート電極と、
前記ゲート電極のゲート絶縁膜とフィールド酸化膜との境界部の近傍に設けられた前記第１の導電型とは反対導電型の第２の導電型の第１のドレイン領域と、
前記第１のドレイン領域内に設けられ、第１のドレイン領域の不純物濃度よりも高濃度の第２の導電型のドレインコンタクト領域と、
前記ドレインコンタクト領域の周囲および下側に設けられた第２の導電型の第２のドレイン領域とを備え、
前記第２のドレイン領域は、
不純物濃度がドレインコンタクト領域よりも低濃度であり、かつ第１のドレイン領域よりも高濃度であり、
ゲート電極側の端部がゲート電極の前記境界部から所定の距離を離間して設けられてなることを特徴とする半導体装置。
（付記１１） 前記所定の距離は０．５μｍ〜５μｍの範囲に設定されてなることを特徴とする付記１０記載の半導体装置。
（付記１２） 付記１〜１１のうち、いずれか一項記載の半導体装置と、
バイポーラトランジスタとを備える半導体装置。
（付記１３） 第１の導電型の半導体基板上にゲート絶縁膜およびゲート電極を形成する工程と、
前記ゲート電極の一端の近傍の半導体基板に前記第１の導電型とは反対導電型の第２の導電型の第１の不純物を第１の注入量で注入し第１のドレイン領域を形成する工程と、
前記第１のドレイン領域の略内側に第２の導電型の第２の不純物を第１の注入量よりも多い第２の注入量を注入して第２のドレイン領域を形成する工程と、
前記第２のドレイン領域の内側に第２の導電型の第３の不純物を第２の注入量よりも多い第３の注入量を注入してドレインコンタクト領域を形成する工程とを含み、
前記第２のドレイン領域を形成する工程は、前記ゲート電極の前記一端から所定の距離を離間して第２の不純物を注入することを特徴とする半導体装置の製造方法。
（付記１４） 前記第２のドレイン領域を形成する工程は、前記第１の不純物を注入する際の注入エネルギーよりも大きな注入エネルギーで第２の不純物を注入することを特徴とする付記１３記載の半導体装置の製造方法。
（付記１５） 第１の導電型の半導体基板上にゲート絶縁膜およびゲート電極を形成する工程と、
前記ゲート電極の一端の近傍の半導体基板に前記第１の導電型とは反対導電型の第２の導電型の第１の不純物を第１の注入量で注入し第１のドレイン領域を形成する工程と、
前記第１のドレイン領域の略内側に第２の導電型の第２の不純物を第１の注入量と略同量で、かつ前記第１の不純物を注入する際の注入エネルギーよりも大きな注入エネルギーで注入して第２のドレイン領域を形成する工程と、
前記第２のドレイン領域の内側に第２の導電型の第３の不純物を第２の注入量よりも多い第３の注入量を注入してドレインコンタクト領域を形成する工程とを含み、
前記第２のドレイン領域を形成する工程は、前記ゲート電極の前記一端から所定の距離を離間して第２の不純物を注入することを特徴とする半導体装置の製造方法。
（付記１６） 前記第１の不純物と第２の不純物は、同一の不純物であり、前記第３の不純物よりも前記半導体基板中の拡散係数が大きいことを特徴とする付記１３〜１５のうち、いずれか一項記載の半導体装置の製造方法。
従来の半導体装置の断面図である。 本発明の第１の実施の形態に係る半導体装置の断面図である。 第１の実施の形態に係る半導体装置の平面図である。 ドレインコンタクト領域とその下方の不純物濃度分布の一例を示す図である。 （Ａ）および（Ｂ）はドレイン電流とドレイン電圧との関係を示す図である。 第１の実施の形態に係る半導体装置の他の例の平面図である。 （Ａ）〜（Ｃ）は第１の実施の形態に係る半導体装置の製造工程図（その１）である。 （Ａ）および（Ｂ）は第１の実施の形態に係る半導体装置の製造工程図（その２）である。 本発明の第２の実施の形態に係る半導体装置の断面図である。 本発明の第３の実施の形態に係る半導体装置の断面図である。
符号の説明
１０、４０、５０ 半導体装置
１１ シリコン基板
１２ 素子分離領域
１３ ｐ型ウェル領域
１４ シリコン酸化膜
１５ ゲート電極
１６ ソース領域
１８、２４ コンタクト
２０ ドレイン領域
２１ 第１ドレイン領域
２２ 第２ドレイン領域
２３ ドレインコンタクト領域
３１、３２、３３ レジスト膜
６０ ｎｐｎ形バイポーラトランジスタ
７０ ｎチャネルＭＯＳトランジスタ
８０ ｐチャネルＭＯＳトランジスタ

Claims (7)

  1. 第１の導電型の半導体基板と、
    前記半導体基板の表面にゲート絶縁膜を介して設けられたゲート電極と、
    前記ゲート電極の一端の近傍に設けられた前記第１の導電型とは反対導電型の第２の導電型の第１のドレイン領域と、
    前記第１のドレイン領域内に設けられ、第１のドレイン領域の不純物濃度よりも高濃度の第２の導電型のドレインコンタクト領域と、
    前記ドレインコンタクト領域の周囲および下側に設けられた第２の導電型の第２のドレイン領域とを備え、
    前記第２のドレイン領域は、
    不純物濃度がドレインコンタクト領域よりも低濃度であり、かつ第１のドレイン領域よりも高濃度であり、
    ゲート電極側の端部がゲート電極の前記一端から所定の距離を離間して設けられてなり、
    前記第２のドレイン領域のゲート電極側の端部と、前記ドレインコンタクト領域のゲート電極側の端部との距離が、前記第２のドレイン領域の底部の深さに等しいかそれよりも大きく、
    前記第２のドレイン領域の底部は、前記第１のドレイン領域の底部よりも深く設けられ、
    前記所定の距離は、前記第２のドレイン領域のゲート電極側の端部と、前記ドレインコンタクト領域のゲート電極側の端部との距離に等しいことを特徴とする半導体装置。
  2. 第２のドレイン領域は、第２の導電型の不純物がドレインコンタクト領域の第２の導電型の不純物と同等かあるいは該ドレインコンタクト領域の第２の導電型の不純物よりも前記半導体基板中の拡散係数が大きい不純物からなることを特徴とする請求項１記載の半導体装置。
  3. 前記所定の距離は、０．５μｍ〜５μｍの範囲に設定されてなることを特徴とする請求項１または２に記載の半導体装置。
  4. 前記第２のドレイン領域は前記第１のドレイン領域を越えて、前記ゲート電極に対向する素子分離領域へと延在していることを特徴とする請求項１乃至３のうち、いずれか一項記載の半導体装置。
  5. 第１の導電型の半導体基板上にゲート絶縁膜およびゲート電極を形成する工程と、
    前記ゲート電極の一端の近傍の半導体基板に前記第１の導電型とは反対導電型の第２の導電型の第１の不純物を第１の注入量で注入し第１のドレイン領域を形成する工程と、
    前記半導体基板表面と水平な方向で前記第１のドレイン領域の内側に第２の導電型の第２の不純物を第１の注入量よりも多い第２の注入量を注入して第２のドレイン領域を形成する工程と、
    前記半導体基板表面と水平な方向で前記第２のドレイン領域の内側に第２の導電型の第３の不純物を第２の注入量よりも多い第３の注入量を注入してドレインコンタクト領域を形成する工程とを含み、
    前記第２のドレイン領域を形成する工程では、前記ゲート電極の前記一端から所定の距離を離間して第２の不純物が、前記第２のドレイン領域のゲート電極側の端部と前記ドレインコンタクト領域のゲート電極側の端部との距離が、前記第２のドレイン領域の底部の深さに等しいかそれよりも大きくなり、前記第２のドレイン領域の底部が、前記第１のドレイン領域の底部よりも深く設けられ、前記所定の距離が、前記第２のドレイン領域のゲート電極型の端部と、前記ドレインコンタクト領域のゲート電極型の端部との距離と等しくなるように注入され、
    前記ドレインコンタクト領域を形成する工程では、前記第３の不純物が、前記ドレインコンタクトの底部が前記第２のドレイン領域の底部より浅く形成されるように注入されることを特徴とする半導体装置の製造方法。
  6. 前記第２のドレイン領域を形成する工程は、前記第１の不純物を注入する際の注入エネルギーよりも大きな注入エネルギーで第２の不純物を注入することを特徴とする請求項５記載の半導体装置の製造方法。
  7. 前記第２のドレイン領域を形成する工程では、前記第２のドレイン領域を、前記第１のドレイン領域を越えて、前記ゲート電極に対向する素子分離領域へと延在するように形成することを特徴とする請求項５または６記載の半導体装置の製造方法。
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Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4943763B2 (ja) * 2006-07-31 2012-05-30 オンセミコンダクター・トレーディング・リミテッド 半導体装置及びその製造方法
JP5431663B2 (ja) * 2006-09-15 2014-03-05 セミコンダクター・コンポーネンツ・インダストリーズ・リミテッド・ライアビリティ・カンパニー 半導体装置及びその製造方法
TW200814320A (en) 2006-09-15 2008-03-16 Sanyo Electric Co Semiconductor device and method for making same
JP2008140817A (ja) * 2006-11-30 2008-06-19 Toshiba Corp 半導体装置
US7723748B2 (en) 2007-10-02 2010-05-25 Ricoh Company, Ltd. Semiconductor device including electrostatic discharge protection circuit
JP2009231811A (ja) * 2008-02-27 2009-10-08 Seiko Instruments Inc 半導体装置およびその製造方法
JP5715804B2 (ja) * 2010-11-24 2015-05-13 セミコンダクター・コンポーネンツ・インダストリーズ・リミテッド・ライアビリティ・カンパニー 半導体装置及びその製造方法
US8643101B2 (en) 2011-04-20 2014-02-04 United Microelectronics Corp. High voltage metal oxide semiconductor device having a multi-segment isolation structure
US8501603B2 (en) 2011-06-15 2013-08-06 United Microelectronics Corp. Method for fabricating high voltage transistor
US20130043513A1 (en) 2011-08-19 2013-02-21 United Microelectronics Corporation Shallow trench isolation structure and fabricating method thereof
JP6723775B2 (ja) * 2016-03-16 2020-07-15 エイブリック株式会社 半導体装置および半導体装置の製造方法
US11393809B2 (en) 2019-12-18 2022-07-19 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device having improved electrostatic discharge protection
TWI744133B (zh) 2019-12-18 2021-10-21 台灣積體電路製造股份有限公司 具有改善的靜電放電保護的半導體元件及其形成方法

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61139070A (ja) 1984-12-12 1986-06-26 Hitachi Ltd 半導体装置
JPH0724311B2 (ja) 1988-06-09 1995-03-15 三菱電機株式会社 半導体装置の製造方法
JPH03220774A (ja) * 1990-01-25 1991-09-27 Sanyo Electric Co Ltd Ｍｏｓ電界効果トランジスタ
KR950000141B1 (ko) 1990-04-03 1995-01-10 미쓰비시 뎅끼 가부시끼가이샤 반도체 장치 및 그 제조방법
JPH08293599A (ja) * 1995-04-25 1996-11-05 Mitsubishi Electric Corp 半導体装置およびその製造方法
JPH06177349A (ja) * 1992-12-02 1994-06-24 Matsushita Electric Ind Co Ltd 高密度ｄｒａｍの製造方法および高密度ｄｒａｍ
JPH06232153A (ja) 1993-02-03 1994-08-19 Sony Corp 半導体装置及びその製造方法
KR0150992B1 (ko) * 1994-08-31 1998-10-01 김광호 고내압용 모스 트랜지스터 및 그 제조방법
JPH08236754A (ja) * 1995-02-22 1996-09-13 Fuji Electric Co Ltd ｐチャネル型高耐圧ＭＯＳＦＥＴ
JPH1041501A (ja) * 1996-07-18 1998-02-13 Yokogawa Electric Corp Ｄｍｏｓ ｆｅｔ
KR100206985B1 (ko) * 1997-03-14 1999-07-01 구본준 플래시 메모리 소자 및 그 제조방법
JP3709668B2 (ja) * 1997-09-02 2005-10-26 ソニー株式会社 半導体装置とその製造方法
JP3602751B2 (ja) * 1999-09-28 2004-12-15 株式会社東芝 高耐圧半導体装置
US6563193B1 (en) * 1999-09-28 2003-05-13 Kabushiki Kaisha Toshiba Semiconductor device
JP3831598B2 (ja) 2000-10-19 2006-10-11 三洋電機株式会社 半導体装置とその製造方法
JP3831615B2 (ja) 2001-01-16 2006-10-11 三洋電機株式会社 半導体装置とその製造方法
JP2002217407A (ja) 2001-01-16 2002-08-02 Sanyo Electric Co Ltd 半導体装置とその製造方法
US20020117714A1 (en) 2001-02-28 2002-08-29 Linear Technology Corporation High voltage MOS transistor
US6762456B1 (en) * 2001-12-26 2004-07-13 Sirenza Microdevices, Inc. Multiple conductive plug structure including at least one conductive plug region and at least one between-conductive-plug region for lateral RF MOS devices
US6831332B2 (en) 2002-05-25 2004-12-14 Sirenza Microdevices, Inc. Microwave field effect transistor structure
JP2004165697A (ja) * 2004-01-23 2004-06-10 Renesas Technology Corp 半導体装置及びその製造方法

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