[go: up one dir, main page]

JP5715804B2 - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法 Download PDF

Info

Publication number
JP5715804B2
JP5715804B2 JP2010261270A JP2010261270A JP5715804B2 JP 5715804 B2 JP5715804 B2 JP 5715804B2 JP 2010261270 A JP2010261270 A JP 2010261270A JP 2010261270 A JP2010261270 A JP 2010261270A JP 5715804 B2 JP5715804 B2 JP 5715804B2
Authority
JP
Japan
Prior art keywords
layer
region
insulating film
gate insulating
conductivity type
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2010261270A
Other languages
English (en)
Other versions
JP2012114209A (ja
Inventor
武田　安弘
安弘 武田
慎也 井上
慎也 井上
大鶴　雄三
雄三 大鶴
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Components Industries LLC
Original Assignee
Semiconductor Components Industries LLC
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Components Industries LLC filed Critical Semiconductor Components Industries LLC
Priority to JP2010261270A priority Critical patent/JP5715804B2/ja
Priority to TW100142210A priority patent/TW201230207A/zh
Priority to US13/303,850 priority patent/US8698236B2/en
Publication of JP2012114209A publication Critical patent/JP2012114209A/ja
Priority to US14/187,871 priority patent/US9099552B2/en
Application granted granted Critical
Publication of JP5715804B2 publication Critical patent/JP5715804B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
    • H10D30/65—Lateral DMOS [LDMOS] FETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/028—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs
    • H10D30/0281—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs of lateral DMOS [LDMOS] FETs
    • H10D30/0285—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs of lateral DMOS [LDMOS] FETs using formation of insulating sidewall spacers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
    • H10D62/149—Source or drain regions of field-effect devices
    • H10D62/151—Source or drain regions of field-effect devices of IGFETs 
    • H10D62/156—Drain regions of DMOS transistors
    • H10D62/157—Impurity concentrations or distributions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
    • H10D62/351—Substrate regions of field-effect devices
    • H10D62/357—Substrate regions of field-effect devices of FETs
    • H10D62/364—Substrate regions of field-effect devices of FETs of IGFETs
    • H10D62/371—Inactive supplementary semiconductor regions, e.g. for preventing punch-through, improving capacity effect or leakage current
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
    • H10D62/149—Source or drain regions of field-effect devices
    • H10D62/151—Source or drain regions of field-effect devices of IGFETs 
    • H10D62/152—Source regions of DMOS transistors
    • H10D62/153—Impurity concentrations or distributions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
    • H10D62/393—Body regions of DMOS transistors or IGBTs 
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/83—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
    • H10D64/311—Gate electrodes for field-effect devices
    • H10D64/411—Gate electrodes for field-effect devices for FETs
    • H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
    • H10D64/514—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the insulating layers
    • H10D64/516—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the insulating layers the thicknesses being non-uniform
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/60—Electrodes characterised by their materials
    • H10D64/62—Electrodes ohmically coupled to a semiconductor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/60—Electrodes characterised by their materials
    • H10D64/66—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
    • H10D64/661—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes the conductor comprising a layer of silicon contacting the insulator, e.g. polysilicon having vertical doping variation
    • H10D64/662—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes the conductor comprising a layer of silicon contacting the insulator, e.g. polysilicon having vertical doping variation the conductor further comprising additional layers, e.g. multiple silicon layers having different crystal structures
    • H10D64/663—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes the conductor comprising a layer of silicon contacting the insulator, e.g. polysilicon having vertical doping variation the conductor further comprising additional layers, e.g. multiple silicon layers having different crystal structures the additional layers comprising a silicide layer contacting the layer of silicon, e.g. polycide gates

Landscapes

  • Insulated Gate Type Field-Effect Transistor (AREA)

Description

本発明は、半導体装置及びその製造方法に関し、特に、高耐圧のＭＯＳ構造を有した半導体装置及びその製造方法に関する。
ＬＤＭＯＳトランジスタは、ＩＧＢＴと共に、バイポーラ型のパワートランジスタに比べてスイッチング特性が優れ特性も安定し、使いやすいことから、ＤＣ−ＤＣコンバータなどのスイッチング電源や照明機器のインバータ回路、モーターのインバータ回路等に広く使用されている。なお、ＬＤＭＯＳとは、Ｌａｔｅｒａｌ Ｄｏｕｂｌｅ Ｄｉｆｆｕｓｅｄ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒの略称で横方向二重拡散ＭＯＳを意味する。
ＬＤＭＯＳトランジスタにおいては、高耐圧化と共に微細化を図るために、ゲートとドレインの間にオフセットを設けたオフセットゲート構造が採用されていた。図７は、この種のＬＤＭＯＳトランジスタの１つであるＬＯＣＯＳオフセット構造を示す断面図である。
図示のように、エピタキシャル層で形成されたＮ−−型の半導体層１１０の表面に、Ｎ−型のドリフト層１１１、Ｎ＋型のドレイン層１１２、Ｐ型のボディ層１１３及びＮ＋型のソース層１１４が形成されている。ソース層１１４は、ボディ層１１３の表面に形成されている。
また、半導体層１１０の表面には、ゲート絶縁膜１１５及びＬＯＣＯＳ絶縁膜１１６が隣接して形成されており、ゲート絶縁膜１１５上、及びＬＯＣＯＳ絶縁膜１１６の一部上にゲート電極１１７が形成されている。ドリフト層１１１は、ＬＯＣＯＳ絶縁膜１１６の下方の半導体層１１０の表面に形成されている。
このＬＤＭＯＳトランジスタによれば、ゲート電極１１７の端部は厚いＬＯＣＯＳ絶縁膜１１６上に配置され、かつゲート電極１１７の端部はドレイン層１１２から離れているので、高いドレイン耐圧を得ることができる。
高耐圧のＭＯＳトランジスタについては、特許文献１−３に開示されている。
特開平８−２３６７５４号公報 特開平９−２２３７９３号公報 特開２００２−１７６１７３号公報
図７のＬＤＭＯＳトランジスタでは、半導体層１１０の表面にリン（Ｐ）をイオン注入し、その後、半導体層１１０の表面を選択酸化することにより、ＬＯＣＯＳ絶縁膜１１６が形成され、ＬＯＣＯＳ絶縁膜１１６の下方にＮ−型のドリフト層１１１が形成される。この選択酸化時にＬＯＣＯＳ絶縁膜１１６とドリフト層１１１の界面近傍にリンがパイルアップする。これにより、その界面近傍にＮ型不純物濃度のピーク領域が存在することになる。
そのため、ＬＤＭＯＳトランジスタがオンしたとき、ソース層１１４とドレイン層１１２の電位差によって流れる電子の殆どは、図７の矢印のように、ドリフト層１１１の表面をＬＯＣＯＳ絶縁膜１１６とドリフト層１１１の界面に沿って流れる。
この場合、Ｎ型不純物濃度のピーク領域が存在するＬＯＣＯＳ絶縁膜１１６とドリフト層１１１との界面では、空乏層が広がりにくいため、ゲート電極１１７の端部下方のドリフト層１１１の表面で高電界領域Ｂが生じる。
この高電界領域Ｂで加速され、大きなエネルギーを得たホットエレクトロンは、ドリフト層１１１とＬＯＣＯＳ絶縁膜１１６の間に存在する電位障壁を越えてＬＯＣＯＳ絶縁膜１１６の中にトラップされる。これのため、ドリフト層１１１の電子濃度が下がってオン抵抗が上昇するなど、ＬＤＭＯＳトランジスタの特性が経時変動するという信頼性上の問題があった。
本発明の半導体装置は、第１導電型の半導体基板と、前記半導体基板上に形成された第２導電型のエピタキシャル層と、前記半導体基板と前記エピタキシャル層の境界領域に形成された第２導電型の埋め込み層と、前記エピタキシャル層の中に形成された第１導電型の素子分離層と、前記エピタキシャル層の表面に形成された第１導電型のボディ層と、前記ボディ層の表面に形成された第２導電型のソース層と、前記素子分離層で囲まれた前記エピタキシャル層の表面に形成され、第１の不純物濃度ピーク領域を有した第１の領域と、この第１の領域に隣接し、前記第１の不純物濃度ピーク領域よりも前記エピタキシャル層の表面から深い位置に第２の不純物濃度ピーク領域を有した第２の領域を備えた第２導電型のドリフト層と、前記第２の領域の表面に配置された第２導電型のドレイン層と、前記エピタキシャル層の中に、前記ボディ層と接触し、前記ドリフト層を囲んで形成された第１導電型のドレイン分離層と、前記エピタキシャル層の表面に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極を備え、前記第２の領域は前記第１の領域よりも前記エピタキシャル層の表面から深く形成され、前記第１の不純物濃度ピーク領域は前記第１の領域の他の領域よりも高い不純物濃度を有し、前記第２の不純物濃度ピーク領域は前記第２の領域の他の領域よりも高い不純物濃度を有することを特徴とする。
また、本発明の半導体装置の製造方法は、第１導電型の半導体基板上に、第１導電型の素子分離層を含む第２の導電型のエピタキシャル層を形成すると共に、前記素子分離層に囲まれた前記エピタキシャル層の中に第１導電型のドレイン分離層を形成する工程と、前記ドレイン分離層に囲まれた領域で、前記エピタキシャル層の表面に厚いゲート絶縁膜と、この厚いゲート絶縁膜とを接触した薄いゲート絶縁膜を形成する工程と、前記厚いゲート絶縁膜と前記薄いゲート絶縁膜に跨るようにゲート電極を形成する工程と、前記薄いゲート絶縁膜上に開口部を有した第１のレジスト層を形成し、この第１のレジスト層をマスクとして、前記エピタキシャル層の表面に第１導電型の不純物をイオン注入することにより、前記エピタキシャル層の表面に第１導電型のボディ層を形成する工程と、前記厚いゲート絶縁膜上に開口部を有した第２のレジスト層を形成し、この第２のレジスト層をマスクとして、前記ゲート電極及び前記厚いゲート絶縁膜を通して、前記エピタキシャル層の中に第２導電型の不純物をイオン注入することにより、第１の不純物濃度ピーク領域を有した第１の領域と、この第１の領域に隣接し、前記第１の不純物濃度ピーク領域よりも前記エピタキシャル層の表面から深い位置に第２の不純物濃度ピーク領域を有した第２の領域を備えた第２導電型のドリフト層を形成する工程と、前記ボディ層の表面に第２導電型のソース層を形成する工程と、前記ドリフト層の前記第２の領域の表面に第２導電型のドレイン層を形成する工程を備え、前記第２の領域は前記第１の領域よりも前記エピタキシャル層の表面から深く形成され、前記第１の不純物濃度ピーク領域は前記第１の領域の他の領域よりも高い不純物濃度を有し、前記第２の不純物濃度ピーク領域は前記第２の領域の他の領域よりも高い不純物濃度を有することを特徴とする。
本発明によれば、ホットエレクトロンのトラップによるＬＤＭＯＳトランジスタの特性の経時変動を減少させることができる。
本発明の実施形態による半導体装置及びその製造方法を示す断面図である。 図１のドリフト層及びその近傍を示す部分拡大図である。 本発明の実施形態による半導体装置の製造方法を示す断面図である。 本発明の実施形態による半導体装置の製造方法を示す断面図である。 本発明の実施形態による半導体装置の製造方法を示す断面図である。 本発明の実施形態による半導体装置の製造方法を示す断面図である。 従来例による半導体装置を示す断面図である。
本発明の実施形態による半導体装置を図面に基づいて説明する。図１は、この半導体装置を示す断面図である。図２は、図１のドリフト層２１及びその近傍を示す部分拡大図である。この半導体装置は、オフセットゲート構造を有したＬＤＭＯＳトランジスタである。
図１に示すように、シリコン基板等からなるＰ型の半導体基板１０上に、Ｎ−−型の半導体層１２がエピタキシャル成長により形成されている。半導体基板１０と半導体層１２の境界領域にＮ＋型の埋め込み層１１が形成されている。
埋め込み層１１から水平方向（半導体基板１０の表面に対して平行方向）に離れた半導体層１２の中には、Ｐ＋型の素子分離層１３が形成されている。この素子分離層１３に囲まれた半導体層１２の中には、Ｐ＋型のドレイン分離層４０が形成されている。ドレイン分離層４０は、水平方向（半導体基板１０の表面に対して平行方向）に延在する下分離層部４０ａ，４０ｂと、下分離層部４０ｂに接触し、垂直方向（半導体基板１０の表面に対して垂直方向）に延びる上分離層部４０ｃ，４０ｄからなる。素子分離層１３とドレイン分離層４０の上分離層部４０ｃの上にはＬＯＣＯＳ絶縁膜１４が形成されている。素子分離層１３は、半導体基板１０からＬＯＣＯＳ絶縁膜１４の底部に接触するように垂直方向に延びている。また、ドレイン分離層４０の上分離層部４０ｃは、ドレイン分離層４０の下分離層部４０ｂからＬＯＣＯＳ絶縁膜１４の底部に接触するように、垂直方向に延びている。このドレイン分離層４０によって囲まれて半導体基板１０と電気的に分離された半導体層１２の中に、ＬＤＭＯＳトランジスタが形成される。
半導体層１２の表面には、ドレイン分離層４０の上分離層部４０ｄに接触するようにＰ型のボディ層１９が形成されている。このボディ層１９の表面には、Ｎ−型層２３及びＮ＋型層２４からなるソース層が形成され、Ｎ＋型層２４に隣接してＰ＋型層２６が形成されている。
ボディ層１９近傍の半導体層１２の表面には、一体的に形成された第１の領域２１Ａと第２の領域２１Ｂからなるドリフト層２１が配置されている。ドリフト層２１の第２の領域２１Ｂは、第１の領域２１Ａと水平方向に隣接し、かつ接触している。第２の領域２１Ｂは、第１の領域２１Ａよりも半導体層１２の表面から垂直方向に深く形成されている。
半導体層１２の表面には、厚い膜厚を有した厚いゲート絶縁膜１５と、薄いゲート膜厚を有した薄いゲート絶縁膜１６からなるゲート絶縁膜が形成されている。厚いゲート絶縁膜１５は、ドリフト層２１の第１の領域２１Ａの表面上に形成され、薄いゲート絶縁膜１６は、ボディ層１９の端部の表面上に形成されている。厚いゲート絶縁膜１５と薄いゲート絶縁膜１６は水平方向に接触している。
これらの厚いゲート絶縁膜１５及び薄いゲート絶縁膜１６上に跨ってゲート電極１７が形成されている。ゲート電極１７の側壁にはシリコン酸化膜等の絶縁物からなるサイドウォール２２が形成されている。
また、ドリフト層２１の第２の領域２１Ｂの表面には、第１の領域２１Ａから離れた位置に、Ｎ＋型のドレイン層２５が形成されている。つまり、Ｎ＋型のドレイン層２５と第１の領域２１Ａとの間には、Ｎ−型の第２の領域２１Ｂの領域があり、ドレイン層２５に高電圧が印加された時に、この領域に空乏層が広がるために高いドレイン耐圧が得られる。
なお、ドレイン分離層４０は、半導体層１２の中において、ボディ層１９と接触し、ドリフト層２１、及びドレイン層２５を囲んで形成されている。この構成により、ドリフト層２１及びドレイン層２５は、ドレイン分離層４０によってＰ型の半導体基板１０と電気的に分離される。そのため、ドレイン分離層４０が形成されない場合に比して、ドレイン層２５から半導体基板１０に流れるリーク電流を大幅に減少させることができる。
ドレイン層２５、Ｎ＋型層２４、Ｐ＋型層２６、及びゲート電極１７の各表面は、チタンシリサイド等のシリサイド層２７によって覆われている。さらに、ゲート電極１７等が形成された半導体層１２上には層間絶縁膜２８が形成されている。この層間絶縁膜２８に形成された開口部２８Ａには電極２９Ａが形成されており、電極２９Ａは、シリサイド層２７を介してＮ＋型層２４、Ｐ＋型層２６に電気的に接続されている。この電極２９Ａはソース配線３０Ａに接続されている。
また、層間絶縁膜２８に形成された開口部２８Ｂには電極２９Ｂが形成されており、電極２９Ｂは、シリサイド層２７を介してドレイン層２５に電気的に接続されている。この電極２９Ｂはドレイン配線３０Ｂに接続されている。
次に、Ｎ−型のドリフト層２１の詳細構成を図２に基づいて説明する。ドリフト層２１の第１の領域２１ＡのＮ型不純物濃度のピーク領域Ｐ１は、第１の領域２１Ａの表面であって、厚いゲート絶縁膜１５とドリフト層２１の界面近傍にある。一方、第２の領域２１ＢのＮ型不純物濃度のピーク領域Ｐ２は、第１の領域２１ＡのＮ型不純物濃度のピーク領域Ｐ１よりも垂直方向に深い位置にある。
ＬＤＭＯＳトランジスタをゲート電極１７に閾値以上の電圧を印加することによりオンさせ、ドレイン層２５の電位を、ソース層（Ｎ−型層２３とＮ＋型層２４）の電位より高くすると、ソース層から反転したボディ層１９（チャネル領域）、ドリフト層２１を経由してドレイン層２５に電子電流が流れる。すると、ドリフト層２１を流れる電子の殆どは、第１の領域２１ＡのＮ型不純物濃度のピーク領域Ｐ１から、それよりも深い位置にある第２の領域２１ＢのＮ型不純物濃度のピーク領域Ｐ２に向かって流れ、ドレイン層２５に吸収される。
このとき、第１の領域２１ＡのＮ型不純物濃度のピーク領域Ｐ１では、空乏層が広がりにくいため、ドレイン層２５側のゲート電極１７の端部近傍で、ドリフト層２１の表面近傍に高電界領域Ａが生じる。仮に、第２の領域２１Ｂの深い位置にＮ型不純物濃度のピーク領域Ｐ２が存在しないとすると、ドリフト層２１を流れる電子の多くは、ドリフト層２１の表面に沿ってドレイン層２５に向かう。この電子の多くは高電界領域Ａにより加速され大きなエネルギーを得たホットエレクトロンとなり、ドリフト層２１と厚いゲート絶縁膜１５の間の電位障壁を越えて、第１の領域２１Ａ上の厚いゲート絶縁膜１５の中にトラップされてしまう。そのため、ドリフト層２１の電子濃度が下がってオン抵抗が上昇することになり、ＬＤＭＯＳトランジスタの特性が大きく経時変動する恐れがある。
これに対して本実施形態では、ドリフト層２１の深部、即ち第２の領域２１ＢのＮ型不純物濃度のピーク領域Ｐ２に向かって電子が引き寄せられるため、高電界領域Ａに流れる電子の数が減少して、第１の領域２１Ａ上の厚いゲート絶縁膜１５の中にトラップされるホットエレクトロンの量は極めて少なくなる。これにより、ドリフト層２１の表面近傍における電子濃度の低下とそれに伴うオン抵抗の上昇が回避され、ＬＤＭＯＳトランジスタの特性の経時変動を極力小さくすることができる。
また、電子はドリフト層２１の深部を流れるため、その際にドリフト層２１に生じるジュール熱が、半導体基板１０に伝わって放出されやすくなる。これにより、ＬＤＭＯＳトランジスタに大電流を流す場合においても、上記ジュール熱による素子破壊に対して耐性が高くなるため、安全動作領域が広くなる。
次に、上記半導体装置の製造方法について、図面を参照して説明する。図３乃至図６は、この半導体装置の製造方法を示す断面図である。
最初に、図３に示すように、シリコン基板等からなるＰ型の半導体基板１０の表面に、アンチモン等のＮ型の不純物を注入してＮ＋型の埋め込み層１１を形成する。次に、半導体基板１０の表面にボロン等のＰ型の不純物を注入してＰ＋型の素子分離層１３の形成領域にＰ＋型の埋め込み層（不図示）を形成する。これと同時に、埋め込み層１１の表面上にもボロン等のＰ型の不純物を注入して、Ｐ＋型の埋め込み層（不図示）を形成する。その後、半導体基板１０上に、エピタキシャル成長により、Ｎ−−型の半導体層１２（即ちエピタキシャル層）を形成する。
この半導体層１２の形成時に、Ｎ＋型の埋め込み層１１は半導体基板１０の表面から半導体層１２の中に拡散する。これにより、埋め込み層１１は、半導体基板１０と半導体層１２の境界領域に形成される。同様に、Ｐ＋型の素子分離層１３の形成領域のＰ＋型の埋め込み層（不図示）は、半導体層１２の形成時に半導体層１２の中を上方及び下方に拡散し、素子分離層１３の下分離領域１３ａとなる。また、埋め込み層１１の表面上のＰ＋型の埋め込み層は、Ｎ＋型の埋め込み層１１の上方及び下方に拡散し、ドレイン分離層４０の下分離層部４０ａ，４０ｂとなる。
次に、半導体層１２の表面から下方にボロン等のＰ型の不純物を拡散することにより、Ｐ＋型の素子分離層１３の上分離層部１３ｂが形成されると共に、Ｐ＋型のドレイン分離層４０の上分離層部４０ｃ，４０ｄが形成される。
Ｐ＋型の素子分離層１３の上分離層部１３ｂと下分離層部１３ａの先端部は接触して一体化される。また、ドレイン分離層４０の上分離層部４０ｃ，４０ｄの先端部（底部）と下分離層部４０ｂは接触して一体化される。
その後、素子分離層１３とドレイン分離層４０の上分離層部４０ｃが形成された領域の半導体層１２の表面には、ＬＯＣＯＳ絶縁膜１４が形成される。ＬＯＣＯＳ絶縁膜１４の膜厚は、例えば２００ｎｍである。
次に、半導体層１２の表面に、ＬＯＣＯＳ絶縁膜１４に隣接して、例えばシリコン酸化膜からなる厚いゲート絶縁膜１５を形成する。厚いゲート絶縁膜１５は、例えば熱酸化によって、例えば４０ｎｍ〜５０ｎｍの膜厚に形成される。厚いゲート絶縁膜１５の一部は、開口部１５Ａが設けられるようにエッチングにより選択的に除去される。開口部１５Ａの一部は、ドレイン分離層４０の上分離層部４０ｄと重畳するように設けられる。その後、再び熱酸化により、この開口部１５Ａの半導体層１２の表面に、シリコン酸化膜等からなる薄いゲート絶縁膜１６が形成される。薄いゲート絶縁膜１６の膜厚は、厚いゲート絶縁膜１５の膜厚よりも薄く、例えば約１０ｎｍである。
次に、図４に示すように、開口部１５Ａの端部、即ち、厚いゲート絶縁膜１５と薄いゲート絶縁膜１６の接合部近傍において、厚いゲート絶縁膜１５の一部上から薄いゲート絶縁膜１６の一部上に跨るようにゲート電極１７を形成する。ゲート電極１７は、例えばポリシリコンにより形成され、約２００ｎｍの膜厚を有している。なお、図４の例では、一対のゲート電極１７が、半導体基板１０の表面に平行に所定の間隔でストライプ状に形成された場合を示している。
次に、ＬＯＣＯＳ絶縁膜１４、厚いゲート絶縁膜１５、及びゲート電極１７の一部を覆うレジスト層１８を形成する。レジスト層１８は、薄いゲート絶縁膜１６上に開口部１８Ａを有し、その他の領域を覆っている。このレジスト層１８をマスクとして、Ｐ型の不純物、例えばボロンを半導体層１２にイオン注入することで、ドレイン分離層４０の上分離層部４０ｄの表面を含む半導体層１２の表面に、Ｐ型のボディ層１９を形成する。なお、ボディ層１９の端部はチャネル領域となるため、ボディ層１９は、半導体基板１０の表面に平行な方向で、ドレイン分離層４０の上分離層部４０ｄよりも広く形成されることが好ましい。このときのイオン注入条件としては、例えば、加速エネルギーが６０ｋｅＶ、ドーズ量が５．０×１０１２／ｃｍ２である。
その後、レジスト層１８は除去してから、ＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｅａｌ）処理を、例えば約１０００℃で約１０秒間行う。
次に、図５に示すように、ＬＯＣＯＳ絶縁膜１４上と、ゲート電極１７の一部上を覆うレジスト層２０を形成する。レジスト層２０は、厚いゲート絶縁膜１５上に開口部２０Ａを有し、その他の領域を覆っている。なお、開口部２０Ａは、ボディ層１９の近傍まで広がって形成されてもよい。
このレジスト層２０をマスクとし、開口部２０Ａ内の厚いゲート絶縁膜１５及びゲート電極１７を通して、Ｎ型の不純物、例えばリンを半導体層１２の中にイオン注入し、半導体層１２の表面にＮ−型のドリフト層２１を形成する。ドリフト層２１は、第１の領域２１Ａと、半導体基板１０の表面に平行な方向で第１の領域２１Ａと連続して隣接する第２の領域２１Ｂを有して、一体的に形成される。
このイオン注入において、第１の領域２１Ａは、その上に形成された厚いゲート絶縁膜１５とゲート電極１７をＮ型の不純物が通過して形成されるため、半導体層１２の表面に浅く形成される。一方、第２の領域２１Ｂは、その上に形成された厚いゲート絶縁膜１５をＮ型の不純物が通過して形成されるため、半導体層１２の表面に第１の領域２１Ａよりも深く形成される。
また、第１の領域２１Ａ及び第２の領域２１ＢのＮ型不純物濃度に着目すると、図２を用いて説明したように、第１の領域２１ＡのＮ型不純物濃度のピーク領域Ｐ１は、第１の領域２１Ａの表面から数ｎｍの深さに形成することができる。
これに対して、第２の領域２１ＢのＮ型不純物濃度のピーク領域Ｐ２は、第１の領域２１ＡのＮ型不純物濃度のピーク領域Ｐ１よりも深い位置であり、第２の領域２１Ｂの表面から約２００ｎｍの深さに形成することができる。このときのイオン注入条件は、加速エネルギーが約３００ｋｅＶ、ドーズ量が約３．０×１０１２／ｃｍ２である。
なお、ピーク領域Ｐ１，Ｐ２のＮ型不純物濃度は、例えば約１．０×１０１７／ｃｍ３であるが、イオン注入条件や、他の条件（半導体層１２のＮ型不純物濃度）に応じて、これ以外の濃度であってもよい。
次に、レジスト層２０を除去した後に、図６に示すように、ゲート電極１７をマスクとして、厚いゲート絶縁膜１５及び薄いゲート絶縁膜１６をエッチングして除去する。これにより、厚いゲート絶縁膜１５及び薄いゲート絶縁膜１６は、ゲート電極１７の下にだけ残される。
なお、エッチングの対象となる領域の厚いゲート絶縁膜１５及び薄いゲート絶縁膜１６は、完全に除去せずに、後のイオン注入工程でのダメージ防止膜として薄く残存させてもよい。あるいは、エッチングの対象となる領域の厚いゲート絶縁膜１５及び薄いゲート絶縁膜１６を完全に除去した後、他の絶縁膜等からなるダメージ防止膜を薄く形成してもよい。
次に、不図示のレジスト層をマスクとして、Ｎ型の不純物、例えばリンをボディ層１９にイオン注入することで、ゲート電極１７の端部近傍のボディ層１９にＮ−型層２３を形成する。その後、このレジスト層は除去される。
次に、ゲート電極１７の側壁にシリコン酸化膜等の絶縁膜からなるサイドウォール２２を形成する。次に、必要に応じて、半導体層１２上の全面を覆って、不図示のシリコン窒化膜を形成する。このシリコン窒化膜は、不純物イオンを透過するものであり、イオン注入の際のダメージ防止層としても機能する。形成時のシリコン窒化膜の膜厚は、例えば約１０ｎｍである。
次に、不図示のレジスト層をマスクとして、Ｎ型の不純物、例えばヒ素を、ボディ層１９のＮ−型層２３、及びドリフト層２１の第２の領域２１Ｂの表面にイオン注入する。これにより、ボディ層１９の表面には、Ｎ−型層２３と隣接してＮ＋型層２４が形成され、Ｎ−型層２３とＮ＋型層２４からなるＬＤＤ構造のソース層が形成される。一方、ドリフト層２１の表面には、Ｎ＋型のドレイン層２５が形成される。その後、このレジスト層は除去される。
さらに、上記と異なる不図示のレジスト層をマスクとして、Ｐ型の不純物、例えばボロンをボディ層１９に注入することで、ボディ層１９、及びドレイン分離層４０をソース電位に固定するためのＰ＋型層２６を形成する。その後、このレジスト層を除去した後に、ＲＴＡ処理を、例えば約１０００℃で約１０秒間行う。
次に、図１に示すように、Ｎ＋型層２４及びＰ＋型層２６の各上面にチタンシリサイド等のシリサイド層２７を形成する。このシリサイド層２７は、ゲート電極１７とドレイン層２５の各表面にも形成される。その後、半導体層１２上の全面を覆って、ＢＰＳＧ等からなる層間絶縁膜２８を形成する。層間絶縁膜２８には開口部２８Ａ，２８Ｂが設けられ、各開口部２８Ａ，２８Ｂ内には、タングステン等からなる電極２９Ａ，２９Ｂがそれぞれ形成される。さらに層間絶縁膜２８上には、電極２９Ａと接続するソース配線３０Ａと、電極２９Ｂと接続するドレイン配線３０Ｂが、アルミニウム等により形成される。
なお、本発明は上記実施形態に限定されず、その要旨を逸脱しない範囲で変更が可能なことはいうまでもない。
例えば、上記実施形態では、ＬＤＭＯＳトランジスタはＮチャネル型であるものとして説明したが、本発明は、ＬＤＭＯＳトランジスタがＰチャネル型である場合にも適用される。
１０ 半導体基板 １１ 埋め込み層
１２ 半導体層 １３ 素子分離層
１４ ＬＯＣＯＳ絶縁膜 １５ 厚いゲート絶縁膜
１６ 薄いゲート絶縁膜 １７ ゲート電極
１８，２０ レジスト層 １９ ボディ層
２１ ドリフト層 ２１Ａ 第１の領域
２１Ｂ 第２の領域 ２２ サイドウォール
２３ Ｎ−型層 ２４ Ｎ＋型層
２５ ドレイン層 ２６ Ｐ＋型層
２７ シリサイド層 ２８ 層間絶縁膜
２９Ａ，２９Ｂ 電極 ３０Ａ ソース配線
３０Ｂ ドレイン配線 ４０ ドレイン分離層

Claims (4)

  1. 第１導電型の半導体基板と、
    前記半導体基板上に形成された第２導電型のエピタキシャル層と、
    前記半導体基板と前記エピタキシャル層の境界領域に形成された第２導電型の埋め込み層と、
    前記エピタキシャル層の中に形成された第１導電型の素子分離層と、
    前記エピタキシャル層の表面に形成された第１導電型のボディ層と、
    前記ボディ層の表面に形成された第２導電型のソース層と、
    前記素子分離層で囲まれた前記エピタキシャル層の表面に形成され、第１の不純物濃度ピーク領域を有した第１の領域と、この第１の領域に隣接し、前記第１の不純物濃度ピーク領域よりも前記エピタキシャル層の表面から深い位置に第２の不純物濃度ピーク領域を有した第２の領域を備えた第２導電型のドリフト層と、
    前記第２の領域の表面に配置された第２導電型のドレイン層と、
    前記エピタキシャル層の中に、前記ボディ層と接触し、前記ドリフト層を囲んで形成された第１導電型のドレイン分離層と、
    前記エピタキシャル層の表面に形成されたゲート絶縁膜と、
    前記ゲート絶縁膜上に形成されたゲート電極を備え、前記第２の領域は前記第１の領域よりも前記エピタキシャル層の表面から深く形成され、前記第１の不純物濃度ピーク領域は前記第１の領域の他の領域よりも高い不純物濃度を有し、前記第２の不純物濃度ピーク領域は前記第２の領域の他の領域よりも高い不純物濃度を有することを特徴とする半導体装置。
  2. 前記ゲート絶縁膜は、薄いゲート絶縁膜と、この薄いゲート絶縁膜と隣接して形成された厚いゲート絶縁膜からなり、
    前記ボディ層の端部は、前記薄いゲート絶縁膜と重畳し、前記第１の領域の端部は、前記厚いゲート絶縁膜と重畳することを特徴とする請求項１に記載の半導体装置。
  3. 前記ドレイン層は、前記第１の領域から離れて形成されていることを特徴とする請求項１又は２に記載の半導体装置。
  4. 第１導電型の半導体基板上に、第１導電型の素子分離層を含む第２の導電型のエピタキシャル層を形成すると共に、前記素子分離層に囲まれた前記エピタキシャル層の中に第１導電型のドレイン分離層を形成する工程と、
    前記ドレイン分離層に囲まれた領域で、前記エピタキシャル層の表面に厚いゲート絶縁膜と、この厚いゲート絶縁膜とを接触した薄いゲート絶縁膜を形成する工程と、
    前記厚いゲート絶縁膜と前記薄いゲート絶縁膜に跨るようにゲート電極を形成する工程と、
    前記薄いゲート絶縁膜上に開口部を有した第１のレジスト層を形成し、この第１のレジスト層をマスクとして、前記エピタキシャル層の表面に第１導電型の不純物をイオン注入することにより、前記エピタキシャル層の表面に第１導電型のボディ層を形成する工程と、
    前記厚いゲート絶縁膜上に開口部を有した第２のレジスト層を形成し、この第２のレジスト層をマスクとして、前記ゲート電極及び前記厚いゲート絶縁膜を通して、前記エピタキシャル層の中に第２導電型の不純物をイオン注入することにより、第１の不純物濃度ピーク領域を有した第１の領域と、この第１の領域に隣接し、前記第１の不純物濃度ピーク領域よりも前記エピタキシャル層の表面から深い位置に第２の不純物濃度ピーク領域を有した第２の領域を備えた第２導電型のドリフト層を形成する工程と、
    前記ボディ層の表面に第２導電型のソース層を形成する工程と、
    前記ドリフト層の前記第２の領域の表面に第２導電型のドレイン層を形成する工程を備え、前記第２の領域は前記第１の領域よりも前記エピタキシャル層の表面から深く形成され、前記第１の不純物濃度ピーク領域は前記第１の領域の他の領域よりも高い不純物濃度を有し、前記第２の不純物濃度ピーク領域は前記第２の領域の他の領域よりも高い不純物濃度を有することを特徴とする半導体装置の製造方法。
JP2010261270A 2010-11-24 2010-11-24 半導体装置及びその製造方法 Active JP5715804B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2010261270A JP5715804B2 (ja) 2010-11-24 2010-11-24 半導体装置及びその製造方法
TW100142210A TW201230207A (en) 2010-11-24 2011-11-18 Semiconductor device and method for making the semiconductor device
US13/303,850 US8698236B2 (en) 2010-11-24 2011-11-23 Semiconductor device and method of manufacturing the same
US14/187,871 US9099552B2 (en) 2010-11-24 2014-02-24 Semiconductor device and method of manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2010261270A JP5715804B2 (ja) 2010-11-24 2010-11-24 半導体装置及びその製造方法

Publications (2)

Publication Number Publication Date
JP2012114209A JP2012114209A (ja) 2012-06-14
JP5715804B2 true JP5715804B2 (ja) 2015-05-13

Family

ID=46063545

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2010261270A Active JP5715804B2 (ja) 2010-11-24 2010-11-24 半導体装置及びその製造方法

Country Status (3)

Country Link
US (2) US8698236B2 (ja)
JP (1) JP5715804B2 (ja)
TW (1) TW201230207A (ja)

Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5715804B2 (ja) * 2010-11-24 2015-05-13 セミコンダクター・コンポーネンツ・インダストリーズ・リミテッド・ライアビリティ・カンパニー 半導体装置及びその製造方法
DE102011087845B4 (de) * 2011-12-06 2015-07-02 Infineon Technologies Ag Laterales transistorbauelement und verfahren zu dessen herstellung
US8853780B2 (en) * 2012-05-07 2014-10-07 Freescale Semiconductor, Inc. Semiconductor device with drain-end drift diminution
JP6032624B2 (ja) * 2012-08-30 2016-11-30 パナソニックＩｐマネジメント株式会社 半導体装置
US9490322B2 (en) 2013-01-23 2016-11-08 Freescale Semiconductor, Inc. Semiconductor device with enhanced 3D resurf
JP6123516B2 (ja) * 2013-06-28 2017-05-10 株式会社ソシオネクスト 半導体装置
US9087774B2 (en) * 2013-09-26 2015-07-21 Monolithic Power Systems, Inc. LDMOS device with short channel and associated fabrication method
TWI511296B (zh) * 2013-10-31 2015-12-01 Vanguard Int Semiconduct Corp 橫向雙擴散金氧半導體裝置及其製造方法
US9543379B2 (en) 2014-03-18 2017-01-10 Nxp Usa, Inc. Semiconductor device with peripheral breakdown protection
TWI566406B (zh) * 2014-08-08 2017-01-11 旺宏電子股份有限公司 高壓元件及其製造方法
US9455339B2 (en) 2014-09-09 2016-09-27 Macronix International Co., Ltd. High voltage device and method for manufacturing the same
KR102177431B1 (ko) * 2014-12-23 2020-11-11 주식회사 키 파운드리 반도체 소자
KR102389294B1 (ko) 2015-06-16 2022-04-20 삼성전자주식회사 반도체 장치 및 그 제조 방법
US9871135B2 (en) 2016-06-02 2018-01-16 Nxp Usa, Inc. Semiconductor device and method of making
US9905687B1 (en) 2017-02-17 2018-02-27 Nxp Usa, Inc. Semiconductor device and method of making
US10043899B1 (en) * 2017-06-26 2018-08-07 Semiconductor Components Industries, Llc Laterally diffused MOSFET for embedded memory applications
CN108493248B (zh) * 2018-03-05 2021-08-24 上海华虹宏力半导体制造有限公司 电平位移结构及其制造方法
US10608108B2 (en) * 2018-06-20 2020-03-31 Globalfoundries Singapore Pte. Ltd. Extended drain MOSFETs (EDMOS)
US11348997B2 (en) 2018-12-17 2022-05-31 Vanguard International Semiconductor Corporation Semiconductor devices and methods for fabricating the same
CN111384144B (zh) * 2018-12-27 2024-01-26 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
TWI823892B (zh) * 2019-01-24 2023-12-01 世界先進積體電路股份有限公司 半導體裝置及其製造方法
CN109712893A (zh) * 2019-01-28 2019-05-03 上海华虹宏力半导体制造有限公司 Rfldmos中优化器件热载流子注入性能的工艺方法
JP7157691B2 (ja) * 2019-03-20 2022-10-20 株式会社東芝 半導体装置
KR102233049B1 (ko) * 2019-07-24 2021-03-26 주식회사 키 파운드리 채널 길이 조정이 용이한 반도체 소자 및 그 제조방법
KR102274813B1 (ko) * 2020-02-27 2021-07-07 주식회사 키 파운드리 게이트 전극 통과 이온 주입을 이용한 반도체 소자 제조방법
TWI714489B (zh) * 2020-03-31 2020-12-21 新唐科技股份有限公司 半導體裝置以及半導體結構
CN113629146B (zh) * 2020-05-08 2023-08-22 联华电子股份有限公司 高压半导体装置以及其制作方法
CN114188404A (zh) * 2021-11-30 2022-03-15 上海华虹宏力半导体制造有限公司 Ldmos器件的源端工艺方法
US20230343828A1 (en) * 2022-04-25 2023-10-26 Texas Instruments Incorporated Ldmos transistor with deep well implant through gate structure

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5386136A (en) * 1991-05-06 1995-01-31 Siliconix Incorporated Lightly-doped drain MOSFET with improved breakdown characteristics
US5349225A (en) * 1993-04-12 1994-09-20 Texas Instruments Incorporated Field effect transistor with a lightly doped drain
JPH08213484A (ja) * 1994-11-24 1996-08-20 Nippondenso Co Ltd 半導体装置およびその製造方法
JPH08236754A (ja) 1995-02-22 1996-09-13 Fuji Electric Co Ltd ｐチャネル型高耐圧ＭＯＳＦＥＴ
JPH09223793A (ja) 1996-02-16 1997-08-26 Sony Corp 半導体装置及びその製造方法
US5793090A (en) * 1997-01-10 1998-08-11 Advanced Micro Devices, Inc. Integrated circuit having multiple LDD and/or source/drain implant steps to enhance circuit performance
JP3831602B2 (ja) 2000-12-07 2006-10-11 三洋電機株式会社 半導体装置の製造方法
JP3713490B2 (ja) * 2003-02-18 2005-11-09 株式会社東芝 半導体装置
JP4308096B2 (ja) * 2004-07-01 2009-08-05 パナソニック株式会社 半導体装置及びその製造方法
JP5114824B2 (ja) * 2004-10-15 2013-01-09 富士通セミコンダクター株式会社 半導体装置およびその製造方法
JP4927340B2 (ja) * 2005-02-24 2012-05-09 オンセミコンダクター・トレーディング・リミテッド 半導体装置
US8076725B2 (en) * 2007-05-18 2011-12-13 Renesas Electronics Corporation Semiconductor device and method for manufacturing the same
JP2009302114A (ja) * 2008-06-10 2009-12-24 Panasonic Corp 半導体装置及びその製造方法
US8461647B2 (en) * 2010-03-10 2013-06-11 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device having multi-thickness gate dielectric
JP5715804B2 (ja) * 2010-11-24 2015-05-13 セミコンダクター・コンポーネンツ・インダストリーズ・リミテッド・ライアビリティ・カンパニー 半導体装置及びその製造方法

Also Published As

Publication number Publication date
US8698236B2 (en) 2014-04-15
US9099552B2 (en) 2015-08-04
TW201230207A (en) 2012-07-16
JP2012114209A (ja) 2012-06-14
US20120126324A1 (en) 2012-05-24
US20140167159A1 (en) 2014-06-19

Similar Documents

Publication Publication Date Title
JP5715804B2 (ja) 半導体装置及びその製造方法
US7968941B2 (en) Semiconductor device
CN101740515B (zh) 半导体元件及制造方法
TWI518786B (zh) 形成具有遮蔽電極結構的絕緣閘場效應電晶體裝置的方法
TWI503894B (zh) 形成具有遮蔽電極結構的絕緣閘場效應電晶體裝置的方法
KR101009399B1 (ko) Ｌｄｍｏｓ 트랜지스터 및 그 제조방법
CN105448712B (zh) 半导体装置的制造方法
US20090108343A1 (en) Semiconductor component and method of manufacture
US20070267672A1 (en) Semiconductor device and method for manufacturing same
US8207037B2 (en) Method for manufacturing a semiconductor component that includes a field plate
JP2010021176A (ja) 半導体装置および半導体装置の製造方法
JP2010278312A (ja) 半導体装置
EP3096356B1 (en) Semiconductor devices with vertical field floating rings and methods of fabrication thereof
WO2016046900A1 (ja) 炭化ケイ素半導体装置、炭化ケイ素半導体装置の製造方法及び炭化ケイ素半導体装置の設計方法
WO2014207793A1 (ja) 半導体装置およびその製造方法
JP4971595B2 (ja) 半導体装置
JP4440188B2 (ja) 半導体装置の製造方法
JP2012216577A (ja) 絶縁ゲート型半導体装置
JP5542623B2 (ja) 半導体装置及びその製造方法
US20150179752A1 (en) Method and Contact Structure for Coupling a Doped Body Region to a Trench Electrode of a Semiconductor Device
JP4146857B2 (ja) 半導体装置及びその製造方法
JP5578165B2 (ja) 半導体装置の製造方法
JP2009302114A (ja) 半導体装置及びその製造方法
JP2007324361A (ja) 半導体装置及びその製造方法
US20240213357A1 (en) Semiconductor device and method of manufacturing the same

Legal Events

Date Code Title Description
A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A711

Effective date: 20130207

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130215

RD02 Notification of acceptance of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7422

Effective date: 20130304

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20131028

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20141024

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20141028

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20150115

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20150224

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20150316

R150 Certificate of patent or registration of utility model

Ref document number: 5715804

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250