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JPS6010492A - 半導体記憶装置 - Google Patents

半導体記憶装置

Info

Publication number
JPS6010492A
JPS6010492A JP58115881A JP11588183A JPS6010492A JP S6010492 A JPS6010492 A JP S6010492A JP 58115881 A JP58115881 A JP 58115881A JP 11588183 A JP11588183 A JP 11588183A JP S6010492 A JPS6010492 A JP S6010492A
Authority
JP
Japan
Prior art keywords
driver
word line
word
bit
memory cell
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP58115881A
Other languages
English (en)
Inventor
Tetsuya Nakajima
哲也 中嶋
Masaki Nagahara
長原　雅樹
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP58115881A priority Critical patent/JPS6010492A/ja
Priority to US06/625,674 priority patent/US4747083A/en
Priority to KR1019840003688A priority patent/KR910003595B1/ko
Priority to DE8484304379T priority patent/DE3486082T2/de
Priority to EP84304379A priority patent/EP0130793B1/en
Publication of JPS6010492A publication Critical patent/JPS6010492A/ja
Pending legal-status Critical Current

Links

Classifications

    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B61—RAILWAYS
    • B61B—RAILWAY SYSTEMS; EQUIPMENT THEREFOR NOT OTHERWISE PROVIDED FOR
    • B61B1/00—General arrangement of stations, platforms, or sidings; Railway networks; Rail vehicle marshalling systems
    • B61B1/02—General arrangement of stations and platforms including protection devices for the passengers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/14—Word line organisation; Word line lay-out
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
    • G11C5/063—Voltage and signal distribution in integrated semi-conductor memory access lines, e.g. word-line, bit-line, cross-over resistance, propagation delay
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Transportation (AREA)
  • Mechanical Engineering (AREA)
  • Static Random-Access Memory (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の技術分野 本発明は半導体記憶装置（以下単にメモリとも称す）に
関する。
技術の背景 メモリとして現在多種の形式のものが提案され実用にも
供されている。この多種のメモリにおいて現在共通の課
題は微細化である。つまシ高集積度ＩＣメモリの実現で
ある。然し微細化と言っても、単に各素子、各配線を縮
小するだけでは実現されない。このような縮小化に伴う
弊害を併せて除去することが必要だからである。
従来技術と問題点 第１図は一般的な半導体記憶装置の一例を示す回路図で
あシ、例えばＳ−ＲＡＭ（５ｔａｔｉｃ　ｒａｎｄｏｍ
ａｃｃｅｓｓ　ｍｅｍｏｒｙ）について示す。本図にお
いて、ＭＣはメモリセルであシ、１のワード線対ＷＬ（
Ｗ＋、Ｗ−）に多数個接続される。又、同様のワ−ド線
対ＷＬおよびメモリセルＭＣが、ピット線ＢＬおよびｉ
［の方向に多数配列される。これらメモリセルＭＣの群
がメモリセルアレイＭＣＡを形成する。Ｓ　−ＲＡＭの
場合、各ワード線ＷＬ（Ｗ＋）と対をなしてワード線Ｗ
Ｌ（Ｗ−）が布線され、各々１保持亀流源ＨＩに接続さ
れる。これによル各メモリセルＭＣの“ｌ”、＠０＃の
内容を保持する。各ワード線はアドレスＡＤに応じて選
択され、駆動サレル。この駆動のためにワードドライバ
Ｑｗｄが設けられる。なお、各ピット線対ＢＬ、丁τに
はビットドライバ（後述）が設けられる。
ところで、第１図に示したメモリを微細化する場合、各
種の弊害が生ずるが、その１つにエレクトロマイグレー
ションが挙げられる。エレクトロマイグレーションとは
、アルミ配線にある一定値以上の電流密度の一流を流す
と、そのアルミが熱によって溶融状態になることをいう
。このエレクトロマイグレーションは、第１図で言えば
アルミからなるワード線ＷＬ（Ｗ＋）に顕著である。な
ぜなら、ここには当該ワード線ＷＬにつながる全メモリ
セルへ通電すべき保持電流が流れ、加えて、ワード線の
選択から非選択時の立下シを速くするために通電される
放！電流（放電電流源ＤＩ）も重畳されるからである。
なお１上述ノ諸電流はパイ、３９−ラのＳ　−ＲＡＭに
おいて最大である。
このような大′屯流が通電されるようなメモリに対し微
細化を図９、各種配線の線幅を狭くすれば・電流密度の
増大は避けられず、アルミ配線にあっては前記エレクト
ロマイグレーションを生じてしまうという問題がある。
アルミ配線でなくても、そのような過大な電流密度は避
けなければならない。
発明の目的 上記問題点に鑑み本発明は、特に前記電流密度の増大を
引起し易いワード線に着目し、このワード線での電流密
度を大幅に低減できる半導体記憶装置を提供することを
目的とするものである。
発明の構成 上記目的に従い本発明は、メモリセルアレイ、駆動用電
流源および各ワード線対、ピッド線対を［ｉＫ分割して
プロ、り化し、各プロ、りでのワード線電流をその分割
数に反比例して低減せしめるようにしたことを％徴とす
るものである〇発明の実施例 第２図（、）は第１図のメモリを簡略に示す図・第２図
（ｂ）は第２図（、）におけるワード線ＷＬ（Ｗ＋）上
の電流密度分布を示す図である。第２図（ａ）少よび（
ｂ）から明らかなように、ワード線の電流併給側におけ
る電流密度のピーク値は図示のＩｙｙＢｕｃの如く過大
である。
第３図（、）は本発明に基づくメモリを簡略に示す図、
第３図（ｂ）は第３図（、）におけるワード線ＷＬＩ・
ＷＬ２上の′電流密度分布を示す図でｂる。第３図（、
）に示す如く、本発明では、メモリセルアレイル駆動用
電流源および各ワード線対、ビット線対を複数に分割し
プロ、り化する。このブロック化のための分割数は２以
上であシ、第３図（ａ）　、　（ｂ）では２分割の場合
を示している。すなわち、既述のワード線対ＷＬは、Ｗ
ＬＩとＷＬ２に分割され、既述のメモリセルアレイＭＣ
ＡはＭＣＡｌとＭＣＡ２に分割され翫第２図（、）の駆
動用電流源Ｉｓ（第１図の保持電流源ＨＩ、放ｉ！電流
源ＤＩ等を総称したもの）はＩＳＩとＩＳ２に分割され
る。そして第１のブロックにはワードドライバＱｗｄ　
１が、第２のブロックにはワードドライバＱｗｄ　２が
接続する。これによシ、分割された各ワード線ＷＬＩ　
、ＷＬ２は第３図（ｂ）の−流密度分布が現われ、その
ピーク値は約Ｉｍａｘ／２と、従来の場合に比し略半減
する〇この場合、ワードドライバＱｗｄＺをオン（選択
時）、オフ（非選択時）制御するために、そのペースに
加える信号（制御入力）は、ワード線ＷＬＩの他端よシ
与えられるのが好ましい。ＷＬ２の選択時には必ずＷＬ
Ｉも選択時であってそのレベルが“Ｈ”になるからであ
る。これによシ、ワードドライバＷＤ２へ特別の制御線
を布線する必要がなくなる。
ところで第３図（、）の如く、ワードドライバＱｗｄ　
２を介在させてワード線対を２分割した場合、ワード線
対ＷＬ２の電位はワード線対ＷＬＩの電位に対し、該ワ
ードドライバＱｗｄ　２のペースエミ、り電圧Ｖ□分だ
けレベルダウンする。このため、単に２分割しただけで
はメモリセルアレイＭＣＡ２の動作に不都合を生ずる。
このことを説明するために第４図を参照する。第４図は
第１図のメモリセルＭＣの具体例を示す回路図であシ、
本図において、ＷＬ（Ｗ＋）。
ＷＬ（Ｗ−）、ＢＬ、ｎ−Ｌは既に説明したとおシであ
る。
図示するように各メモリセルＭＣは、ｉルテエミッタト
ランジスタＱ１およびＱ２と、各負荷ＬｌおよびＢ２を
なす並列接続の抵抗およびシ目ットキーパリャダイオー
ドを含んでなる。今仮にトランジスタＱ１がオンしてい
るものとすると（トランジスタＱ鵞がオンの場合も同じ
）、このオンを描該ワード線対の選択時において維持す
るためには、ワード線（Ｗ＋）と七、ト線ＢＬの間の電
圧ｖｗｌは所定値以上でなければならない。ここに所定
値ＶＷＩは負荷Ｌ２の電位降下とトランジスタＱｌのペ
ースエミ、り電圧の和に等しい。このような所定値以上
の電圧ｖｗＢがメモリセルアレイＭＣＡ　ｌ内の選択メ
モリセルにおいて確保されても、メモリセルアレイＭＣ
Ａ　２内の選択メモリセルでは確保されずｖＷＢに低減
してしまう。ここにＶＷＢはＶ↓Ｂ＝ｖＷＢ−■□であ
ｈ、ｖ□は前述したようにワードドライバＱｗｄ　２の
ペースエミッタ電圧である。
そうすると・、ピット線ＢＬ（ＢＬについても同じ）の
電圧を規定するピットドライバ（後述）の出力電圧が相
対的に上昇し、該ピットドライバに接続するビットドラ
イバトランジスタ（後述）が飽和してしまう。このよう
な飽和状態下では、特に読出し動作が極端に遅くなシ、
実用的なメモリとしての使用に耐えない。そこで、メモ
リセルアレイＭＣＡ　２１Ｃ連係する前記ビットドライ
バ内にレベルシフ）手段４−設ケ、前記電圧ＶＱｉ＋（
＝ｖｗｉ＋　Ｖｇｇ）ｔＶ□だけ持ち上げ、メモリセル
アレイＭＣＡｌ内において確保される前記電圧ｖｗＢを
、メモリセルアレイＭＣＡｌ内においても確保しなけれ
ばならない。
第５図は本発明に基づく半導体記憶装置のさ゛らに詳細
な一例を示す図であル、前述したピットドライバはＢＤ
１１〜ＢＤ１ｎ　、ＢＤ２１〜Ｂ２ｎとして示され、前
述したビットドライバトランジスタはＱｏとして示され
、又前述したレベルシフト手段は、メモリセルアレイＭ
ＣＡ　２に連係するブロック中においてＬＳとして示さ
れる。なお、本図では２ブロツクの場合を例示し、一点
鎖線で囲まれたＢ１は第１ブロツク、Ｂ２は第２プロ、
りである。前記ビットドライバは二点鎖線で囲まれてお
シ、ＢＤＩ　１〜ＢＤＩ　ｎ　Ｆｉ第１ピ、トドライパ
、ＢＤ２１〜ＢＤ２ｎは薗２ビットドライバである。い
ずれのビ、トドライバも抵抗Ｒ，）ランジスタＱ１ダイ
オードＤおよび定電流回路ｌからなる。
既述のように、第２ブロツクＢ２内のピット線電圧は選
択ワード線電圧に対し前記電圧■ＷＢ（ｖＷｌ　””　
ＶＷｌ　−ＶＩＥ　）の電圧差を有しているので、これ
を正規の電圧ｖｗ１１まで回復するため、レベルシフト
手段ＬＳ（図ではダイオードで構成し、ｖ０相当の電圧
分だけピット線篭位を下げる）を設ける。もし第３プロ
、り（図示せず）が第２てロックＢ２に引続く場合には
、該第３２０．り内の各ピットドライバには、２つのダ
イオードを直列接続したレベルシフト手段を設ける必要
があるＯ発明の詳細 な説明したように本発明によれば、ワード線の電流密度
を低減でき、その分その線幅を狭くしてメモリの高集積
化を図ることができる０なお・新たなワードドライバ（
Ｑｗｄ２　）の挿入はその高集積化にそれ程支障とはな
らない。なぜなら１各ワード線は長尺に亘シ布線される
ものでアシ、長尺に亘シその線幅を半減若しくはこれ以
下にしたことによシ節約されたスペースによって、その
ワードドライバの（Ｑｗｄ２　）の増分を十分吸収でき
るからである。
【図面の簡単な説明】
第１図は一般的な半導体記憶装置の一例を示す回路図、
第２図（、）は第１図のメモリを簡略に示す図、第２図
（ｂ）は第２図（＆）におけるワード線ＷＬ（Ｗ十）上
の′−流密度分布を示す図、第３図（ａ）は本発明に基
づくメモリを簡略に示す図、第３図（ｂ）は第３図（、
）におけるワード線ＷＬＩ、ＷＬＺ上の電流密度分布を
示す図、第４図は第１図のメモリセルＭｅの具体例を示
す回Ｊ第５図は本発明に基づく半導体記憶装置のさらに
詳細な一例を示す図である。 ＷＬ（Ｗ＋、Ｗ　）−’７−Ｐ線対、ＷＬＩ、ＷＬ２パ
・ワード線、ＢＬ、ＢＬ、・・ビット線対、Ｍｃ・・・
メモリセｋ、ＭＣＡ　、　ＭＣＡｌ　、　ＭＣＡ２−・
・メモリセルアレイ、Ｑｗｄ　ｒ　Ｑｗｄｌ　、Ｑｗｄ
２”’ワードドライバ、Ｉ　Ｓ　・・・駆動用電流源、
ＢＤＩＩ　、ＢＤｌｎ　、ＢＤ２１゜ＢＤ２ｎ・・・ビ
ットドライバ、ＬＳ・・・レベル’ｙ７　）手段Ｏ 特許出願人 富士通株式会社 特許出願代理人 弁理士　青　木　朗 弁理士　西　舘　和　之 弁理士　内　１）幸　男 第３図 （Ｇ） （ｂ） 第４図

Claims (1)

    【特許請求の範囲】
  1. １、複数のワード線対と、複数のビット線対と、これら
    ワード線対およびビット線対の各交点毎に接続されるメ
    モリセｈ手からなるメモリセルアレイと、各該ワード線
    対に接続されるワードドライバおよび駆動用電流源と、
    各該ビット綜対を駆動するビットドライ・々とを有し、
    各前記ワード線対は、各該ワード線対の伸びる方向に沿
    って複数に分割され且つ分割された各該ワード線対毎に
    前記ワードドライバを設け、ここに分割された各該ワー
    ド線対にそれぞれ対応して前記ビット線対、前記ビット
    ドライバ、前記メモリセルおよび前記駆動用′電流源を
    複数に分割してプロ、り化し、さらに各前記ワードドラ
    イバの制御入力を各前段の前記ワード線対から直接受け
    るように接続し、該ワードドライバの介在によシ生ずる
    前段および後段の各ワード線対間の電圧降下を補償する
    ためのレベルシフト手段を前記ビットドライバ内に設け
    ることを特徴とする半導体記憶装置。
JP58115881A 1983-06-29 1983-06-29 半導体記憶装置 Pending JPS6010492A (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP58115881A JPS6010492A (ja) 1983-06-29 1983-06-29 半導体記憶装置
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Applications Claiming Priority (1)

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JP58115881A JPS6010492A (ja) 1983-06-29 1983-06-29 半導体記憶装置

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JPS6010492A true JPS6010492A (ja) 1985-01-19

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ID=14673481

Family Applications (1)

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EP (1) EP0130793B1 (ja)
JP (1) JPS6010492A (ja)
KR (1) KR910003595B1 (ja)
DE (1) DE3486082T2 (ja)

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