JPS59221888A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS59221888A JPS59221888A JP58095653A JP9565383A JPS59221888A JP S59221888 A JPS59221888 A JP S59221888A JP 58095653 A JP58095653 A JP 58095653A JP 9565383 A JP9565383 A JP 9565383A JP S59221888 A JPS59221888 A JP S59221888A
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- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、半導体記憶装置に係り、特に書き込み動作の
高速化、動作マージンの拡大を図った半導体スタティッ
ク・ランダム・アクセス・メモリ（以下ＳＲＡＭと略す
）に関する。
高速化、動作マージンの拡大を図った半導体スタティッ
ク・ランダム・アクセス・メモリ（以下ＳＲＡＭと略す
）に関する。
近年、ＳｉＳＲＡＭに加え、Ｓｌよりも数倍電子の移動
度が大きいＧａＡｓを基板として用いる高速ＳＲＡＭの
試作も行なわれるようになっている。
度が大きいＧａＡｓを基板として用いる高速ＳＲＡＭの
試作も行なわれるようになっている。
Ｓｉ又はＧ ａ Ａ ｓを基板として用いるＳＲＡＭは
、第１図に示すような構成を持っている。ＭＣｏ、ｏ〜
ＭＣ，，１１はメモリセルであり、これらがマトリック
ス状に配置されてセルアレーが構成される。Ｗ。
、第１図に示すような構成を持っている。ＭＣｏ、ｏ〜
ＭＣ，，１１はメモリセルであり、これらがマトリック
ス状に配置されてセルアレーが構成される。Ｗ。
〜Ｗ０はメモリセルの選択信号が与えられるワード線、
Ｄｏ □Ｄ−はメモリセルの読み出し時、書き込み時に
、それぞれ読み出し信号、書き込み信号が伝えられるデ
ータ線、ＷＤｏ−ＷＤ、はワード線を駆動するワード・
ドライバ、ＤＷｏ −ＤＸケはＸ系のデコーダ、Ｄ Ｙ
ｏ −Ｄ Ｙ−はＹ系のデコーダ、ＡＱ〜Ａ２□ｌは
アドレス信号のバッファ、ＤＯＢは、読み出しデータの
出カバソファ、ＤＩＢは書き込みデータのバッファであ
る。Ｓｏ”Ｓ−は、データ線Ｄ０〜Ｄユのうち、アドレ
スで指定されたものをＤＯＢ、ｆ）ＩＢに接続するため
のスイッチ、ＤＣＬはチップの選択、書き込み、読み出
し動作の切り換えを制御するデーター制御論理である。
Ｄｏ □Ｄ−はメモリセルの読み出し時、書き込み時に
、それぞれ読み出し信号、書き込み信号が伝えられるデ
ータ線、ＷＤｏ−ＷＤ、はワード線を駆動するワード・
ドライバ、ＤＷｏ −ＤＸケはＸ系のデコーダ、Ｄ Ｙ
ｏ −Ｄ Ｙ−はＹ系のデコーダ、ＡＱ〜Ａ２□ｌは
アドレス信号のバッファ、ＤＯＢは、読み出しデータの
出カバソファ、ＤＩＢは書き込みデータのバッファであ
る。Ｓｏ”Ｓ−は、データ線Ｄ０〜Ｄユのうち、アドレ
スで指定されたものをＤＯＢ、ｆ）ＩＢに接続するため
のスイッチ、ＤＣＬはチップの選択、書き込み、読み出
し動作の切り換えを制御するデーター制御論理である。
なお、第１図の方式の他に、読み出し用のアンプや書き
込み用のドライバがスイッチＳ。
込み用のドライバがスイッチＳ。
〜Ｓ、に言まれた方式のものがある。また、第１図では
、セルアレーは（ｎ＋１）ｘ（ｎ＋ｘ）の４Ｍ成となっ
ているが、Ｘ方向とＹ方向のピット構成が異なるものや
、セルアレーが複数個に分割されているものもある。し
かしいずれも、基本的には第１図の構成と同様である。
、セルアレーは（ｎ＋１）ｘ（ｎ＋ｘ）の４Ｍ成となっ
ているが、Ｘ方向とＹ方向のピット構成が異なるものや
、セルアレーが複数個に分割されているものもある。し
かしいずれも、基本的には第１図の構成と同様である。
第２図メモリセルにノーマリ−・オフ型電界効果トラン
ジスタ（以下ＥＦＥＴと略す）を用いた従来のＳＲＡＭ
の一部を示したものである。図において、ＭＣで示され
る部分がメモリセルであり、Ｔ１〜Ｔ４はノーマリ−・
オフ型の電界効果トランジスタ（以下、電界効果トラン
ジスタをＦＥＴと略す）、Ｔ５．Ｔ６はノーマリ−・オ
ン型ＦＥＴ（以下ＤＦＥＴと略す）である。またＷはＭ
Ｃを選択するワード線、ｄ、ｄは読み出し時、書き込み
時に、それぞれ読み出し信号、書き込み信号が伝えられ
るデータ線、Ｓ、Ａ、は、読み出し時にデータ線の信号
を検出、増幅するだめのセンス・アンプ、Ｔ７．Ｔ８は
書き込み時にデータ線の電位を変えるためのノーマリ−
・オフ型のＦＥＴであ・る。
ジスタ（以下ＥＦＥＴと略す）を用いた従来のＳＲＡＭ
の一部を示したものである。図において、ＭＣで示され
る部分がメモリセルであり、Ｔ１〜Ｔ４はノーマリ−・
オフ型の電界効果トランジスタ（以下、電界効果トラン
ジスタをＦＥＴと略す）、Ｔ５．Ｔ６はノーマリ−・オ
ン型ＦＥＴ（以下ＤＦＥＴと略す）である。またＷはＭ
Ｃを選択するワード線、ｄ、ｄは読み出し時、書き込み
時に、それぞれ読み出し信号、書き込み信号が伝えられ
るデータ線、Ｓ、Ａ、は、読み出し時にデータ線の信号
を検出、増幅するだめのセンス・アンプ、Ｔ７．Ｔ８は
書き込み時にデータ線の電位を変えるためのノーマリ−
・オフ型のＦＥＴであ・る。
また、Ｌｌ、Ｌ２はデータ線の負荷であり、それぞれｄ
、ｄと電源ＶＤＤ間に接続されている。以下、第２図を
用いて読み出しと書き込みの動作について説明する。な
お第２図においては、データ線に直接接続されたセンス
・アンプと書き込み用ＦＥＴがＹ糸信号で選択される構
成となっているが、第１図のように、センス・アンプ、
書き込みＦＥＴとデータ線の間にＹ糸信号によシデータ
線対を選択するスイッチが挿入される方式でも、読み出
し、書き込みの原理には大差ない。
、ｄと電源ＶＤＤ間に接続されている。以下、第２図を
用いて読み出しと書き込みの動作について説明する。な
お第２図においては、データ線に直接接続されたセンス
・アンプと書き込み用ＦＥＴがＹ糸信号で選択される構
成となっているが、第１図のように、センス・アンプ、
書き込みＦＥＴとデータ線の間にＹ糸信号によシデータ
線対を選択するスイッチが挿入される方式でも、読み出
し、書き込みの原理には大差ない。
簡単のために第２図において、Ｔ１がオン、Ｔ２がオフ
で、ノードＮ１がローレベル、ノードＮ２がハイレベル
にあるとする。この状態を２値情報の“０″に対応させ
る。また、Ｎ１がノ・イレペル、Ｎ２がローレベルにあ
るときの状態を“１“に対応させる。
で、ノードＮ１がローレベル、ノードＮ２がハイレベル
にあるとする。この状態を２値情報の“０″に対応させ
る。また、Ｎ１がノ・イレペル、Ｎ２がローレベルにあ
るときの状態を“１“に対応させる。
まず、読み出し動作について説明する。″０＃状態のと
き、ワード線Ｗが選択され、ノ＼イレベルになると、Ｔ
３１Ｔ４のゲートがハイレベルとなる。Ｔ３のソース、
Ｎ１はローレベル、Ｔ４のソース、Ｎ２はハイレベルで
あるので、ＶＤＤの電位が充分高ければ、Ｔ３はオンし
、Ｔ４はオフのまま保たれる。このとき、ｖＤＤ−＋Ｌ
１→Ｔ３→Ｔ１の経路で読み出し電流ＩＲが流れ、デー
タ線の負荷Ｌ１のインピーダンスによる電圧降下ΔＶ（
ＩＲ）のため、データ線ｄの電位はＶＤＤ−ΔＶに低下
する。一方、ｄの電位は、ＶＤＤのまま保たれるので、
センス・アンプＳ、Ａ、には、ΔＶだけの信号電圧が与
えられ、これを増幅することで読み出しが行なわれる。
き、ワード線Ｗが選択され、ノ＼イレベルになると、Ｔ
３１Ｔ４のゲートがハイレベルとなる。Ｔ３のソース、
Ｎ１はローレベル、Ｔ４のソース、Ｎ２はハイレベルで
あるので、ＶＤＤの電位が充分高ければ、Ｔ３はオンし
、Ｔ４はオフのまま保たれる。このとき、ｖＤＤ−＋Ｌ
１→Ｔ３→Ｔ１の経路で読み出し電流ＩＲが流れ、デー
タ線の負荷Ｌ１のインピーダンスによる電圧降下ΔＶ（
ＩＲ）のため、データ線ｄの電位はＶＤＤ−ΔＶに低下
する。一方、ｄの電位は、ＶＤＤのまま保たれるので、
センス・アンプＳ、Ａ、には、ΔＶだけの信号電圧が与
えられ、これを増幅することで読み出しが行なわれる。
次に書き込み動作について説明する。０”状態から′１
”状態への書き込みは次のように行なワレル。ｔずｄ＋
ａをローレベル、ｄ＋−にハイレベルにし、さらに、Ｔ
７．Ｔ８のゲートをハイレベルとする。このとき、ｄは
ハイレベル、ｄはローレベルとなる。この状態でワード
線Ｗが選択されると、最初ハイレベルにあったＮ２側か
ら、Ｔ６→Ｔ４→ｄの経路で電流Ｉｗｃが流れる。Ｉｗ
ｃを充分大きくとると、Ｔ６のインピーダンスによる電
圧降下でＮ２の電位は低下し、フリップ・フロップが反
転して、最終的にＮ１がノ・イレベル、Ｎ２がローレベ
ルとなシ、６１”情報の書き込みが完了する。
”状態への書き込みは次のように行なワレル。ｔずｄ＋
ａをローレベル、ｄ＋−にハイレベルにし、さらに、Ｔ
７．Ｔ８のゲートをハイレベルとする。このとき、ｄは
ハイレベル、ｄはローレベルとなる。この状態でワード
線Ｗが選択されると、最初ハイレベルにあったＮ２側か
ら、Ｔ６→Ｔ４→ｄの経路で電流Ｉｗｃが流れる。Ｉｗ
ｃを充分大きくとると、Ｔ６のインピーダンスによる電
圧降下でＮ２の電位は低下し、フリップ・フロップが反
転して、最終的にＮ１がノ・イレベル、Ｎ２がローレベ
ルとなシ、６１”情報の書き込みが完了する。
データ線の負荷としては、第３図（ａ）に示すように抵
抗を用いることもできるが、メモリセルのＦＥＴ、Ｔｌ
〜Ｔ４、書き込み用ＦＥＴ、Ｔ７゜Ｔ８と同時に作った
ノーマリ−・オフ型ＦＥＴを同図（ｂ）のように用いて
、ＦＥＴの製造時のノ（ラツキの影響を小さくすること
が可能である。
抗を用いることもできるが、メモリセルのＦＥＴ、Ｔｌ
〜Ｔ４、書き込み用ＦＥＴ、Ｔ７゜Ｔ８と同時に作った
ノーマリ−・オフ型ＦＥＴを同図（ｂ）のように用いて
、ＦＥＴの製造時のノ（ラツキの影響を小さくすること
が可能である。
ところで、第２図の回路で高速の読み出し、書き込みを
行なおうとすると、Ｔ７．Ｔ、８の駆動能力を大きくし
なければならない。データ線ｄの容量をＣｄ）データ線
負荷Ｌ１の等測的抵抗を几りとすると、読み出し時にお
けるデータ線電位変化の時定数はＣａ−Ｒ＋、で与えら
れるため、読み出しを高速にするためには几りを小さく
する必要がある。一方、ＲＬを小さくすると、書き込み
時において、データ線負荷から、データ線へ流入する電
流Ｉｗｔが大きくなる。第２図かられかるように誉き込
み用Ｆ’ＥＴ、Ｔ８を流れる電流Ｉｗは、ＩＷＬとＩｗ
ｃの和である。書き込みを高速に行うためには、Ｉｗｃ
も大きくとらねばならず、ＳＲＡＭの間遠動作のために
は大きなＩｗを流すことが必要となる。しかし、Ｔ７．
Ｔ８のゲート幅を増重てこれを実現しようとすると、デ
ータ線の容量の増大や、書き込み回路のレイアウト面積
の増大７５フ避けられない。
行なおうとすると、Ｔ７．Ｔ、８の駆動能力を大きくし
なければならない。データ線ｄの容量をＣｄ）データ線
負荷Ｌ１の等測的抵抗を几りとすると、読み出し時にお
けるデータ線電位変化の時定数はＣａ−Ｒ＋、で与えら
れるため、読み出しを高速にするためには几りを小さく
する必要がある。一方、ＲＬを小さくすると、書き込み
時において、データ線負荷から、データ線へ流入する電
流Ｉｗｔが大きくなる。第２図かられかるように誉き込
み用Ｆ’ＥＴ、Ｔ８を流れる電流Ｉｗは、ＩＷＬとＩｗ
ｃの和である。書き込みを高速に行うためには、Ｉｗｃ
も大きくとらねばならず、ＳＲＡＭの間遠動作のために
は大きなＩｗを流すことが必要となる。しかし、Ｔ７．
Ｔ８のゲート幅を増重てこれを実現しようとすると、デ
ータ線の容量の増大や、書き込み回路のレイアウト面積
の増大７５フ避けられない。
本発明の目的は、駆動能力の太きい、高速動作が可能な
書き込み回路を有する半導体記憶装置を提供することに
ある。また、本発明の他の目的は、製造時のトランジス
タのノ（ラツキの影響の／」＼さい書き込み回路を提供
することにある。
書き込み回路を有する半導体記憶装置を提供することに
ある。また、本発明の他の目的は、製造時のトランジス
タのノ（ラツキの影響の／」＼さい書き込み回路を提供
することにある。
本発明の半導体記憶装置は、メモリセルに回路構成が簡
単で集積密度の面で利点があるノーマ１ノー・オフ型Ｆ
ＥＴ（ＥＦＥＴ）を用い、一方、書き込み回路としては
、電流を大きくとれるノーマ１ノー・オｙ型ＦＥＴ （
ＤＦＥＴ）を用いることを特徴とする。また、本発明は
、上記のような構成にカロえて、データ線の９荷として
、ＥＦ’ＥＴとＤＦＥＴを含み、読み出し時には、読み
出し電流による成圧呻下が主としてＥＦＥＴで発生され
、書き込みＢ与には、書き込み電流による電圧降下が主
とじてＤｉ？”ＥＴで発生されるような電流電圧特性を
持つものを用いることを特徴とする。これによシ、読み
出し電流の大きさを決定するＥＦＥＴのバラツキによっ
て読み出し時の信号振幅が変動することを低減できる。
単で集積密度の面で利点があるノーマ１ノー・オフ型Ｆ
ＥＴ（ＥＦＥＴ）を用い、一方、書き込み回路としては
、電流を大きくとれるノーマ１ノー・オｙ型ＦＥＴ （
ＤＦＥＴ）を用いることを特徴とする。また、本発明は
、上記のような構成にカロえて、データ線の９荷として
、ＥＦ’ＥＴとＤＦＥＴを含み、読み出し時には、読み
出し電流による成圧呻下が主としてＥＦＥＴで発生され
、書き込みＢ与には、書き込み電流による電圧降下が主
とじてＤｉ？”ＥＴで発生されるような電流電圧特性を
持つものを用いることを特徴とする。これによシ、読み
出し電流の大きさを決定するＥＦＥＴのバラツキによっ
て読み出し時の信号振幅が変動することを低減できる。
また、書き込み電流の大きさを決定するＤＦＥＴのバラ
ツキによって、書き込み時のデータ線の電位が変動し、
書き込み時間に影響する現象を低減できる。
ツキによって、書き込み時のデータ線の電位が変動し、
書き込み時間に影響する現象を低減できる。
以下、本発明を実施例によシ説明する。第４図は本発明
の一実施例の要部を示し、第２図の従来回路に対応して
おシ、第２図の書き込み用ＥＦＥＴ。
の一実施例の要部を示し、第２図の従来回路に対応して
おシ、第２図の書き込み用ＥＦＥＴ。
Ｔ７．Ｔ８をＤＦ’ＥＴ、 Ｔ３０． Ｔ３１で置き換
えたことが特徴である。また、データ線の負荷Ｌ１１゜
Ｌ１２はＥＦＥＴとＤＦ’ＥＴを含み、第５図のような
電流電圧特性を持つことが特徴である。
えたことが特徴である。また、データ線の負荷Ｌ１１゜
Ｌ１２はＥＦＥＴとＤＦ’ＥＴを含み、第５図のような
電流電圧特性を持つことが特徴である。
第４図において、ＭＣで示される部分がメモリセルであ
り、Ｔ１〜Ｔ４はＥＦＥＴ、Ｔ５．Ｔ６はＤＩｌ’ＥＴ
である。Ｔ１のドレインは第１のノードＮ１に接続され
、Ｔ２のドレインは、第２のノードＮ２に接続される。
り、Ｔ１〜Ｔ４はＥＦＥＴ、Ｔ５．Ｔ６はＤＩｌ’ＥＴ
である。Ｔ１のドレインは第１のノードＮ１に接続され
、Ｔ２のドレインは、第２のノードＮ２に接続される。
Ｔ１のゲートはＮ２に接続され、Ｔ２のゲートはＮ１に
接続される。Ｔｌ。
接続される。Ｔｌ。
Ｔ２のソースは共通に第１の電源Ｖｓに麹続され、Ｔ５
のゲートとソースは共通にＮ１に接続され、Ｔ６のゲー
トとソースは共通にＮ２に接続され、Ｔ５．Ｔ６のドレ
インは共通に第２の電源ＶＤに接続され、Ｔ３のソース
はＮ１に接続され、ドレインはデータ線ｄに接続され、
Ｔ４のソースはＮ２に接続され、ドレインはデータ線ｄ
に接続され、Ｔ３．Ｔ４のゲートは共通にワード線Ｗに
接続される。データ線ｄ、ｄ間には、ＭＣと同じ構成の
メモリセルが複数個並列に接続される。データ線ｄ、ｄ
はそれぞれ、データ線の負荷Ｌ１１゜Ｌ１２を介して第
３の電源ＶＤＤに接続される。データ線ｄ、ｄには、デ
ータ線間に現われた信号を検出、増幅するためのセンス
・アンプＳ、Ａ、及び、書き込み用ＤＥＦＴ、Ｔ３０．
Ｔ３１のドレインが接続される。Ｔ３０．Ｔ３１のゲー
トはｄ、ｄのデータ線対を書き込み時に選択するときに
ノ・イレベルとなる論理回路出力に接続され、Ｔ３０゜
Ｔ３１のソースは書き込むデータに応じて排他的にハイ
レベル、マタハローレベルトナル信号ｄ皿。
のゲートとソースは共通にＮ１に接続され、Ｔ６のゲー
トとソースは共通にＮ２に接続され、Ｔ５．Ｔ６のドレ
インは共通に第２の電源ＶＤに接続され、Ｔ３のソース
はＮ１に接続され、ドレインはデータ線ｄに接続され、
Ｔ４のソースはＮ２に接続され、ドレインはデータ線ｄ
に接続され、Ｔ３．Ｔ４のゲートは共通にワード線Ｗに
接続される。データ線ｄ、ｄ間には、ＭＣと同じ構成の
メモリセルが複数個並列に接続される。データ線ｄ、ｄ
はそれぞれ、データ線の負荷Ｌ１１゜Ｌ１２を介して第
３の電源ＶＤＤに接続される。データ線ｄ、ｄには、デ
ータ線間に現われた信号を検出、増幅するためのセンス
・アンプＳ、Ａ、及び、書き込み用ＤＥＦＴ、Ｔ３０．
Ｔ３１のドレインが接続される。Ｔ３０．Ｔ３１のゲー
トはｄ、ｄのデータ線対を書き込み時に選択するときに
ノ・イレベルとなる論理回路出力に接続され、Ｔ３０゜
Ｔ３１のソースは書き込むデータに応じて排他的にハイ
レベル、マタハローレベルトナル信号ｄ皿。
ｄ１カにそれぞれ接続される。第４図においては、デー
タ線に直接接続されたセンス・アンプと書き込み用ＦＥ
ＴがＹ糸信号で選択される構成を示したが、センス・ア
ンプ、書き込み用ＦＥＴとデータ線の間に、Ｙ糸信号に
よシデータ線対を選択するスイッチが挿入される構成、
および、第４図とスイッチ方式の組み合わせによる方式
においても、本発明のもたらす効果には何の変わシもな
い。また、メモリセルにおいて、Ｔ５．Ｔ６は（メモリ
セルの）負荷として動作しているので、これを他の負荷
素子、例えば抵抗で置き換えてもよい。
タ線に直接接続されたセンス・アンプと書き込み用ＦＥ
ＴがＹ糸信号で選択される構成を示したが、センス・ア
ンプ、書き込み用ＦＥＴとデータ線の間に、Ｙ糸信号に
よシデータ線対を選択するスイッチが挿入される構成、
および、第４図とスイッチ方式の組み合わせによる方式
においても、本発明のもたらす効果には何の変わシもな
い。また、メモリセルにおいて、Ｔ５．Ｔ６は（メモリ
セルの）負荷として動作しているので、これを他の負荷
素子、例えば抵抗で置き換えてもよい。
第５図において、データ線負荷Ｌｌｌ、Ｌ１２の有する
電＃ｉ、電圧特性について説明する。図において太線α
で示したものが、本発明によるデータ線負荷Ｌｌｌ、Ｌ
１２、即ちＥＦ’ＥＴ、ＤＦＥＴを含む負荷の電流電圧
特性の一例である。データ線の負荷には、読み出し時に
はメモリセルのＥＦＥＴによって読み出し電流ＩＲが、
また、書き込み時には、書き込みＦＥＴのＤＦＥＴによ
って書き込み電流ＩｗＬが、それぞれ流れる。負荷Ｌｌ
ｌ、Ｌ１２に電流ＩＲが流れた際の電圧降下をＶＢ ＋
ＩｗＬが流れた際の電圧降下をＶｗとする。これらの
点は第５図中、ＰＲ、Ｐｗでそれぞれ表わされる。第５
図において、ＥＦＥＴとＤＦＥＴのインピーダンス配分
の一例を示すために、Ｌｌｌ、Ｌ１２に含まれるＤＦＥ
Ｔの部分を短絡で置き換えた場合の電流電圧特性の一例
を細線βで示す。負荷に電流が流れ始める電圧Ｖｏを基
点として、、 ＶＲＥ ＋ ＶＲＤ ＋Ｖｗｇ 、 Ｖ
ｗｎ を、図中に示したように定義するものとする。
電＃ｉ、電圧特性について説明する。図において太線α
で示したものが、本発明によるデータ線負荷Ｌｌｌ、Ｌ
１２、即ちＥＦ’ＥＴ、ＤＦＥＴを含む負荷の電流電圧
特性の一例である。データ線の負荷には、読み出し時に
はメモリセルのＥＦＥＴによって読み出し電流ＩＲが、
また、書き込み時には、書き込みＦＥＴのＤＦＥＴによ
って書き込み電流ＩｗＬが、それぞれ流れる。負荷Ｌｌ
ｌ、Ｌ１２に電流ＩＲが流れた際の電圧降下をＶＢ ＋
ＩｗＬが流れた際の電圧降下をＶｗとする。これらの
点は第５図中、ＰＲ、Ｐｗでそれぞれ表わされる。第５
図において、ＥＦＥＴとＤＦＥＴのインピーダンス配分
の一例を示すために、Ｌｌｌ、Ｌ１２に含まれるＤＦＥ
Ｔの部分を短絡で置き換えた場合の電流電圧特性の一例
を細線βで示す。負荷に電流が流れ始める電圧Ｖｏを基
点として、、 ＶＲＥ ＋ ＶＲＤ ＋Ｖｗｇ 、 Ｖ
ｗｎ を、図中に示したように定義するものとする。
実施例においては、
ＶＲ＝Ｖ□＋ＶＲＤ ・・・・・・・・・
（１）Ｖ ｗ ＝ ＶＷＥ ＋ ＶＷＤ
・” −−Ｔ２１で、かつ ＶＲＥ ＞ ＶＲＤ ・・・・・・
・・・（３）ＶＷＫ ＜ Ｖｗｏ ・
・・・・・・・・（４）但し、 Ｉ ｉｔ ＜ ＩＷＬ ・・・
・・・・・・（５）であることを特徴とする。かかる負
荷Ｌ１１゜Ｌ１２の電流電圧特性によυ、先に述べたよ
うに、ＪうＦＥＴ、ＤＦＥＴそれぞれのバラツキによる
ＳＲＡＭ特性変動を小さくすることができる。読み出し
時には、Ｖａｚ／Ｖｉａ 、書き込み時には、ＶｗＤ／
ＶＷＫの値が大きいほど、上述のバラツキに対する影響
を軽減する効果が大きいことは明らかであろう。
（１）Ｖ ｗ ＝ ＶＷＥ ＋ ＶＷＤ
・” −−Ｔ２１で、かつ ＶＲＥ ＞ ＶＲＤ ・・・・・・
・・・（３）ＶＷＫ ＜ Ｖｗｏ ・
・・・・・・・・（４）但し、 Ｉ ｉｔ ＜ ＩＷＬ ・・・
・・・・・・（５）であることを特徴とする。かかる負
荷Ｌ１１゜Ｌ１２の電流電圧特性によυ、先に述べたよ
うに、ＪうＦＥＴ、ＤＦＥＴそれぞれのバラツキによる
ＳＲＡＭ特性変動を小さくすることができる。読み出し
時には、Ｖａｚ／Ｖｉａ 、書き込み時には、ＶｗＤ／
ＶＷＫの値が大きいほど、上述のバラツキに対する影響
を軽減する効果が大きいことは明らかであろう。
第６図は、データ線負荷Ｌｌｌ、Ｌ１２の他の実施例を
示す。本実施例では、データ線の負荷Ｌ１１．Ｌ１２の
各々がＥＦＢＴを含む第１の部分ＬＥと、ＤＩｉ”ＥＴ
を含む第２の部分Ｌｏの直列接続で構成され、第５図お
よび式（１）〜（５）で示されるような電流電圧特性を
持つ。このような構成においては、式（１）〜（５）で
与えられるような関係を負荷に与えることが容易でｈ＃
）、Ｉ＋ｉに相当する低電流領域では第１の部分Ｌｘの
インピーダンスが、ＩＷＬに相当する相対的に大電流の
領域では第２の部分Ｌｎのインピーダンスが、それぞれ
、全体のインピーダンスの中で支配的であるように選べ
ば良い。
示す。本実施例では、データ線の負荷Ｌ１１．Ｌ１２の
各々がＥＦＢＴを含む第１の部分ＬＥと、ＤＩｉ”ＥＴ
を含む第２の部分Ｌｏの直列接続で構成され、第５図お
よび式（１）〜（５）で示されるような電流電圧特性を
持つ。このような構成においては、式（１）〜（５）で
与えられるような関係を負荷に与えることが容易でｈ＃
）、Ｉ＋ｉに相当する低電流領域では第１の部分Ｌｘの
インピーダンスが、ＩＷＬに相当する相対的に大電流の
領域では第２の部分Ｌｎのインピーダンスが、それぞれ
、全体のインピーダンスの中で支配的であるように選べ
ば良い。
第７図は本発明の別の実施例を示す図である。
図において、データ線の負荷Ｌｌｌ、Ｌ１２７５ｆ、Ｅ
ＦＥＴ、Ｔ２０．Ｔ２１とＤＦＥＴ、 Ｔ １０ 、
Ｔｌｌの直列接続から成り、ＴＩＯ，Ｔｌｌのドレイン
は、それぞれ、電源ＶＤＤに接続され、Ｔ１０のゲート
とソースは共通にＴ２０のドレインに接続され、Ｔ１１
のゲートとソースは共通にＴ２１のドレインに接続され
、Ｔ２０のゲートは抵抗Ｒ１１を介してＶＤＤに接続さ
れ、Ｔ２１のゲートは抵抗Ｒ１２を介してＶＤＤに接続
され、Ｔ２０．Ｔ２１のソースはそれぞれデータ線ｄ、
ｄに接続されている。本実施例においては、データ線の
負荷Ｌｌｌ（Ｌ１２）としてＥＦ’ＥＴ、 ’Ｉ’２０
（Ｔ２１ ）とＤＦＥＴ、 Ｔｌ Ｏ（Ｔｌ １ ）
が直列接続され、負荷のインピーダンスが、読み出し時
には主としてＥＦＥＴ、 Ｔ２０ （Ｔ２１ ）で決定
され、書き込み時には主としてＤＦＥＴ、 Ｔｌ Ｏ（
Ｔｌ １ ）で決定される。データ線負荷Ｌｌｌ、Ｌ１
２において１ＥＦＥＴ、Ｔ２Ｏ，Ｔ２１とＤＦＥＴ、
Ｔ １０． ’ｒｌｌの大きさ、及び駆動能力が次の関
係を満す。すなわち、負荷に読み出し動作時の電流ＩＲ
が流れた時の電圧降下をＶＲ，書き込み動作時の電流Ｉ
ＷＬが流れた時の電圧降下をＶｗｒ、とし、また、負荷
のＤＦＥＴの部分を短絡で置き換えた場合（第３図（ｂ
）に相当する。）において、ＩＲが流れた時の電圧降下
をＶＲＥ 、 ＩＷＬが流れた時の′電圧降下をＶｗｚ
とし、さらにＶＲＤ 、 ＶＷＤを次の２式％式％（１ （２ を満すように定義したとき、 Ｖｎｒ： ＞ ＶＲＤ −−−（３
１’Ｖｗｚ ＜ Ｖｗｏ −−・＝
（４）’但し、 Ｉｎ ＜ ＩＷＬ −−”１５
１’を満すようにＥＦＥＴ、 ＤＦ’ＥＴの大きさ、駆
動能力が選ばれている。
ＦＥＴ、Ｔ２０．Ｔ２１とＤＦＥＴ、 Ｔ １０ 、
Ｔｌｌの直列接続から成り、ＴＩＯ，Ｔｌｌのドレイン
は、それぞれ、電源ＶＤＤに接続され、Ｔ１０のゲート
とソースは共通にＴ２０のドレインに接続され、Ｔ１１
のゲートとソースは共通にＴ２１のドレインに接続され
、Ｔ２０のゲートは抵抗Ｒ１１を介してＶＤＤに接続さ
れ、Ｔ２１のゲートは抵抗Ｒ１２を介してＶＤＤに接続
され、Ｔ２０．Ｔ２１のソースはそれぞれデータ線ｄ、
ｄに接続されている。本実施例においては、データ線の
負荷Ｌｌｌ（Ｌ１２）としてＥＦ’ＥＴ、 ’Ｉ’２０
（Ｔ２１ ）とＤＦＥＴ、 Ｔｌ Ｏ（Ｔｌ １ ）
が直列接続され、負荷のインピーダンスが、読み出し時
には主としてＥＦＥＴ、 Ｔ２０ （Ｔ２１ ）で決定
され、書き込み時には主としてＤＦＥＴ、 Ｔｌ Ｏ（
Ｔｌ １ ）で決定される。データ線負荷Ｌｌｌ、Ｌ１
２において１ＥＦＥＴ、Ｔ２Ｏ，Ｔ２１とＤＦＥＴ、
Ｔ １０． ’ｒｌｌの大きさ、及び駆動能力が次の関
係を満す。すなわち、負荷に読み出し動作時の電流ＩＲ
が流れた時の電圧降下をＶＲ，書き込み動作時の電流Ｉ
ＷＬが流れた時の電圧降下をＶｗｒ、とし、また、負荷
のＤＦＥＴの部分を短絡で置き換えた場合（第３図（ｂ
）に相当する。）において、ＩＲが流れた時の電圧降下
をＶＲＥ 、 ＩＷＬが流れた時の′電圧降下をＶｗｚ
とし、さらにＶＲＤ 、 ＶＷＤを次の２式％式％（１ （２ を満すように定義したとき、 Ｖｎｒ： ＞ ＶＲＤ −−−（３
１’Ｖｗｚ ＜ Ｖｗｏ −−・＝
（４）’但し、 Ｉｎ ＜ ＩＷＬ −−”１５
１’を満すようにＥＦＥＴ、 ＤＦ’ＥＴの大きさ、駆
動能力が選ばれている。
第８図に第７図に示したデータ線負荷Ｌｌｌ（Ｌ１２）
の電流電圧特性の一例を示す。
の電流電圧特性の一例を示す。
同図は、ＥＦＥＴ、 Ｔ２０ （Ｔ２１ ）のゲート幅
ＷＥをＷｏ と一定にした状爬で、ＤＦＥＴ、 Ｔ １
０（Ｔｌ １ ）のゲート幅ＷＤをｗｌ−ｗ４の４通り
に変えた場合と、ＤＦＥＴを短絡でおき換えた場合（第
３図（ｂ）に相当する。）の５通シについて電流電圧特
性を示している。ＥＦＥＴ、ＤＦＥ’、［’のしきい′
電圧はそれぞれ、ＶＴΣ＝＋ ０．１５ Ｖ 、 ＶＴ
Ｄ”−ｉ、 ｏ ｖである。第８図に示すように１□、
ＩＷＬを選ぶと、例えば、ＷＤ ＝Ｗａの場合、式
（１）′〜（５）′の条件を満たすことがわかる。また
、第８図の点ＰｗｌとＰｗ２かられかるように、書き込
み時にデータ線の電位を下げようとする場合、ＥＦＥＴ
に加えて、小さいゲート幅を持つＤＦＥＴを直列接続す
ると、読み出し信号の大きさにほとんど影響を与えずに
、必要な書き込み電流の大きさを低減できる。第９図は
、第８図のＷ ｎ ＝ Ｗ ｓの場合について、Ｖｔｘ
とＶＴＤが変化した場合の電流電圧特性を示す。第９図
かられかるように、データ線負荷の電圧降下が０．５
Ｖ附近を境に、低電圧（従って小電流）領域では、ＥＦ
ＥＴが電流電圧特性に支配的影響を持ち、高電圧（従っ
て大電流）領域では、ＤＦＥＴが支配的影響を持つこと
がわかる。
ＷＥをＷｏ と一定にした状爬で、ＤＦＥＴ、 Ｔ １
０（Ｔｌ １ ）のゲート幅ＷＤをｗｌ−ｗ４の４通り
に変えた場合と、ＤＦＥＴを短絡でおき換えた場合（第
３図（ｂ）に相当する。）の５通シについて電流電圧特
性を示している。ＥＦＥＴ、ＤＦＥ’、［’のしきい′
電圧はそれぞれ、ＶＴΣ＝＋ ０．１５ Ｖ 、 ＶＴ
Ｄ”−ｉ、 ｏ ｖである。第８図に示すように１□、
ＩＷＬを選ぶと、例えば、ＷＤ ＝Ｗａの場合、式
（１）′〜（５）′の条件を満たすことがわかる。また
、第８図の点ＰｗｌとＰｗ２かられかるように、書き込
み時にデータ線の電位を下げようとする場合、ＥＦＥＴ
に加えて、小さいゲート幅を持つＤＦＥＴを直列接続す
ると、読み出し信号の大きさにほとんど影響を与えずに
、必要な書き込み電流の大きさを低減できる。第９図は
、第８図のＷ ｎ ＝ Ｗ ｓの場合について、Ｖｔｘ
とＶＴＤが変化した場合の電流電圧特性を示す。第９図
かられかるように、データ線負荷の電圧降下が０．５
Ｖ附近を境に、低電圧（従って小電流）領域では、ＥＦ
ＥＴが電流電圧特性に支配的影響を持ち、高電圧（従っ
て大電流）領域では、ＤＦＥＴが支配的影響を持つこと
がわかる。
ＥＦＥＴとＤＦＥＴを直列接続するデータ線負荷の構成
としては、第１Ｏ図（ａ） 、 （ｂ）に示すよりな構
成も考えられる。第７図および第１０図（ａ）、 （ｂ
）において、Ｒ１１，Ｒ１２は、ＦＥＴのゲートがショ
ットキ接合であるために、Ｔ２Ｏ，Ｔ２１にゲート電流
が流れ、データ線の電位が一定電位でフラングされてし
まうことがないように、Ｔ２Ｏ。
としては、第１Ｏ図（ａ） 、 （ｂ）に示すよりな構
成も考えられる。第７図および第１０図（ａ）、 （ｂ
）において、Ｒ１１，Ｒ１２は、ＦＥＴのゲートがショ
ットキ接合であるために、Ｔ２Ｏ，Ｔ２１にゲート電流
が流れ、データ線の電位が一定電位でフラングされてし
まうことがないように、Ｔ２Ｏ。
Ｔ２１のゲート電位がソース電位に追従して動くように
したものである。ゲート接合を保護する目的でＥＦＥＴ
のゲートとソース間にさらにダイオードを挿入すること
も可能である。第１１図は第７図のデータ線負荷にこの
タイオートを加えたものである。第１０図（ａ）、（ｂ
）についても同様のことが可能である。絶縁ゲー）ＦＥ
Ｔの場合、１１’Ｌ１１゜１ｔ１２は短絡で、また、Ｄ
ｉ、Ｄ２を開放で置き換えれば良い。
したものである。ゲート接合を保護する目的でＥＦＥＴ
のゲートとソース間にさらにダイオードを挿入すること
も可能である。第１１図は第７図のデータ線負荷にこの
タイオートを加えたものである。第１０図（ａ）、（ｂ
）についても同様のことが可能である。絶縁ゲー）ＦＥ
Ｔの場合、１１’Ｌ１１゜１ｔ１２は短絡で、また、Ｄ
ｉ、Ｄ２を開放で置き換えれば良い。
以上説明したように、本発明によれば、メモリセルにＥ
ＦＥＴを用い、書き込み回路にＤＦＥＴを用いることで
、高速の書き込みが可能となる。さらに、データ線の負
荷として、読み出し時には主としてＥＦＥＴで電圧降下
が発生し、書き込み時には主としてＤＦＥＴで電圧降下
が発生するような電流電圧特性を持つものを用いること
により、ＥＦＥＴ。
ＦＥＴを用い、書き込み回路にＤＦＥＴを用いることで
、高速の書き込みが可能となる。さらに、データ線の負
荷として、読み出し時には主としてＥＦＥＴで電圧降下
が発生し、書き込み時には主としてＤＦＥＴで電圧降下
が発生するような電流電圧特性を持つものを用いること
により、ＥＦＥＴ。
ＤＦＥＴそれぞれのバラツキの影響を低減した、よ多安
定な読み出し、書き込み動作が可能な半導体記憶装置が
実現できる。
定な読み出し、書き込み動作が可能な半導体記憶装置が
実現できる。
第１図はＳＲＡＭの全体構成図、第２図、第３図は従来
の書き込み回路とデータ線負荷の構成図、第４図、第６
図、第７図、第１０図、第１１図は本発明の実施例を示
す図、第５図、第８図、第９図は本発明の詳細な説明す
るだめの電流電圧特性図である。 ＭＣ・・・メモリセル、ＴＩ、Ｔ２．Ｔ３．Ｔ４゜Ｔ７
．Ｔ８．Ｔ２Ｏ，Ｔ２１・・・ノーマリ−・オフ型ＦＥ
Ｔ、 Ｔ５． Ｔ６． ＴＩ Ｏ，Ｔｌ １． Ｔ２Ｏ
。 Ｔａ２・・・ノーマリ−・オンｍｌ”ＥＴ、ｄ、ｄ・・
・データ線、Ｌｌｌ、Ｌ１２・・・データ線負荷、Ｒ１
１゜第 １ 図 Ａｊ、ｒｌ Ａｍｔｚ Ａ ｚｎ＋ｒｉ罰
２ 口 Ｙ・ＷＥ 丁 ３ 口 ％ ４ 閃 Ｉ ７ 図 不 ５ 図 Ｖ。 旬荷の繞３ｒ電Ｒ ％ に あ Ｈ−−Ｈ−１「÷ ゾＥ Ｙ − 第 ３ 図 電７ｔｖ Ｃす ■ｑ図 電圧Ｖ（り 第 １０ 図 （久）（１）） 第 ７ノ 図
の書き込み回路とデータ線負荷の構成図、第４図、第６
図、第７図、第１０図、第１１図は本発明の実施例を示
す図、第５図、第８図、第９図は本発明の詳細な説明す
るだめの電流電圧特性図である。 ＭＣ・・・メモリセル、ＴＩ、Ｔ２．Ｔ３．Ｔ４゜Ｔ７
．Ｔ８．Ｔ２Ｏ，Ｔ２１・・・ノーマリ−・オフ型ＦＥ
Ｔ、 Ｔ５． Ｔ６． ＴＩ Ｏ，Ｔｌ １． Ｔ２Ｏ
。 Ｔａ２・・・ノーマリ−・オンｍｌ”ＥＴ、ｄ、ｄ・・
・データ線、Ｌｌｌ、Ｌ１２・・・データ線負荷、Ｒ１
１゜第 １ 図 Ａｊ、ｒｌ Ａｍｔｚ Ａ ｚｎ＋ｒｉ罰
２ 口 Ｙ・ＷＥ 丁 ３ 口 ％ ４ 閃 Ｉ ７ 図 不 ５ 図 Ｖ。 旬荷の繞３ｒ電Ｒ ％ に あ Ｈ−−Ｈ−１「÷ ゾＥ Ｙ − 第 ３ 図 電７ｔｖ Ｃす ■ｑ図 電圧Ｖ（り 第 １０ 図 （久）（１）） 第 ７ノ 図
Claims (1)
- 【特許請求の範囲】 １、 ノーマリ−・オフ型の電界効果トランジスタを用
いたスタティック型メモリセルをマトリックス状に配置
した、少なくとも１つ以上のメモリセルアレーと、該セ
ルアレー内に配置された上記メモリセルを選択する複数
個のワード線と、上記メモリセルが複数個並列に接続さ
れた少なくとも１組以上のデータ線対とからなる半導体
記憶装置において、上記各データ線に直接接続されるか
、または、上記データ線対を選択する手ｙ、を介して上
記データ巌に接続されたノーマリ−・オン型電界効果ト
ランジスタからなる書き込み回路を有し、該書き込み回
路によシ上記データ緋の電位を変えて上記メモリセルに
情報を書き込むことを特徴とする半導体記憶装置。 ２ ノーマリ−・オフ型電界効果トランジスタとノーマ
リ−・オン型電界効果トランジスタとからなる負荷を上
記各データ線に接続し、読み出し時に該負荷を流れる電
流にょシ生ずる電圧降下が主としてノーマリ−・オフ型
電界効果トランジスタによって発生され、書き込み時に
該負荷を流れる電流により生ずる電圧降下が主としてノ
ーマリ−・オン型電界効果トランジスタによって発生さ
れることを特徴とする特許請求範囲第１項記載の半導体
記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58095653A JPS59221888A (ja) | 1983-06-01 | 1983-06-01 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58095653A JPS59221888A (ja) | 1983-06-01 | 1983-06-01 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59221888A true JPS59221888A (ja) | 1984-12-13 |
Family
ID=14143455
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58095653A Pending JPS59221888A (ja) | 1983-06-01 | 1983-06-01 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59221888A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4996447A (en) * | 1987-12-18 | 1991-02-26 | Oki Electric Industry Co., Ltd. | Field-effect transistor load circuit |
-
1983
- 1983-06-01 JP JP58095653A patent/JPS59221888A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4996447A (en) * | 1987-12-18 | 1991-02-26 | Oki Electric Industry Co., Ltd. | Field-effect transistor load circuit |
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