JPS6116094A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体記憶装置（以下単にメモリとも称す）に
関する。

メモリとして現在多種の形式のものが提案され実用にも
供されている。この多種のメモリにおいて現在共通の課
題は微細化である。つまり高集積度ＩＣメモリ、の実現
である。然し微細化と言っても、単に各素子、各配線を
縮小するだけでは実現されない。このような縮小化に伴
う弊害を併せて除去することが必要だからである。

〔従来の技術〕

第３図は一般的な半導体記憶装置の一例を示す回路図で
あシ、例えば５−ＲＡＭ　（５ｔａｔｉｃ　ｒａｎｄｏ
ｍａｃｃｅｓＩＩｍｅｍｏｒｙ　）について示す。本図
において、ＭＣはメモリセルであり、１のワード線対Ｗ
Ｌ（Ｗ＋、Ｗ）に多数個接続される。又、同様のワード
線対ＷＬおよびメモリセルＭＣが、ビット線ＢＬおよび
百τの方向に多数配列される。こ扛らメモリセルＭＣの
群がメモリセルアレイＭＣＡ　を形成する。Ｓ　−ＲＡ
Ｍの場合、各ワード線ＷＬ（Ｗ＋）と対をなしてワード
線ＷＬ（Ｗ　　）が布線され、各々、保持電流諒Ｈ工に
接続される。これにより各メモリセルＭＣの”１”　＠
０＃の内容を保持する。各ワード線はワード線選択信号
ＡＤに応じて選択され、駆動される。この駆動のために
ワードドライバトランジスタＱｗｄが設けられる。なお
、各ビット線対ＢＬ、ＢＬにはピットドライバが設けら
ｊＬる。

ところで、第３図に示したメモリを微細化する場合、各
種の弊害が生ずるが、その１つにエレクトロマイグレー
ションが誉げられる。エレクトロマイグレーションとは
、アルミ配線にある一定値以上の電流密度の電流を流す
と、そのアルミが熱によって溶融状態になることをいう
。この工１／クトロマイグレーションは、第３図で昌え
はアルミからなるワードＩＭＷＬ（Ｗ＋）に題著である
。なぜなら、ここには当該ワード線ＷＬにつながる全メ
モリセルへ通電すべき保持電流が流れ、加えて、ワード
線の選択から非選択時の立下シを速くするために通電さ
れる放電電流（放電電流源ＤＩ）も重畳さｎるからであ
る。なお、上述の諸電流はバイポーラの５−ＲＡＭにお
いて最大である。

〔発明が解決しようとする問題点〕

このような大電流が通電されるようなメモリに対し微細
化を図り、各種配線の線幅を狭くすれば、電流密度の増
大は避けられず、アルミ配線にあっては前記エレクトロ
マイグレーションを生じてしまうという問題がある。ア
ルミ配線でなくても、そのような過大な電流密度は避け
なければならない。

〔問題点を解決するための手段〕

上記問題点に鑑み本発明は、特に前記電流密度の増大を
引起し易いワード線に着目し、このワード線での電流密
度を大幅に低減できる半導体記憶装置を提供するもので
あシ、メモリセルアレイ、駆動用電流源および各ワード
線対、ピッド線対を複数に分割してブロック化し、各該
ワード線対に接続されるワードドライバトランジスタの
ペースへの制御入力を、・クツファゲート回路全経由し
て各前段の前Ｉ己ワード線対から受けるようにしたもの
である。

〔作用〕

上お己のブロック化された構成によって、各ブロックで
のワード線電流をその分割数に反比例して低減せしめる
ものである。

〔笑施例〕

第４図（ａ）は第３図のメモリを簡略に示す図、第４図
（ｂ）は第４図（ａ）におけるワードｔＪＷＬ（Ｗ＋）
上の電流密度分布を示す図である。第４図（−）および
（ｂ）から明らかなように、ワード線の電流供給側にお
ける電流密度のピーク値は図示のＩｎ１ｌＬＸの如く過
大である。

第５図（、）は本発明に基づくメモリを簡略に示す図、
第５図（ｂ）は第５図（、）におけるワード線ＷＬＩ。

ＷＬＺ上の電流密度分布を示す図でちる。２１３５図（
＆）にボす如く、本発明では、メモリセルアレイ、駆動
用電流源および各ワード線対、ビット線対全複数に分割
しブロック化する。このブロック化のための分割数は２
以上であり、第５図（ａ）　、　（ｂ）では２分割の場
合全館している。すなわち、既述のワード線対ＷＬは、
ＷＬｌとＷＬ２に分割され、既述のメモリセルアレイＭ
ＣＡはＭＣＡ１とＭＣＡ　２に分割され、第４図（＆）
の駆動用電流源ＩＳ（第３図の保持電流源ＨＩ、放電電
流源ＤＩ等をｌ＃）称したもの）はＩＳＩとＩＳ２に分
割さｎる。ぞして第１のブロックにはワードドライバト
ランジスタＱｗｄ１が、第２のブロックにはワードドラ
イバトランジスタＱｗｄ　２が接続する。こｎにより、
分割された各ワ鵡 一ド線ＷＬＩ、ＷＬ２は第３図（ｂ）の電流密度分布が
現われ、そのピーク値は約■ｍ□／２と、従来の場合に
比し略半減する。この場合、ワードドライバトランジス
タＱｗｄ２をオン（選択時）、スーツ（非選択時）制御
するために、そのペースに加える信号（制御入力）は、
ワード線ＷＬＩの他端よシ与えられるのが好ましい。Ｗ
Ｌ２の選択時には必ずＷＬＩも選択時であってそのレベ
ルが１Ｈ”になるからである。これにより、ワードドラ
イバトランジスタＱｗｄ２へ特別の制御線を布線する必
要がなくなる。

ところで第５図（、）の如く、ワードドライバトランジ
スタＱｗｄ　２を介在させてワード線対を２分割した場
合、ワー　ド線対ＷＬ２の電位はワード線対ＷＬＩの電
位に対し、該ワードドライバトランジスタＱｗｄ２のベ
ースエミッタ電圧７０分だけレベルダウンする。このた
め、単に２分割しただけではメモリセルアレイＭＣＡ　
２の動作に不都合を生ずる。このことを説明するために
第６図を参照する。

第６図は第３図のメモリセルＭＣの具体例を示す回路図
でおシ、本図において、ＷＬ　（Ｗ＋）　、　ＷＬ（Ｗ
　）　。

ＢＬ、ＢＩ、は既に説明したとおシでちる。図示するよ
うに各メモリセルＭＣは一対のバイポーラトランジスタ
をフリラグフロップ構成したものからなシ、マルチエミ
ッタトランジスタＱｌおよびＱ２と、各負荷ＬＨおよび
り、をなす並列接続の抵抗およびショットキーバリヤダ
イオードを含んでなる。今仮にトラン・ゾスタＱ１がオ
ンしているものとすると（トランジスタＱ２がオンの場
合も同じ）、このオンを当該ワード線対の選択時におい
て維持するためには、ワード線（Ｗ＋）とピット線ＢＬ
の間の電圧Ｖ０は所定値以上でなければならない。

ここに所定値■□は負荷り、の電位降下とトランジスタ
Ｑ１のペースエミッタ電圧の和に等しい。

このような所定値以上の電圧■ｗＢがメモリセルアレイ
ＭＣＡ　ｌ内の選択メモリセルにおいて確保されても、
メモリセルアレイＭＣＡＺ内の選択メモリセルでは確保
されず”ｗｍに低減してしまう。ここに”ｗｍは”Ｗｌ
＝ｖＷｌ　　’ｌ１１ｍであシ、■ｏは前述したように
ワードドライバトランジスタＱｗｄ２のペースエミ、り
電圧である。そうすると、ピット線ＢＬ（ｎｆｆについ
ても同じ）の電圧を規定するビットドライバ（後述）の
出力電圧が相対的に上昇し、該ビットドライバに接続す
るビ、−トドライバトランジスタが飽和してしまう。こ
のような飽和状態下では、特に読出し動作が極端に遅く
なシ、実用的なメモリとしての使用に耐えない。そこで
、前記電圧”ｗｍ　（−ｖｗｇ　−■ｍｚ　）　’ｃ　
ＶＢｚｆｅ）ｆ持ち上げ、メモリセルアレイＭＣＡ　ｌ
内において確保される前記電圧ｖＷＢを、メモリセルア
レイＭＣＡ　２内においても確保しなければならない。

第１図は本発明に基づく半導体記憶装置の第１実施例を
示す回路図である。なお、全図を通じて同一の構成要素
には同一の参照記号を付して示す。

図に示す如く、ワードドライバトランジスタ。ｗｄ２は
、そのベースにおいて、前段のワード線ＷＬＩに直接接
続されず、バッファダート回路ＢＧＩを介し接続される
。このバッファダート回路ＢＧＩの介在によって、ワー
ド線ＷＬ２の電圧、すなわちワードドライバトランジス
タＱｗ（１２のエミッタ電圧を、第５図の場合の如くワ
ード線ＷＬＩの電圧から■□分だけレベルダウンさせる
ことなく、シかもワード線選択時にＷＬＩに現われる“
Ｈ＃レベルをそのままワード線ＷＬ２に伝えることがで
きる。この場合のワード線選択信号ＡＤは周知のデコー
ダ手段（ＤＥＣ）よシ与えられる。その動作は次のとお
シである。まず、当該ワード線が非選択のときワードド
ライバトラ／・ノスタＱｗｄ　＋はオフで、ワード線Ｗ
Ｌｌｉ″″Ｌ１″レベルを有する。この−Ｌ’レベルニ
よって、差動トランジスタ対をなす一方ノトランジスタ
Ｔはオフであり、逆に、基準電圧Ｖｒｅｆをペースに受
ける他方のトランジスタＴ′がオンとなって、ワードド
ライバトランジスタＱｗｄ　２をオフにする。

すなわち、ワード線ＷＬ２も非選択となって“Ｌ″レベ
ルなる。

一方、当該ワード線が選択されたとき、ワードドライバ
トランジスタＱｗｄ　１はオンとなム　ワード線ＷＬ１
１４″″Ｈ”レベルに上昇する。この１Ｈｎレベルによ
って、トランジスタＴはオンとなム　トランジスタＴ′
はオフする。ここにワードドライバトランジスタＱｗｄ
２のベース電圧はほぼ電源電圧まで上昇し、ワード線ｗ
１−２は、ｗＬｌの電圧（“Ｈ”レベル）とほぼ同レベ
ルで１Ｈ”レベルとなり、選択状態となる。かくして、
理論的には、何分側にブロック化しても、各プロ、りの
ワード線を全て所定の“Ｈ”レベルに維持することがで
きる。

第２図は本発明に基づく半導体記憶装置の第２笑施例を
示す回路図である。バッファダート回路ＢＧ２の役割は
、前述のバッファゲート回路ＢＧＩの場合と同様、ワー
ド線ＷＬＩに現われた選択時の１Ｈ”レベル信号をその
まま次段のワード＃ＩＷＬ２にも伝えることにある。ま
ず、当該ワード線が非選択のときワードドライバトラン
ジスタＱｗｄ　１はオフで、ワードｇ　ｗｉ、　ｉは″
Ｌ＃レベルを有する。この１Ｌ”レベルによって、ＰＮ
Ｐ　）ランジスタＴＩはオンとなり　ＮＰＮ　）ランノ
スタＴ２がオンとなって、ワードドライバトランジスタ
ＱｗｄＺをオフにする。

すなわち、ワード線ＷＬ２も非選択となって“Ｌ＃レベ
ルになる。

一方、当該ワード線が選択されたとき、ワードドライバ
トランジスタＱｗｄ＋はオンとなシ、ワード線ＷＬＩは
ＲＨ７ルベルに上昇する。この′Ｈ”レベルによって、
トランジスタＴ１はオフとな９、トランジスタＴ２はオ
フする。ここにワードドライバトランジスタＱｖｒｄ　
２のベース電圧はほぼ電源電圧まで上昇し、ワード線Ｗ
Ｌ２は、ＷＬＩの電圧（−Ｈ”レベル）トホホ同レベル
で″Ｈ＃レベルとなシ、選択状態となる。

〔発明の効果〕

以上説明したように本発明によれは、ワード線の電流密
度を低減でき、その分その線幅を狭くしてメモリの高集
積化を図ることができる。なお、新たなワードドライバ
トランジスタ（Ｑｗａｚ）訃よびバッファゲート回路（
ＢＬＩ　、　ＨＯ２）の挿入はその高集積化にそれ程支
障とはならない。なぜなら、各ワード線は長尺に亘シ布
線されるものでｈｔ）、長尺に亘シその線幅を半減若し
くはこれ以下にしたことにより節約されたスペースによ
って、そのワードドライバトランジスタ（Ｑｗａｚ）お
よびバッファダート回路（ＢＧＩ、ＨＯ２）の増分を十
分吸収できるからである。

【図面の簡単な説明】

第１図は本発明に基づく半導体記憶装置の第１実施例を
示す回路図、第２図は本発明に基づく半導体記憶装置の
第２実施例を示す回路図、第３図は一般的な半導体記憶
装置の一例を示す回路図、第４図（＆）は第１図の゛メ
モリを簡略に示す図、第４１Ａ（ｂ）は必４図（、）に
おける線ＷＬ（Ｗや）上の電に督夏分布を示フー図、第
５図（＆）は本発明に基づくメモノを簡略に承り−１、
第５図（ｂ）は第５図（、）におけるワード線ＷＬＩ、
ＷＬＺ上の電流密度分布を示す図、第６図は第３図のメ
モリセルＭＣの具体例を示す回路図である。 ＷＬ（Ｗ＋、Ｗ　　）・・・ワード線対、ＷＬＩ、ＷＬ
２・・・ワード線、ＢＬ、ＢＬ・・・ビット線対、ＭＣ
・・・メモリセル、ΔｉＣＡ　、　’ｈＩＣＡ１　、　
ＭＣＡ　２・・・メ七リセルアレイ、ＱＩＶｄ　ｒ　Ｑ
ｗｄｉ　ｒ　Ｑｗａｚ・・・ワードト゛ライパトランジ
スタ、ｒｓ・・・駆動用電流源、ＢＧＩ、ＨＯ２・・・
バッファダート回路、ＤＥＣ・・・デコーダ手段。 第３国 第５１！１ （ｂ） 第６面

Claims (1)

1. 【特許請求の範囲】 　複数のワード線と、 複数のビット線対と、 該ワード線と該ビット線対にその交叉部でそれぞれ接続
   され、各々が１対のバイポーラトランジスタをフリップ
   フロップ構成してなるメモリセルと、 ワード線選択信号を発生するデコーダ手段とを具備し、 該ワード線が該ワード線の伸びる方向に沿って複数に分
   割され且つ分割された各該ワード線毎に、エミッタが各
   該ワード線に接続されたワードドライバトランジスタが
   設けられ、 前記ワード線選択信号により初段の前記ワードドライバ
   トランジスタが駆動され、２段目以後の該ワードドライ
   バトランジスタは前段の前記ワード線の信号を受けるバ
   ッファゲート回路の出力信号により駆動され、 各前記ワードドライバトランジスタが各前記ワード線を
   介してそれぞれに接続される前記メモリセルに電流を供
   給するようにしたことを特徴とする半導体記憶装置。