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KR850000126A - 반도체 메모리장치 - Google Patents

반도체 메모리장치 Download PDF

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KR850000126A
KR850000126A KR1019840003688A KR840003688A KR850000126A KR 850000126 A KR850000126 A KR 850000126A KR 1019840003688 A KR1019840003688 A KR 1019840003688A KR 840003688 A KR840003688 A KR 840003688A KR 850000126 A KR850000126 A KR 850000126A
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KR
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weed
segment
weedline
transistor
withline
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KR1019840003688A
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Inventor
데쓰야 나까지마 (외 1)
Original Assignee
야마모도 다꾸마
후지쓰 가부시끼 가이샤
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Publication date
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    • B61B—RAILWAY SYSTEMS; EQUIPMENT THEREFOR NOT OTHERWISE PROVIDED FOR
    • B61B1/00—General arrangement of stations, platforms, or sidings; Railway networks; Rail vehicle marshalling systems
    • B61B1/02—General arrangement of stations and platforms including protection devices for the passengers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
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    • G—PHYSICS
    • G11—INFORMATION STORAGE
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    • G—PHYSICS
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Abstract

내용 없음.

Description

반도체 메모리장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제3도는 본 발명에 따르는 그리고 예로서 임의 위드라인을 위한 반도체 메모리장치의 개략도.
제4A도는 본 발명의 제1 실시예에 따르는 반도체 메모리장치의 일부에 대한 회로도.
제4B도는 제4A도의 위드라인 세그먼트(segment)에서 전류밀도의 분포를 나타내는 도표.

Claims (9)

  1. 다수의 위드라인; 다수의 비트라인 페어; 각각이 플립-플롭의 형태로 한 쌍의 바이플라(bipolar) 트랜지스터로 구성되고 상기 위드라인과 상기 비트라인 페어의 각 교차점에 위치한 다수의 메모리셀; 각각의 상기 위드라인에 접속되어 해당 위드라인이 위드복호기에 의해 주어진 해당위드 선택신호에 의해 선택되어질 때 활성화 되는 다수의 위드드라이버 및 상기 메모리셀 중 원하는 셀을 명시하도록 동작하고 각각의 상기 비트라인 페어를 위한 다수의 비트 드라이버로 구성되는 반도체 메모리장치에 있어서, 상기 각 위드라인은 위드라인을 따라서 다수의 세그먼트 위드라인을 형성하도록 분할되며 상기 해당위드 선택신호를 직접 받아들이는 위드복호기에 의해 활성화되는 제1위드라인 세그먼트를 제외한 각 위드라인 세그먼트는 해당위드 선택신호가 그곳에 속해 있는 해당 메모리셀로 각각 전류를 공급하도록 주어질 때 그리고 제2 개별위드 드라이버가 제1위드라인 세그먼트에 존재하는 위드라인 신호에 융하여 활성화되도록 동작되고 제3 및 후속 개별 위드 드라이버가 각각 선행 위드라인 세그먼트에서 존재하는 위드라인 신호에 응하여 활성화 되도록 동작될 때 각 개별위드 드라이버에 제공되며 이것에 의해 활성화 되는 것을 특징으로 하는 반도체 메모리장치.
  2. 제1항에 있어서, 상기 제2 및 후속 개별위드 드라이버의 각각이 단일위드 드라이버 트랜지스터로 이루어지며 그것의 베이스가 선행 위드라인 세그먼트에 직접 연결되는 것을 특징으로 하는 반도체 메모리장치.
  3. 제2항에 있어서, 레벨 쉬프팅수단이 제2위드라인 세그먼트와 후속 위드라인 세그먼트의 전압레벨에 비례하는 비트라인 전압레벨을 밑으로 쉬프트하기 위해 장치되고 각 위드라인 세그먼트 전압과 각 비트라인 전압간에 상기 위드 드라이버 트랜지스터의 존재로 기인한 감소된 전압차가 레벨 쉬프팅수단에 의해 복구될 수 있도록 한 것을 특징으로 하는 반도체 메모리장치.
  4. 제3항에 있어서, 상기 레벨 쉬프팅수단의 각각이 상기 비트 드라이버의 각각에 장치되는 것을 특징으로 하는 반도체 메모리장치.
  5. 제4항에 있어서, 상기 레벨 쉬프팅수단 중 하나가 다이오우드로 이루어지고 각 다른 레벨 쉬프팅수단이 직렬접속 다이오우드로 이루어지는 것을 특징으로 하는 반도체 메모리장치.
  6. 제5항에 있어서, 상기 다이오우드가 상기 제2위드라인 세그먼트에 속해 있는 상기 비트 드라이버의 각각에 비트 드라이버 트랜지스터의 베이스부분에 접속되어지고 상기 직렬접속 다이오우드가 후속 위드라인 세그먼트에 속해 있는 상기 다른 비트 드라이버의 각각에 있는 드라이버 트랜지스터의 베이스 부분에 접속되며 직렬접속 다이오우드의 수가 위드라인 세그먼트의 증가에 따라 증가하게 되는 것을 특징으로 하는 반도체 메모리장치.
  7. 제1항에 있어서, 상기 제2 및 후속 개별위드 드라이버의 각각이 단일위드 드라이버 트랜지스터로 이루어지며 이것의 베이스는 버퍼 게이트회로를 경유하여 선행 위드라인 세그먼트에 접속되어 선행 위드라인 세그먼트의 "H"레벨을 후속 위드라인 세그먼트로 그대로 전송하도록 하는 것을 특징으로 하는 반도체 메모리장치.
  8. 제7항에 있어서, 각각의 상기 버퍼 게이트 회로는 트랜지스터 페어 및 에미터에 공통 접속된 정전류원으로 이루어지며 트랜지스터 페어 중 한 트랜지스터의 베이스는 선행 위드라인 세그먼트에 접속되며 다른 트랜지스터의 베이스는 기준전압을 수신하고 그것의 콜렉터는 상기 위드 드라이버 트랜지스터의 베이스에 접속되어지는 것을 특징으로 하는 반도체 메모리장치.
  9. 제7항에 있어서, 각각의 상기 버퍼게이트는 PNP 트랜지스터와 NPN 트랜지스터로 이루어지며 PNP 트랜지스터는 베이스에서 선행 위드라인 세그먼트로 접속되고 PNP 트랜지스터의 출력은 베이스에서 NPN 트랜지스터로 접속되어 NPN 트랜지스터의 출력이 상기 위드 드라이버 트랜지스터의 베이스로 주어지는 것을 특징으로 하는 반도체 메모리장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019840003688A 1983-06-29 1984-06-28 세그먼트된 워드라인을 갖춘 반도체 메모리 장치 KR910003595B1 (ko)

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JP???58-115881 1983-06-29
JP58115881A JPS6010492A (ja) 1983-06-29 1983-06-29 半導体記憶装置
JP115881 1986-05-20

Publications (2)

Publication Number Publication Date
KR850000126A true KR850000126A (ko) 1985-02-25
KR910003595B1 KR910003595B1 (ko) 1991-06-07

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EP (1) EP0130793B1 (ko)
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Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0810556B2 (ja) * 1986-04-17 1996-01-31 株式会社日立製作所 半導体メモリ回路
US4942555A (en) * 1986-04-17 1990-07-17 Hitachi, Ltd. Bi-MOS semiconductor memory having high soft error immunity
JP2629697B2 (ja) * 1987-03-27 1997-07-09 日本電気株式会社 半導体記憶装置
US5222047A (en) * 1987-05-15 1993-06-22 Mitsubishi Denki Kabushiki Kaisha Method and apparatus for driving word line in block access memory
KR930007185B1 (ko) * 1989-01-13 1993-07-31 가부시키가이샤 도시바 레지스터뱅크회로
EP0624844A2 (en) * 1993-05-11 1994-11-17 International Business Machines Corporation Fully integrated cache architecture
US5506816A (en) * 1994-09-06 1996-04-09 Nvx Corporation Memory cell array having compact word line arrangement
US5774413A (en) * 1996-12-12 1998-06-30 Cypress Semiconductor Corporation Sensed wordline driver
KR100268889B1 (ko) * 1997-10-28 2000-10-16 김영환 반도체 메모리 장치의 워드라인 구동회로
US6144610A (en) * 1999-04-20 2000-11-07 Winbond Electronics Corporation Distributed circuits to turn off word lines in a memory array
JP4962828B2 (ja) 2004-08-25 2012-06-27 マイクロン テクノロジー， インク． ワード線ドライバ回路およびこれを利用する方法
US8072834B2 (en) * 2005-08-25 2011-12-06 Cypress Semiconductor Corporation Line driver circuit and method with standby mode of operation
US8064255B2 (en) * 2007-12-31 2011-11-22 Cypress Semiconductor Corporation Architecture of a nvDRAM array and its sense regime
US8059458B2 (en) * 2007-12-31 2011-11-15 Cypress Semiconductor Corporation 3T high density nvDRAM cell
US8929120B2 (en) 2012-08-29 2015-01-06 Micron Technology, Inc. Diode segmentation in memory

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3695855A (en) * 1970-01-08 1972-10-03 Ibm Doped electrical current-carrying conductive material
JPS5567993A (en) * 1978-11-14 1980-05-22 Fujitsu Ltd Semiconductor memory unit
JPS55150189A (en) * 1979-05-10 1980-11-21 Nec Corp Memory circuit
JPS5637884A (en) * 1979-08-30 1981-04-11 Fujitsu Ltd Terminating circuit for word selective signal line of semiconductor memory unit
JPS56105386A (en) * 1980-01-22 1981-08-21 Fujitsu Ltd Semiconductor memory device
JPS5841596B2 (ja) * 1980-11-28 1983-09-13 富士通株式会社 スタティック型半導体記憶装置
JPS57133586A (en) * 1981-02-06 1982-08-18 Nippon Telegr & Teleph Corp <Ntt> Semiconductor storage circuit
JPS57176590A (en) * 1981-04-21 1982-10-29 Ricoh Co Ltd Memory device
JPS5894187A (ja) * 1981-11-28 1983-06-04 Mitsubishi Electric Corp 半導体記憶装置

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